TW201539749A - 用於製造垂直半導體裝置的深寬比捕獲法 - Google Patents

用於製造垂直半導體裝置的深寬比捕獲法 Download PDF

Info

Publication number
TW201539749A
TW201539749A TW104103725A TW104103725A TW201539749A TW 201539749 A TW201539749 A TW 201539749A TW 104103725 A TW104103725 A TW 104103725A TW 104103725 A TW104103725 A TW 104103725A TW 201539749 A TW201539749 A TW 201539749A
Authority
TW
Taiwan
Prior art keywords
source
drain region
region
semiconductor device
vertical channel
Prior art date
Application number
TW104103725A
Other languages
English (en)
Other versions
TWI577015B (zh
Inventor
Van H Le
Benjamin Chu-Kung
Gilbert Dewey
Jack T Kavalieros
Ravi Pillarisetty
Willy Rachmady
Marko Radosavljevic
Matthew V Metz
Niloy Mukherjee
Robert S Chau
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201539749A publication Critical patent/TW201539749A/zh
Application granted granted Critical
Publication of TWI577015B publication Critical patent/TWI577015B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66977—Quantum effect devices, e.g. using quantum reflection, diffraction or interference effects, i.e. Bragg- or Aharonov-Bohm effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本發明描述用於製造垂直半導體裝置的深寬比捕獲(ART)方法及自其製造的垂直半導體裝置。例如，半導體裝置包括具有第一晶格常數之最上方表面的基板。將第一源極/汲極區域設置在該基板之該最上方表面上並具有不同的第二晶格常數。將垂直通道區域設置在該第一源極/汲極區域上。將第二源極/汲極區域設置在該垂直通道區域上。將閘極堆疊設置在該垂直通道區域的部分上並完全圍繞其。

Description

用於製造垂直半導體裝置的深寬比捕獲法
本發明的實施例係在半導體裝置的領域中，且特別在用於製造垂直半導體裝置的深寬比捕獲(ART)法及自其製造之垂直半導體裝置的領域中。
在過去數十年中，積體電路中之特徵的縮放已成為日益增長之半導體工業背後的驅動力。縮放成越來越小的特徵致能增加半導體晶片之有限實際空間上的功能單元密度。例如，收縮電晶體尺寸允許在晶片上合併數量增加的記憶體裝置，導致製造增加容量的產品。然而，針對越來越高之容量的驅動並非沒有問題。優化各裝置之效能的必要性變得日漸明顯。
在積體電路裝置的製造中，多閘極電晶體，諸如，三閘極電晶體，或環繞式閘極裝置，諸如，奈米線，已隨著裝置尺寸的持續縮減而變得更流行。許多不同技術已企圖減少此種電晶體的通道或外部電阻。然而，在抑制通道或 外部電阻的領域中，仍需要顯著改善。
另外，許多不同技術已企圖使用無Si通道材料，諸如，SiGe、Ge、及III-V族材料，製造裝置。然而，仍需要顯著處理改善以將此等材料積集至Si晶圓上。
此外，隨著微電子裝置尺寸縮減通過15奈米(nm)節點，維持遷移率改善及短通道控制在裝置製造上提供挑戰。用於製造裝置的奈米線提供改善的短通道控制。例如，鍺化矽(SixGe1-x)奈米線通道結構(其中x<0.5)在可觀的Eg提供遷移率增強，其適於使用在使用更高電壓操作的許多習知產品中。此外，鍺化矽(SixGe1-x)奈米線通道(其中x>0.5)在較低的Egs提供遷移率增強(例如，適於行動/手持領域中的低電壓產品)。許多不同技術已企圖改善電晶體的遷移率。然而，在改善用於半導體裝置之電子及/或電洞遷移率的領域中，仍需要顯著改善。
100‧‧‧起點半導體結構
102‧‧‧基板
104‧‧‧汲極區域
105‧‧‧缺陷
106‧‧‧垂直通道區域
108‧‧‧隔離層
109‧‧‧開口
110‧‧‧源極區域
112‧‧‧閘極堆疊
112A、112B、112C‧‧‧部分
114‧‧‧第二隔離層
116‧‧‧縫
117‧‧‧第三隔離層
118‧‧‧源極接點
120‧‧‧汲極接點
122‧‧‧閘極接點
200‧‧‧計算裝置
202‧‧‧板
204‧‧‧處理器
206‧‧‧通訊晶片
圖1A-1J根據本發明的實施例描繪在使用深寬比捕獲(ART)製造垂直半導體裝置之方法中的各種操作，其中：圖1A描繪經由深寬比捕獲形成汲極及垂直通道區域後的半導體結構的橫剖面圖；圖1B描繪形成源極區域後的圖1A之半導體結構的橫剖面圖； 圖1C描繪隔離凹陷後的圖1B之半導體結構的橫剖面圖；圖1D描繪形成閘極堆疊後的圖1C之半導體結構的橫剖面圖；圖1E描繪型樣化閘極堆疊後的圖1D之半導體結構的橫剖面圖及對應平面圖；圖1F描繪形成第二隔離後的圖1E之半導體結構的橫剖面圖；圖1G描繪第二隔離凹陷及重曝光源極區域後的圖1F之半導體結構的橫剖面圖；圖1H描繪閘極堆疊凹陷後的圖1G之半導體結構的橫剖面圖；圖1I描繪形成源極接點後的圖1H之半導體結構的橫剖面圖；圖1J描繪形成汲極接點及閘極接點後的圖1I之半導體結構的橫剖面圖。
圖2描繪根據本發明之一實作的計算裝置。
【發明內容及實施方式】
本發明描述用於製造垂直半導體裝置的深寬比捕獲(ART)方法及自其製造的垂直半導體裝置。在以下描述中，陳述許多具體細節，諸如，具體積集及材料規範，以提供對本發明之實施例的徹底理解。可實踐本發明的實施例而無需此等具體細節對熟悉本發明之人士將係明顯的。 在其他實例中，不詳細描述已為人所熟知的特性，諸如，積體電路設計佈置，以不非必要地混淆本發明的實施例。此外，待理解顯示在圖式中的各種實施例係說明表示且不必然依比例繪製。
本文描述的一或多個實施例相關於用於垂直裝置製造，諸如，用於金屬氧化物半導體場效電晶體(MOS-FET)或穿隧場效電晶體(TFET)製造，之在矽上的非晶格匹配材料的深寬比捕獲的實作。一或多個實施例可應用於高效能、低漏電流邏輯的互補金屬氧化物半導體(CMOS)裝置。在一實施例中，深寬比捕獲用於在用於製造垂直裝置的半導體材料中實現缺陷減少。實施例可應用於垂直裝置、化合物半導體(III至V族)裝置、MOS\CMOS應用等。在一實施例中，將垂直裝置界定為具有定向在另一源極/汲極區域上方的一源極/汲極區域，具有相關於下方的基板表面在二區域間垂直運作之通道區域的裝置。
為提供背景，電晶體傳統上係建立在矽(Si)晶圓的水平平面中。本文描述的實施例相關於將失配材料的電晶體製造在深寬比溝槽內側的Si上，以致能在垂直裝置架構中的裝置層之最下方部分中的缺陷捕獲。此種缺陷捕獲可致能良好裝置效能，同時垂直裝置架構能致能閘極長度(Lg)縮放及/或漏電流減少。
更通常地，本文描述的實施例涉及藉由形成開口或溝槽在形成在矽基板(或其他)表面上的絕緣層中而實作深 寬比捕獲(ART)。然後將用於垂直電晶體的非晶格匹配材料直接成長在藉由開口暴露之基板的部分上。深寬比捕獲可針對各式各樣的目的實作，諸如，但未受限於(1)為成功積集至Si上，減少失配材料中的缺陷，及(2)致能允許閘極長度(Lg)縮放及漏電流減少的垂直裝置架構。此等二個優點的統一結合係可藉由本文描述之ART法實現的新成果。因此，實施例可用於實現下列一或多者，(a)使用ART開口或溝槽以成長膜並同時捕獲缺陷、(b)在開口或溝槽底部成長摻雜的源極/汲極(S/D)材料以捕獲S/D材料中的缺陷、(c)在局限或捕獲此種缺陷時，可成長本質通道材料、及(d)然後可成長頂層以形成其可成長至開口的頂部然後橫向擴張的另一接點。
更具體地說，本文描述的實施例涉及針對矽(Si)基板上的非晶格匹配材料用於垂直場效電晶體(EFT)之製造的ART的實作。在範例實施例中，垂直FET係藉由使用ART溝槽以成長膜並同時將缺陷捕獲在該等膜的一目標膜內而製造。例如，摻雜S/D材料能在具有捕獲於其中之缺陷的溝槽底部(在矽基板的暴露部分上)成長。通道材料在缺陷捕獲時成長。在上源極/汲極區域及閘極電極的後續製造之後，形成垂直矽基板/汲極/通道(本質)/源極(D/I/S)或垂直矽基板/源極/通道(本質)/汲極(S/I/D)裝置。在一個此種實施例中，源極及汲極區域具有相同導電性。然而，在另一實施例中，製造P-型穿隧 場效電晶體(PTFET)，其中材料堆疊係Si基板/P/I/N。在另一實施例中，製造N-型穿隧場效電晶體(NTFET)，其中材料堆疊係Si基板/N/I/P。
根據本文描述的一或多個實施例，本文描述之方法的優點包括下列一或多者，但未受彼等限制，使用ART以減少通道區域中的缺陷並允許直接積集III-V及IV族材料在Si上；N/P型垂直FET共積集至Si上的製造；及垂直架構製造以取代藉由光微影界定而致能藉由磊晶膜厚度界定的Lg縮放。能實作本發明的實施例以致能高效III-V族、IV族材料以垂直電晶體的形式COMS積集在Si上。在實施例中，潛在的第二效應能在源極或汲極或二者均不對通道晶格匹配的情形中導出，將應變感應效應提供至通道區域。此種應變感應通道區域可呈現增加的遷移率。
因此，本文描述的一或多個實施例致能經由深寬比捕獲製造垂直裝置。在範例流程圖中，圖1A-1J根據本發明的實施例描繪在使用深寬比捕獲(ART)製造垂直半導體裝置之方法中的各種操作。
圖1A描繪經由深寬比捕獲將汲極區域104及垂直通道區域106形成在基板102之上後的起點半導體結構100的橫剖面圖。在實施例中，隔離層108首先形成在基板102上方並平坦化。隔離層108可稱為淺溝槽隔離(STI)層，因為其最終能用於使相鄰裝置彼此隔離。此種STI層可藉由沈積及化學機器研磨(CMP)處理形成。
再度參考圖1A，然後，例如，藉由光微影及蝕刻處 理將開口109形成在隔離層108中。開口109暴露最上方表面102的部分。然後將汲極區域104磊晶成長在基板102的暴露部分上。然而，汲極區域104的成長為開口(等)109所局限，且因此，可限制汲極區域104的深寬比。此外，在實施例中，如圖1B中的105所標示的，汲極區域104將晶格缺陷包括在其中。在一個此種實施例中，晶格缺陷係因為汲極區域104與基板102的晶格失配而引發。在實施例中，有效地將缺陷局限至汲極區域104，且因此未傳播至形成於其上的額外層。隨後，垂直通道區域106，例如，藉由磊晶沈積處理從汲極區域104垂直地成長。在實施例中，垂直通道區域106基本上係無缺陷的，因為缺陷105未從汲極區域104傳播。此外，如同汲極區域104，垂直通道區域106的成長為開口(等)109所局限，且因此也可限制垂直通道區域106的深寬比。
再度參考顯示所形成之三個垂直通道區域106的圖1A，待理解三個開口109係為了說明目的而顯示。最終形成的半導體裝置可包括一或多個垂直通道區域。也待理解在本文中描述為垂直通道區域106之下接點區域的汲極區域104能替代地成為源極區域。亦即，最終製造的裝置可具有下汲極區域、垂直通道區域、及上源極區域，或可具有下源極區域、垂直通道區域、及上汲極區域。
在實施例中，基板102係由能承受製程且同時與沈積或磊晶成長於其上的材料相容的半導體材料組成。在實施 例中，基板102係由凸塊晶態矽、矽/鍺、或鍺層組成並可受摻雜。在一實施例中，凸塊基板102中的矽原子濃度大於97%。在另一實施例中，基板102係由成長在不同晶態基板的頂部的磊晶層組成，例如，成長在硼摻雜凸塊矽單晶基板的頂部的矽磊晶層。基板102可替代的由III-V族材料組成。在實施例中，基板102係由III-V族材料，諸如，但未受限於，氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或彼等的組合組成。在另一實施例中，基板102包括中間絕緣層，諸如，在絕緣層覆矽(SOI)基板的情形中。
在實施例中，隔離層108(在本文中也稱為絕緣層)係由適於最終電絕緣相鄰裝置，或有助於相鄰裝置之絕緣的材料組成。例如，在一實施例中，隔離層108係由介電材料，諸如，但未受限於，二氧化矽、氮氧化矽、氮化矽、或碳摻雜氮化矽，組成。在實施例中，形成在隔離層中的開口109及基板102的暴露部分係藉由光微影及蝕刻處理形成。
在實施例中，將各開口109型樣化成具有係正方形形狀、矩形形狀、圓形形狀、或橢圓形形狀之其中一者的形狀(從頂視圖透視)。其他幾何也可能適用。在一實施例中，從頂視圖透視，各開口109的寬度及長度幾乎相同(例如，在正方形或圓形形狀的情形中)，然而，當再度從頂透視圖觀看時，彼等不必相同(如在矩形或橢圓形形狀的情形中)。
在實施例中，汲極區域(等)104係藉由沈積處理，諸如，但未受限於，化學氣相沈積(CVD)、原子層沈積(ALD)、或分子束磊晶(MBE)，形成在基板102的暴露部分上。在實施例中，汲極區域104係以雜質原子原位摻雜。在一實施例中，汲極區域104係在形成之後以雜質原子摻雜。在一實施例中，汲極區域104係以雜質原子原位摻雜並在形成之後受進一步摻雜。待理解汲極區域104可由與基板102之半導體材料相似或不同的半導體材料組成。在一實施例中，汲極區域104係由晶態矽、矽/鍺、鍺、或錫化鍺(GeSn)層組成，其可用電荷載體摻雜，諸如，但未受限於，磷、砷、硼、或彼等的組合。在另一實施例中，汲極區域104係由III-V族材料，諸如，但未受限於，氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或彼等的組合組成，其可用電荷載體摻雜，諸如，但未受限於，碳、矽、鍺、氧、硫、硒、或碲。
在實施例中，垂直通道區域(等)106係藉由沈積處理，諸如，但未受限於，化學氣相沈積(CVD)、原子層沈積(ALD)、或分子束磊晶(MBE)，形成在汲極區域104上。待理解垂直通道區域106可由與汲極區域104之半導體材料相似或不同的半導體材料組成。在一實施例中，垂直通道區域106係由晶態矽、矽/鍺、鍺、或錫化鍺(GeSn)層組成。在另一實施例中，垂直通道區域206係由III-V族材料，諸如，但未受限於，氮化鎵、磷化 鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或彼等的組合組成。在實施例中，垂直通道區域未受摻雜(本質的)或僅受輕摻雜。
在特定實施例中，垂直通道區域106基本上係由矽組成、係純矽的、或基本上係純矽的。術語基本上由矽、純矽、或基本上由純矽組成可用於描述由非常大量的矽，即便不全部係矽，組成的矽材料。然而，待理解實際上100%的純矽可能難以在其他材料，諸如，鍺化矽，存在的情形中形成，且因此，能包括極小百分比的Ge或其他物質。Ge或其他物質可在Si沈積期間包括為不可避免的雜質或成分或可在過去的沈積處理期間在擴散時「污染」Si。因此，本文描述的實施例相關於Si通道部分可包括包含相對小量，例如，「雜質」等級、非Si原子、或物質，諸如，Ge，的Si通道部分。相反地，諸如再生長源極區域的區域可，例如，以鍺化矽層的形式包括顯著量的鍺。
圖1B描繪形成源極區域後的圖1A之結構的橫剖面圖。根據本發明的實施例，源極區域110形成在垂直通道區域106的最上方暴露表面上。在一實施例中，如所描畫的，垂直通道區域106的最上方表面在STI層108的高度之下。因此，源極區域的至少下部分受開口(等)109所局限，且因此，可限制源極區域110的深寬比。在一實施例中，也如圖1B所描畫的，源極區域的第二部分形成在STI層108的部分之上並在其上方擴展。雖然如此，在一 實施例中，待理解源極區域110的磊晶形成在成長僅發生在垂直通道區域106上或僅自其成長且不在STI層108上啟始的情形中係選擇性的。
在實施例中，源極區域(等)110係藉由沈積處理，諸如，但未受限於，化學氣相沈積(CVD)、原子層沈積(ALD)、或分子束磊晶(MBE)，形成在垂直通道區域106上。在一實施例中，源極區域110係以雜質原子原位摻雜。在一實施例中，源極區域110係在形成之後以雜質原子摻雜。在一實施例中，源極區域110係以雜質原子原位摻雜並在形成之後受進一步摻雜。待理解源極區域110可由與垂直通道區域106之半導體材料相似或不同的半導體材料組成。在一實施例中，源極區域110係由晶態矽、矽/鍺、鍺、或錫化鍺層組成，其可用電荷載體摻雜，諸如，但未受限於，磷、砷、硼、或彼等的組合。在另一實施例中，源極區域110係由III-V族材料，諸如，但未受限於，氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或彼等的組合組成，其可用電荷載體摻雜，諸如，但未受限於，碳、矽、鍺、氧、硫、硒、或碲。
如上文簡短地提及的，可製造源極區域110、汲極區域104、或二者以將應變施加至垂直通道區域106。在實施例中，垂直通道區域106係在垂直於基板102表面的方向上，亦即，延伸在源極及汲極區域之間，具有沿著通道的應變的單軸應變垂直通道區域。此種單軸應變垂直通道區 域106可，例如，針對NMOS或PMOS分別以張應變或以壓應變單軸地應變。在一實施例中，源極區域110、汲極區域104、或二者的晶格常數小於垂直通道區域106的晶格常數，且源極區域110、汲極區域104、或二者施加壓單軸應變至垂直通道區域106。在另一實施例中，源極區域110、汲極區域104、或二者的晶格常數大於垂直通道區域106的晶格常數，且源極區域110、汲極區域104、或二者施加張單軸應變至垂直通道區域106。在一實施例中，垂直通道區域106係由SixGe1-x組成，且源極區域110、汲極區域104、或二者係由SiyGe1-y組成，其中0x、y1、且x≠y。在另一實施例中，垂直通道區域106係由AlxGa1-xAs、InxGa1-xAs、InxGa1-xP、或AlxIn1-xSb組成，且汲極區域110、汲極區域104、或二者係由AlyGa1-yAs、InyGa1-yAs、InyGa1-yP、或AlyIn1-ySb，其中0x、y1、且x≠y。
圖1C描繪隔離凹陷後的圖1B之結構的橫剖面圖。在實施例中，使STI層108的部分，但不係全部，凹陷以暴露垂直通道區域106的部分。根據圖1D及1E，凹陷代表於下文詳述之閘極電極形成處理的啟始。在一實施例中，基於水性氫氟酸的濕蝕刻用於使STI層108凹陷。然而，可使用乾蝕刻處理取代此種濕蝕刻處理，或與其結合。根據一實施例，待理解圖1C描畫適用於垂直TFET的凹陷程度。在另一實施例中，針對MOSFET，將凹陷實施至閘極堆疊基本上能圍繞全部通道且與S/D二者等距的程度，然而TFET能具有與汲極側遠離之在源極/通道區域 上方的閘極堆疊。
圖1D描繪形成閘極堆疊後的圖1C之結構的橫剖面圖。在實施例中，閘極介電層及閘極電極層(組合顯示為堆疊112)形成在圖1C的整體結構上。最重要地，閘極堆疊112形成在STI層108凹陷期間暴露之垂直通道區域106的所有表面上。因此，在一實施例中，閘極堆疊112也形成在源極區域110的所有暴露表面上，如圖1D所描畫的。在一實施例中，閘極堆疊112的層係藉由原子層沈積(ALD)及/或化學氣相沈積(CVD)形成，且因此受圖1C的結構所局限，也如在圖1D中所描畫的。
根據本發明的實施例，閘極堆疊112包括金屬閘極電極及高-K閘極介電層。例如，在一實施例中，閘極介電層係由材料，諸如，但未受限於，氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或彼等的組合組成。此外，閘極介電層的部分可包括從垂直通道區域106之最上方數層形成的原生氧化物的層。在實施例中，閘極介電層係由最外側高-k部分及由半導體材料之氧化物組成的內部部分組成。在一實施例中，閘極介電層係由氧化鉿的最外側部分及二氧化矽或氮氧化矽的內部部分組成。
在一實施例中，閘極電極係由金屬層，諸如，但未受限於，金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳、或導電 金屬氧化物組成。在特定實施例中，閘極電極係由非工作函數設定填充材料組成，該材料形成以圍繞設置在閘極介電層周圍的金屬工作函數設定層。
圖1E描繪型樣化閘極堆疊112後的圖1D之結構的橫剖面圖及對應平面圖。在實施例中，因為閘極堆疊112受約束地形成且對不同表面沒有選擇性，閘極堆疊112藉由，例如，光微影及蝕刻處理型樣化。在一個此種實施例中，將閘極堆疊112型樣化以留下在垂直通道區域106之暴露部分上的閘極堆疊的部分及源極區域110，並針對最終的閘極接點形成留下沿著STI層108之表面的部分。例如，如從頂視圖所見，型樣化閘極堆疊112的部分112A係源極區域110上的部分、部分112C提供用於稍後閘極接點/通孔接觸的位置、且部分112B係為將部分112A與112C耦接的線。在一實施例中，閘極堆疊112係藉由乾蝕刻處理、濕蝕刻處理、或彼等的組合型樣化，適於型樣化閘極堆疊112的層而不顯著影響STI層108。在實施例中，在型樣化閘極堆疊112之後，閘極堆疊112的部分完全圍繞各垂直通道區域106的至少一部分。如上文簡短地提及的，使用基於三個垂直通道區域描畫的特定範例，最終製造的裝置可基於一或多個垂直通道區域。
圖1F描繪形成第二隔離後的圖1E之結構的橫剖面圖。在實施例中，第二隔離層114形成以覆蓋源極區域110。在一個此種實施例中，第二隔離層由與STI層108相同的材料組成，且該等層基本上彼此難以辨別。然而， 在其他實施例中，在層108及114之間可觀察到縫116，如在圖1F中所描畫的。第二隔離層可藉由沈積處理形成，諸如，CVD處理，並可平坦化，例如，藉由CMP處理。無論如何，第二隔離層能有效地實作為用於使裝置彼此隔離的淺溝槽隔離結構。
圖1G描繪第二隔離層114凹陷及重曝光源極區域110後的圖1F之結構的橫剖面圖。在實施例中，使第二隔離層114的部分，但不係全部，凹陷以暴露至少部分的源極區域110。在一實施例中，使第二隔離層114凹陷至低至源極區域110之最寬部分的程度，如圖1G中所描畫的。在一實施例中，使用濕蝕刻以使第二隔離層114凹陷。然而，可使用乾蝕刻處理取代此種濕蝕刻處理，或與其結合。
圖1H描繪閘極堆疊凹陷後的圖1G之半導體結構的橫剖面圖。在實施例中，將閘極堆疊112的暴露部分從源極區域110移除。藉由移除閘極堆疊112的此等部分，凸出在第二隔離層114之上的源極區域110的表面不為閘極堆疊112的材料所覆蓋，如圖1H所描畫的。在一實施例中，使用濕蝕刻移除閘極堆疊112的暴露部分。然而，可使用乾蝕刻處理取代此種濕蝕刻處理，或與其結合。下文描述在使閘極堆疊凹陷之後，可加入第三隔離層117(例如，藉由沈積及回蝕)以僅暴露源極區域110的上部分，如圖1I所描畫的。
圖1I描繪形成源極接點後的圖1H之結構的橫剖面 圖。在實施例中，將源極接點118形成為實質覆蓋凸出在第三隔離層117上方之源極區域110的所有部分。在一實施例中，源極接點118係藉由減除沈積及蝕刻處理形成。在另一實施例中，源極接點118的材料係藉由選擇性成長在凸出在第三隔離層117上方之源極區域110的部分而形成。待理解用於三個源極區域的共同源極接點的具體描畫係用於一特定實施例。也將具有共同源極接點之一或多個源極區域的其他群組視為在本發明之實施例的精神及範圍內。
在實施例中，源極接點118係由導電材料組成。在一個此種實施例中，源極接點118係由金屬或金屬材料組成。金屬或金屬材料可係純金屬、諸如，鎢、鎳、鈷，或可係合金，諸如，金屬-金屬合金或金屬-半導體合金(例如，矽化物材料)。
圖1J描繪形成汲極接點及閘極接點後的圖1I之半導體結構的橫剖面圖。在實施例中，STI結構(包括第三隔離層117、第二隔離層114、及STI層108)型樣化有通孔/接點孔以暴露耦接至汲極區域(等)104之基板102的部分，並暴露閘極堆疊112的部分(例如，關聯於圖1E描述的部分112C)。然後汲極接點120及閘極接點122可藉由金屬沈積及平坦化處理或藉由選擇性成長處理製造。在任一情形中，在一實施例中，汲極接點120及閘極接點122的材料與源極接點118的材料實質相同。雖然在其他實施例中，汲極接點120及閘極接點122的材料與源 極接點118的材料不同。在實施例中，形成以暴露耦接至汲極區域104之基板102的部分及暴露閘極堆疊112的部分的通孔/接點孔係使用光微影及蝕刻處理製造。如所描畫的，待理解汲極接點不會直接形成在受局限的汲極區域上，但更確切地說，形成在與汲極區域(等)104電耦接的基板102的部分上。
再度參考圖1J，基於垂直通道區域的半導體裝置可係合併圍繞通道區域之閘極及一對垂直定向的源極/汲極區域的半導體裝置。在實施例中，該半導體裝置係MOS-FET。在一實施例中，半導體裝置係垂直MOS-FET且係隔離的裝置，或係在複數個嵌套裝置中的一裝置。待理解從以上範例處理設計產生的結構，例如，來自圖1J的結構，可用相同或相似形式用於於後續處理操作以完成裝置製造，諸如，PMOS及/或NMOS裝置製造。在此種情形中，相對的源極及汲極區域具有相同的導電類型。如將對典型積體電路所理解的，N-及P-通道電晶體二者可在單一基板上製造以形成CMOS積體電路。在其他實施例中，製造具有不同導電類型之相對源極及汲極區域的穿隧場效電晶體(TFET)。在任一情形中，可製造額外互連線以將此種裝置積集在積體電路上。此外，待理解單一裝置可僅包括製造在基板之上的複數個垂直通道區域的一者、或一個以上(例如，藉由選擇共同閘極堆疊)。圖1I描繪三個垂直通道區域共享共同閘極電極及共同源極/汲極區域的特定實施例。
待理解不係上述所有樣態均需實踐為落在本發明之實施例的精神及範圍內。本文描述的處理也可用於製造一或複數個半導體裝置。半導體裝置係電晶體等的裝置。例如，在實施例中，半導體裝置係用於邏輯或電晶體的金屬氧化物半導體(MOS)電晶體，或係雙極電晶體。又，在實施例中，半導體裝置具有三維架構，諸如，環繞式閘極裝置。一或多個實施例可對於製造10奈米(10nm)或更小技術節點的半導體裝置特別有用。本文的實施例可應用於改善電晶體佈置密度及用於減輕朝向接點電阻增加的趨勢。
圖2描繪根據本發明之一實作的計算裝置200。計算裝置200收納板202。板202可包括許多組件，包括但未受限於處理器204及至少一通訊晶片206。將處理器204實體及電耦接至板202。在部分實作中，也將至少一通訊晶片206實體及電耦接至板202。在其他實作中，通訊晶片206係處理器204的一部分。
取決於其應用，計算裝置200可包括可能或可能不實體及電耦接至板202的其他組件。此等其他組件包括，但未受限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、迴轉儀、揚聲器、相機、及大量儲 存裝置(諸如，硬碟機、光碟(CD)、及數位多樣化光碟(DVD)等)。
通訊晶片206致能用於將資料傳輸至計算裝置200或自其傳輸資料的無線通訊。術語「無線」及其衍生術語可用於描述可能透過非實質媒體經由使用調變電磁輻射通訊資料的電路、裝置、系統、方法、技術、通信頻道等。該術語未暗示該等關聯裝置不包含任何線路，雖然在部分實施例中彼等可不含。通訊晶片206可實作任何數量的無線標準或協定，包括但未受限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、彼等的衍生物，以及指定為3G、4G、5G、及之後的任何其他無線協定。計算裝置200可包括複數個通信晶片206。例如，第一通信晶片206可能專用於較短範圍的無線通訊，諸如，Wi-Fi及藍牙，且第二通信晶片206可能專用於較長範圍的無線通訊，諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
計算裝置200的處理器204包括封裝在處理器204內的積體電路晶粒。在本發明的部分實作中，處理器的積體電路晶粒包括依據本發明之實作建立的一或多個裝置，諸如，MOS-FET電晶體。術語「處理器」可指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉移為可儲 存在暫存器及/或記憶體中之其他電子資料的任何裝置或裝置之一部分。
通訊晶片206也包括封裝在通訊晶片206內的積體電路晶粒。根據本發明的另一實作，通訊晶片的積體電路晶粒包括依據本發明之實作建立的一或多個裝置，諸如，MOS-FET電晶體。
在其他實作中，收容在計算裝置200中的另一組件可包含積體電路晶粒，其包括根據本發明之實作建立的一或多個裝置，諸如，MOS-FET電晶體。
在各種實作中，計算裝置200可係膝上型電腦、易網機、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊錄影機。在其他實作中，計算裝置200可係處理資料的任何其他電子裝置。
因此，本發明的實施例包括用於製造垂直半導體裝置的深寬比捕獲(ART)方法及自其製造的垂直半導體裝置。
在實施例中，半導體裝置包括具有第一晶格常數之最上方表面的基板。將第一源極/汲極區域設置在該基板之該最上方表面上並具有不同的第二晶格常數。將垂直通道區域設置在該第一源極/汲極區域上。將第二源極/汲極區域設置在該垂直通道區域上。將閘極堆疊設置在該垂直通 道區域的部分上並完全圍繞其。
在一實施例中，半導體裝置更包括局限在該第一源極/汲極區域的複數個晶個缺陷。該垂直通道區域基本上係無缺陷的。
在一實施例中，該第一及第二源極/汲極區域係由與該垂直通道區域之半導體材料不同的半導體材料組成。
在一實施例中，該第一及第二源極/汲極區域的該半導體材料與該垂直通道區域的該半導體材料晶格失配，且該第一及第二源極/汲極區域施加應變至該垂直通道區域。
在一實施例中，該半導體裝置更包括設置在該基板的該最上方表面上並經由該基板電耦接至該第一源極/汲極區域的第一接點。將第二接點設置在該第二源極/汲極區域上。將閘極接點設置在該閘極堆疊的水平延伸上。
在一實施例中，該第一源極/汲極區域係汲極區域，且該第二源極/汲極區域係源極區域。
在一實施例中，該第一源極/汲極區域係源極區域，且該第二源極/汲極區域係汲極區域。
在一實施例中，該閘極堆疊包括高-k閘極介電層及金屬閘極電極。
在一實施例中，該第一源極/汲極區域的導電類型與該第二源極/汲極區域的導電類型相同，且該半導體裝置係MOS-FET裝置。
在一實施例中，該第一源極/汲極區域的導電類型與 該第二源極/汲極區域的導電類型相反，且該半導體裝置係穿隧式FET裝置。
在實施例中，半導體裝置包括具有表面的基板。將第一源極/汲極區域設置在該基板的該表面上。將垂直通道區域設置在該第一源極/汲極區域上。將複數個晶格缺陷局限在該第一源極/汲極區域。該垂直通道區域基本上係無缺陷的。將第二源極/汲極區域設置在該垂直通道區域上。將閘極堆疊設置在該垂直通道區域的部分上並完全圍繞其。
在一實施例中，該第一及第二源極/汲極區域係由與該垂直通道區域之半導體材料不同的半導體材料組成。
在一實施例中，該第一及第二源極/汲極區域的該半導體材料與該垂直通道區域的該半導體材料晶格失配，且該第一及第二源極/汲極區域施加應變至該垂直通道區域。
在一實施例中，該半導體裝置更包括設置在該基板的該表面上並經由該基板電耦接至該第一源極/汲極區域的第一接點。將第二接點設置在該第二源極/汲極區域上。將閘極接點設置在該閘極堆疊的水平延伸上。
在一實施例中，該第一源極/汲極區域係汲極區域，且該第二源極/汲極區域係源極區域。
在一實施例中，該第一源極/汲極區域係源極區域，且該第二源極/汲極區域係汲極區域。
在一實施例中，該閘極堆疊包括高-k閘極介電層及金 屬閘極電極。
在一實施例中，該第一源極/汲極區域的導電類型與該第二源極/汲極區域的導電類型相同，且該半導體裝置係MOS-FET裝置。
在一實施例中，該第一源極/汲極區域的導電類型與該第二源極/汲極區域的導電類型相反，且該半導體裝置係穿隧式FET裝置。
在實施例中，製造半導體裝置的方法涉及形成絕緣層在基板的表面上。該方法也涉及型樣化該絕緣層以形成開口在該絕緣層中，該開口暴露該基板之該表面的部分。該方法也涉及形成第一源極/汲極區域在該基板之該表面上的該開口中。該方法也涉及形成垂直通道區域在該第一源極/汲極區域上的該開口中。該方法也涉及形成第二源極/汲極區域在該垂直根據區域上的該開口中。該方法也涉及使該絕緣層凹陷以暴露該垂直通道區域的部分。該方法也涉及形成閘極堆疊在該垂直通道區域的暴露部分上並完全圍繞其。
在一實施例中，形成該第一源極/汲極區域涉及形成局限在該第一源極/汲極區域的複數個晶格缺陷，其中該垂直通道區域基本上無缺陷地形成。
在一實施例中，形成該第一源極/汲極區域涉及形成具有與該基板之該表面的晶格常數不同之晶格常數的該第一源極/汲極區域。
在一實施例中，形成該第二源極/汲極區域在該開口 中涉及形成該第二源極/汲極區域的第一部分在該開口中，及形成該第二源極/汲極區域的第二部分在該開口之上及在該絕緣層之最上方表面的部分上。
在一實施例中，形成該第一源極/汲極區域涉及形成汲極區域，且形成該第二源極/汲極區域涉及形成源極區域。
在一實施例中，形成該第一源極/汲極區域涉及形成源極區域，且形成該第二源極/汲極區域涉及形成汲極區域。
100‧‧‧起點半導體結構
102‧‧‧基板
104‧‧‧汲極區域
106‧‧‧垂直通道區域
108‧‧‧隔離層
109‧‧‧開口

Claims (25)

  1. 一種半導體裝置，包含：基板，具有第一晶格常數的最上方表面；第一源極/汲極區域，設置在該基板之該最上方表面上並具有不同的第二晶格常數；垂直通道區域，設置在該第一源極/汲極區域上；第二源極/汲極區域，設置在該垂直通道上；及閘極堆疊，設置在該垂直通道區域的部分上並完全圍繞其。
  2. 如申請專利範圍第1項之半導體裝置，更包含：複數個晶格缺陷，局限在該第一源極/汲極區域，其中該垂直通道區域基本上係無缺陷的。
  3. 如申請專利範圍第1項的半導體裝置，其中該第一及第二源極/汲極區域包含與該垂直通道區域之半導體材料不同的半導體材料。
  4. 如申請專利範圍第3項的半導體裝置，其中該第一及第二源極/汲極區域的該半導體材料與該垂直通道區域的該半導體材料晶格失配，且其中該第一及第二源極/汲極區域施加應變至該垂直通道區域。
  5. 如申請專利範圍第1項之半導體裝置，更包含：第一接點，設置在該基板的該最上方表面上並經由該基板電耦接至該第一源極/汲極區域；第二接點，設置在該第二源極/汲極區域上；及閘極接點，設置在該閘極堆疊的水平延伸上。
  6. 如申請專利範圍第1項的半導體裝置，其中該第一源極/汲極區域係汲極區域，且其中該第二源極/汲極區域係源極區域。
  7. 如申請專利範圍第1項的半導體裝置，其中該第一源極/汲極區域係源極區域，且其中該第二源極/汲極區域係汲極區域。
  8. 如申請專利範圍第1項的半導體裝置，其中該閘極堆疊包含高-k閘極介電層及金屬閘極電極。
  9. 如申請專利範圍第1項的半導體裝置，其中該第一源極/汲極區域的導電類型與該第二源極/汲極區域的導電類型相同，且其中該半導體裝置係MOS-FET裝置。
  10. 如申請專利範圍第1項的半導體裝置，其中該第一源極/汲極區域的導電類型與該第二源極/汲極區域的導電類型相反，且其中該半導體裝置係穿隧式FET裝置。
  11. 一種半導體裝置，包含：基板，具有表面；第一源極/汲極區域，設置在該基板的該表面上；垂直通道區域，設置在該第一源極/汲極區域上；複數個晶格缺陷，局限在該第一源極/汲極區域，其中該垂直通道區域基本上係無缺陷的；第二源極/汲極區域，設置在該垂直通道上；及閘極堆疊，設置在該垂直通道區域的部分上並完全圍繞其。
  12. 如申請專利範圍第11項的半導體裝置，其中該第 一及第二源極/汲極區域包含與該垂直通道區域之半導體材料不同的半導體材料。
  13. 如申請專利範圍第12項的半導體裝置，其中該第一及第二源極/汲極區域的該半導體材料與該垂直通道區域的該半導體材料晶格失配，且其中該第一及第二源極/汲極區域施加應變至該垂直通道區域。
  14. 如申請專利範圍第11項之半導體裝置，更包含：第一接點，設置在該基板的該表面上並經由該基板電耦接至該第一源極/汲極區域；第二接點，設置在該第二源極/汲極區域上；及閘極接點，設置在該閘極堆疊的水平延伸上。
  15. 如申請專利範圍第11項的半導體裝置，其中該第一源極/汲極區域係汲極區域，且其中該第二源極/汲極區域係源極區域。
  16. 如申請專利範圍第11項的半導體裝置，其中該第一源極/汲極區域係源極區域，且其中該第二源極/汲極區域係汲極區域。
  17. 如申請專利範圍第11項的半導體裝置，其中該閘極堆疊包含高-k閘極介電層及金屬閘極電極。
  18. 如申請專利範圍第11項的半導體裝置，其中該第一源極/汲極區域的導電類型與該第二源極/汲極區域的導電類型相同，且其中該半導體裝置係MOS-FET裝置。
  19. 如申請專利範圍第11項的半導體裝置，其中該第一源極/汲極區域的導電類型與該第二源極/汲極區域的導 電類型相反，且其中該半導體裝置係穿隧式FET裝置。
  20. 一種製造半導體裝置的方法，該方法包含：形成絕緣層在基板的表面上；型樣化該絕緣層以形成開口在該絕緣層中，該開口暴露該基板之該表面的部分；形成第一源極/汲極區域在該基板之該表面上的該開口中；形成垂直通道區域在該第一源極/汲極區域上的該開口中；形成第二源極/汲極區域在該垂直根據區域上的該開口中；使該絕緣層凹陷以暴露該垂直通道區域的部分；及形成閘極堆疊在該垂直通道區域的暴露部分上並完全圍繞其。
  21. 如申請專利範圍第20項的方法，其中形成該第一源極/汲極區域包含形成局限在該第一源極/汲極區域的複數個晶格缺陷，其中該垂直通道區域基本上無缺陷地形成。
  22. 如申請專利範圍第20項的方法，其中形成該第一源極/汲極區域包含形成具有與該基板之該表面的晶格常數不同之晶格常數的該第一源極/汲極區域。
  23. 如申請專利範圍第20項的方法，其中形成該第二源極/汲極區域在該開口中包含形成該第二源極/汲極區域的第一部分在該開口中，及形成該第二源極/汲極區域的 第二部分在該開口之上及在該絕緣層之最上方表面的部分上。
  24. 如申請專利範圍第20項的方法，其中形成該第一源極/汲極區域包含形成汲極區域，且其中形成該第二源極/汲極區域包含形成源極區域。
  25. 如申請專利範圍第20項的方法，其中形成該第一源極/汲極區域包含形成源極區域，且其中形成該第二源極/汲極區域包含形成汲極區域。
TW104103725A 2014-03-28 2015-02-04 半導體裝置及製造半導體裝置的方法 TWI577015B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/032203 WO2015147865A1 (en) 2014-03-28 2014-03-28 Aspect ratio trapping (art) for fabricating vertical semiconductor devices

Publications (2)

Publication Number Publication Date
TW201539749A true TW201539749A (zh) 2015-10-16
TWI577015B TWI577015B (zh) 2017-04-01

Family

ID=54196179

Family Applications (2)

Application Number Title Priority Date Filing Date
TW104103725A TWI577015B (zh) 2014-03-28 2015-02-04 半導體裝置及製造半導體裝置的方法
TW106100480A TWI617026B (zh) 2014-03-28 2015-02-04 半導體裝置及製造半導體裝置的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW106100480A TWI617026B (zh) 2014-03-28 2015-02-04 半導體裝置及製造半導體裝置的方法

Country Status (6)

Country Link
US (1) US10096709B2 (zh)
EP (1) EP3127163A4 (zh)
KR (1) KR102167517B1 (zh)
CN (1) CN106170868B (zh)
TW (2) TWI577015B (zh)
WO (1) WO2015147865A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015147866A1 (en) * 2014-03-28 2015-10-01 Intel Corporation Selectively regrown top contact for vertical semiconductor devices
US10276663B2 (en) * 2016-07-18 2019-04-30 United Microelectronics Corp. Tunneling transistor and method of fabricating the same
US10566447B2 (en) 2017-11-20 2020-02-18 International Business Machines Corporation Single column compound semiconductor bipolar junction transistor with all-around base
US10332972B2 (en) 2017-11-20 2019-06-25 International Business Machines Corporation Single column compound semiconductor bipolar junction transistor fabricated on III-V compound semiconductor surface
WO2019168521A1 (en) * 2018-02-28 2019-09-06 Intel Corporation Vertical tunneling field-effect transistors
WO2019168519A1 (en) * 2018-02-28 2019-09-06 Intel Corporation Vertical tunneling field-effect transistors
US10636878B2 (en) 2018-05-18 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Steep sloped vertical tunnel field-effect transistor
EP3671856B1 (en) * 2018-12-21 2023-01-25 IMEC vzw A method for forming a group iii-v heterojunction bipolar transistor on a group iv substrate and corresponding heterojunction bipolar transistor device
US11094798B2 (en) 2019-06-14 2021-08-17 International Business Machines Corporation Vertical FET with symmetric junctions
US11581338B2 (en) 2019-10-04 2023-02-14 Samsung Electronics Co., Ltd. Optimization of semiconductor cell of vertical field effect transistor (VFET)
US11158624B1 (en) * 2020-04-24 2021-10-26 Globalfoundries U.S. Inc. Cascode cell

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205604B2 (en) * 2001-03-13 2007-04-17 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
KR100400325B1 (ko) * 2001-12-31 2003-10-01 주식회사 하이닉스반도체 수직형 트랜지스터 및 그 제조 방법
TWI294670B (en) 2003-06-17 2008-03-11 Ibm Ultra scalable high speed heterojunction vertical n-channel misfets and methods thereof
US7355253B2 (en) * 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
JP2006245267A (ja) * 2005-03-03 2006-09-14 Fujitsu Ltd 半導体装置
DE602005023125D1 (de) * 2005-04-27 2010-10-07 St Microelectronics Srl Vertikaler MOSFET Transistor als Auswahltransistor für nichtflüchtige Speichereinrichtung betrieben
US20070148939A1 (en) * 2005-12-22 2007-06-28 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
EP1900681B1 (en) 2006-09-15 2017-03-15 Imec Tunnel Field-Effect Transistors based on silicon nanowires
WO2008039534A2 (en) * 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
WO2008079077A2 (en) * 2006-12-22 2008-07-03 Qunano Ab Nanoelectronic structure and method of producing such
KR100985412B1 (ko) * 2008-03-21 2010-10-06 주식회사 하이닉스반도체 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법
US7910971B2 (en) * 2008-08-07 2011-03-22 Micron Technology, Inc. Methods of forming vertical field effect transistors, vertical field effect transistors, and dram cells
US8796759B2 (en) * 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
WO2013095655A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Semiconductor device having germanium active layer with underlying diffusion barrier layer
DE112011105995B4 (de) 2011-12-23 2020-08-06 Intel Corporation Herstellungsverfahren für eine nicht-planare Rundum-Gate-Schaltung
WO2013101230A1 (en) * 2011-12-30 2013-07-04 Intel Corporation Variable gate width for gate all-around transistors
US9099433B2 (en) * 2012-04-23 2015-08-04 Freescale Semiconductor, Inc. High speed gallium nitride transistor devices
KR101925012B1 (ko) * 2012-07-17 2018-12-05 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
CN103594495A (zh) * 2012-08-16 2014-02-19 中国科学院微电子研究所 半导体器件及其制造方法
US9012278B2 (en) 2013-10-03 2015-04-21 Asm Ip Holding B.V. Method of making a wire-based semiconductor device

Also Published As

Publication number Publication date
US20170012125A1 (en) 2017-01-12
TWI577015B (zh) 2017-04-01
EP3127163A4 (en) 2017-11-29
WO2015147865A1 (en) 2015-10-01
EP3127163A1 (en) 2017-02-08
KR102167517B1 (ko) 2020-10-19
CN106170868A (zh) 2016-11-30
KR20160137970A (ko) 2016-12-02
US10096709B2 (en) 2018-10-09
TWI617026B (zh) 2018-03-01
TW201727905A (zh) 2017-08-01
CN106170868B (zh) 2020-02-11

Similar Documents

Publication Publication Date Title
TWI577015B (zh) 半導體裝置及製造半導體裝置的方法
TWI789352B (zh) 積體電路及形成其之方法
TWI771213B (zh) 用於兩側金屬化之半導體裝置的背側源極／汲極替換
CN106170867B (zh) 用于垂直型半导体器件的选择性再生长顶部接触部
TWI603434B (zh) 在相同晶粒上形成Ｇｅ／ＳｉＧｅ通道及III-V族通道電晶體的技術
US20180019170A1 (en) Self-aligned 3-d epitaxial structures for mos device fabrication
TWI723019B (zh) 在具有不同通道材料的相同晶粒上形成電晶體之技術
TWI565071B (zh) 具有鍺或三五族主動層的深環繞式閘極半導體裝置
TWI727950B (zh) 替代通道鰭式場效電晶體中之子鰭側壁鈍化
US20160190319A1 (en) Non-Planar Semiconductor Devices having Multi-Layered Compliant Substrates
TWI508298B (zh) 具有帶有下層寄生漏電阻隔層的鍺活性層之半導體裝置
US11276694B2 (en) Transistor structure with indium phosphide channel
TWI770052B (zh) 包括採用雙電荷摻雜劑之源極／汲極的電晶體
TWI781952B (zh) 積體電路及形成其之方法和互補金氧半導體裝置
CN111052391A (zh) 用于减少锗nmos晶体管的源极/漏极扩散的掺杂绝缘体帽盖
TWI784035B (zh) 用於應變電晶體的磊晶氧化物插塞及形成積體電路結構的方法
WO2019059920A1 (en) SUBSTRATE DEFECT BLOCKING LAYERS FOR CONCEALED CHANNEL SEMICONDUCTOR DEVICES
US20230187507A1 (en) Wrap-around contact with reduced resistance
CN111033753A (zh) 针对锗nmos晶体管的用以减少源极/漏极扩散的经掺杂的sti
TWI761363B (zh) 積體電路、ｃｍｏｓ裝置、電腦系統及形成積體電路的方法
KR20230080309A (ko) 절연체 상의 변형 반도체(ssoi) 기반 게이트 올 어라운드(gaa) 트랜지스터 구조
WO2019117946A1 (en) Reducing off-state leakage in semiconductor devices