KR20150009914A - 유기막 연마용 cmp 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법 - Google Patents

유기막 연마용 cmp 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명은 유기막 연마용 CMP 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법을 제공한다. 이 CMP 슬러리 조성물은 산화물 연마입자를 0.05~5 중량%로; 산화제를 0.1~5 중량%로; 연마조절제를 0~5 중량%로; 계면활성제를 0~3 중량%로; pH 조절제를 0~3 중량%로; 그리고 탈이온수를 79~99.85 중량%로 포함한다. 이 CMP 슬러리 조성물은 산화막에 대하여 6:1 이상의 우수한 선택비로 실리콘을 포함하지 않는 유기막을 연마할 수 있다.

Description

유기막 연마용 CMP 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법{CMP composition for polishing an organic layer and method of forming a semiconductor device using the composition}
본 발명은 유기막 연마용 CMP 슬러리 조성물 및 이를 이용하는 반도체 제조 공정에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 보다 미세한 패턴의 형성과 다층 구조의 회로등이 요구되고 있다. 이를 위하여 식각 선택비 특성이 서로 다른 다양한 물질의 막들을 필요로 한다. 이러한 다양한 물질의 막들 중에 탄화수소 계열의 유기막은 다른 실리콘 함유막에 대하여 식각 선택비 특성이 좋아 마스크막이나 희생막으로 사용될 수 있다. 반도체 제조 공정에서 유기막에 대하여 화학적 기계적 연마(Chemical mechanical polishing) 공정을 진행하여 제거하는 것이 요구되고 있다. 그러나 아직까지 유기막을 효과적으로 화학적 기계적 연마할 수 있는데 사용될 수 있는 CMP 슬러리 조성물이 개발되지 못하고 있다.
따라서 본 발명에서 해결하고자 하는 과제는 유기막을 효과적으로 연마할 수 있는 CMP 슬러리 조성물을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 조성물을 이용하는 반도체 제조 공정을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 CMP 슬러리 조성물은, 실리콘을 포함하지 않는 유기막을 연마하는데 사용된다. 상기 CMP 슬러리 조성물은, 산화물 연마입자를 0.05~5 중량%로; 산화제를 0.1~5 중량%로; 연마조절제를 0~5 중량%로; 계면활성제를 0~3 중량%로; pH 조절제를 0~3 중량%로; 그리고 탈이온수를 79~99.85 중량%로 포함한다.
상기 연마입자는 실리카(SiO2), 세리아(CeO2) 및 알루미나(Al2O3) 중에 선택되는 적어도 하나일 수 있다.
상기 연마입자의 입도는 30~80nm일 수 있다.
상기 산화제는 과산화수소(Hydrogen peroxide), 초산화물(Superoxide), 디옥시제닐(Dioxygenyl), 오존(Ozone), 오존화물(Ozonide), 과산화물(Peroxide), 불소(Fluorine), 염소(Chlorine), 아염소산염(Chlorite), 염소산염(Chlorate), 과염소산염(Perchlorate), 할로겐화합물(Halogen Compounds), 질산(Nitric acid), 질산염( Nitrate), 하이포아염소산염(Hypochlorite), 하이포암염(Hypohalite), 　　　　크롬 삼산화물(Chromium trioxide), 피리디니움 클로로크로메이트(Pyridinium chlorochromate), 크롬산염(Chromate), 중크롬산염(Dichromate), 크롬화합물(Chromium Compound), 과망간산칼륨(Potassium permanganate), 과망간산염(Permanganate), 　　　　과붕산나트륨(Sodium perborate), 아산화질소(Nitrous Oxide) 및 2,2'-디피리디설파이드(2,2'-Dipyridisulfide)를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다.
상기 연마조절제는 유기산(Organic Acid), 무기산(Inorganic acid),질산(Nitric acid), 질산염(Nitrate), 황산(Sulfuric acid), 과산화이황산(Peroxydisulfuric acid), 과산화일황산(Peroxymonosulfuric acid), 설폰산(Sulfonic), 아세트산(Acetic acid), 구연산(Citric acid), 　　　　포름산(Formic acid), 글루콘산(Gluconic acid), 젖산(Lactic acid), 옥살산(Oxalic acid), 타르타르산(Tartaric acid), 카르복실산(Carboxylic acid), 염소산(Chloric acid), 아염소산(Chlorous acid), 하이포아염소산(Hypochlorous acid), 과염소산(Perchloric acid), 할로겐 옥소산(Halogen oxoacid), 　　　아스코르브산(Ascorbic acid) 및 비닐족 카르복실산(Vinylogous carboxylic acid)을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다.
상기 계면 활성제는 음이온계 또는 비이온계일 수 있다. 구체적으로, 상기 계면활성제는 라우릴 미리스틸 알코올(lauryl myristyl alcohol) 계열, HLB(hydrophile lipophile balance) 값이 12 이상인 메틸-옥시란 고분자(　Methyl-oxirane polymer) 계열, 에틸렌디아민(Ethylenediamine), 에톡실화되고 프로폭실화된 알코올(ethoxylated and propoxylated　Alcohol) 계열, 2-메틸옥시란(2-methyloxirane), 옥시란(oxirane) 계열, 폴리에틸렌 글리콜(Polyethylene glycol), 또는 폴리소르베이트(polysorbate) 계열에서 선택되는 적어도 하나일 수 있다.
상기 pH 조절제는 폴리아크릴산(poly Acrylic acid), 카르복실산, 질산 및 슬폰산을 포함하는 그룹에서 선택되는 적어도 하나의 산(acid) 이거나 또는 수산화칼륨, 수산화나트륨, 암모니아수, 테트라메틸암모니움 히드록사이드(Tetramethylammonium hydroxide), 테트라에틸암모니움 히드록사이드(Tetraethylammonium hydroxide) 및 테트라부틸암모니움 히드록사이드(Tetrabuthylammonium hydroxide)를 포함하는 그룹에서 선택되는 적어도 하나의 염기일 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 제 1 리세스 영역을 포함하는 제 1 구조물을 형성하는 단계; 상기 제 1 구조물 상에 실리콘을 포함하지 않는 유기막을 형성하여 상기 제 1 리세스 영역을 채우는 단계; 및 상기 유기막에 대하여 제 1 항의 CMP 슬러리 조성물을 이용하여 CMP 공정을 진행하여 상기 제 1 구조물의 상부면을 노출시키는 단계를 포함한다.
일 예에 있어서, 상기 제 1 리세스 영역은 상기 기판을 노출시키는 제 1 홀일 수 있으며, 상기 방법은, 상기 유기막에 대하여 CMP 공정을 진행한 후에, 상기 제 1 구조물 상에 상기 유기막의 상부면을 노출시키는 제 2 홀을 포함하는 제 2 구조물을 형성하는 단계; 상기 제 2 홀을 통해 상기 유기막을 제거하는 단계; 상기 제 1 홀과 상기 제 2 홀의 적어도 측벽을 덮는 활성 기둥을 형성하는 단계; 및 상기 제 1 구조물과 상기 제 2 구조물의 일부에 도전 라인을 형성하는 단계를 더 포함할 수 있다.
상기 제 1 구조물과 상기 제 2 구조물은 각각 복수층의 절연막들과 희생막들이 교대로 적층된 구조를 가질 수 있으며, 상기 제 1 구조물과 상기 제 2 구조물의 일부에 도전 라인을 형성하는 단계는, 상기 희생막들을 선택적으로 제거하는 단계; 및 상기 희생막들이 제거된 영역에 상기 도전 라인을 형성하는 단계를 포함할 수 있다.
다른 예에 있어서, 상기 구조물은 상기 기판 상에 배치되는 식각 대상막, 상기 식각 대상막 상에 배치되며 복수개의 서로 평행한 라인 형태의 제 1 마스크 패턴들, 및 상기 제 1 마스크 패턴들의 측벽과 상부면을 콘포말하게 덮는 제 2 마스크막을 포함할 수 있으며, 상기 제 1 구조물의 상부면을 노출시키는 단계는 상기 제 2 마스크막의 상부면을 노출시킬 수 있다.
구체적으로, 상기 제 1 마스크 패턴들 간의 간격은 상기 제 2 마스크막의 두께의 약 3배일 수 있으며, 상기 제 1 마스크 패턴들 사이에 상기 유기막이 배치될 수 있다.
상기 방법은, 이방성 식각 공정을 진행하여 노출된 상기 제 2 마스크 막을 제거하고 상기 유기막 아래에 제 2 마스크 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 제 1 구조물의 상단에는 산화막이 배치되며, 상기 CMP 슬러리 조성물은 상기 산화막에 대하여 6:1 이상의 선택비로 상기 유기막을 연마할 수 있다.
본 발명의 일 예에 따른 CMP 슬러리 조성물은 산화막에 대하여 6:1 이상의 우수한 선택비로 실리콘을 포함하지 않는 유기막을 연마할 수 있다. 또한, 본 CMP 슬러리 조성물을 사용하여 연마공정을 진행하면, 산화막에 대한 유기막의 식각 선택비가 약 6:1~210:1로 다양하게 구현될 수 있다. 제조할 반도체 장치의 구조에 따라 알맞은 조성을 선택하여 CMP 조성물을 적용할 수 있다. 또한 상기 CMP 슬러리 조성물은 구조물의 뜯김(peeling)이나 박리(delamination)등을 야기하지 않는다. 이로써 반도체 장치를 불량 없이 제조할 수 있다.
도 1, 2a 및 2b는 본 발명의 일 예에 따라 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 3 내지 도 10은 본 발명의 일 예에 따라 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 11 내지 17은 본 발명의 다른 예에 따라 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 18은 본 발명의 실시예들에 따라 제조된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 19는 본 발명의 실시예들에 따라 제조된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 20은 본 발명의 실시예들에 따라 제조된 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조의 3차원 반도체 장치의 구조를 갖는다.
도 1, 2a 및 2b는 본 발명의 일 예에 따라 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 1을 참조하면, 기판(100) 상에 리세스된 영역(115)을 포함하는 구조물(110)을 형성한다. 상기 구조물(110)의 적어도 상부는 산화물로 형성될 수 있다. 상기 구조물(110) 상에 유기막(120)을 형성한다. 상기 유기막(120)은 스핀 온 카본(spin on carbon) 막 또는 스핀 온 하드마스크(spin on hardmask) 막으로도 명명될 수 있다. 상기 유기막(120)은 실리콘을 포함하지 않는 유기막이다. 상기 유기막(120)을 형성하는 과정은 스핀 코팅과 건조 또는 베이킹 과정을 포함할 수 있다. 상기 유기막(120)은 상기 리세스된 영역(115)을 채우도록 형성된다.
도 2a 및 도 2b를 참조하면, 연마공정을 진행하여 상기 유기막(120)을 연마하여 상기 구조물(110) 상의 상기 유기막(120)의 적어도 일부를 제거한다. 상기 연마 공정은 CMP(Chemical mechanical polishing)일 수 있다. 이때 도 2a처럼 상기 구조물(110) 상에 소정 두께를 가지는 유기막 패턴(120a)이 형성되거나 또는 연마공정을 계속 진행하여 도 2b처럼 상기 구조물(110)의 상부면이 노출되고 상기 리세스된 영역(115) 안에 유기막 패턴(120b)이 남을 수 있다. 이때 상기 CMP 공정에서 사용되는 CMP 슬러리 조성물은, 산화물 연마입자를 0.05~5 중량%로; 산화제를 0.1~5 중량%로; 연마조절제를 0~5 중량%로; 계면활성제를 0~3 중량%로; pH 조절제를 0~3 중량%로; 그리고 탈이온수를 79~99.85 중량%로 포함한다.
상기 연마입자는 실리카(SiO2), 세리아(CeO2) 및 알루미나(Al2O3) 중에 선택되는 적어도 하나일 수 있다. 상기 연마입자의 입도는 10~100nm이며, 바람직하게는 30~80nm일 수 있다.
상기 산화제는 상기 유기막의 산화를 유도하여 연마율을 확보해준다. 상기 산화제는 과산화수소(Hydrogen peroxide), 초산화물(Superoxide), 디옥시제닐(Dioxygenyl), 오존(Ozone) 및 오존화물(Ozonide)과 같은 과산화물(Peroxide) 계열, 불소(Fluorine)나 염소(Chlorine)와 같은 할로겐 계열, 아염소산염(Chlorite), 염소산염(Chlorate) 및 과염소산염(Perchlorate)과 같은 할로겐 화합물(Halogen Compounds) 계열, 질산(Nitric acid)을 포함하는 질산염(Nitrate) 계열, 가정 세정제를 포함하는 하이포아염소산염(Hypochlorite) 계열이나 하이포암염(Hypohalite) 계열, 　　　　크롬 삼산화물(Chromium trioxide), 피리디니움 클로로크로메이트(Pyridinium chlorochromate), 크롬산염(Chromate) 및 중크롬산염(Dichromate)과 같은 크롬 화합물(Chromium Compound) 계열, 과망간산칼륨(Potassium permanganate)과 같은 과망간산염(Permanganate) 계열, 　　　　과붕산나트륨(Sodium perborate), 아산화질소(Nitrous Oxide) 및 2,2'-디피리디설파이드(2,2'-Dipyridisulfide)를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 산화제들 중에서 아염소산염(Chlorite) 이나 염소산염(Chlorate) 계열이 가장 바람직하다.
상기 연마조절제는 유기막 내의 탄소 체인을 끊어내는 역할을 할 수 있다. 상기 연마 조절제는 유기산(Organic Acid)이나 무기산(Inorganic acid)이 적합하다. 구체적으로 상기 연마조절제는 질산(Nitric acid)을 포함하는 질산염(Nitrate) 계열, 황산(Sulfuric acid), 과산화이황산(Peroxydisulfuric acid) 및 과산화일황산(Peroxymonosulfuric acid)과 같은 설폰산(Sulfonic) 계열, 아세트산(Acetic acid), 구연산(Citric acid), 　　　　포름산(Formic acid), 글루콘산(Gluconic acid), 젖산(Lactic acid), 옥살산(Oxalic acid), 및 타르타르산(Tartaric acid)과 같은 카르복실산(Carboxylic acid) 계열, 염소산(Chloric acid), 아염소산(Chlorous acid) 및 하이포아염소산(Hypochlorous acid), 과염소산(Perchloric acid)과 같은 할로겐 옥소산(Halogen oxoacid) 계열, 　및　　아스코르브산(Ascorbic acid)과 같은 비닐족 카르복실산(Vinylogous carboxylic acid) 계열을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 연마조절제로는 상기 카르복실산 계열이 가장 바람직하다.
상기 계면 활성제는 상기 CMP 슬러리 조성물의 상기 유기막의 표면에서의 젖음성(wettability)을 개선하여 연마율을 높이는 역할을 할 수 있다. 상기 계면 활성제는 음이온계 또는 비이온계일 수 있다. 구체적으로, 상기 계면활성제는 라우릴 미리스틸 알코올(lauryl myristyl alcohol) 계열, HLB(hydrophile lipophile balance) 값이 12 이상인 메틸-옥시란 고분자(Methyl-oxirane polymer) 계열, 에틸렌디아민(Ethylenediamine), C1-16 에톡실화되고 프로폭실화된 알코올(ethoxylated and propoxylated　Alcohol) 계열, 2-메틸옥시란(2-methyloxirane), 옥시란(oxirane) 계열, 폴리에틸렌 글리콜(Polyethylene glycol), 또는 폴리소르베이트(polysorbate) 계열에서 선택되는 적어도 하나일 수 있다.
상기 pH 조절제는 상기 CMP 슬러리 조성물의 pH를 조절하는 기능을 한다. 상기 연마 조절제도 산을 포함하므로 일종의 pH 조절제의 역할을 할 수 있다. 상기 pH 조절제는 산성 또는 염기성일 수 있다. 구체적으로, 상기 pH 조절제는 폴리아크릴산(poly Acrylic acid), 카르복실산, 질산 및 슬폰산과 같은 산(acid) 이거나 또는 수산화칼륨, 수산화나트륨, 암모니아수, 테트라메틸암모니움 히드록사이드(Tetramethylammonium hydroxide), 테트라에틸암모니움 히드록사이드(Tetraethylammonium hydroxide) 및 테트라부틸암모니움 히드록사이드(Tetrabuthylammonium hydroxide)과 같은 염기일 수 있다.
이와 같은 CMP 슬러리 조성물을 이용하여 유기막을 효과적으로 연마할 수 있다.
다음은 본 발명의 CMP 슬러리 조성물에 대한 실험예들을 설명하기로 한다.
<실험예 1: 산화제 종류>
8개의 웨이퍼들을 준비하고, 네개의 웨이퍼들 상에는 각각 실리콘을 포함하지 않는 유기막을 형성하였고 나머지 네개의 웨이퍼들 상에는 각각 실리콘산화막 계열의 하나인 TEOS(Tetraethyoxysilane)막을 형성하였다. 연마제로 실리카를 1 중량%로 포함하고 98중량%가 탈이온수로 동일하되, 산화제를 과산화물(Peroxide) 계열, 염소산염(Chlorate), 질산염( Nitrate) 계열 그리고 고산화수 화합물로 각각 변화시키되 상기 산화제의 함량을 각각 1 중량%로 하여 CMP 슬러리 조성물들을 제조하였다. 그리고 상기 CMP 슬러리 조성물들로 상기 두종류의 웨이퍼들에 대하여 CMP 공정을 진행한 후에 연마율과 선택비를 조사하여 아래 표 1에 기록하였다.
산화제 종류 연마율(Å/분) 유기막/TEOS 선택비
유기막 TEOS
1 과산화물 계열 1250 115 10.9
2 염소산염 계열 1530 95 16.1
3 질산염 계열 920 89 10.3
4 고산화수 화합물 870 112 7.8
상기 표 1에서, 염소산염 계열이 가장 우수한 연마율과 선택비를 나타내었다. 그러나 다른 과산화물 계열이나 질산염 계열도 6:1 이상의 높은 선택비를 나타내어 본 발명의 유기막 연마용 산화제로써 적합함을 알 수 있다.
<실험예 2: 연마 입자 및 산화제 함량>
본 실험예 2에서는, 실험예 1에서 제일 우수한 특성을 나타낸 염소산염 계열의 산화제와 연마입자로 사용된 실리카의 함량에 따른 연마 특성을 알아보기로 한다. 먼저, 20개의 웨이퍼들을 준비하고, 10개의 웨이퍼들 상에는 각각 실리콘을 포함하지 않는 유기막을 형성하였고 나머지 10개의 웨이퍼들 상에는 각각 실리콘 산화막 계열의 하나인 TEOS(Tetraethyoxysilane)막을 형성하였다. 다음으로 표 2에서처럼 CMP 슬러리 조성물에서 염소산염 계열의 산화제의 함량을 0.5~1.2 중량%로 변화시키고 실리카 연마입자의 함량을 0.3~0.7 중량%로 변화시키면서, 각 웨이퍼들에 대하여 CMP 공정을 진행하여 연마 특성을 알아보았다.
산화제 함량(중량%) 연마입자 함량(중량%) 연마율(Å/분) 유기막/TEOS 선택비
유기막 TEOS
1 1.2 0.4 1650 45 36.7
2 1.0 0.4 1620 40 40.5
3 0.7 0.4 1510 42 35.9
4 0.5 0.4 1400 40 35.0
5 1.0 0.7 1630 89 18.3
6 1.0 0.5 1620 62 26.1
7 1.0 0.3 1590 42 37.8
8 0.3 1.0 1158 121 9.6
9 0.2 1.0 941 124 7.6
10 0.1 1.0 804 129 6.2
상기 표 2에서, 염소산염 계열의 산화제 함량이 1.0 중량%이고, 실리카 연마 입자의 농도가 0.4 중량%일 때 선택비가 40.5로 가장 높음을 알 수 있다. 이외에도, 나머지 함량들에서도 선택비가 6 이상으로 우수하여, 본 발명의 유기막 연마용 조성물로써 적합함을 알 수 있다.
<실험예3-1: 연마 조절제 종류>
본 실험예 3에서는, 실험예 2에서 제일 우수한 특성을 나타내었던 염소산염 계열의 산화제 1.0 중량%와 연마입자로 사용된 실리카 0.4 중량%를 유지하는 CMP 슬러리 조성물에 연마 조절제를 종류와 함량을 변화시키며 이에 따른 연마 특성을 알아보기로 한다. 먼저, 18개의 웨이퍼들을 준비하고, 9개의 웨이퍼들 상에는 각각 실리콘을 포함하지 않는 유기막을 형성하였고 나머지 9개의 웨이퍼들 상에는 각각 실리콘 산화막 계열의 하나인 PETEOS(Plasma-enhanced Tetraethyoxysilane)막을 형성하였다. 다음으로 표 3에서처럼 연마조절제로 카르복실산을 0.1~1.0중량%로 변화시키거나 또는 카르복실산 대신, 슬폰산, 아미노산, 무기산, 질산으로 변화시키며 각 웨이퍼들에 대하여 CMP 공정을 진행하여 연마 특성을 알아보았다.
연마조절제 종류 연마조절제 함량(중량%) 연마율(Å/분) 유기막/PETEOS 선택비
유기막 PETEOS
1 카르복실산 0.5 2010 48 41.9
2 카르복실산 0.3 1990 42 47.4
3 카르복실산 0.1 1820 41 44.4
4 카르복실산 0.7 2580 45 57.3
5 카르복실산 1.0 3340 42 79.5
6 슬폰산 0.3 1800 47 38.3
7 아미노산 0.3 1710 45 38.0
8 무기산 0.3 1690 43 39.3
9 질산 0.3 1720 43 40.0
상기 표 3에서, 염소산염 계열의 산화제 1.0 중량%와 연마입자로 사용된 실리카 0.4 중량%로 포함하고, 연마 조절제로 카르복실산을 1.0 중량%로 포함하고, 나머지는 탈이온수 일 때의 CMP 슬러리 조성물이 가장 우수한 선택비 값 79.5를 나타내었다. 이외에도, 나머지 실험 결과에서도 선택비가 38 이상으로 매우 우수하여, 본 발명의 유기막 연마용 조성물로써 적합함을 알 수 있다.
<실험예3-2: 연마 조절제 종류>
본 실험예 3에서는, 염소산염 계열의 산화제 1.0 중량%와 연마입자로 사용된 실리카 0.2 중량%를 유지하는 CMP 슬러리 조성물에 연마 조절제를 종류와 함량을 변화시키며 이에 따른 연마 특성을 알아보기로 한다. 먼저, 6개의 웨이퍼들을 준비하고, 3개의 웨이퍼들 상에는 각각 실리콘을 포함하지 않는 유기막을 형성하였고 나머지 3개의 웨이퍼들 상에는 각각 실리콘 산화막 계열의 하나인 PETEOS(Plasma-enhanced Tetraethyoxysilane)막을 형성하였다. 다음으로 표 4에서처럼 연마조절제로 카르복실산을 0.7~1.3중량%로 변화시키며 각 웨이퍼들에 대하여 CMP 공정을 진행하여 연마 특성을 알아보았다.
연마조절제 종류 연마조절제 함량(중량%) 연마율(Å/분) 유기막/PETEOS 선택비
유기막 PETEOS
1 카르복실산 0.7 2600 24 108.3
2 카르복실산 1.0 3500 22 159.1
3 카르복실산 1.3 4410 21 210.0
상기 표 4에서, 염소산염 계열의 산화제 1.0 중량%와 연마입자로 사용된 실리카 0.2 중량%로 포함하고, 연마 조절제로 카르복실산을 0.7~1.3 중량%로 조절할 경우 선택비가 108.3~210.0으로 매우 높아짐을 알 수 있었다.
<실험예 4: 계면 활성제의 종류>
본 실험예 4에서는, 실험예 3에서 제일 우수한 특성을 나타내었던 염소산염 계열의 산화제를 1.0 중량%로, 실리카 연마입자를 0.4 중량%로, 카르복실산을 0.3중량%로 포함하는 CMP 슬러리 조성물에 계면활성제를 각각 양이온계, 음이온계 및 비이온계로 변화시키며 첨가한 후 이에 따른 연마 특성을 알아보기로 한다. 이를 위해, 6개의 웨이퍼들을 준비하고, 3개의 웨이퍼들 상에는 각각 실리콘을 포함하지 않는 유기막을 형성하였고 나머지 3개의 웨이퍼들 상에는 각각 실리콘 산화막 계열의 하나인 PETEOS(Plasma-enhanced Tetraethyoxysilane)막을 형성하였다. 다음으로 상기와 같이 계면활성제를 변화시키는 CMP 슬러리 조성물들을 제조하였다. 이때 첨가된 각 종류의 계면활성제의 첨가량은 전체 조성물의 중량에 대하여 0.5중량%이었다. 그리고 상기 CMP 슬러리 조성물들을 이용하여 각 웨이퍼들에 대하여 CMP 공정을 진행하고 연마 특성을 조사하여 표 5에 기록하였다.
계면활성제 종류 계면활성제 함량(중량%) 유기막/PETEOS 선택비
1 양이온계 0.5 56
2 음이온계 0.5 73
3 비이온계 0.5 102
상기 표 5에서, 비이온계 계면활성제를 첨가한 경우 가장 우수한 선택비 값 102를 나타냄을 알 수 있다. 계면활성제의 종류에 상관없이 계면활성제의 첨가만으로 선택비가 56이상 나왔다. 비온계 계면활성제 다음으로는 음이온계 계면활성제가 우수하였다. 또한 계면활성제를 첨가한 경우, 계면활성제를 첨가하지 않은 경우보다 유기막 표면의 뜯김(peeling) 현상이 현저히 개선됨을 알 수 있었다. 이는 상기 계면 활성제에 의하여 본 발명의 CMP 조성물이 상기 유기막 표면에서 젖음성이 증가하여 연마 효과가 표면 전체에 걸쳐 균일하게 작용하였기 때문인 것으로 추정할 수 있다.
이와 같이 다양한 실험예들을 통해 산화막에 대한 유기막의 식각 선택비가 약 6:1~210:1로 다양하게 구현될 수 있다. 제조할 반도체 장치의 구조에 따라 알맞은 조성을 선택하여 CMP 조성물을 적용할 수 있다.
다음은 본 발명의 CMP 조성물이 적용될 수 있는 구체적인 반도체 장치의 제조 과정을 살펴보기로 한다.
도 3 내지 도 10은 본 발명의 일 실시예에 따라 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 3을 참조하면, 기판(1) 상에 제 1 게이트 층간절연막들(3)과 제 1 희생막들(5)을 교대로 적층하여 제 1 구조물(10)을 형성한다. 상기 제 1 희생막들(5)은 상기 제 1 게이트 층간절연막들(3)과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제 1 게이트 층간절연막들(3)은 예를 들면 실리콘 산화막일 수 있으며 상기 제 1 희생막들(5)은 실리콘질화막일 수 있다. 상기 제 1 희생막들(5)과 상기 제 1 게이트 층간절연막들(3)을 차례대로 식각하여 상기 기판(1)을 노출시키는 제 1 홀(12)을 형성한다.
도 4를 참조하면, 상기 제 1 구조물(10) 상에 실리콘을 포함하지 않는 유기막(14)을 형성하여 상기 제 1 홀들(12)을 채운다.
도 5를 참조하면, 상기 유기막(14)에 대하여 상기 CMP 조성물을 이용하여 CMP 공정을 진행하여 상기 제 1 구조물(10) 상의 상기 유기막(14)을 제거하고 최상층의 상기 제 1 게이트 층간절연막(3)을 노출시킨다. 이때 상기 CMP 조성물이 산화막에 대하여 뛰어난 연마 선택비를 가지며 유기막에 대하여 높은 연마율을 나타내므로 CMP 공정을 불량없이 신속하게 진행할 수 있다. 이로써 상기 제 1 홀(12) 안에 유기막 패턴(14a)이 남는다.
도 6을 참조하면, 상기 제 1 구조물(10) 상에 제 2 게이트 층간절연막들(23)과 제 2 희생막들(25)을 교대로 적층하여 제 2 구조물(20)을 형성한다. 상기 제 2 희생막들(25)은 상기 제 1 희생막들(5)과 동일할 수 있다. 상기 제 2 게이트 층간절연막들(23)은 상기 제 1 게이트 층간절연막들(3)과 동일할 수 있다. 상기 제 2 희생막들(25)과 상기 제 2 게이트 층간절연막들(23)을 차례대로 식각하여 상기 유기막 패턴(14a)을 노출시키는 제 2 홀(22)을 형성한다. 이때, 상기 유기막 패턴(14a)은 상기 제 1 홀(12)과 이 바닥의 상기 기판(1)을 보호하는 역할을 한다.
본 예에서 두 층의 구조물들(10, 20)을 형성하였으나 상기 구조물들의 적층 갯수는 3층 이상일 수 있다.
도 7을 참조하면, 산소를 이용하는 애싱 공정등을 진행하여 상기 제 2 홀(22)을 통해 노출된 상기 유기막 패턴(14a)을 선택적으로 제거한다. 이로써 제 1 홀(12) 바닥에서 상기 기판(1)이 노출될 수 있다.
도 8을 참조하면, 상기 기판(1)의 전면 상에 폴리실리콘막을 콘포말하게 형성하고 제 1 매립 절연막을 형성하여 상기 홀들(12, 22)을 채운 후, 평탄화 식각하여 상기 홀들(12, 22) 안에 이들의 측벽과 바닥을 덮는 활성기둥(27)과 이들을 채우는 제 1 매립절연막 패턴(29)을 형성한다. 그리고 이온주입 공정을 진행하여 상기 활성 기둥(27) 상단에 공통 드레인 영역(31)을 형성할 수 있다.
도 9를 참조하면, 상기 활성 기둥(27)과 이격된 상기 구조물들(20, 10)을 패터닝하여 상기 기판(1)을 노출시키는 그루브(32)를 형성한다. 상기 그루브(32)를 통해 상기 희생막들(5, 25)를 제거한다. 상기 희생막들(5, 25)이 제거된 영역에 게이트 절연막(34)을 콘포말하게 형성하고 도전막을 형성하여 상기 희생막들(5, 25)이 제거된 영역들과 상기 그루브(32)를 채운다. 상기 게이트 절연막(34)은 터널 절연막, 전하트랩막 및 블로킹 절연막을 포함할 수 있다. 상기 도전막은 불순물이 도핑된 폴리실리콘이나 금속함유막일 수 있다. 그리고 다시 상기 그루브(32) 안의 상기 도전막들을 제거하여 상기 기판(1)을 노출시키는 동시에 상기 게이트 층간절연막들(3, 23) 사이에 하부 선택 라인(LSL), 워드라인들(WL0~WL3) 및 상부 선택 라인들(USL0, USL1)을 형성한다.
도 10을 참조하면, 이온주입 공정을 진행하여 상기 그루브(32) 아래에 공통 소오스 라인(CSL)을 형성한다. 상기 그루브(32)를 제 2 매립 절연막으로 채운후에 평탄화 식각하여 상기 그루브(32) 안에 제 2 매립절연막 패턴(34)을 남긴다. 그리고 최상층의 제 2 게이트 층간절연막(23) 상에 상기 공통 드레인 영역(31)과 접하되 서로 이격된 복수개의 비트라인들(BL)을 형성한다.
도 3 내지 도 10은 수직형 낸드 메모리 장치를 제조하는 과정에서 본 발명의 CMP 조성물이 적용되는 과정을 설명하였다.
도 11 내지 17은 본 발명의 다른 실시예에 따라 반도체 장치를 제조하는 과정을 나타내는 단면도들이다.
도 11을 참조하면, 기판(51) 상에 식각 대상막(53)을 형성한다. 상기 식각 대상막(53)은 예를 들면 실리콘 산화막, 실리콘 질화막, 폴리실리콘막등일 수 있다. 상기 식각 대상막(53) 상에 제 1 마스크막(55)을 형성한다. 상기 제 1 마스크막(55)은 상기 식각 대상막(53)과 식각 선택비를 가지는 물질로 예를 들면 실리콘을 포함하지 않는 유기막일 수 있다. 상기 제 1 마스크막(55) 상에 제 2 마스크 패턴(57)을 형성한다. 상기 제 2 마스크 패턴(57)은 상기 제 1 마스크막(55)과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제 2 마스크 패턴(57)의 폭(W1)은 포토리소그라피 공정에서 구현될 수 있는 최소의 선폭에 해당될 수 있다. 상기 제 2 마스크 패턴들(57) 간의 간격(W2)은 상기 제 2 마스크 패턴(57)의 폭(W1) 보다 클 수 있다. 예를 들면 상기 폭(W1) 대 상기 간격(W2)은 약 3:5일 수 있다. 상기 제 2 마스크 패턴(57)의 측벽을 덮는 스페이서들(59)을 형성한다. 상기 스페이서들(59)의 폭(W3)은 상기 제 2 마스크 패턴(57)의 폭(W1)의 약 1/3에 해당할 수 있다.
도 12를 참조하면, 상기 제 2 마스크 패턴(57)을 제거한다. 그리고 상기 스페이서들(59)을 식각 마스크로 이용하여 상기 제 1 마스크막(55)을 식각하여 제 1 마스크 패턴들(55a)을 형성한다. 이때 상기 제 1 마스크 패턴들(55a) 간의 간격은 상기 제 2 마스크 패턴(57)의 폭(W1)과 거의 동일할 수 있다.
도 13을 참조하면, 상기 제 1 마스크 패턴들(55)의 상부면과 측벽을 콘포말하게 덮는 제 3 마스크막(61)을 형성한다. 상기 제 3 마스크막(61)은 예를 들면 실리콘 산화막일 수 있다. 상기 제 3 마스크막(61)의 두께(T1)는 상기 스페이서(59)의 폭(W3)과 동일하게 형성될 수 있다.
도 14를 참조하면, 상기 제 3 마스크막(61) 상에 유기막(63)을 형성한다. 상기 유기막(63)은 실리콘을 포함하지 않는 유기막으로 형성될 수 있다. 상기 유기막(63)은 상기 제 1 마스크 패턴들(55a) 사이를 채우도록 형성된다.
도 15를 참조하면, 상기 유기막(63)에 대하여 상기 CMP 조성물을 이용하여 CMP 공정을 진행한다. 이로써 상기 제 3 마스크막(61) 최상부면 상의 상기 유기막(63)을 제거하여 상기 제 3 마스크막(61)의 최상부면을 노출시키고 상기 제 1 마스크 패턴들(55a) 사이에 유기막 패턴들(63a)을 남긴다.
도 16을 참조하면, 노출된 상기 제 3 마스크막(61)에 대하여 이방성 식각 공정을 진행하여 상기 유기막 패턴들(63a) 사이의 상기 제 3 마스크막(61)을 제거하고 상기 제 1 마스크 패턴들(55a)을 노출시킨다. 이때 상기 유기막 패턴들(63a) 아래에 제 3 마스크 패턴들(61a)이 남는다. 이때 상기 제 1 마스크 패턴(55a)과 상기 유기막 패턴(63a) 사이의 간격은 상기 스페이서(59)의 폭(W3)과 동일하게 형성될 수 있다.
도 17을 참조하면, 상기 제 1 마스크 패턴(55a)과 상기 유기막 패턴(63a)을 식각 마스크로 이용하여 상기 식각 대상막(53)을 식각하여 식각 대상막 패턴들(53a)을 형성한다. 그리고 상기 제 1 및 3 마스크 패턴들(55a, 61a) 및 상기 유기막 패턴(63a)을 제거한다. 이로써 포토리소그라피 공정으로 구현할 수 있는 최소 선폭보다 더 작은 선폭의 패턴을 형성할 수 있다.
도 11 내지 17을 참조하여 설명한 방법은 디램 장치의 워드라인이나 비트라인들을 형성하는 과정에 적용될 수 있다.
도 18은 본 발명의 실시예들에 따라 제조된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 18을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 19는 본 발명의 실시예들에 따라 제조된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 19를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 20은 본 발명의 실시예들에 따라 제조된 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 51, 100: 기판
3, 23: 게이트 층간절연막
5, 25: 희생막
10, 20 110: 구조물
14, 14a, 63, 63a, 120, 120a, : 유기막
12, 22: 홀
32: 그루브
115: 리세스된 영역
29, 34: 매립 절연막
31: 공통 드레인 영역
34: 게이트 절연막
LSL: 하부 선택 라인
WL0, WL1, WL2, WL3: 워드라인
USL0, USL1: 상부 선택 라인
BL: 비트라인
CSL: 공통 소오스 라인
53: 식각 대상막
55, 55a, 57, 61, 61a: 마스크막
59: 스페이서

Claims (17)

  1. 실리콘을 포함하지 않는 유기막을 연마하는데 사용되는 CMP(chemical mechanical polishing) 슬러리 조성물로서,
    산화물 연마입자를 0.05~5 중량%로;
    산화제를 0.1~5 중량%로;
    연마조절제를 0~5 중량%로;
    계면활성제를 0~3 중량%로;
    pH 조절제를 0~3 중량%로; 그리고
    탈이온수를 79~99.85 중량%로 포함하는 CMP 슬러리 조성물.
  2. 제 1 항에 있어서,
    상기 연마입자는 실리카(SiO2), 세리아(CeO2) 및 알루미나(Al2O3) 중에 선택되는 적어도 하나인 CMP 슬러리 조성물.
  3. 제 1 항에 있어서,
    상기 연마입자의 입도는 30~80nm인 CMP 슬러리 조성물.
  4. 제 1 항에 있어서,
    상기 산화제는 과산화수소(Hydrogen peroxide), 초산화물(Superoxide), 디옥시제닐(Dioxygenyl), 오존(Ozone), 오존화물(Ozonide), 과산화물(Peroxide), 불소(Fluorine), 염소(Chlorine), 아염소산염(Chlorite), 염소산염(Chlorate), 과염소산염(Perchlorate), 할로겐화합물(Halogen Compounds), 질산(Nitric acid), 질산염( Nitrate), 하이포아염소산염(Hypochlorite), 하이포암염(Hypohalite), 　　　　크롬 삼산화물(Chromium trioxide), 피리디니움 클로로크로메이트(Pyridinium chlorochromate), 크롬산염(Chromate), 중크롬산염(Dichromate), 크롬화합물(Chromium Compound), 과망간산칼륨(Potassium permanganate), 과망간산염(Permanganate), 　　　　과붕산나트륨(Sodium perborate), 아산화질소(Nitrous Oxide) 및 2,2'-디피리디설파이드(2,2'-Dipyridisulfide)를 포함하는 그룹에서 선택되는 적어도 하나의 물질을 포함하는 CMP 슬러리 조성물.
  5. 제 1 항에 있어서,
    상기 연마조절제는 유기산(Organic Acid), 무기산(Inorganic acid),질산(Nitric acid), 질산염(Nitrate), 황산(Sulfuric acid), 과산화이황산(Peroxydisulfuric acid), 과산화일황산(Peroxymonosulfuric acid), 설폰산(Sulfonic), 아세트산(Acetic acid), 구연산(Citric acid), 　　　　포름산(Formic acid), 글루콘산(Gluconic acid), 젖산(Lactic acid), 옥살산(Oxalic acid), 타르타르산(Tartaric acid), 카르복실산(Carboxylic acid), 염소산(Chloric acid), 아염소산(Chlorous acid), 하이포아염소산(Hypochlorous acid), 과염소산(Perchloric acid), 할로겐 옥소산(Halogen oxoacid), 　　　아스코르브산(Ascorbic acid) 및 비닐족 카르복실산(Vinylogous carboxylic acid)을 포함하는 그룹에서 선택되는 적어도 하나인 CMP 슬러리 조성물.
  6. 제 1 항에 있어서,
    상기 계면 활성제는 음이온계 또는 비이온계인 CMP 슬러리 조성물.
  7. 제 1 항에 있어서,
    상기 계면활성제는 라우릴 미리스틸 알코올(lauryl myristyl alcohol) 계열, HLB(hydrophile lipophile balance) 값이 12 이상인 메틸-옥시란 고분자(　Methyl-oxirane polymer) 계열, 에틸렌디아민(Ethylenediamine), 에톡실화되고 프로폭실화된 알코올(ethoxylated and propoxylated　Alcohol) 계열, 2-메틸옥시란(2-methyloxirane), 옥시란(oxirane) 계열, 폴리에틸렌 글리콜(Polyethylene glycol), 또는 폴리소르베이트(polysorbate) 계열에서 선택되는 적어도 하나인 CMP 슬러리 조성물.
  8. 제 1 항에 있어서
    상기 pH 조절제는 폴리아크릴산(poly Acrylic acid), 카르복실산, 질산 및 슬폰산을 포함하는 그룹에서 선택되는 적어도 하나의 산(acid) 이거나 또는 수산화칼륨, 수산화나트륨, 암모니아수, 테트라메틸암모니움 히드록사이드(Tetramethylammonium hydroxide), 테트라에틸암모니움 히드록사이드(Tetraethylammonium hydroxide) 및 테트라부틸암모니움 히드록사이드(Tetrabuthylammonium hydroxide)를 포함하는 그룹에서 선택되는 적어도 하나의 염기인 CMP 슬러리 조성물.
  9. 기판 상에 제 1 리세스 영역을 포함하는 제 1 구조물을 형성하는 단계;
    상기 제 1 구조물 상에 실리콘을 포함하지 않는 유기막을 형성하여 상기 제 1 리세스 영역을 채우는 단계; 및
    상기 유기막에 대하여 제 1 항의 CMP 슬러리 조성물을 이용하여 CMP 공정을 진행하여 상기 유기막의 적어도 일부를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 유기막의 적어도 일부를 제거하는 단계는 상기 제 1 구조물의 상부면을 노출시키는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 리세스 영역은 상기 기판을 노출시키는 제 1 홀이며,
    상기 유기막에 대하여 CMP 공정을 진행한 후에,
    상기 제 1 구조물 상에 상기 유기막의 상부면을 노출시키는 제 2 홀을 포함하는 제 2 구조물을 형성하는 단계;
    상기 제 2 홀을 통해 상기 유기막을 제거하는 단계;
    상기 제 1 홀과 상기 제 2 홀의 적어도 측벽을 덮는 활성 기둥을 형성하는 단계; 및
    상기 제 1 구조물과 상기 제 2 구조물의 일부에 도전 라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 구조물과 상기 제 2 구조물은 각각 복수층의 절연막들과 희생막들이 교대로 적층된 구조를 가지며,
    상기 제 1 구조물과 상기 제 2 구조물의 일부에 도전 라인을 형성하는 단계는,
    상기 희생막들을 선택적으로 제거하는 단계; 및
    상기 희생막들이 제거된 영역에 상기 도전 라인을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 구조물은 상기 기판 상에 배치되는 식각 대상막, 상기 식각 대상막 상에 배치되며 복수개의 서로 평행한 라인 형태의 제 1 마스크 패턴들, 및 상기 제 1 마스크 패턴들의 측벽과 상부면을 콘포말하게 덮는 제 2 마스크막을 포함하며,
    상기 제 1 구조물의 상부면을 노출시키는 단계는 상기 제 2 마스크막의 상부면을 노출시키는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 마스크 패턴들 간의 간격은 상기 제 2 마스크막의 두께의 3배이며,
    상기 제 1 마스크 패턴들 사이에 상기 유기막이 배치되는 반도체 장치의 제조 방법.
  15. 제 13 항에 있어서,
    이방성 식각 공정을 진행하여 노출된 상기 제 2 마스크 막을 제거하고 상기 유기막 아래에 제 2 마스크 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  16. 제 10 항에 있어서,
    상기 제 1 구조물의 상단에는 산화막이 배치되며,
    상기 CMP 슬러리 조성물은 상기 산화막에 대하여 6:1 이상의 선택비로 상기 유기막을 연마하는 반도체 장치의 제조 방법.
  17. 제 9 항에 있어서,
    상기 유기막의 적어도 일부를 제거하는 단계는 상기 제 1 구조물의 상부면을 노출시키지 않는 반도체 장치의 제조 방법.
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