CN111863821A - 一种半导体器件及形成方法 - Google Patents

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CN111863821A CN201910335438.8A CN201910335438A CN111863821A CN 111863821 A CN111863821 A CN 111863821A CN 201910335438 A CN201910335438 A CN 201910335438A CN 111863821 A CN111863821 A CN 111863821A
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Abstract

本发明实施例提供了一种半导体器件及形成方法。本发明实施例通过在形成浮栅的过程中和形成浮栅后，增加形成氧化层的工艺步骤，并在后通过去除氧化层使得浮栅下方的柱状有源区的顶部的边缘形成为较为平滑的形状，由此，使得所述边缘相对于后续形成的控制栅导电结构深入到柱状浮栅之间的尖端区域的面的面积较大，减小上述两者之间的电场，避免在漏电流通过时，半导体器件被击穿。由此，可以提高半导体器件的可靠性。

Description

一种半导体器件及形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及形成方法。
背景技术
随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，半导体器件的可靠性还需要提高。
发明内容
有鉴于此，本发明实施例提供了一种半导体器件的形成方法，能够提高半导体器件的可靠性。所述方法包括：
提供半导体衬底，所述半导体衬底包括依次叠置的有源区基底、停止层、浮栅材料层及硬掩膜层；
刻蚀预定区域的所述硬掩膜层和所述浮栅材料层至露出所述停止层，以形成分立的浮栅；
沉积覆盖所述浮栅和所述停止层的第一氧化层；
刻蚀所述浮栅之间的第一氧化层、停止层和有源区基底，以形成凹槽；
去除所述第一氧化层；
氧化所述浮栅的表面，以形成第二氧化层；
去除所述第二氧化层，以使得所述浮栅下方的有源区基底的顶部边缘平滑。
进一步地，所述浮栅的尺寸小于相邻所述凹槽之间的有源区基底的尺寸。
进一步地，所述沉积覆盖所述浮栅的第一氧化层具体为采用原子层沉积法形成所述第一氧化层。
进一步地，所述第一氧化层的厚度为60-80埃。
进一步地，所述去除所述第一氧化层具体为采用湿法刻蚀工艺去除所述第一氧化层。
进一步地，所述氧化所述浮栅的表面的方法包括：快速热氧化法、槽平面天线氧化法、等离子体注入氧化法及臭氧氧化法。
进一步地，所述浮栅材料层为多晶硅，所述第二氧化层为二氧化硅。
进一步地，所述去除所述第二氧化层的方法具体为采用湿法刻蚀工艺去除所述第二氧化层。
进一步地，所述刻蚀所述浮栅之间的第一氧化层、停止层和有源区基底具体为采用各向异性的刻蚀方法刻蚀所述浮栅之间的第一氧化层、停止层和有源区基底。
进一步地，所述半导体器件的形成方法还包括：
去除所述硬掩膜层；
形成覆盖所述凹槽表面和所述浮栅表面的隔离层，所述隔离层的上表面高于所述浮栅的上表面；
回刻蚀所述隔离层，以形成浅沟槽隔离结构；
形成覆盖所述浮栅和所述浅沟槽隔离结构的栅介质层；
在所述栅介质层上形成横跨所述浮栅的控制栅。
另一方面，提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括具有凹槽的有源区基底和在有源区基底顶部的停止层；
浮栅，所述浮栅形成在所述有源区基底上；
其中，所述浮栅下方的有源区基底的顶部边缘平滑。
进一步地，所述浮栅的尺寸小于相邻所述凹槽之间的有源区基底的尺寸。
本发明实施例通过在形成浮栅的过程中和形成浮栅后，增加形成氧化层的工艺步骤，并在后通过去除氧化层使得浮栅下方的柱状有源区的顶部的边缘形成为较为平滑的形状，由此，使得所述边缘相对于后续形成的控制栅导电结构深入到柱状浮栅之间的尖端区域的面的面积较大，减小上述两者之间的电场，避免在漏电流通过时，半导体器件被击穿。由此，可以提高半导体器件的可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是NAND存储器的电路示意图
图2-图6是对比例的半导体器件的形成方法的各步骤形成的结构的剖面示意图；
图7是对比例的半导体器件的照片；
图8是本发明实施例的半导体器件的形成方法的流程图；
图9-图19是本发明实施例的半导体器件的形成方法的各步骤形成的结构的剖面示意图；
图20是本发明实施例的半导体器件的剖面示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。
所述“边缘平滑”是指剖面图中的顶部的两端为钝角或圆角。例如“所述浮栅下方的有源区基底的顶部边缘平滑”是指，在与所述浮栅的长度方向垂直的剖面示意图中，所述浮栅下方的有源区基底的顶部表面的宽度基本等于所述浮栅的宽度，顶部表面与两侧侧壁的夹角是钝角或圆角。
非易失性存储器(Non-Volatile Memory Device，NVM)是一种半导体存储器，当供电电源被移除时，仍可持续储存数据。其中，NAND存储器是常用的一种非易失性存储器，其具有存储单元面积小，存储器单元的存储量大等优点，因而被广泛地应用在MP3播放器、数字相机、数字摄录像机以及移动电话等便携式电子产品的存储卡内。然而NAND存储器的耐压性能还有待提高，可靠性不足。
图1是NAND存储器的电路示意图，如图1所示，在NAND的架构中，存储单元是以每64个存储晶体管进行串联来进行组织的。多个存储晶体管的控制栅与字线(Word Line，WL)连接，相当于多个存储晶单元共用一个控制栅。每一串存储单元(32或64个)内，在存储单元的两端具有控制晶体管与源线(Source Line，SL)和位线(Bit Line，BL)连接。每一个NAND存储单元串都有位线用来与其它串进行连接。
在一个对比例中，半导体器件的形成方法包括如下步骤：
步骤S1，提供半导体衬底。其中，所述半导体衬底包括有源区基底和浮栅材料层。
步骤S2，图案化所述半导体衬底。以形成多个分立的浮栅。
步骤S3，在所述半导体衬底上形成隔离层。所述隔离层覆盖有源区基底和浮栅。
步骤S4，在所述隔离层上形成横跨所述浮栅的控制栅。
图2-图6是对比例的半导体器件的形成方法的各步骤形成的结构的剖面示意图。所述剖面示意图为沿字线方向的剖面。如图2所示，在步骤S1中，提供半导体衬底。其中所述半导体衬底包括依次叠置的有源区基底1和浮栅材料层2。
如图3所示，在步骤S2中，图案化所述半导体衬底。以形成多个分立的浮栅3。
具体地，采用光刻工艺，在所述半导体衬底上形成相互间隔的凹槽。该凹槽的深度大于所述浮栅材料层的厚度，露出所述有源区基底1。由此，形成多个分立的浮栅3。
如图4和图5所示，在步骤S3中，在所述半导体衬底上形成隔离层4。所述隔离层4覆盖有源区基底1和浮栅3。
如图4所示，可以采用涂布或化学气相沉积的方法在所述半导体衬底上形成隔离材料层。所述隔离材料层的上表面高于所述浮栅的上表面。
如图5所示，回刻蚀预定区域的所述隔离材料层。形成覆盖部分所述浮栅表面和有源区基底表面的浅沟槽隔离结构41。具体地，刻蚀部分隔离层4，露出部分浮栅。
可选的，在形成浅沟槽隔离结构41后，在所述浅沟槽隔离结构41上形成栅介质层42。
如图6所示，在步骤S4中，在所述栅介质层42上形成横跨所述浮栅3的控制栅5。
图7是对比例的半导体器件的照片。如图7所示，该半导体器件包括有源区基底1、形成在有源区基底1上的浮栅3、覆盖有源区基底1和部分浮栅3的浅沟槽隔离结构41、横跨所述浮栅3的控制栅5和在浮栅3和控制栅5之间的栅介质层42。由于工艺的限制，在两个相邻浮栅3之间的控制栅5的下端会形成尖角(如区域6所示)，有源区基底1的顶部也会形成尖角(如区域7所示)。在使用过程中，对比例的半导体器件的控制栅5的区域6和有源区基底1的区域7之间容易形成高电场，当漏电流经过时，会导致半导体器件被击穿，影响半导体器件的耐压性能，导致半导体器件的可靠性差。
有鉴于此，本发明实施例提供一种半导体器件的形成方法，能够提高半导体器件的稳定性。
在本发明实施例中，以形成NAND存储器为例进行说明，但本发明实施例的形成方法并不限于形成NAND存储器，也可以用于形成其他半导体器件。
图8是本发明实施例的半导体器件的形成方法的流程图。如图8所示，本发明实施例的半导体器件的形成方法包括如下步骤：
步骤S100，提供半导体衬底。所述半导体衬底包括依次叠置的有源区基底、停止层、浮栅材料层及硬掩膜层。
步骤S200，刻蚀预定区域的所述硬掩膜层和所述浮栅材料层至露出所述停止层。以形成分立的浮栅。
步骤S300，沉积覆盖所述浮栅和所述停止层的第一氧化层。
步骤S400，刻蚀所述浮栅之间的第一氧化层、停止层和有源区基底。以形成凹槽。
步骤S500，去除所述第一氧化层。
步骤S600，氧化所述浮栅的表面。以形成第二氧化层。
步骤S700，去除所述第二氧化层。以使得所述浮栅下方的有源区基底的顶部边缘平滑。
可选地，本发明实施例的半导体器件的形成方法还可以包括如下步骤：
步骤S800，去除所述硬掩膜层。
步骤S900，形成覆盖所述凹槽表面和所述浮栅表面的隔离层，所述隔离层的上表面高于所述浮栅的上表面。
步骤S1000，回刻蚀所述隔离层，以形成浅沟槽隔离结构。
步骤S1100，形成覆盖所述浮栅和所述浅沟槽隔离结构的栅介质层。
步骤S1200，在所述隔离层上形成横跨所述浮栅的控制栅。
图9-图19是本发明实施例的半导体器件的形成方法的各步骤形成的结构沿字线方向的剖面示意图。如图9所示，在步骤S100中，提供半导体衬底10。所述半导体衬底10包括依次叠置的有源区基底101、停止层102、浮栅材料层103及硬掩膜层104。
所述有源区基底101可为硅单晶。可替换地，有源区基底101还可为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)等硅上外延层结构的衬底或化合物半导体。所述化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟。优选地，所述有源区基底101为硅单晶衬底。在所述有源区基底101表面还可以形成若干外延界面层或应变层等结构以提高半导体器件的电学性能。所述有源区基底101中还包括源区以及漏区，为了更好的说明本申请的方案，图中未示出所述源区以及漏区。
所述停止层102的材料可以是氧化硅、氮化硅或碳化硅等。所述停止层102可以起到保护有源区基底101的作用，在后续的工艺中控制刻蚀深度。
所述浮栅材料层103的材料可以是掺杂的多晶硅。
硬掩膜层104的材料可以是氮化硅或者氮氧化硅等。所述硬掩膜层104在所述浮栅材料层103的上方，起到保护在后续工艺中形成的浮栅的作用。
如图10所示，在步骤S200中，刻蚀预定区域的所述硬掩膜层104和所述浮栅材料层103至露出所述停止层102。以形成分立的浮栅105。
具体地，步骤S200可以包括如下步骤：
步骤S201，在所述硬掩膜层104的上方涂覆光刻胶。
步骤S202，对所述光刻胶进行曝光和显影处理，使部分区域的光刻胶固化，形成预定的光刻胶图案。
步骤S203，以光刻胶图案为掩膜，刻蚀所述硬掩膜层104，至将光刻胶图案转移到硬掩膜中，形成图案化的硬掩膜层104。具体可以采用干法刻蚀工艺，例如，采用以含氟气体作为刻蚀气体的等离子体刻蚀工艺。
步骤S204，采用灰化工艺或化学试剂去除光刻胶图案。
步骤S205，以图案化的硬掩膜层104作为掩膜，刻蚀所述浮栅材料层103。
进一步地，选用对浮栅材料层103具有高选择比的刻蚀工艺，使得刻蚀的过程中，浮栅材料层103的刻蚀速率高于对停止层102的刻蚀速率。在露出停止层102后即停止刻蚀，确保有源区基底101不被刻蚀。
进一步地，可以采用干法刻蚀工艺刻蚀所述浮栅材料层，以形成分立的浮栅105。
如图11所示，在步骤S300中，沉积覆盖所述浮栅105和所述停止层102的第一氧化层106。
具体地，可以采用原子层沉积(Atomic Layer Deposition，ALD)的方法形成所述第一氧化层106。在原子层沉积过程中，新一层原子膜的化学反应是直接与之前一层相关联的，这种方式使每次反应只沉积一层原子。因此，采用原子层沉积的方法可以形成较薄且厚度可精准控制的第一氧化层106。进一步地，第一氧化层106的材质为氧化硅。在一个可选的实现方式中，第一氧化层106的厚度为60-80埃。
所述第一氧化层106至少覆盖所述浮栅105的侧壁，以在后续的刻蚀工艺中起到保护浮栅105的作用。
如图12所示，在步骤S400中，刻蚀所述浮栅之间的第一氧化层106、停止层102和有源区基底101。以形成凹槽107。
具体地，所述刻蚀所述浮栅105之间的第一氧化层106、停止层102和有源区基底101具体为采用各向异性的刻蚀方法刻蚀所述浮栅105之间的第一氧化层106、停止层102和有源区基底101。进一步地，可以采用干法刻蚀工艺刻蚀所述浮栅105之间的第一氧化层106、停止层102和有源区基底101。
在本实施例中，分别在两个步骤刻蚀浮栅材料层103和有源区基底101，能够提高刻蚀精度，避免浮栅105和有源区基底101的形状出现偏差。
如图13所示，在步骤S500中，去除所述第一氧化层106。
具体地，所述去除所述第一氧化层106具体为采用湿法刻蚀工艺去除所述第一氧化层106。进一步地，可以选择对第一氧化层106具有高刻蚀比的刻蚀工艺，在去除第一氧化层的同时，不会破坏浮栅105。进一步地，可以采用硝酸、氢氟酸或其他溶液去除所述第一氧化层106。由于第一氧化层106的厚度为60-80埃，厚度较薄，第一氧化层106能够快速被去除。由于采用湿法刻蚀，第一氧化层106下方的部分停止层102以及部分有源区基底101也会接触到刻蚀溶液，在去除第一氧化层106的同时，部分停止层102以及部分有源区基底101也会被刻蚀。
如图14所示，在步骤S600中，氧化所述浮栅105的表面。以形成第二氧化层108。
所述氧化所述浮栅105的表面的方法包括：快速热氧化法(Rapid ThermalOxidation，RTO)、槽平面天线(Slot Planar Antenna，SPA)氧化法、离子注入(PlasmaImplantation，PI)氧化法及臭氧氧化法(Ozone)等。
所述浮栅材料层103为多晶硅，所述第二氧化层108为二氧化硅。
由于氧化所述浮栅105的表面的多晶硅被氧化成二氧化硅而形成第二氧化层108，使得浮栅105的尺寸较氧化前相应的减小。使得所述浮栅105的尺寸小于相邻所述凹槽之间的有源区基底的尺寸。在如图14中所示的截面中，所述浮栅105的宽度小于其下方的有源区基底101的宽度。
在一种可选的实现方式中，当有源区基底101的材料为单晶硅时，在氧化所述浮栅105的过程中，有部分有源区基底101也会被氧化(图中未示出)。
如图15所示，在步骤S700中，去除所述第二氧化层108。以使得所述浮栅105下方的有源区基底101的顶部边缘平滑。
具体地，所述去除所述第二氧化层108的方法具体为采用湿法刻蚀工艺去除所述第二氧化层108。
进一步地，可以采用硝酸、氢氟酸或其混合溶液去除所述第一氧化层106。在本发明实施例中，选择氢氟酸作为刻蚀溶液。由于采用氢氟酸作为刻蚀溶液，会对停止层102和有源区基底101也有一定的刻蚀，因此，在完成刻蚀后，停止层102顶部表面未被浮栅覆盖的区域会被刻蚀一部分，停止层102下方的有源区基底101也会被刻蚀一部分，因为湿法刻蚀是将待刻蚀区域浸泡在刻蚀溶液中，由于刻蚀过程中，有源区基底101的顶端比有源区基底101的底部先接触刻蚀溶液，因此，有源区基底101的顶端被刻蚀的尺寸较大。如在图15的截面中所示，有源区基底101的顶面与侧壁之间的夹角为钝角。
在本发明实施例中，采用湿法刻蚀去除第二氧化层，使得有源区基底101的顶面被部分刻蚀，有源区基底101的顶面的尺寸缩小，且有源区基底101的宽度从顶面向下逐渐增加，有源区基底101的侧壁与顶面的夹角为钝角，或者与有源区基底101的顶部的边缘相连接的区域的侧壁为圆弧形。与对比例相比，有源区基底101的顶部尺寸减小，顶部边缘没有尖角。使得所述边缘相对于后续形成的控制栅导电结构深入到柱状浮栅之间的尖端区域的面的面积较大，减小上述两者之间的电场，避免在漏电流通过时，半导体器件被击穿。由此，可以提高半导体器件的可靠性。
如图16所示，在步骤S800中，去除所述硬掩膜层104。
具体地，可以采用湿法刻蚀去除所述硬掩膜层104。
如图17所示，在步骤S900中，形成覆盖所述凹槽107表面和所述浮栅105表面的隔离层109，所述隔离层109的上表面高于所述浮栅的上表面。所述隔离层109用于相邻浮栅105之间的电隔离，并保护有源区基底。
所述隔离层109的材料可以为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5且小于3.9)或超低K介质材料(介电常数小于2.5)。在本发明实施例中，隔离层109的材料为氧化硅。
如图18所示，在步骤S1000中，回刻蚀所述隔离层109，以形成浅沟槽隔离结构(Shallow Trench Isolation，STI)1091。
所述浅沟槽隔离结构1091覆盖有源区基底表面，所述浅沟槽隔离结构1091的上表面与所述有源区基底的上表面平齐，或略高于所述有源区基底的上表面。以使得相邻浮栅105相互之间电隔离。
具体地，刻蚀所述隔离层109，可以采用湿法刻蚀工艺刻蚀所述浮栅105之间的部分隔离层109。在湿法刻蚀工艺中，随着刻蚀反应的进行，刻蚀溶液的浓度相应减小，导致刻蚀速率逐渐减小，在浮栅105之间的隔离层109上会形成截面宽度由上至下逐渐减小的沟槽，在沟槽的底部会形成有尖角。图18中所示的沟槽的截面仅作为示例，应理解，所述沟槽的截面形状会根据实际刻蚀工艺而有所不同，也可以是截面为倒置的梯形或倒置的三角形等不同的形状。
如图18所示，在步骤S1100中，形成覆盖所述浮栅105和所述浅沟槽隔离结构1091的栅介质层1092。
具体地，在形成所述浅沟槽隔离结构1901后，形成栅介质层1092。所述栅介质层1092覆盖所述浮栅105和所述浅沟槽隔离结构1091。所述栅介质层1092可以是氧化物-氮化物-氧化物(ONO)层，ONO层具有较好的耐蚀性和致密性，能够保护浮栅105。并使得浮栅105和后续形成的控制栅形成电隔离。
如图19所示，在步骤S1200中，在所述栅介质层1092上形成横跨所述浮栅的控制栅111。所述控制栅111的材料可以是多晶硅，在半导体器件中，控制栅用于连接电源电压。
与对比例相比，本发明实施例通过氧化所述浮栅形成覆盖浮栅表面的第二氧化层，能够减小浮栅的尺寸，增加半导体器件的集成度。分别采用湿法刻蚀工艺去除第一氧化层和第二氧化层，在去除氧化层的同时会刻蚀部分有源区基底，使得有源区顶部的尺寸减小，有源区基底的顶部边缘平滑。避免出现对比例中控制栅和有源区基底之间的电场过高，而导致半导体器件失效的现象，提高半导体器件的可靠性。
本发明实施例通过在形成浮栅的过程中和形成浮栅后，增加形成氧化层的工艺步骤，并在后通过去除氧化层使得浮栅下方的柱状有源区的顶部的边缘形成为较为平滑的形状，由此，使得所述边缘相对于后续形成的控制栅导电结构深入到柱状浮栅之间的尖端区域的面的面积较大，减小上述两者之间的电场，避免在漏电流通过时，半导体器件被击穿。由此，可以提高半导体器件的可靠性。
另一方面，本发明实施例还提供一种半导体器件，所述半导体器件包括：半导体衬底和浮栅。
所述半导体衬底包括具有凹槽的有源区基底和在有源区基底顶部的停止层。
所述浮栅形成在所述有源区基底上。
其中，所述浮栅下方的有源区基底的顶部边缘平滑。
图20是本发明实施例的半导体器件的剖面示意图。如图20所示，在一种可选的实现方式中，所述半导体器件包括：半导体衬底10’、浮栅105’、浅沟槽隔离结构1091’和控制栅111’。
所述半导体衬底包括具有凹槽107’的有源区基底101’和在有源区基底101’顶部的停止层102’。
所述有源区基底101’的材料可以是单晶硅。
所述停止层102’的材料可以是氧化硅、氮化硅或碳化硅等
所述浮栅105’形成在所述有源区基底101’上。所述浮栅下方的有源区基底101’的顶部边缘平滑。所述浮栅105’的尺寸小于相邻所述凹槽107’之间的有源区基底101’的尺寸。
所述浮栅105’的材料可以是掺杂的多晶硅。
所述浅沟槽隔离结构1091’覆盖部分所述浮栅105’的侧壁和所述有源区基底101’。所述浅沟槽隔离结构1091’用于隔离所述浮栅105’和所述控制栅111’。
所述浅沟槽隔离结构1091’覆盖有源区基底表面，所述浅沟槽隔离结构1091’的上表面与所述有源区基底101’的上表面平齐，或略高于所述有源区基底101’的上表面。以使得相邻浮栅105’相互之间电隔离。所述浅沟槽隔离结构1091’的上表面的中部向下凹陷，形成截面宽度由上至下逐渐减小的沟槽。
所述栅介质层1092’覆盖所述浮栅105’和所述浅沟槽隔离结构1091’。所述栅介质层1092’可以是氧化物-氮化物-氧化物(ONO)层，ONO层具有较好的耐蚀性和致密性，能够保护浮栅105’。
所述浅沟槽隔离结构1091’的材料可以为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5且小于3.9)或超低K介质材料(介电常数小于2.5)。在本发明实施例中，浅沟槽隔离结构1091’的材料为氧化硅。
所述控制栅111’形成在所述隔离层109’上，并横跨所述浮栅105’。
所述控制栅111’的材料可以是掺杂的多晶硅。
在本发明实施例中，所述浮栅下方的有源区基底的顶部边缘平滑，使得所述边缘相对于控制栅导电结构深入到柱状浮栅之间的尖端区域的面的面积较大，减小上述两者之间的电场，避免在漏电流通过时，半导体器件被击穿。由此，可以提高半导体器件的可靠性。在本发明实施例中，所述浮栅下方的有源区基底的顶部边缘平滑。由此，能够提高半导体器件的可靠性。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括依次叠置的有源区基底、停止层、浮栅材料层及硬掩膜层；
刻蚀预定区域的所述硬掩膜层和所述浮栅材料层至露出所述停止层，以形成分立的浮栅；
沉积覆盖所述浮栅和所述停止层的第一氧化层；
刻蚀所述浮栅之间的第一氧化层、停止层和有源区基底，以形成凹槽；
去除所述第一氧化层；
氧化所述浮栅的表面，以形成第二氧化层；
去除所述第二氧化层，以使得所述浮栅下方的有源区基底的顶部边缘平滑。
2.根据权利要求1所述的方法，其特征在于，所述浮栅的尺寸小于相邻所述凹槽之间的有源区基底的尺寸。
3.根据权利要求1所述的方法，其特征在于，所述沉积覆盖所述浮栅的第一氧化层具体为采用原子层沉积法形成所述第一氧化层。
4.根据权利要求1所述的方法，其特征在于，所述第一氧化层的厚度为60-80埃。
5.根据权利要求1所述的方法，其特征在于，所述去除所述第一氧化层具体为采用湿法刻蚀工艺去除所述第一氧化层。
6.根据权利要求1所述的方法，其特征在于，所述氧化所述浮栅的表面的方法包括：快速热氧化法、槽平面天线氧化法、等离子体注入氧化法及臭氧氧化法。
7.根据权利要求6所述的方法，其特征在于，所述浮栅材料层为多晶硅，所述第二氧化层为二氧化硅。
8.根据权利要求1所述的方法，其特征在于，所述去除所述第二氧化层的方法具体为采用湿法刻蚀工艺去除所述第二氧化层。
9.根据权利要求1所述的方法，其特征在于，所述刻蚀所述浮栅之间的第一氧化层、停止层和有源区基底具体为采用各向异性的刻蚀方法刻蚀所述浮栅之间的第一氧化层、停止层和有源区基底。
10.根据权利要求1所述的方法，其特征在于，所述半导体器件的形成方法还包括：
去除所述硬掩膜层；
形成覆盖所述凹槽表面和所述浮栅表面的隔离层，所述隔离层的上表面高于所述浮栅的上表面；
回刻蚀所述隔离层，以形成浅沟槽隔离结构；
形成覆盖所述浮栅和所述浅沟槽隔离结构的栅介质层；
在所述栅介质层上形成横跨所述浮栅的控制栅。
11.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括具有凹槽的有源区基底和在有源区基底顶部的停止层；
浮栅，所述浮栅形成在所述有源区基底上；
其中，所述浮栅下方的有源区基底的顶部边缘平滑。
12.根据权利要求11所述的半导体器件，其特征在于，所述浮栅的尺寸小于相邻所述凹槽之间的有源区基底的尺寸。
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