CN112530856A - 半导体器件、半导体结构及互连结构的制造方法 - Google Patents

半导体器件、半导体结构及互连结构的制造方法 Download PDF

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Abstract

本申请公开提供一种半导体器件、半导体结构及互连结构的制造方法,涉及半导体技术领域。该互连结构的制造方法包括:在具有凹槽的介电层上依次形成阻挡层和种子层,阻挡层与种子层均与介电层随形贴合;按照预设角度向种子层注入氮离子,以形成含氮种子层,含氮种子层位于凹槽的顶表面,并沿凹槽的两个侧壁向凹槽的底部延伸;去除含氮种子层,并形成覆盖于阻挡层的金属层,且金属层填满凹槽;去除凹槽顶表面的金属层和阻挡层,并对凹槽内的金属层进行平坦化处理,以使凹槽内的金属层与位于凹槽顶表面的介电层的表面平齐。本申请公开的制造方法可避免产生空洞,提高成品率,同时,可提高互连结构及半导体器件的传输性能。

Description

半导体器件、半导体结构及互连结构的制造方法
技术领域
本公开涉及半导体技术领域,具体而言,涉及一种半导体器件、半导体结构及互连结构的制造方法。
背景技术
随着半导体技术的发展,半导体器件的集成度越来越高,半导体器件的尺寸越来越小,互连结构是集成电路的重要组成部分,通常用于半导体器件之间的信号传输,因而,互连结构的性能对信号传输的效果有显著影响。
现有互连结构在制造过程中通常在具有凹槽的介电层上依次形成阻挡层及种子层,在其制造过程中,还需在凹槽内填充金属层,但在金属层填充过程中受到沉积速率及电场的影响,金属材料容易在凹槽顶部堆积,且在凹槽内部沉积不均匀,进而使得在凹槽内部出现空洞,在后续处理工艺中,例如湿法清洗(wet clean)或化学机械研磨工艺(chemicalmechanical polish)中,这些空洞极易暴露而产生缺陷,进而使得产品成品率较低,并使制备的互连结构电迁移失效,信号传输效果较差。
需要说明的是,在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解,因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本申请公开的目的在于克服上述现有技术中的不足,提供一种半导体器件、半导体结构及互连结构的制造方法,可避免产生空洞,提高成品率,同时,可提高互连结构及半导体器件的传输性能。
根据本申请公开的一个方面,提供一种半导体结构的制造方法,包括:
在具有凹槽的介电层上依次形成阻挡层和种子层,所述阻挡层与所述种子层均与所述介电层随形贴合;
按照预设角度向所述种子层注入氮离子,以形成含氮种子层,所述含氮种子层位于所述凹槽的顶表面,并沿所述凹槽的两个侧壁向所述凹槽的底部延伸;
去除所述含氮种子层,并形成覆盖于所述阻挡层的金属层,且所述金属层填满所述凹槽;
去除所述凹槽顶表面的金属层和阻挡层,并对所述凹槽内的金属层进行平坦化处理,以使所述凹槽内的金属层与位于所述凹槽顶表面的介电层的表面平齐。
在本申请公开的一种示例性实施例中,所述金属层的材料为铜。
在本申请公开的一种示例性实施例中,所述预设角度为所述氮离子注入方向与所述凹槽顶表面的夹角,所述预设角度的取值范围包括5°~45°。
在本申请公开的一种示例性实施例中,所述含氮种子层向所述凹槽底部延伸的深度为所述凹槽深度的五分之一到三分之一。
在本申请公开的一种示例性实施例中,所述去除所述含氮种子层,并形成覆盖于所述阻挡层的金属层,且所述金属层填满所述凹槽包括:
采用酸性溶液去除所述含氮种子层,露出所述凹槽的两个侧壁的阻挡层,并使所述凹槽形成多个相互对接的孔段;
采用电镀工艺形成覆盖于所述阻挡层表面的金属层,且使所述金属层填满所述多个相互对接的孔段。
在本申请公开的一种示例性实施例中,所述酸性溶液包括盐酸、硝酸、乙酸中至少一种。
根据本申请公开的一个方面,提供一种半导体结构,包括:
介电层,具有向内凹陷的凹槽;
阻挡层,形成于所述介电层上,并与所述介电层随形贴合;
种子层,形成于所述阻挡层上,且位于所述凹槽底部,并沿所述凹槽的两个侧壁由所述凹槽底部向所述凹槽开口处延伸。
在本申请公开的一种示例性实施例中,所述半导体结构还包括:
含氮种子层,形成于所述阻挡层上,并位于所述凹槽的顶表面,并沿所述凹槽的两个侧壁向所述凹槽的底部延伸,且与所述种子层连接。
在本申请公开的一种示例性实施例中,所述阻挡层的厚度为5nm~100nm,所述种子层的厚度为5nm~100nm。
根据本申请公开的一个方面,提供一种半导体器件,包括上述任意一项所述的半导体结构。
本申请公开的互连结构的制造方法,可去除含氮种子层,露出凹槽中上部的阻挡层,使得凹槽开口尺寸大于其内部尺寸,防止在金属填充过程中金属在其开口处聚集,从而堵住开口而使其内部产生空洞。在金属填充过程中,凹槽中上部的电阻率大于凹槽底部的电阻率,进而使得在金属填充过程中凹槽底部的金属沉积速率大于其开口处金属的沉积速率,进一步避免产生空洞,提高成品率,同时,可提高互连结构及半导体器件的传输性能。此外,阻挡层设于介电层和金属层之间,可防止金属向介电层扩散,保证产品质量。
本申请公开的半导体器件及半导体结构,由于凹槽中上部为阻挡层,其中下部为种子层,使得凹槽开口处的电阻率大于其中下部的电阻率,进而使得在后续金属填充过程中凹槽底部的金属沉积速率大于其开口处金属的沉积速率,从而可避免产生空洞,提高成品率。同时,种子层还可用于在后续电镀金属的过程中作为阳极使用,此外,阻挡层设于介电层和种子层之间,可防止种子层中的金属向介电层扩散,保证产品质量。
应当理解的是,以上的一般描述和后文的细节描述仅是示例性和解释性的,并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分,示出了符合本申请公开的实施例,并与说明书一起用于解释本申请公开的原理。显而易见地,下面描述中的附图仅仅是本公开的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本申请公开实施方式互连结构的制造方法的流程图。
图2为图1中步骤S110的流程图。
图3为完成本申请公开制造方法的步骤S1101后的示意图。
图4为完成本申请公开制造方法的步骤S1102后的示意图。
图5为完成本申请公开制造方法的步骤S120后的示意图。
图6为图1中步骤S130的流程图。
图7为完成本申请公开制造方法的步骤S131后的示意图。
图8为完成本申请公开制造方法的步骤S132后的示意图。
图9为完成本申请公开制造方法的步骤S140后的示意图。
图中:1、衬底;2、介电层;21、凹槽;3、阻挡层;4、种子层;5、含氮种子层;6、金属层。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而,示例实施方式能够以多种形式实施,且不应被理解为限于在此阐述的实施方式;相反,提供这些实施方式使得本申请将全面和完整,并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构,因而将省略它们的详细描述。
上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中,如有可能,各实施例中所讨论的特征是可互换的。在上面的描述中,提供许多具体细节从而给出对本申请的实施方式的充分理解。然而,本领域技术人员将意识到,可以实践本申请的技术方案而没有所述特定细节中的一个或更多,或者可以采用其它的方法、材料等。在其它情况下,不详细示出或描述公知结构、材料或者操作以避免模糊本申请的各方面。
虽然本说明书中使用相对性的用语,例如“上”“下”来描述图标的一个组件对于另一组件的相对关系,但是这些术语用于本说明书中仅出于方便,例如根据附图中所述的示例的方向。能理解的是,如果将图标的装置翻转使其上下颠倒,则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时,有可能是指某结构一体形成于其它结构上,或指某结构“直接”设置在其它结构上,或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”“至少一个”用以表示存在一个或多个要素/组成部分/等;用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”仅作为标记使用,不是对其对象的数量限制。
本申请公开实施方式提供了一种互连结构的制造方法,如图1所示,该制造方法可以包括:
步骤S110,在具有凹槽的介电层上依次形成阻挡层和种子层,所述阻挡层与所述种子层均与所述介电层随形贴合;
步骤S120,按照预设角度向所述种子层注入氮离子,以形成含氮种子层,所述含氮种子层位于所述凹槽的顶表面,并沿所述凹槽的两个侧壁向所述凹槽的底部延伸;
步骤S130,去除所述含氮种子层,并形成覆盖于所述阻挡层的金属层,且所述金属层填满所述凹槽;
步骤S140,去除所述凹槽顶表面的金属层和阻挡层,并对所述凹槽内的金属层进行平坦化处理,以使所述凹槽内的金属层与位于所述凹槽顶表面的介电层的表面平齐。
本申请公开的互连结构的制造方法,可去除含氮种子层,露出凹槽中上部的阻挡层,使得凹槽开口尺寸大于其内部尺寸,防止在金属填充过程中金属在其开口处聚集,从而堵住开口而使其内部产生空洞。在金属填充过程中,凹槽中上部的电阻率大于凹槽底部的电阻率,进而使得在金属填充过程中凹槽底部的金属沉积速率大于其开口处金属的沉积速率,进一步避免产生空洞,提高成品率,同时,可提高互连结构及半导体器件的传输性能。此外,阻挡层设于介电层和金属层之间,可防止金属向介电层扩散,保证产品质量。
下面对本申请公开实施方式互连结构的制造方法的各步骤进行详细说明:
在步骤S110中,在具有凹槽的介电层上依次形成阻挡层和种子层,所述阻挡层与所述种子层均与所述介电层随形贴合。
介电层2上可具有向内凹陷的凹槽21,凹槽21可以是一个也可以是多个,当凹槽21为多个时,各凹槽21可按照预设间距并排间隔设置,举例而言,凹槽21的数量可以是2个、3个、4个、5个或6个,当然,还可以是其他数量,在此不做特殊限定。各凹槽21的横截面可为矩形、多边形或不规则图形,在此不做特殊限定。需要说明的是,可根据介电层2的实际尺寸和连线需要设定预设间距,在此不做特殊限定。
在一实施方式中,如图2所示,步骤S110可以包括:
步骤S1101,在一衬底上形成介电层,所述介电层具有多个向内凹陷的凹槽。
如图3所示,衬底1可呈平板结构,其可为矩形、圆形、椭圆形、多边形或不规则图形,其材料可以是硅或其他半导体材料,在此不对衬底1的形状及材料做特殊限定。
介电层2可形成于衬底1上,举例而言,可通过蒸镀、磁控溅射或化学气相沉积的方式在衬底1上形成介电层2,当然,还可以通过其他方式形成介电层2,在此不再一一列举。介电层2可与衬底1的形状相同,其材料可以是氮化硅、二氧化硅等,在此不对其材料做特殊限定。
步骤S1102,在所述介电层上依次形成阻挡层和种子层,所述阻挡层与所述种子层均与所述介电层随形贴合。
如图4所示,可通过物理气相沉积的方式在介电层2上形成阻挡层3,也可以通过蒸镀或磁控溅射的方式在介电层2上形成阻挡层3,当然,还可以通过其他方式形成阻挡层3,在此不再一一列举。阻挡层3可以是形成于介电层2的表面的薄膜,且可与介电层2随形贴合,举例而言,可在介电层2远离衬底1的表面和各凹槽21的侧壁及各凹槽21的底部同时形成阻挡层3,且阻挡层3各部分的厚度均可相等,当然,其各部分的厚度也可不同,在此不做特殊限定。
在一实施方式中,阻挡层3可形成于介电层2上且可覆盖于各凹槽21的侧壁及各凹槽21的底部,其在凹槽21的两个侧壁及底部的厚度可以相等,且其形状可与凹槽21的形状相同,此外,形成于凹槽21的两个侧壁上的阻挡层3可具有间距,可根据需要设定凹槽21宽度及阻挡层3的厚度以调整该间距的宽度,在此不做特殊限定。
在互连结构制造过程中,阻挡层3可用于阻挡金属进入介电层2,在使用过程中,还可抵抗水汽对半导体器件的侵蚀。阻挡层3的材料可以是钽,也可以是氮化钽,当然,还可以是其他材料,在此不再一一列举。
阻挡层3的厚度可为5nm~100nm,举例而言,其可以是5nm、20nm、40nm、60nm、80nm或100nm,当然,还可以是其他厚度,在此不再一一列举。
可通过物理气相沉积的方式在阻挡层3上形成种子层4,也可以通过蒸镀或磁控溅射的方式在阻挡层3上形成种子层4,当然,还可以通过其他方式形成种子层4,在此不再一一列举。种子层4可以是形成于阻挡层3远离种子层4的表面的薄膜,且可与阻挡层3随形贴合,其可用于在电镀过程中作为阳极使用,且其在各区域的厚度可相等,其材料可以是铜,当然,还可以是其他金属材料,在此不做特殊限定。种子层4的厚度可为5nm~100nm,例如,其可以是5nm、20nm、40nm、60nm、80nm或100nm,当然,还可以是其他厚度,在此不再一一列举。
在步骤S120中,按照预设角度向所述种子层注入氮离子,以形成含氮种子层,所述含氮种子层位于所述凹槽的顶表面,并沿所述凹槽的两个侧壁向所述凹槽的底部延伸。
可通过化学方法或物理方法去除凹槽21中上部的种子层4,并可保留凹槽21侧壁中下方及其底部的种子层4,使得在凹槽21开口处露出阻挡层3,进而可在金属电镀过程中,使得凹槽21开口处的电阻率大于凹槽21底部的电阻率,从而可使得在金属电镀过程中凹槽21底部的沉积速率大于其开口处的沉积速率,进而可避免在电镀过程中出现空洞,提高产品成品率,进而可提高互连结构及半导体器件的传输性能。
如图5所示,可采用离子注入技术向种子层4注入氮离子以生成含氮种子层5,此时该层的材料可为金属氮化物,举例而言,当种子层4的材料为铜时,含氮种子层5的材料可为氮化铜,当然,当种子层4为其他金属时,含氮种子层5也可为其他金属氮化物,在此不做特殊限定。在一实施方式中,可采用含氮物质作为氮源,采用离子注入机利用离子源中灯丝产生的热电子在电场的作用下轰击含氮物质,使之电离,从而生成氮离子,举例而言,含氮物质可以包括氨气、三氟化氮或氮气,当然,还可以是其他含氮的化合物,在此不再一一列举。
在一实施方式中,可按照预设角度向种子层4注入氮离子,以形成含氮种子层5,含氮种子层5可位于各凹槽21的顶表面,并可沿凹槽21的两个侧壁向凹槽21的底部延伸,举例而言,含氮种子层5可覆盖于各凹槽21的顶表面及各凹槽21的两个侧壁的中上部,且其靠近凹槽21底部的一端可与位于凹槽21两个侧壁的中下部的种子层4相连接,可通过控制氮离子的注入角度控制含氮种子层5向凹槽21底部延伸的深度,该注入角度可以是预设角度。
具体而言,含氮种子层5向凹槽21的底部延伸的深度可为凹槽21深度的五分之一到三分之一,举例而言,其延伸的深度可以是凹槽21深度的五分之一,也可以是凹槽21深度的四分之一,还可以是凹槽21深度的三分之一,当然,还可以是其他深度,在此不再一一列举。
预设角度可为氮离子注入方向与凹槽21顶表面的夹角,预设角度的取值范围可以包括5°~45°,举例而言,预设角度可以是5°、15°、25°、35°或45°,当然,还可以是其他角度,在此不再一一列举,在该预设角度下可将氮离子注入到位于凹槽21的顶表面及凹槽21中上部的种子层4中,可使在凹槽21的顶表面及其开口处形成含氮种子层5,以便在去除含氮种子层5后,凹槽21开口处的尺寸大于其内部的尺寸,防止在金属填充过程中金属在其开口处聚集,从而堵住开口而使其内部产生空洞。
步骤S130,去除所述含氮种子层,并形成覆盖于所述阻挡层的金属层,且所述金属层填满所述凹槽。
如图7-图8所示,可去除覆盖于阻挡层3表面的含氮种子层5,并可形成覆盖于阻挡层3的金属层6,在此过程中,去除含氮种子层5后凹槽21开口处可露出阻挡层3,使得在金属层6填充过程中,凹槽21开口处的电阻率可大于凹槽21底部的电阻率,可使金属层6在填充过程中位于凹槽21中下方的金属层6的填充速率大于位于凹槽21开口处的金属6的填充速率,进而可避免在金属层6填充过程中出现空洞,提高产品的成品率,避免材料浪费,降低制造成本。该金属层6可填满各凹槽21,当然,为了方便工艺操作,该金属层6还可同时覆盖于凹槽21的顶表面并填满各凹槽21。
填充的金属层6可与种子层4中的金属的材料相同。举例而言,其可以是铜,当然,还可以是其他可用于金属互连结构的金属材料,在此不做特殊限定。
在一实施方式中,以种子层4的材料为铜,含氮种子层5的材料为氮化铜为例,如图6所示,步骤S130可包括:
步骤S131,采用酸性溶液去除所述含氮种子层,露出所述凹槽的两个侧壁的阻挡层,并使所述凹槽形成多个相互对接的孔段。
可采用稀释的酸性溶液去除含氮种子层5,可向凹槽21的顶表面及凹槽21内部同时喷射酸性溶液,含氮种子层5中的氮化铜可与酸性溶液反应,进而被去除;而种子层4中的铜不与酸性溶液反应,而保留下来,使得凹槽21内部形成多个相互对接的孔段,如图7所示。举例而言,该多个相互对接的孔段至少可以包括第一孔段和第二孔段,其中:第一孔段可位于凹槽21的两个侧壁的阻挡层3之间,其一端可与种子层4远离凹槽21底部的一端对接,另一端可与阻挡层3远离衬底1的一端平齐。第二孔段可位于凹槽21的两个侧壁的种子层4之间,且其一端可与第一孔段对接,另一端可与凹槽21底部的种子层4的表面平齐,此外,第一孔段的孔径可大于第二孔段的孔径。
酸性溶液可以是盐酸,也可以是硝酸,还可以是乙酸,当然,还可以是其他酸性溶液,在此不再一一列举。
步骤S132,采用电镀工艺形成覆盖于所述阻挡层表面的金属层,且使所述金属层填满所述多个相互对接的孔段。
如图8所示,可采用电镀工艺形成覆盖于阻挡层4表面的金属层6,还可采用磁控溅射或化学气相沉积的方式形成金属层6,在此不对金属层6的填充方式做特殊限定,此外,金属层6还可填满多个相互对接的孔段。在一实施方式中,可采用电镀工艺在凹槽21内填满金属层6,在此过程中,位于凹槽21底部的铜可作为电镀的阳极使用,可通过去除凹槽21开口处的含氮种子层5,以使凹槽21开口处的电阻率可大于凹槽21底部的电阻率,从而在金属6填充过程中位于凹槽21中下方的金属6的填充速率大于位于凹槽21开口处的金属6的填充速率,进而可避免在金属6填充过程中出现空洞。
在步骤S140中,去除所述凹槽顶表面的金属层和阻挡层,并对所述凹槽内的金属层进行平坦化处理,以使所述凹槽内的金属层与位于所述凹槽顶表面的介电层的表面平齐。
如图9所示,可通过化学打磨的方式去除凹槽21顶表面的金属层6和阻挡层3,还可通过其他方式去除凹槽21顶表面的金属层6和阻挡层3,在此不再一一列举。可通过一次化学打磨工艺同时去除凸出于凹槽21开口的金属层6和凹槽21顶表面的金属层6和阻挡层3,进而可露出位于凹槽21顶表面的介电层2;同时,可对凹槽21内部的金属层6远离阻挡层3的一端进行平坦化处理,进而可使位于凹槽21内部的金属层6与凹槽21顶表面的介电层2的表面平齐。
为了保证互连结构的导电性能,在一实施方式中,还可对介电层2远离衬底1的表面进行化学打磨,使得介电层2的厚度降低,以减小互连结构的电阻;同时,可保证金属层6及阻挡层3远离衬底的表面与介电层2的远离衬底的表面平齐。
本公开实施方式还提供一种半导体结构,如图5和图7所示,包括介电层2、阻挡层3及种子层4,其中:
介电层2具有向内凹陷的凹槽21;
阻挡层3可形成于介电层2上,并可与介电层2随形贴合;
种子层4可形成于阻挡层3上,且可位于凹槽21底部,并可沿凹槽21的两个侧壁由凹槽21底部向凹槽21开口处延伸;
本申请公开的半导体结构,由于与凹槽21中上部为阻挡层3,其中下部为种子层4,使得凹槽21开口处的电阻率大于其中下部的电阻率,进而使得在后续金属填充过程中凹槽21底部的金属沉积速率大于其开口处金属的沉积速率,从而可避免产生空洞,提高成品率。同时,种子层4还可用于在后续电镀金属的过程中作为阳极使用,此外,阻挡层3设于介电层2和种子层4之间,可防止种子层4中的金属向介电层2扩散,保证产品质量。
下面对本申请公开实施方式的半导体结构的各方面做详细介绍:
衬底1可呈平板结构,其可为矩形、圆形、椭圆形、多边形或不规则图形,其材料可以是硅或其他半导体材料,在此不对衬底1的形状及材料做特殊限定。
介电层2可形成于衬底1上,举例而言,可通过蒸镀、磁控溅射或化学气相沉积的方式在衬底1上形成介电层2,当然,还可以通过其他方式形成介电层2,在此不再一一列举。介电层2可与衬底1的形状相同,其材料可以是氮化硅、二氧化硅等,在此不对其材料做特殊限定。介电层2远离衬底1的表面可具有多个向内凹陷的凹槽21,且各凹槽21可按照预设间距并排间隔设置,凹槽21的数量可以是2个、3个、4个、5个或6个,当然,还可以是其他数量,在此不做特殊限定。在一实施方式中,各凹槽21的横截面可为矩形、多边形或不规则图形,在此不做特殊限定。需要说明的是,可根据介电层2的实际尺寸和连线需要设定预设间距,在此不做特殊限定。
可通过物理气相沉积的方式在介电层2上形成阻挡层3,也可以通过蒸镀或磁控溅射的方式在介电层2上形成阻挡层3,当然,还可以通过其他方式形成阻挡层3,在此不再一一列举。阻挡层3可以是形成于介电层2的表面的薄膜,且可与介电层2随形贴合,举例而言,可在介电层2远离衬底1的表面和各凹槽21的侧壁及各凹槽21的底部同时形成阻挡层3,且阻挡层3各部分的厚度均可相等,当然,其各部分的厚度也可不同,在此不做特殊限定。
在一实施方式中,阻挡层3可形成于介电层2上且可覆盖于各凹槽21的侧壁及各凹槽21的底部,其在凹槽21的两个侧壁及底部的厚度可以相等,且其形状可与凹槽21的形状相同,此外,形成于凹槽21的两个侧壁上的阻挡层3可具有间距,可根据需要设定凹槽21宽度及阻挡层3的厚度以调整该间距的宽度,在此不做特殊限定。
在互连结构制造过程中,阻挡层3可用于阻挡金属进入介电层2,在使用过程中,还可抵抗水汽对半导体器件的侵蚀。阻挡层3的材料可以是钽,也可以是氮化钽,当然,还可以是其他材料,在此不再一一列举。
阻挡层3的厚度可为5nm~100nm,举例而言,其可以是5nm、20nm、40nm、60nm、80nm或100nm,当然,还可以是其他厚度,在此不再一一列举。
可通过物理气相沉积的方式在阻挡层3上形成种子层4,也可以通过蒸镀或磁控溅射的方式在阻挡层3上形成种子层4,当然,还可以通过其他方式形成种子层4,在此不再一一列举。种子层4可位于凹槽21的底部,并可沿凹槽21的两个侧壁由凹槽21的底部向凹槽21的开口处延伸。举例而言,种子层4向凹槽21的开口处延伸的深度可为凹槽21深度的五分之四到三分之二,举例而言,其延伸的深度可以是凹槽21深度的五分之四,也可以是凹槽21深度的四分之三,还可以是凹槽21深度的三分之二,当然,还可以是其他深度,在此不再一一列举。
种子层4可以是形成于阻挡层3远离种子层4的表面的薄膜,其可用于在电镀过程中作为阳极使用,且其在各区域的厚度可相等,其材料可以是铜,当然,还可以是其他金属材料,在此不做特殊限定。种子层4的厚度可为5nm~100nm,例如,其可以是5nm、20nm、40nm、60nm、80nm或100nm,当然,还可以是其他厚度,在此不再一一列举。
在一实施方式中,本公开的半导体结构还可以包括金属层6,其可填充于凹槽21,且其顶表面可与介电层2的表面平齐。金属层6可填充于凹槽21,且其顶表面可与介电层2远离衬底1的一端平齐。在金属层6填充过程中,在凹槽21开口处,凹槽21侧壁两端为阻挡层3,其中下部及底部均为种子层4,可使凹槽21开口处的电阻率大于凹槽21底部的电阻率,使得金属层6在填充过程中位于凹槽21中下方的金属层6的填充速率大于位于凹槽21开口处的金属层6的填充速率,进而可避免在金属层6填充过程中出现空洞,提高产品的成品率,避免材料浪费,降低制造成本。
填充的金属层6可与种子层4中的金属的材料相同。举例而言,其可以是铜,当然,还可以是其他可用于金属互连结构的金属材料,在此不做特殊限定。
本公开的半导体结构还可以包括含氮种子层5,该含氮种子层5可形成于阻挡层3上,并可位于凹槽21的顶表面,并可沿凹槽21的两个侧壁向凹槽21的底部延伸。举例而言,含氮种子层5向凹槽21的底部延伸的深度可为凹槽21深度的五分之一到三分之一,例如,其延伸的深度可以是凹槽21深度的五分之一,也可以是凹槽21深度的四分之一,还可以是凹槽21深度的三分之一,当然,还可以是其他深度,在此不再一一列举。含氮种子层5的材料可为金属氮化物,举例而言,当种子层4的材料为铜时,含氮种子层5的材料可为氮化铜,当然,当种子层4为其他金属时,含氮种子层5也可为其他金属氮化物,在此不做特殊限定。含氮种子层5可位于各凹槽21的顶表面,并可沿凹槽21的两个侧壁向凹槽21的底部延伸,举例而言,含氮种子层5可覆盖于各凹槽21的顶表面及各凹槽21的两个侧壁的中上部,且其靠近凹槽21底部的一端可与位于凹槽21两个侧壁的中下部的种子层4相连接。
可在填充金属层6之前,去除该含氮种子层5,以便于金属层6可完全填充于凹槽21的内部。
本申请公开实施还提供一种半导体器件,包括上述任一实施方式的互连结构。该半导体器件可以是存储芯片,例如,DRAM(Dynamic Random Access Memory,动态随机存取存储器),当然,还可以是其它半导体器件,在此不再一一列举。该半导体器件的有益效果可参考上述的硬掩膜结构的有益效果,在此不再赘述。
本领域技术人员在考虑说明书及实践这里公开的申请后,将容易想到本申请公开的其它实施方案。本申请旨在涵盖本申请公开的任何变型、用途或者适应性变化,这些变型、用途或者适应性变化遵循本申请公开的一般性原理并包括本申请公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的,本申请公开的真正范围和精神由所附的权利要求指出。

Claims (10)

1.一种互连结构的制造方法,其特征在于,包括:
在具有凹槽的介电层上依次形成阻挡层和种子层,所述阻挡层与所述种子层均与所述介电层随形贴合;
按照预设角度向所述种子层注入氮离子,以形成含氮种子层,所述含氮种子层位于所述凹槽的顶表面,并沿所述凹槽的两个侧壁向所述凹槽的底部延伸;
去除所述含氮种子层,并形成覆盖于所述阻挡层的金属层,且所述金属层填满所述凹槽;
去除所述凹槽顶表面的金属层和阻挡层,并对所述凹槽内的金属层进行平坦化处理,以使所述凹槽内的金属层与位于所述凹槽顶表面的介电层的表面平齐。
2.根据权利要求1所述的制造方法,其特征在于,所述金属层的材料为铜。
3.根据权利要求1所述的制造方法,其特征在于,所述预设角度为所述氮离子注入方向与所述凹槽顶表面的夹角,所述预设角度的取值范围包括5°~45°。
4.根据权利要求1所述的制造方法,其特征在于,所述含氮种子层向所述凹槽底部延伸的深度为所述凹槽深度的五分之一到三分之一。
5.根据权利要求4所述的制造方法,其特征在于,所述去除所述含氮种子层,并形成覆盖于所述阻挡层的金属层,且所述金属层填满所述凹槽包括:
采用酸性溶液去除所述含氮种子层,露出所述凹槽的两个侧壁的阻挡层,并使所述凹槽形成多个相互对接的孔段;
采用电镀工艺形成覆盖于所述阻挡层表面的金属层,且使所述金属层填满所述多个相互对接的孔段。
6.根据权利要求5所述的制造方法,其特征在于,所述酸性溶液包括盐酸、硝酸、乙酸中至少一种。
7.一种半导体结构,其特征在于,包括:
介电层,具有向内凹陷的凹槽;
阻挡层,形成于所述介电层上,并与所述介电层随形贴合;
种子层,形成于所述阻挡层上,且位于所述凹槽底部,并沿所述凹槽的两个侧壁由所述凹槽底部向所述凹槽开口处延伸。
8.根据权利要求7所述的半导体结构,其特征在于,所述半导体结构还包括:
含氮种子层,形成于所述阻挡层上,并位于所述凹槽的顶表面,并沿所述凹槽的两个侧壁向所述凹槽的底部延伸,且与所述种子层连接。
9.根据权利要求7所述的半导体结构,其特征在于,所述阻挡层的厚度为5nm~100nm,所述种子层的厚度为5nm~100nm。
10.一种半导体器件,其特征在于,包括权利要求7-9任一项所述的半导体结构。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681466A (zh) * 2012-09-18 2014-03-26 中芯国际集成电路制造(上海)有限公司 互连结构的制作方法
CN104124201A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 导电结构的形成方法
CN105321873A (zh) * 2014-07-17 2016-02-10 台湾积体电路制造股份有限公司 导电结构及其形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681466A (zh) * 2012-09-18 2014-03-26 中芯国际集成电路制造(上海)有限公司 互连结构的制作方法
CN104124201A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 导电结构的形成方法
CN105321873A (zh) * 2014-07-17 2016-02-10 台湾积体电路制造股份有限公司 导电结构及其形成方法

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