CN110875245A - 用于填充孔洞或沟槽的薄膜沉积方法 - Google Patents

用于填充孔洞或沟槽的薄膜沉积方法 Download PDF

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Abstract

本发明的实施例提供一种用于填充孔洞或沟槽的薄膜沉积方法，包括：在孔洞或沟槽表面沉积形成成核层；其中，在孔洞或沟槽表面沉积形成成核层的步骤包括：在孔洞或沟槽表面沉积形成子成核层，子成核层的厚度小于成核层的目标厚度；对子成核层的表面进行表面处理；依次重复进行上述步骤，直到叠置的子成核层的厚度达到成核层的目标厚度。本发明实施例将沉积成核层的步骤分多步完成，并且辅以表面等离子体的处理，能够使成核层具有更优秀的保形性，在孔洞或沟槽的开口和底部，厚度均匀一致的成核层将为后续的钨填充提供良好的种子层。

Description

用于填充孔洞或沟槽的薄膜沉积方法
技术领域
本发明的实施例涉及一种用于填充孔洞或沟槽的薄膜沉积方法，适用于在孔洞或沟槽内填充金属钨。
背景技术
钨塞(W-plug)是在当代半导体行业中广泛应用的一道工艺，它是以独特的方法将金属钨填充于孔洞(Via)或沟槽(Trench)中，利用金属钨的良好导电性和抗电迁移特性，最终实现了前道器件与后道金属互联之间可靠电导通的工艺需求。在钨塞工艺中，最重要的工艺指标就是对孔洞和沟槽这类结构的金属填充。当前行业中主流的是采用CVD法进行钨的沉积，化学气相的薄膜沉积方法基本能够很好的实现上述微结构(Via and Trench)的金属填充。早期的半导体工艺关键尺寸较大，孔洞或沟槽的深宽比也较小，通俗来说就是该结构的开口相对宽广开阔。因此对于CVD工艺来说，填充这样的结构并不是十分严峻的挑战。CVD工艺本身在填充方面就有其自身的优势，对于尺寸较大的结构则基本可以实现完整填充。
随着半导体技术代的进步，器件关键尺寸持续不断趋于小型化；对于钨塞工艺来说，开口小、深宽比大的微结构渐渐成为了工艺中的难点。产品中要求微结构中填充的金属钨尽可能完全填充不留孔隙或空洞，并且杂质尽量少，电阻率较低。针对这种工艺需求上的变化，对半导体制造设备进行了更新，从传统CVD到PNL CVD，再到ALD等。采用了新技术的新设备有在填充能力方面进行加强，效果也十分显著，使得金属钨在半导体产品中的应用能够跨越多个技术代而延续至今。此外，工艺上的改进也同样对钨填充工艺的延续起到了很大的作用。实际应用中，在现有的设备上，芯片生产商们针对CVD钨的填充能力的提升开发出了一系列相关的工艺方法和流程。
常规CVD钨工艺的工艺流程包括基底的浸润、沉积成核层和主体薄膜的沉积。成核层(Nucleation)是一个厚度较小的钨薄层，其作用是为体沉积(Bulk deposition)提供稳定快速的生长基底。成核层一般使用ALD工艺模块完成，也可以使用一种特殊的CVD方法，即脉冲成核层(PNL)来实现。有成核层作为基底，体沉积的生长会更迅速，所形成的薄膜晶粒和电阻率更易控制。但该工艺中成核层的形貌不易控制，会影响后续的钨填充过程。
发明内容
为了至少解决现有技术中存在的技术问题之一，根据本发明的实施例提供一种用于填充孔洞或沟槽的薄膜沉积方法，使成核层在孔洞或沟槽内具有更优的保形性，使后续填充金属钨时的填充效果更佳，即消除孔隙以及具有更少的缺陷。
根据本发明的一个实施例提供一种用于填充孔洞或沟槽的薄膜沉积方法，包括：
在孔洞或沟槽表面沉积形成成核层；其中，所述在孔洞或沟槽表面沉积形成成核层的步骤包括：
在孔洞或沟槽表面沉积形成子成核层，所述子成核层的厚度小于所述成核层的目标厚度；
对所述子成核层的表面进行表面处理；
依次重复进行上述步骤，直到叠置的所述子成核层的厚度达到所述成核层的目标厚度。
在一些示例中，对所述子成核层的表面进行表面处理的步骤采用等离子体处理。
在一些示例中，对所述子成核层的表面进行表面处理的步骤还包括：
调节等离子体处理的工艺参数，以修正所述子成核层的形貌。
在一些示例中，在孔洞或沟槽表面沉积形成子成核层的步骤采用CVD、PNL CVD或ALD工艺。
在一些示例中，在孔洞或沟槽表面沉积形成成核层的步骤之前还包括：
提供基底，所述基底包括Ti/TiN叠层；
采用SiH4或B2H4对所述基底表面进行浸润处理。
在一些示例中，在孔洞或沟槽表面沉积形成成核层的步骤之后还包括：
在所述成核层的基础上继续沉积主体薄膜；所述主体薄膜的材料与所述成核层的材料相同。
在一些示例中，所述主体薄膜的材料与所述成核层的材料均为金属钨。
在一些示例中，所述等离子体处理采用的射频功率为2000w；所述等离子体处理的时间为6s-10s。
在一些示例中，所述等离子体处理采用的射频功率为800w-1200w；所述等离子体处理的时间为20s。
在一些示例中，所述在孔洞或沟槽表面沉积形成子成核层采用ALD工艺，包括：
向反应腔室通入第一前驱体WF6，气体流量为40sccm-60sccm，通气时间1s；
向反应腔室通入第二前驱体SiH4，气体流量为180sccm-220sccm，通气时间1s；
采用惰性气体吹扫反应腔室，吹扫时间为2s-4s；
依次重复上述步骤，直到达到该子成核层的目标厚度。
相对于现有技术，本发明具有以下有益效果：
本发明的薄膜沉积方法将在孔洞或沟槽表面沉积形成成核层的步骤分成多步成核与多次表面处理相结合的方式，即在孔洞或沟槽表面沉积形成子成核层，子成核层的厚度小于成核层的厚度。然后对子成核层的表面进行表面处理。依次重复进行上述步骤，直到叠置的子成核层的厚度达到成核层的目标厚度。将沉积成核层的步骤分多步完成，并且辅以表面等离子体的处理，能够使成核层具有更优秀的保形性，在孔洞或沟槽的开口和底部，厚度均匀一致的成核层将为后续的钨填充提供良好的种子层。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1是一种常规CVD填充钨的工艺流程图；
图2是另一种CVD填充钨的工艺流程图；
图3是根据本发明一实施例的填充钨的工艺流程图；
图4是根据本发明另一实施例的填充钨的工艺流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
图1是一种常规CVD填充钨的工艺流程图。该工艺流程包括基底的浸润、沉积成核层和主体薄膜的沉积。钨薄膜沉积的基底一般包括Ti/TiN叠层，如果直接在基底上面沉积钨薄膜，钨薄膜生长的孵化时间会较长。因此，一般会用SiH4或B2H4等气体对基底表面进行浸润处理(Soak)。随后的成核层(Nucleation)是一个厚度较小的钨薄层，其作用是为体沉积(Bulk deposition)提供稳定快速的生长基底。成核层一般使用ALD工艺模块完成，也可以使用一种特殊的CVD方法，即脉冲成核层(PNL)来实现。有成核层作为基底，体沉积的生长会更迅速，所形成的薄膜晶粒和电阻率更易控制。尤其是在孔洞或沟槽的钨填充过程中，成核层更是形成完全填充的必要条件。
图2是另一种CVD填充钨的工艺流程图。在图1所示的钨薄膜CVD沉积流程的基础上，在成核层沉积和体沉积之间增加一道对成核层表面进行特殊等离子处理的工序，形成图2所示的钨薄膜CVD沉积流程。通过对成核层表面处理，可以在孔洞或沟槽等结构的开口处与底部形成由浅入深的表面态的差异；然后在随后进行的体沉积时，这种差异转变成CVD薄膜生长的孵化时间的差异；最终是微结构底部先于开口处进行CVD薄膜的沉积，如此则可以让金属钨从底部开始沉积，进而避免孔隙或空洞的形成。图2所示工艺流程的关键技术点是在成核层完成之后，在体沉积开始之前，于中间加一次对成核层表面进行处理的特殊工序。该道等离子体处理工序的引入，并未对成核层的形成造成影响，而只是适当地改变了其表面的性质。由于成核层的表面是体沉积的基底，该道等离子体处理工序主要是作为一种对体沉积的生长进行调控的手段而引入的。因此存在以下技术问题：
1.单次表面处理在适用性方面受局限，工艺稳定性不佳。
成核层完成后增加的对钨层的表面处理工艺，本质上是利用了等离子体在孔洞或沟槽不同深度上的作用差异来形成一个在深度上具有梯度分布的表面状态，由此形成CVD沉积时的生长率差异，当底部的生长先于开口处时有利于填充效果。但实际生产情况下的孔洞或沟槽的形貌和深宽比的差异性较大，同一个表面处理工艺并不能完全适用。尤其是在一片晶圆上同时具有尺寸各异的孔洞或沟槽时，一次性的表面处理工艺的弊端就显现出来，深的孔处理效果不佳，浅的孔可能处理过量。
用以表面处理的等离子体是使用特定频率的射频(RF)采用电感模式(ICP)或电容模式(CCP)激发的，所激发的等离子体的能量密度、等离子体密度、功率耦合等参数有时候并不稳定，并且在每一次等离子体激发过程中的重复性也不是十分好。因此，由一次等离子体激发所形成的单次表面处理，其工艺效果的稳定性和重复性有时候就会成为该技术的劣势。
2.单次表面处理不能改变成核层本身的形貌特性。
上述钨薄膜表面处理工艺是一种等离子体的微弱作用，薄膜表面的轰击作用较弱。无论是采用脉冲成核技术(PNL)还是采用原子层沉积技术(ALD)来进行成核层的制备，一般都是利用了该方法成膜时较优秀的台阶覆盖率。这是因为成核层的根本目的就是为后续的主体沉积(CVD)当作种子层的，就需要成核层能够在基底的每一处都尽可能均匀厚度地进行覆盖。但是对于某些工艺中特殊的孔洞或沟槽，即使是使用PNL或ALD，所生长出来的成核层的保形性还是有可能不够好，即台阶覆盖率并不能满足后续的体沉积的需要。
表面等离子体处理能够延缓薄膜在微孔开口处的沉积，在一定程度上能够改善薄膜沉积的保形性。但是图2所示的方法中仅有的一次表面等离子体处理是在成核层彻底完成之后进行的，也就对成核层本身的保形起不到任何改善的作用。
本发明的实施例提供一种用于填充孔洞或沟槽的薄膜沉积方法，适用于在孔洞或沟槽内填充金属钨。该薄膜沉积方法包括在孔洞或沟槽表面沉积形成成核层的步骤；其中，在孔洞或沟槽表面沉积形成成核层的步骤具体包括：
在孔洞或沟槽表面沉积形成子成核层，子成核层是为了与最终沉积形成的成核层进行区分而采用的描述，其材料与成核层相同，只是子成核层的厚度小于成核层的目标厚度；成核层的目标厚度是指预先设定的需要在孔洞或沟槽表面沉积的成核层的厚度。
然后对上步形成的子成核层的表面进行表面处理；优选采用等离子体处理。
依次重复进行上述步骤，直到叠置的子成核层的厚度达到成核层的目标厚度。例如重复2次～5次，均可视情况而定。每重复执行一次上述步骤，均会沉积一层子成核层，每次沉积的子成核层的厚度可以相同，也可以不相同，最后一次沉积完成后，堆叠在一起的子成核层的厚度等于成核层的目标厚度即可。即将成核层分成多次步骤进行沉积，并且在每次沉积步骤完成后辅助进行等离子体处理。
本发明的薄膜沉积方法将在孔洞或沟槽表面沉积形成成核层的步骤分成多步成核与多次表面处理相结合的方式，将沉积成核层的步骤分多步完成，并且辅以表面等离子体的处理，能够使成核层具有更优秀的保形性，在孔洞或沟槽的开口和底部，厚度均匀一致的成核层将为后续的钨填充提供良好的种子层。
在一些实施例中，对子成核层的表面进行表面处理的步骤还包括调节等离子体处理的工艺参数，以修正子成核层的形貌。每沉积完一层子成核层，可以根据基底上孔洞或沟槽的不同尺寸来调节等离子体处理的工艺参数，例如等离子体处理的时间，产生等离子体的射频功率等参数，通过该调整，可以在每次进行等离子体处理时修正子成核层的形貌，从而可以通过多次修正来控制最终形成的成核层的形貌。
在一些实施例中，在孔洞或沟槽表面沉积形成子成核层的步骤可以采用CVD、PNLCVD或ALD工艺。优选地，采用ALD工艺，具体包括：
向反应腔室通入第一前驱体WF6，气体流量为40sccm-60sccm，通气时间1s；
向反应腔室通入第二前驱体SiH4，气体流量为180sccm-220sccm，通气时间1s；
然后采用惰性气体吹扫反应腔室，吹扫时间为2s-4s；
依次重复上述步骤，直到达到该子成核层的目标厚度。
在一些实施例中，等离子体处理的强度要低于采用一步沉积形成成核层后采用的等离子体处理的强度。例如，采用一步沉积形成成核层后采用的等离子体处理的射频功率为2000w，处理的时间为20s。则本发明等离子体处理采用的射频功率为2000w；等离子体处理的时间为6s-10s。或者，等离子体处理采用的射频功率为800w-1200w；等离子体处理的时间为20s。
下面根据本发明的一些优选实施例对本发明的技术方案进行进一步描述和说明。
实施例一
图3是根据本发明一实施例的填充钨的工艺流程图。该实施例提供一种用于填充孔洞或沟槽的薄膜沉积方法，需要在基底的孔洞或沟槽内沉积的钨成核层的目标厚度为
Figure BDA0001788718230000071
如图3所示，将沉积成核层的步骤分成了两个沉积步骤来执行，每次沉积的子成核层，也就是图3中描述的成核层(部分)沉积的目标厚度为
Figure BDA0001788718230000072
具体过程为：
基底浸润：向反应腔室内通入SiH4，气体流量为200sccm，通气时间为30s。也可以选择通入B2H4对基底表面进行浸润。
第一次子成核层沉积：向反应腔室内通入WF6作为第一前驱体，气体流量为50sccm，脉冲通气时间为1.0s；然后向反应腔室内通入SiH4作为第二前驱体，气体流量为200sccm，脉冲通气时间1.0s；然后向反应腔室内通入吹扫气体将反应后的残余气体吹扫干净，吹扫气体为惰性气体，通常与载气为同一种气体，例如氮气或氩气，吹扫时间为2.0s。该ALD工艺的循环次数为10次，形成厚度为
Figure BDA0001788718230000073
的子成核层。
第一次等离子体表面处理：向反应腔室内通入工艺气体，例如Ar，利用射频功率将工艺气体激发为等离子体，等离子体对上一步骤形成的子成核层表面进行处理。可选择地，射频RF功率为2000W，处理时间为8s；或者射频RF功率为1000W，处理时间为20s。
第二次子成核层沉积：与第一次子成核层沉积的过程相同，不再赘述。沉积形成厚度为
Figure BDA0001788718230000074
的子成核层。
第二次等离子体表面处理：过程与第一次等离子体表面处理类似，可以根据情况调节等离子体的射频RF功率和/或处理时间，以更好地控制成核层的形貌。
体沉积：采用CVD工艺，向反应腔室内通入WF6，气体流量为400sccm，同时向反应腔室内通入H2，气体流量为4000sccm，沉积时间为30s。
本发明的实施例将成核层分步完成，并且辅以表面等离子体的处理，能够使成核层具有更优秀的保形性。在孔洞或沟槽的开口和底部，厚度均匀一致的成核层将为后续的CVD法填充提供良好的种子层。更优的保形性以及更彻底的表面等离子体的处理，将使金属钨在CVD方法下对晶圆表面孔洞或沟槽的填充效果更好。以此方法实现对CVD方法下薄膜的生长提供一定程度的控制，消除钨填充孔洞或沟槽内部的孔隙，减少生长过程中的结构缺陷。
实施例二
本实施例提供一种用于填充孔洞或沟槽的薄膜沉积方法，根据成核层所需要的厚度不同，也可以将沉积成核层的步骤分成更多个沉积步骤来完成。膜层的沉积和等离子体处理等方式与实施例一情形类似，参见图4，图4是根据本发明另一实施例的填充钨的工艺流程图。其中，沉积子成核层与等离子体处理步骤的重复次数N可以根据成核层的目标厚度进行确定，在条件允许的范围内，N取的越大，对于最终成核层形貌的控制越好，保形性越好。
因此，实施例二中的薄膜沉积方法的有益技术效果，要比实施例一中的薄膜沉积方法的有益技术效果更好，这里不再赘述。
以上实施例的描述并不是限制性的，对于以上实施例中所没有提及的部件或者设置方式，可以采取本领域中任何合适的技术方案。上述各实施例中的技术特征可以任意组合，以及与各技术特征等同的技术特征，均在本发明构思的范围之内。
以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。

Claims (10)

1.一种用于填充孔洞或沟槽的薄膜沉积方法，包括：
在孔洞或沟槽表面沉积形成成核层；其中，所述在孔洞或沟槽表面沉积形成成核层的步骤包括：
在孔洞或沟槽表面沉积形成子成核层，所述子成核层的厚度小于所述成核层的目标厚度；
对所述子成核层的表面进行表面处理；
依次重复进行上述步骤，直到叠置的所述子成核层的厚度达到所述成核层的目标厚度。
2.根据权利要求1所述的薄膜沉积方法，其中，对所述子成核层的表面进行表面处理的步骤采用等离子体处理。
3.根据权利要求2所述的薄膜沉积方法，其中，对所述子成核层的表面进行表面处理的步骤还包括：
调节等离子体处理的工艺参数，以修正所述子成核层的形貌。
4.根据权利要求1所述的薄膜沉积方法，其中，在孔洞或沟槽表面沉积形成子成核层的步骤采用CVD、PNL CVD或ALD工艺。
5.根据权利要求1所述的薄膜沉积方法，其中，在孔洞或沟槽表面沉积形成成核层的步骤之前还包括：
提供基底，所述基底包括Ti/TiN叠层；
采用SiH4或B2H4对所述基底表面进行浸润处理。
6.根据权利要求1所述的薄膜沉积方法，其中，在孔洞或沟槽表面沉积形成成核层的步骤之后还包括：
在所述成核层的基础上继续沉积主体薄膜；所述主体薄膜的材料与所述成核层的材料相同。
7.根据权利要求6所述的薄膜沉积方法，其中，所述主体薄膜的材料与所述成核层的材料均为金属钨。
8.根据权利要求2所述的薄膜沉积方法，其中，所述等离子体处理采用的射频功率为2000w；所述等离子体处理的时间为6s-10s。
9.根据权利要求2所述的薄膜沉积方法，其中，所述等离子体处理采用的射频功率为800w-1200w；所述等离子体处理的时间为20s。
10.根据权利要求4所述的薄膜沉积方法，其中，所述在孔洞或沟槽表面沉积形成子成核层采用ALD工艺，包括：
向反应腔室通入第一前驱体WF6，气体流量为40sccm-60sccm，通气时间1s；
向反应腔室通入第二前驱体SiH4，气体流量为180sccm-220sccm，通气时间1s；
采用惰性气体吹扫反应腔室，吹扫时间为2s-4s；
依次重复上述步骤，直到达到该子成核层的目标厚度。
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