TW201604992A - 導電結構之形成方法 - Google Patents

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Abstract

本發明揭示了導電結構及其形成方法。於部分實施例中，一種導電結構之形成方法，包括：提供具有一凹口形成於其內之一基板，該凹口襯覆有一第一晶種層且部分地為一第一導電材料所填入；移除該第一晶種層之沒有該第一導電材料之一部，以露出該凹口之一露出表面；於該凹口之該露出表面上襯覆一第二晶種層；以及於該凹口內填入一第二導電材料，該第二導電材料覆蓋該第一導電材料與該第二晶種層。

Description

導電結構之形成方法
本發明係關於半導體製造技術，且特別是關於一種導電結構之形成方法。
半導體裝置(semiconductor devices)已使用於如個人電腦、行動電話、數位相機、及其他電子產品之各種電子應用中。半導體裝置通常可藉由依序沉積絕緣或介電膜層、導電層與半導體層之材料於一半導體基板上，以及採用微影圖案化此些不同材料膜層以形成電路構件與元件於其上。
半導體工業藉由持續降低最小元件尺寸而持續改善各種電子構件(例如電晶體、二極體、電阻、電容器等)的積集度(integration density)，如此使得可整合更多構件於一特定區域內。同時，如接觸插栓(contact plug)之提供向及/或從多個電子構件之電性連接之導電結構(conductive structure)亦已經歷了特徵尺寸及最小元件尺寸的持續微縮。然而，特徵尺寸與最小元件尺寸的減少通常伴隨著導電結構的接觸電阻(contact resistance)的增加。
依據一實施例，本發明提供了一種導電結構之形成方法，包括：提供具有一凹口形成於其內之一基板，該凹口襯覆有一第一晶種層且部分地為一第一導電材料所填入；移除 該第一晶種層之沒有該第一導電材料之一部，以露出該凹口之一露出表面；於該凹口之該露出表面上襯覆一第二晶種層；以及於該凹口內填入一第二導電材料，該第二導電材料覆蓋該第一導電材料與該第二晶種層。
依據另一實施例，本發明提供了一種導電結構之形成方法，包括：於形成於一絕緣層內之一溝槽內襯覆一阻障層以形成一凹口；於該凹口內襯覆一第一晶種層；於該開口內部分填入一第一導電材料，其中該第一晶種層鄰近該凹口之一開口之一部沒有該第一導電材料；移除該第一晶種層之沒有該第一導電材料之該部，以形成該凹口之一露出表面；使用一第二晶種層襯覆該凹口之該露出表面；以及於該凹口內填入一第二導電材料。
依據又一實施例，本發明提供了一種導電結構之形成方法，包括：提供具有一第一凹口與一第二凹口形成於其內之一基板，其中該第一凹口沿伸進入該基板內一第一距離以及該第二凹口沿伸進入該基板少於該第一距離之一第二距離；於該第一凹口與該第二凹口內襯覆一第一晶種層；暴露該第二凹口內之該第一晶種層以及該第一凹口內之該第一晶種層之鄰近於該第一凹口之一開口處之一部於一處理製程中，以形成該第一晶種層之數個處理部；於該第一凹口內部分地填入一第一導電材料，其中該第一晶種層之該些處理部沒有該第一導電材料；移除該些第一晶種層之該些處理部，以露出該第一凹口與該第二凹口之數個露出表面；於該第一凹口與該第二凹口內之該些露出表面上襯覆一第二晶種層；以及於該第二晶種 層上覆蓋一第二導電材料，該第二導電材料填入於該第一凹口與該第二凹口內。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
100‧‧‧方法
102、104、106、108‧‧‧步驟
200‧‧‧方法
202、204、206、208、210、212、214‧‧‧步驟
300‧‧‧基板
302‧‧‧半導體基板層
302a‧‧‧表面
303‧‧‧電子元件及/或電子結構
304‧‧‧絕緣層
304a‧‧‧表面
304b‧‧‧第一溝槽
304c‧‧‧第二溝槽
306‧‧‧第一凹口
308‧‧‧第二凹口
310‧‧‧阻障層
312‧‧‧第一晶種層
312t‧‧‧第一晶種層之處理部
312u‧‧‧第一晶種層之未處理部
314‧‧‧處理製程
316‧‧‧第一導電材料
320‧‧‧蝕刻製程
322‧‧‧第二晶種層
324‧‧‧第二導電材料
324’‧‧‧平坦化第二導電材料
400‧‧‧第三凹口
402‧‧‧突出部
500‧‧‧濃度輪廓
502‧‧‧曲線
504‧‧‧曲線
506‧‧‧曲線
600‧‧‧方法
602、604、606、608、610、612‧‧‧步驟
D1‧‧‧第一距離
D2‧‧‧第二距離
W1‧‧‧第一寬度
W2‧‧‧第二寬度
第1圖與第2圖顯示了依據本發明之部分實施例之導電結構之形成方法；第3A至3H圖顯示了依據本發明之部分實施例之如第1-2圖所示方法內數個製程步驟之一製程流程；第4A至4H圖顯示了依據本發明之部分實施例之於一凹口內具有一突出物之一種導電結構之形成方法內數個製程步驟之一製程流程；第5圖顯示了依據第4A-4H圖所示之製程步驟所形成之導電結構的濃度輪廓；以及第6圖顯示了本發明之部分實施例之一種導電結構之形成方法。
以下特舉出本發明之實施例，並配合所附圖式作詳細說明。以下實施例的元件和設計係為了簡化所揭露之發明，並非用以限定本發明。本發明於各個實施例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述結構之間的 關係。此外，說明書中提及形成第一元件位於第二元件之上，其包括第一元件與第二元件是直接接觸的實施例，另外也包括於第一元件與第二元件之間另外有其他元件的實施例，亦即，第一元件與第二元件並非直接接觸。此外，本發明中可能於多個範例中出現有重覆之標號及/或文字。如此之重覆情形係基於簡化與清楚目的，而非用以顯示於此些實施例及/或所討論輪廓之間的相關情形。
再者，在此所使用之關於如”在...之下”、”在...之下方”、”較低”、”高於”、”上方的”及相似描述等空間相關描述係用於簡單描述圖式中之一元件或一構件與另一元件或構件之間的的關係。此些空間描述包括了裝置除了如圖所示方向以外中於使用或操作中之不同方向(例如為90度角或其他方向)。
第1圖顯示了依據一或多個實施例之一種導電結構(例如一接觸插栓)之形成方法100。此方法100可包括：提供具有一凹口形成於其內之一基板，該凹口襯覆有一第一晶種層且部分地為一第一導電材料所填入(步驟102)；移除該第一晶種層之沒有該第一導電材料之一部，以露出該凹口之一露出表面(步驟104)；於該凹口之該露出表面上襯覆一第二晶種層(步驟106)；以及於該凹口內填入一第二導電材料，該第二導電材料覆蓋該第一導電材料與該第二晶種層(步驟108)。
第2圖顯示了依據一或多個實施例之一種導電結構(例如一接觸插栓)之形成方法200。此方法200可包括：提供具有一第一凹口與一第二凹口形成於其內之一基板，其中該第一凹口沿伸進入該基板內一第一距離以及該第二凹口沿伸 進入該基板少於該第一距離之一第二距離(步驟202)；於該第一凹口與該第二凹口內襯覆一第一晶種層(步驟204)；暴露該第二凹口內之該第一晶種層以及該第一凹口內之該第一晶種層之鄰近於該第一凹口之一開口處之一部於一處理製程中，以形成該第一晶種層之數個處理部(步驟206)；於該第一凹口內部分地填入一第一導電材料，其中該第一晶種層之該些處理部沒有該第一導電材料(步驟208)；移除該些第一晶種層之該些處理部，以露出該第一凹口與該第二凹口之數個露出表面(步驟210)；於該第一凹口與該第二凹口內之該些露出表面上襯覆一第二晶種層(步驟212)；以及於該第二晶種層上覆蓋一第二導電材料，該第二導電材料填入於該第一凹口與該第二凹口內(步驟214)。
第3A-3H圖顯示了依據一或多個實施例之如第1圖所示之方法100與第2圖所示之方法200之部分製程步驟之一製程流程。如第3A-3H圖所示之製造流程可於如用於接觸(例如電性接觸)一下方電子元件(例如介層物、導線或線路等)及/或一下方電子構件(例如電晶體、二極體、電阻、電容等)之一導電結構的製作中使用。
第3A圖顯示了一基板300，其包括一半導體基板層302、一絕緣層(insulating layer)304、一第一凹口(recess)306、一第二凹口308與一阻障層(barrier layer)310。此半導體基板層302可包括或實質上包括一元素態半導體材料(例如矽或鍺)；一化合物半導體材料(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及或銻化銦)；一合金態半導體材料(包 括矽鍺、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)或其組合。此半導體基板層302可包括或可為一絕緣層覆半導體(semiconductor on insulator，SOI)基板。此SOI基板可包括藉由如氧佈植隔離(separation by implanted oxygen，SIMOX)及/或其他適當製程之一製程所形成之一埋設氧化物(buried oxide，BOX)層。再者，半導體基板層302可包括經過應變之一磊晶層(epitaxial layer)以改善其相關表現。
半導體基板層302可包括形成於其內或其上之一電子元件(electrical element)及/或電子構件(electronic component)(於第3A圖中以虛線表示並標號為303)。舉例來說，此電子元件及/或電子結構303可形成並位於或臨近面對絕緣層304之半導體基板層302之一表面302a處。電子元件可包括或可為至少介層物(via)、導線(conductive line)或導電線路(conductive trace)或相似物其中之一，而電子構件可包括或可為至少電晶體、二極體、電阻、電容或相似物其中之一。
可沉積絕緣層304於半導體基板層302之表面302a之上。絕緣層304可包括或實質上包括一介電材料且可為一層間介電層(ILD layer)。絕緣層304之此介電材料可包括或可為一低介電常數介電材料，其具有少於或等於3.0或甚至少於或等於約2.5之一介電常數。絕緣層304可包括或實質上包括磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽玻璃(FSG)、四乙氧基矽甲烷氧化物(TEOS oxide)、旋塗玻璃、旋塗聚合物、碳矽材料、其化合物、其組成物、其組合或相似物。絕緣層304可包括一或多個絕緣材料的膜層。換句話說，絕緣層304可包 括或可為單一膜層結構(例如包括絕緣材料之單一膜層)或一多層結構(例如包括絕緣材料之兩個或兩個以上膜層)。絕緣層304可包括一或多個電子元件(例如介層物、導線、導電線路、或相似物)形成於其內(並未顯示於第3A圖內)。絕緣層304可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗介電製程、其組合或相似方法而形成於半導體基板層302之上。
於形成絕緣層304於半導體基板層302之上之後，可於絕緣層304內藉由如一乾蝕刻製程以形成一第一溝槽304b與一第二溝槽304c(其較第一溝槽304b為淺)。此蝕刻製程可包括或可為至少濕蝕刻製程或乾蝕刻製程(例如電漿蝕刻製程)其中之一。於形成第一溝槽304b與第二溝槽304c的過程中，可先形成一圖案化蝕刻罩幕(未顯示於第3A圖中)於背對半導體基板層302之絕緣層304之表面304a之一部上。此圖案化蝕刻罩幕可藉由塗佈一罩幕材料(例如阻劑)於絕緣層304之表面304a上，以及圖案化此罩幕材料以形成圖案化蝕刻罩幕而形成。圖案化此罩幕材料可包括或可實質上包括一微影製程(例如光微影製程)。接著，可搭配此圖案化蝕刻罩幕而施行此蝕刻製程，以形成位於絕緣層304內之第一溝槽304b與第二溝槽304c。絕緣層304之表面304a與新形成之第一溝槽304b與第二溝槽304c之表面可於蝕刻製程之後經過清理(clean)。例如，可使用至少一鈍氣濺鍍製程(如氬濺鍍)或一電漿基清理製程(例如SiCoNi預清理製程)其中之一以清理第一溝槽304b、第二溝槽304c與絕緣層304的表面。
接著可形成阻障層310於經過清理之第一溝槽304b與第二溝槽304c之表面上以及位於經過清理之絕緣層304之表面304a上。位於第一溝槽304b內之阻障層310之表面可定義出此第一凹口306之數個表面。同樣地，位於第二溝槽304c內之阻障層310之表面可定義出此第二凹口308之數個表面。阻障層310可避免後續形成於第一凹口306與第二凹口308內之導電材料免於擴散進入絕緣層304之內。
阻障層310可藉由至少物理氣相沉積、化學氣相沉積、原子層沉積或相似方法其中之一所形成。形成阻障層310亦可包括一熱製程(例如一回火製程)，於一範例中，其可於介於約400℃-650℃一溫度下施行，例如是介於約450℃-600℃，不過其亦可能採用其他溫度範圍而實施。
阻障層310可具有介於約1奈米至20奈米之一厚度之範圍，例如是介於約3奈米至約15奈米，不過其亦可能為其他厚度。阻障層310可包括或可實質上包括氮化鉭、鉭、釕、其組合或相似物。上述為常用之材料，其他可使用之阻障層材料的範例則例如為鈦、鎢、鋯、鉿、鉬、鈮、釩、釕、銥、鉑、與鉻等。
阻障層310可包括阻障材料之一或多個膜層。換句話說，阻障層310可包括或可為單一膜層結構(例如包括一層之阻障材料)或多層結構(例如包括兩或以上阻障材料之膜層)。舉例來說，阻障層310可包括鄰近於絕緣層304之一第一層(例如包括鈦且具有如約2奈米之厚度)與形成於第一層上之一第二層(如包括氮化鈦且具有如約2奈米之厚度)。
第一凹口306之第一寬度W1可量測為第一凹口306之最寬的橫向範圍。同樣地，第二凹口308之第二寬度W2可量測為第二凹口308之最寬的橫向範圍。舉例來說，此第一寬度W1可量測為介於位於第一凹口306之開口處之阻障層310的相對表面之間之一距離。採用相同量測方式，於第3A圖之內也顯示此第二寬度W2。第一寬度W1與第二寬度W2可分別介於約10-100奈米之一範圍，例如是介於約20-50奈米之一範圍，例如是約25奈米。不過於其他實施例中，其亦可能為其他數值。
第一凹口306可延伸進入基板300內一第一距離D1，而第二凹口308可延伸進入基板300內一第二距離D2，其可小於第一距離D1。第一距離D1與第二距離D2可分別稱為第一凹口306之深度與第二凹口308之深度。如第3A圖所示，第一距離D1可量測為介於阻障層310之位於第一凹口306外側之表面與阻障層310之一表面與位於第一凹口306底部之間之阻障層310之一表面之間之一距離。採用相同量測方式，於第3A圖之範例中亦顯示此第二距離D2。
於第3A圖所示範例中，第一凹口306完全地延伸穿過基板300之絕緣層304，而第二凹口308部分地延伸穿過基板300之絕緣層304。然而，於其他實施例中，第一凹口306與第二凹口308可部分地延伸穿過絕緣層304。第一距離D1可介於約50-300奈米之一範圍，例如是介於約100-200奈米之範圍，例如是約150奈米，雖然於其他實施例中可為其他數值。第二距離D2可介於約50-100奈米之一範圍，例如約80奈米、 雖然於其他實施例中亦可採用其他數值。
接著可形成如一接觸插栓(contact plug)之一導電結構於第一凹口306與第二凹口308內，以接觸下方之電子元件(例如介層物、導線或線路等)及/或下方電子構件(例如電晶體、二極體、電容、電阻)。第3B圖至第3H圖顯示了於第3A圖所示之第一凹口306與第二凹口308內形成一導電結構之部分製造步驟。
請參照第3B圖，可於第一凹口306與第二凹口308內形成一第一晶種層312以襯覆(lining)其表面。此第一晶種層308亦可形成於設置於絕緣層304之表面304a上之阻障層310之上。第一晶種層312為導電材料之一薄層，其可於後續製程步驟中(如第3D圖所示，例如於形成第一導電材料於第一凹口306內時)有助於厚膜層的形成。第一晶種層312可藉由至少一脈衝成核層(pulsed nucleation layer，PNL)製程或原子層沉積其中之形成，雖然亦可能使用其他製程。
形成第一晶種層312之製程可於介於約200-500℃之一溫度範圍內施行，例如約400℃。於一實施例中，第一晶種層312可包括或可實質地包括鎢。於其他實施例中，可使用如銅、鉭、鉻、鉑、銀、金、其組合或相似物之其他導電材料。第一晶種層312可具有介於約1-5奈米(例如約3奈米)之一厚度，雖然其亦可採用其他厚度。
接著，可曝露第一晶種層312之數個部分於一處理製程(treatment process)314中，以形成第一晶種層之數個處理部(treated portions)312t，如第3C圖所示。第一晶種層312 之未暴露於處理製程314中之數個部分可稱為第一晶種層之未處理部(untreated portions)312u。第一晶種層之處理部312t可包括位於第二凹口308內之第一晶種層312之數個部分、設置於絕緣層304之表面304a上之數個第一晶種層312之數個部分以及位於第一凹口306內鄰近第一凹口306之開口處之第一晶種層312之一部，如第3C圖之範例所示。
暴露於處理製程314之第一晶種層312之數個部分可視至少第一凹口306及第二凹口308之一輪廓的部分而定。舉例來說，如第3C圖所示之第二凹口308較第一凹口306為淺。如此，處理製程314可穿過整個第二凹口308之第二距離D2，因此處理了設置於第二凹口308內之第一晶種層312之所有部分。另一方面，第一凹口306可延伸至基板300內較深處。如此，處理製程314可僅穿過第一凹口306之一部(例如上方部)，因此處理了位於第一凹口306內鄰近第一凹口306之開口處之第一晶種層312之部分。
處理製程314可抑制(inhibit)或壓制(suppress)於第一晶種層之處理部312t處之導電材料的成長(growth)、沉積(deposition)或成核(nucleation)。如此之抑制或壓制可藉由多種機制達成。於一機制中，活化物質(activated species)可保護第一晶種層312之露出部。舉例來說，活化物質可為一處理電漿(treatment plasma)。換言之，處理製程314可為一電漿處理製程。此處理電漿可包括或可為至少含氮電漿、含氫電漿、含氧電漿、或含碳氫電漿其中之一。處理製程314之於第一晶種層之處理部312t處之抑制導電材料的成長、沉積或成核的程度 則至少可部分地視處理電漿的組成而定。舉例來說，氮較氫具有較強之抑制效果，而調整處理電漿中的氮與氫的相對濃度則可改變位於第一晶種層之處理部312t處之抑制導電材料的成長、沉積或成核的程度。於一實施例中，當處理電漿包括氮(如氮氣)時，處理電漿可依照介於約1-20標準立方公分/每分鐘(sccm)之範圍之一速率下而通入。於此實施例中，處理製程314可於介於約300-400℃之一溫度及介於約0.6-2托爾(Torr)之一壓力下施行，雖然亦可於其他溫度與壓力下施行。於另一機制中，可藉由介於活化物質與第一晶種層312之露出表面之間之一化學反應而達成此抑制情形。此化學反應可形成一化合物材料(例如氮化鎢或碳化鎢)之一薄膜層。活化物質可藉由電漿產生及/或暴露於深紫外光射線而形成，且可包括原子態物質(atomic species)、自由基物質(radical species)與離子態物質(ionic species)。於其他機制中，可藉由如吸附(adsorption)之一表面反應以保護沒有形成一化合物材料之一表面而達成抑制。
此處理製程314亦可具有用於改變第一晶種層之處理部312t內材料相態(phase)之一效應。舉例來說，第3B圖內所示之第一晶種層312可包括或實質上包括稱為α-鎢(alpha tungsten)之第一相的鎢。經過第3C圖內所示處理製程314之後，位於晶種層之處理部312t內鎢的相態可由此第一相改變至稱為β-鎢(beta tungsten)之一第二相。位於第一晶種層之未處理部312u處之鎢的相態並沒有改變而仍為α-鎢。位於第一晶種層之處理部312t之鎢的相態的改變亦可導致鎢的電阻率 (resistivity)的改變。舉例來說，α-鎢(位於第一晶種層之未處理部312u內)具有介於300K(Kelvin)之絕對溫度下約5-6微-歐姆公分(micro-ohm centimeters)之一電阻率，而β-鎢(位於第一晶種層之處理部312t內)具有介於300K(Kelvin)之絕對溫度下大於40微-歐姆公分(micro-ohm centimeters)之一電阻率。後續形成於基板300內之導電材料可優先地或選擇性地形成於第一晶種層之未處理部312u上且非形成於第一晶種層之處理部312t上。
如第3D圖所示，第一凹口306可部分地為第一導電材料316所填入，而其可包括或實質上包括相似於第一晶種層312之材料。第一導電材料316可覆蓋第一晶種層之未處理部312u。由於第一晶種層之處理部312t處導電材料之成長、沉積與成核已被抑制或壓制，因此第一導電材料316並不會形成於第一晶種層之處理部312t上。如此，第一晶種層之處理部312t可沒有形成有此第一導電材料316。第一導電材料316亦可稱為一第一主體導電材料，其可較第一晶種層之處理部312t具有一較低之電阻率。
可藉由一填入製程(fill process)以形成第一導電材料316於第一凹口306內。於一實施例中，此填入製程可為至少物理氣相沉積或化學氣相沉積其中之一。此填入製程可為一由下往上填入製程(bottom-up fill process)，其可為處理製程314所造成之一後果。舉例來說，除了抑制了第一晶種層之處理部312t處導電材料的形成，處理製程314(顯示於第3C圖內)可造成形成於第一晶種層之未處理部312u上之導電材料繼續 進行一由下往上填入製程，而不是一順應填入製程(conformal fill process)。如第3D圖所示之範例內所應用，於此由下往上填入製程中，第一導電材料316可先形成於第一凹口306之底面作為一薄層，其增加朝向第一凹口之開口之厚度直到第一晶種層之未處理部312u為此第一導電材料316所覆蓋。此由下往上填入製程避免了於第一導電材料316中形成缺口(gaps)、空洞(voids)、或裂痕孔洞(seal holes)，上述情形為順應填入製程中常發現之特點。此填入製程可於介於約300-450℃一溫度範圍及介於100-500托爾(Torr)之一壓力範圍下施行，雖然其亦可使用其他之溫度與壓力而施行。
如前所述，雖然第一晶種層之處理部312t與第一晶種層之未處理部312u可包括或實質上包括具有不同相之相似材料。於導電材料(例如第二晶種層)係形成於第一晶種層之處理部312t上之情形下，第一晶種層之處理部312t可誘發(induce)導電材料的材料的相變化(例如第二晶種層)情形。特別地，於第一晶種層之處理部312t處之導電材料之材料的相可自其原先低電阻率相改變成為高電阻率相。因此，保持第一晶種層之未處理部312t可負面地影響形成於基板300內之導電結構之接觸電阻(contact resistance)。
接著，如第3E圖所示，可移除第一晶種層之處理部312t(例如藉由一蝕刻製程320)以露出第一凹口306與第二凹口的數個表面(例如露出定義了第一凹口306與第二凹口308之阻障層310)。此外，可藉由蝕刻製程320蝕刻面向第一凹口306之開口處之第一導電材料之一表面，進而移除鄰近第一開 口306之開口處之第一導電材料之一部。
於一實施例中，蝕刻製程320可為一乾蝕刻製程(例如一電漿蝕刻製程)。於蝕刻製程320中所使用之蝕刻劑(etchant)可包括或實質上包括含鹵素蝕刻劑(halogen containing etchant)。此蝕刻劑之成分可至少部分地依照第一晶種層之未處理部312t之材料而定。例如，於一實施例中，當第一晶種層之未處理部312t包括或實質上包括鎢時，於蝕刻製程320中所使用之蝕刻劑可包括含氟蝕刻劑(fluorine containing etchant)，例如為一含氟電漿(例如NF3電漿)。蝕刻製程320內使用之蝕刻劑可依照介於約50-200標準立方公分/每分鐘(sccm)之範圍之一速率下而通入，雖然亦可能使用其他流速。如第3E圖所示之蝕刻製程320之結果為，移除具有高電阻率之基板300之數個部分。
請參照第3F圖，可形成一第二晶種層322於第一凹口306與第二凹口308內，以襯覆(lining)其露出表面。第二晶種層322亦可形成於設置於絕緣層304之表面304a上之阻障層310上以及面對第一凹口306之開口之第一導電材料316之表面上。相似於第一晶種層312，第二晶種層322亦為導電材料之一薄層，其可於後續製程步驟中(如第3G圖所示，例如於形成第二導電材料於第一凹口306與第二凹口308內時)有助於厚膜層的形成。第二晶種層322可包括或實質上包括相似於第一晶種層312之材料，且第二晶種層322之材料可為一低電阻率相(例如β-鎢)。第二晶種層322可具有介於約1-8奈米(例如5奈米)之一厚度。第二晶種層可藉由如第一晶種層之相 似製程所形成，雖然形成第二晶種層322可於大於或等於200℃一溫度下施行，例如介於約300-400℃之一範圍，以及介於約2-10托爾(例如約5托爾)之一壓力下形成。
如第3G圖所示，接著於具有第二晶種層322形成其內之第一凹口306與第二凹口308內過填充(overfill)一第二導電材料324。於第3G圖所示範例中，第二導電材料324覆蓋了位於第一凹口306與第二凹口308內之第一導電材料316與第二晶種層322。此外，第二導電材料324覆蓋了設置於絕緣層304之表面304a上之第二晶種層322。此第二導電材料324可藉由一由下往上填入製程或一順應製程所形成。於一範例中，當第二導電材料324的形成為一順應製程時，由於為第二導電材料324所填入之第一凹口306與第二凹口308內之較淺深度，故並不會形成有缺口、空洞、或裂痕孔洞。第二導電材料324與第一導電材料316可包括相似材料。第二導電材料324亦可稱為一第二主體導電材料，其相較於早先移除之第一晶種層之處理部具有較低之電阻率。
接著平坦化此第二導電材料324以形成一平坦化第二導電材料324’，如第3H圖所示。此平坦化可藉由一化學機械研磨(CMP)而實施，其移除了設置於第一凹口306與第二凹口308以外之第二導電材料324之過量部分。除了移除了第二導電材料324之過量部分外，亦可移除設置於第一凹口306與第二凹口308以外之部分的第二晶種層322與阻障層310，如第3H圖之範例所示。
採用如第3A-3H圖所示之製程步驟，便可於每一 第一凹口306與第二凹口308內形成一導電結構(例如一接觸插栓、例如一源極/汲極接觸插栓)。此導電結構可接觸(例如電性接觸)可形成於半導體基板層302及/或絕緣層304內之一下方電子元件(例如介層物、導線或線路等)及/或一下方電子構件(例如電晶體、二極體、電阻、電容等)。
由於第一凹口306與第二凹口308具有不同深度，形成於其內之此些導電結構便具有不同之特徵尺寸與深度。如此，如第3A-3H圖所示製程步驟可用於製造具有不同特徵尺寸與深度之導電結構。再者，由第3A-3H圖所示之製程步驟提供了一效應為，於第一凹口306與第二凹口308內形成於導電結構時可免於缺口、空洞、或裂痕孔洞的形成。於一傳統製程流程中，第二晶種層322可形成於第一晶種層之處理部312t上，而第二導電材料324可接著形成於第二晶種層322上。然而，於第3A-3H圖所示之製程步驟中，則移除了第一晶種層之處理部312t。藉由移除第一晶種層之處理部312t，為第一晶種層之處理部312t所佔據之體積現為具有較低電阻率之第二主體導電材料所佔據。如此，可降低形成於第一凹口306與第二凹口308內之導電結構之電阻率。再者，藉由移除第一晶種層之處理部312t，可避免了導電材料自一低電阻率相至一高電阻率相之的相變化情形，因此避免了形成於第一凹口306與第二凹口308內之導電結構之電阻率的增加。
第4A-4H圖顯示了依據本發明之一或多個實施例之顯示了如第1圖所示之方法100與第2圖所示之方法200之部分製程步驟之一製程流程。第4A圖顯示了一基板300，其 包括了半導體基板層302、絕緣層304、阻障層310與第三凹口400。相較於第一凹口306與第二凹口308，此第三凹口400具有一突出部(overhang)402，使得接近第三凹口400之開口處阻障層厚於位於第三凹口400內之阻障層。即使如此，於第三凹口400內形成導電結構之製程步驟仍可依照如第3A-3H圖所述之相似方法而進行。
如第4B圖所示，可於阻障層310之露出表面襯覆(line)一第一晶種層312。如第4C圖所示，第一晶種層312之數個部分可暴露於處理製程314內，以形成第一晶種層312之數個處理部312t。未暴露於處理製程內之第一晶種層312之數個部分稱之為第一晶種層之未處理部312u。可暴露於處理製程314內之第一晶種層312之數個部分可包括或可為第一晶種層312設置於絕緣層304之表面上之數個部分以及設置於突出部402上之第一晶種層312之數個部分。位於第三凹口400之傾斜側壁上第一晶種層312之數個部分則未經過處理。
如第4D圖所示，形成第一導電材料316於第三凹口400內並位於第一晶種層之未處理部312u上。僅管存在有突出部402，基於處理製程314，其允許了第三凹口400繼續進行前述之由下往上方式的填入情形，故仍可避免於第一導電材料316內形成缺口、空洞、或裂痕孔洞。
如第4E圖所示，可移除位於絕緣層304之表面304a上之第一晶種層之處理部312t(例如藉由蝕刻製程320)。亦可相似地移除了位於突出部402處之第一晶種層之處理部312t。此外，此蝕刻製程320可移除部分之突出部402，因此 加大了第三凹口400之開口。此可具有於第三凹口400內允許較容易的沉積與材料的形成等優點。例如，如第4F圖所示，由於第三凹口400之開口處的加大情形，第二晶種層322可較容易地形成於第三凹口400內。第二晶種層則襯覆了第三開口400之露出表面、面向第三凹口400之開口之第一導電材料316之表面、突出部402與設置於絕緣層304之表面304a上的阻障層310。
請參照第4G圖，過填充(overfill)第二導電材料於具有第二晶種層322形成於其內之第三凹口400。於第4G圖所示之實施例中，第二導電材料324覆蓋了於第三凹口400內第一導電材料316與第二晶種層322。此外，第二導電材料324覆蓋設置於第三凹口400之外之第二晶種層322。
接著平坦化此第二導電材料324以形成平坦化之第二導電材料324’，如第4H圖所示。如前所述，可藉由施行一化學機械研磨製程以形成平坦化，其可移除設置於第三凹口400外之第二導電材料324之過量部分以及設置於第三凹口400外之第二晶種層322與阻障層310之數個部分。藉由如此施行，亦可移除突出部402之一部，如第4H圖所示。
採用如第4A-4H圖所示之製程部驟，可於具有突出部402之第三開口400內形成一導電結構(例如一接觸插栓、例如一源極/汲極接觸插栓)。相似於第3A-3H圖所示之製程步驟，第4A-4H圖所示之製程步驟亦可提供於第三凹口400內形成導電結構時免於形成缺口、空洞、或裂痕孔洞之效應。於一傳統製程中，第二晶種層322可形成於第一晶種層之處理 部312t上，而第二導電材料324可接著形成於第二晶種層322上。然而，於第4A-4H圖所示之製程步驟中，第一晶種層之處理部312t經過移除。藉由移除第一晶種層之處理部312t，早先為第一晶種層之處理部312t所佔據之體積現為具有較低電阻率之第二主體導電材料所佔據。如此，可降低形成於第三凹口400內之導電結構之電阻率。再者，藉由移除第一晶種層之處理部312t，可避免了導電材料自一低電阻率相至一高電阻率相之的相變化情形，因此避免了形成於第三凹口400內之導電結構之電阻率的增加。
第5圖顯示了取自於沿第4H圖內線段A-A’之一濃度輪廓(concentration profile)500。此濃度輪廓顯示了於不同材料與位置之間的濃度變化關係，其中第5圖顯示之0微米處為點A處，而第5圖內0.1微米處為點A’處。
可以觀察到的是，縱使應用蝕刻製程320以移除第一晶種層之處理部312t，並不會有過量的可負面地影響導電率及或電阻率導電結構之不期望材料被導入進入形成於第三凹口400內之導電結構內。舉例來說，如第5圖所示，於形成於第三凹口400內導電結構出現了低濃度的(例如少於10個單位)氧氣、氬氣與氟(第5圖內顯示為數個曲線506)。另一方面，於第三凹口400內則如期望般，矽(第5圖內顯示為曲線502)與鎢(第5圖內顯示為曲線504)可相對地具有高濃度。
基於第3A-3H圖以及第4A-4H圖所示之製程，可提供一種導電結構之形成方法600(顯示於第6圖中)。如第6圖所示，此方法600可包括：於形成於一絕緣層內之一溝槽內 襯覆一阻障層以形成一凹口(步驟602)；於該凹口內襯覆一第一晶種層(步驟604)；於該開口內部分填入一第一導電材料，其中該第一晶種層鄰近該凹口之一開口之一部沒有該第一導電材料(步驟606)；移除該第一晶種層之沒有該第一導電材料之該部，以形成該凹口之一露出表面(步驟608)；使用一第二晶種層襯覆該凹口之該露出表面(步驟610)；以及於該凹口內填入一第二導電材料(步驟612)。
依據前述之多個實施例，可提供一種導電結構之形成方法。此方法可包括：提供具有一凹口形成於其內之一基板，該凹口襯覆有一第一晶種層且部分地為一第一導電材料所填入；移除該第一晶種層之沒有該第一導電材料之一部，以露出該凹口之一露出表面；於該凹口之該露出表面上襯覆一第二晶種層；以及於該凹口內填入一第二導電材料，該第二導電材料覆蓋該第一導電材料與該第二晶種層。
依據前述之多個實施例，可提供一種導電結構之形成方法。此方法可包括：提供具有一第一凹口與一第二凹口形成於其內之一基板，其中該第一凹口沿伸進入該基板內一第一距離以及該第二凹口沿伸進入該基板少於該第一距離之一第二距離；於該第一凹口與該第二凹口內襯覆一第一晶種層；暴露該第二凹口內之該第一晶種層以及該第一凹口內之該第一晶種層之鄰近於該第一凹口之一開口處之一部於一處理製程中，以形成該第一晶種層之數個處理部；於該第一凹口內部分地填入一第一導電材料，其中該第一晶種層之該些處理部沒有該第一導電材料；移除該些第一晶種層之該些處理部，以露 出該第一凹口與該第二凹口之數個露出表面；於該第一凹口與該第二凹口內之該些露出表面上襯覆一第二晶種層；以及於該第二晶種層上覆蓋一第二導電材料，該第二導電材料填入於該第一凹口與該第二凹口內。
依據前述之多個實施例，可提供一種導電結構之形成方法。此方法可包括：於形成於一絕緣層內之一溝槽內襯覆一阻障層以形成一凹口；於該凹口內襯覆一第一晶種層；於該開口內部分填入一第一導電材料，其中該第一晶種層鄰近該凹口之一開口之一部沒有該第一導電材料；移除該第一晶種層之沒有該第一導電材料之該部，以形成該凹口之一露出表面；使用一第二晶種層襯覆該凹口之該露出表面；以及於該凹口內填入一第二導電材料。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧方法
102、104、106、108‧‧‧步驟

Claims (10)

  1. 一種導電結構之形成方法，包括：提供具有一凹口形成於其內之一基板，該凹口襯覆有一第一晶種層且部分地為一第一導電材料所填入；移除該第一晶種層之沒有該第一導電材料之一部，以露出該凹口之一露出表面；於該凹口之該露出表面上襯覆一第二晶種層；以及於該凹口內填入一第二導電材料，該第二導電材料覆蓋該第一導電材料與該第二晶種層。
  2. 如申請專利範圍第1項所述之導電結構之形成方法，其中移除該第一晶種層之沒有該第一導電層之該部包括蝕刻該第一晶種層之沒有該第一導電材料之該部。
  3. 如申請專利範圍第1項所述之導電結構之形成方法，其中於該凹口之該露出表面襯覆該第二晶種層包括擇自由脈衝成核層製程、原子層沉積製程與其組合所組成族群之一製程。
  4. 一種導電結構之形成方法，包括：於形成於一絕緣層內之一溝槽內襯覆一阻障層以形成一凹口；於該凹口內襯覆一第一晶種層；於該開口內部分填入一第一導電材料，其中該第一晶種層鄰近該凹口之一開口之一部沒有該第一導電材料；移除該第一晶種層之沒有該第一導電材料之該部，以形成該凹口之一露出表面；使用一第二晶種層襯覆該凹口之該露出表面；以及 於該凹口內填入一第二導電材料。
  5. 如申請專利範圍第4項所述之導電結構之形成方法，其中於該開口內部分地填入該第一導電材料包括：處理鄰近該凹口之該開口之該第一晶種層之該部，以形成該第一晶種層之一處理部；以及於該凹口內填入該第一導電材料，其中該第一晶種層之該處理部沒有該第一導電材料。
  6. 如申請專利範圍第4項所述之導電結構之形成方法，其中於該凹口內部分地填入該第一導電材料包括自該凹口之一底面朝向該凹口之開口成長該第一導電材料之一厚度。
  7. 如申請專利範圍第4項所述之導電結構之形成方法，其中於該凹口之該露出表面上襯覆該第二晶種層包括形成該第二晶種層於該凹口之該露出表面之上以及於該第一導電材料之面向該凹口之該開口之一表面上。
  8. 一種導電結構之形成方法，包括：提供具有一第一凹口與一第二凹口形成於其內之一基板，其中該第一凹口沿伸進入該基板內一第一距離以及該第二凹口沿伸進入該基板少於該第一距離之一第二距離；於該第一凹口與該第二凹口內襯覆一第一晶種層；暴露該第二凹口內之該第一晶種層以及該第一凹口內之該第一晶種層之鄰近於該第一凹口之一開口處之一部於一處理製程中，以形成該第一晶種層之數個處理部；於該第一凹口內部分地填入一第一導電材料，其中該第一晶種層之該些處理部沒有該第一導電材料； 移除該些第一晶種層之該些處理部，以露出該第一凹口與該第二凹口之數個露出表面；於該第一凹口與該第二凹口內之該些露出表面上襯覆一第二晶種層；以及於該第二晶種層上覆蓋一第二導電材料，該第二導電材料填入於該第一凹口與該第二凹口內。
  9. 如申請專利範圍第8項所述之導電結構之形成方法，其中暴露該第二凹口內之該第一晶種層以及該第一凹口內之該第一晶種層之鄰近於該第一凹口之該開口之一部於該處理製程中包括採用一處理電漿以處理該第二凹口內之該第一晶種層以及該第一凹口內之該第一晶種層之鄰近該第一凹口之該開口之該部。
  10. 如申請專利範圍第8項所述之導電結構之形成方法，其中移除該第一晶種層之該些處理部以形成該第一凹口與該第二凹口之露出表面包括暴露該第一晶種層之該些處理部於一蝕刻製程中。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016060900A (ja) * 2014-09-22 2016-04-25 株式会社クレハ 反応性金属及び分解性樹脂組成物を含有する坑井掘削用組成物、坑井掘削用成形品、及び坑井掘削方法
US20160336269A1 (en) * 2015-05-12 2016-11-17 United Microelectronics Corp. Semiconductor structure and process thereof
US9853123B2 (en) * 2015-10-28 2017-12-26 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US10431464B2 (en) * 2016-10-17 2019-10-01 International Business Machines Corporation Liner planarization-free process flow for fabricating metallic interconnect structures
KR20180087661A (ko) * 2017-01-25 2018-08-02 삼성전자주식회사 핵형성 구조물을 갖는 도전성 구조물을 포함하는 반도체 소자 및 그 형성 방법
US10157785B2 (en) 2017-05-01 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10672653B2 (en) 2017-12-18 2020-06-02 International Business Machines Corporation Metallic interconnect structures with wrap around capping layers
JP7032148B2 (ja) * 2018-01-17 2022-03-08 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置
US10546815B2 (en) * 2018-05-31 2020-01-28 International Business Machines Corporation Low resistance interconnect structure with partial seed enhancement liner
CN110875245B (zh) * 2018-09-04 2023-06-16 北京北方华创微电子装备有限公司 用于填充孔洞或沟槽的薄膜沉积方法
US11004735B2 (en) * 2018-09-14 2021-05-11 International Business Machines Corporation Conductive interconnect having a semi-liner and no top surface recess
KR20210117343A (ko) * 2019-02-13 2021-09-28 램 리써치 코포레이션 억제 제어를 사용한 텅스텐 피처 충진
KR20210144776A (ko) * 2019-03-28 2021-11-30 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
US11476267B2 (en) * 2019-05-24 2022-10-18 Applied Materials, Inc. Liner for V-NAND word line stack
US11056347B2 (en) 2019-05-28 2021-07-06 Tokyo Electron Limited Method for dry etching compound materials
US10867808B1 (en) * 2019-07-09 2020-12-15 United Microelectronics Corp. Manufacturing method of connection structure
CN112530856A (zh) * 2019-09-18 2021-03-19 长鑫存储技术有限公司 半导体器件、半导体结构及互连结构的制造方法
US20240047267A1 (en) * 2022-08-05 2024-02-08 Applied Materials, Inc. Tungsten gap fill with hydrogen plasma treatment

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260441A (ja) * 1993-03-03 1994-09-16 Nec Corp 半導体装置の製造方法
JP3415432B2 (ja) * 1998-03-31 2003-06-09 ティーディーケイ株式会社 薄膜磁気ヘッドおよびその製造方法
JP3562628B2 (ja) * 1999-06-24 2004-09-08 日本電気株式会社 拡散バリア膜、多層配線構造、およびそれらの製造方法
JP4371543B2 (ja) * 2000-06-29 2009-11-25 日本電気株式会社 リモートプラズマｃｖｄ装置及び膜形成方法
JP2002319551A (ja) * 2001-04-23 2002-10-31 Nec Corp 半導体装置およびその製造方法
US6755945B2 (en) * 2001-05-04 2004-06-29 Tokyo Electron Limited Ionized PVD with sequential deposition and etching
US6787460B2 (en) * 2002-01-14 2004-09-07 Samsung Electronics Co., Ltd. Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses and conductive contacts so formed
US20040222082A1 (en) * 2003-05-05 2004-11-11 Applied Materials, Inc. Oblique ion milling of via metallization
US7063518B2 (en) * 2003-07-11 2006-06-20 Tecumseh Products Company Bearing support and stator assembly for compressor
US7233073B2 (en) * 2003-07-31 2007-06-19 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7754604B2 (en) * 2003-08-26 2010-07-13 Novellus Systems, Inc. Reducing silicon attack and improving resistivity of tungsten nitride film
KR100599434B1 (ko) 2003-10-20 2006-07-14 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR20050052105A (ko) 2003-11-29 2005-06-02 주식회사 하이닉스반도체 반도체소자의 제조방법
US7071095B2 (en) * 2004-05-20 2006-07-04 Taiwan Semiconductor Manufacturing Company Barrier metal re-distribution process for resistivity reduction
US7727888B2 (en) * 2005-08-31 2010-06-01 International Business Machines Corporation Interconnect structure and method for forming the same
US20070051622A1 (en) * 2005-09-02 2007-03-08 Applied Materials, Inc. Simultaneous ion milling and sputter deposition
US7514354B2 (en) * 2005-12-30 2009-04-07 Samsung Electronics Co., Ltd Methods for forming damascene wiring structures having line and plug conductors formed from different materials
US7807536B2 (en) 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
US7528066B2 (en) * 2006-03-01 2009-05-05 International Business Machines Corporation Structure and method for metal integration
KR100753416B1 (ko) 2006-03-24 2007-08-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20070243708A1 (en) * 2006-04-12 2007-10-18 Jens Hahn Manufacturing method for an integrated semiconductor contact structure having an improved aluminum fill
JP5161503B2 (ja) * 2007-07-09 2013-03-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090026618A1 (en) * 2007-07-25 2009-01-29 Samsung Electronics Co., Ltd. Semiconductor device including interlayer interconnecting structures and methods of forming the same
US20090111263A1 (en) * 2007-10-26 2009-04-30 Kuan-Neng Chen Method of Forming Programmable Via Devices
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US20110266676A1 (en) * 2010-05-03 2011-11-03 Toshiba America Electronic Components, Inc. Method for forming interconnection line and semiconductor structure
US8633109B2 (en) 2010-08-04 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Soft error rate (SER) reduction in advanced silicon processes
DE102011002769B4 (de) * 2011-01-17 2013-03-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
KR101333914B1 (ko) 2011-02-22 2013-11-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 진보된 실리콘 프로세스로 감소된 소프트 에러 레이트（ｓｅｒ）를 갖는 반도체 디바이스를 제조하는 방법 및 그러한 반도체 디바이스
US8697505B2 (en) * 2011-09-15 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor structure
WO2013095433A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Electroless filled conductive structures
DE102012202846A1 (de) * 2012-02-24 2013-08-29 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Integrierte sensorstruktur
US9624576B2 (en) * 2013-12-17 2017-04-18 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for gap filling improvement

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