JP2022016364A - キャビティ構造を有する集積チップ - Google Patents

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Abstract

Figure 2022016364000001
【課題】第１の金属フィーチャと第２の金属フィーチャとの間の静電容量を低減する集積チップ及びその形成方法を提供する。
【解決手段】集積チップ１００において、第１の金属フィーチャ１３８ａは、層間絶縁膜（ＩＬＤ）層１１２上にあり、第２の金属フィーチャ１３８ｂは、第１の金属フィーチャ１３８ａに横方向に隣接する。第１の誘電体ライナーセグメント１４０ａは、第１、第２の金属フィーチャと１３８ａ、１３８ｂの間に横方向に延在する。第１のキャビティ１４８ａは、第１の誘電体ライナーセグメント１４０ａの側壁の間の横方向、かつ、第１の誘電体ライナーセグメント１４０の上面の上にあり、空気、窒素、酸素、比較的低い誘電率を有するいくつかの他の適切な物質などを含む。
【選択図】図１

Description

多くの現代の集積チップは、能動半導体デバイス（例えば、トランジスタ）及び／又は受動半導体デバイス（例えば、抵抗器、ダイオード、コンデンサ）などの何百万もの半導体デバイスを含む。半導体デバイスは、層間絶縁膜（ＩＬＤ）層に沿って、集積チップ上の半導体デバイスの上に形成される配線工程（ＢＥＯＬ）用金属配線層によって電気的に相互接続される。典型的な集積チップは、複数の誘電体層と、金属接点（すなわち、ビア）と共に上下に結合された異なるサイズの金属ワイヤを含む複数の配線工程用金属配線層とを含む。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップのいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップのいくつかの実施形態の上面レイアウト図を示す。 第１の金属フィーチャの側壁に第１の犠牲セグメントを含む集積チップのいくつかの実施形態の断面図を示す。 誘電体ライナー上に第２の犠牲セグメントを含む集積チップのいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の断面図を示す。 第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法のいくつかの実施形態の流れ図を示す。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。以下、本開示を簡略化するために、コンポーネントおよび配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定されるものではない。例えば、以下の説明における第２の特徴の上方又は上の第１の特徴の形成は、第１と第２の特徴が直接接触して形成される実施形態を含んでもよく、また、第１と第２の特徴が直接接触しないように、追加の特徴が第１と第２の特徴の間に形成され得る実施形態を含んでもよい。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。該装置は、他の方向に配向されてもよく（９０度又は他の配向に回転されてもよい）、ここで使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
集積チップは、層間絶縁膜（ＩＬＤ）層によって互いに横方向に分離された基板上の複数の金属線を含む。ＩＬＤ層は、誘電体材料を含み、複数の金属線を互いに電気的に絶縁するためのものである。しかしながら、複数の金属線の間にあるＩＬＤ層の誘電率に依存する複数の金属線の間に静電容量が存在する。複数の金属線間の静電容量は、集積チップのスイッチング速度に影響を与える抵抗容量性（ＲＣ）遅延に役立つ。さらに、ＩＬＤ層の誘電率は、所望の誘電率よりも高くなる可能性があるため、望ましくない集積チップのＲＣ遅延の一因となる可能性がある。結果として、集積チップの全体的な性能は、望ましいとは言えない可能性がある。
本開示の様々な実施形態は、第１の金属フィーチャと第２の金属フィーチャとの間の静電容量を低減するための、第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップに関する。第１の金属フィーチャは、基板上にある。第２の金属フィーチャは、基板上にあり、第１の金属フィーチャに横方向に隣接する。第１の誘電体ライナーセグメントは、第１の金属フィーチャと第２の金属フィーチャとの間に横方向にある。第１の誘電体ライナーセグメントは、第２の金属フィーチャに対向する第１の金属フィーチャの側壁に配置され、第１の金属フィーチャに対向する第２の金属フィーチャの側壁に配置される。さらに、第１のキャビティは、第１の金属フィーチャと第２の金属フィーチャとの間に横方向にある。第１のキャビティは、少なくとも部分的に、第１の誘電体ライナーセグメントの側壁及び上面によって規定される。第１のキャビティは、例えば、空気、又は比較的低い誘電率を有する他の適切な物質を含んでよい。
第１の金属フィーチャと第２の金属フィーチャとの間に横方向にある第１のキャビティを含むことにより、第１の金属フィーチャと第２の金属フィーチャとの間の正味誘電率を低減することができる。したがって、第１の金属フィーチャと第２の金属フィーチャとの間の静電容量を低減することもできる。結果として、集積チップのＲＣ遅延が低減されてよく、それにより、集積チップの性能は改善される。
図１は、第１の金属フィーチャ１３８ａと第２の金属フィーチャ１３８ａとの間に第１のキャビティ１４８ａを含む集積チップ１００のいくつかの実施形態の断面図を示す。
そのような実施形態では、集積チップ１００は、基板１０２と、基板１０２内及び／又は基板上の複数の半導体デバイス１０４とを含む。第１の相互接続構造１０６は、基板１０２上に配置されてよく、例えば、１つ以上の金属線、１つ以上の金属ビア、１つ以上の接点、１つ以上の誘電体層などを含んでよい。第１のエッチングストップ層１０８は、第１の相互接続構造１０６上にあり、層間絶縁膜（ＩＬＤ）層１１２は、第１のエッチングストップ層１０８上にある。
さらに、複数の金属フィーチャ１３８は、ＩＬＤ層１１２上にある。複数の金属フィーチャ１３８は、複数の誘電体ライナーセグメント１４０及び複数のキャビティ１４８によって横方向に分離される。複数の金属フィーチャ１３８のいずれかは、例えば、金属線（例えば、１３８ｍ）、金属ビア（例えば、１３８ｖ）、いくつかの他の金属フィーチャなどのいずれかであってよいか、又はそれらを含んでよい。
例えば、第１の金属フィーチャ１３８ａは、ＩＬＤ層１１２上にあり、第２の金属フィーチャ１３８ｂに横方向に隣接する。第１の金属フィーチャ１３８ａは、例えば、金属線１３８ｍであってよく、第２の金属フィーチャ１３８ｂは、例えば、金属線１３８ｍ及び金属ビア１３８ｖを含んでよい。さらに、第１の誘電体ライナーセグメント１４０ａは、第１の金属フィーチャ１３８ａと第２の金属フィーチャ１３８ｂとの間に横方向に延在する。第１の誘電体ライナーセグメント１４０ａは、第２の金属フィーチャ１３８ｂに対向する第１の金属フィーチャ１３８ａの側壁から、ＩＬＤ層１１２の頂面に沿って、さらに第１の金属フィーチャ１３８ａに対向する第２の金属フィーチャ１３８ｂの側壁まで連続して延在する。さらに、第１のキャビティ１４８ａも、第１の金属フィーチャ１３８ａと第２の金属フィーチャ１３８ｂとの間に横方向にある。第１のキャビティ１４８ａは、少なくとも部分的に、第１の誘電体ライナーセグメント１４０ａの側壁及び上面によって規定される。
いくつかの実施形態では、第１のキャビティ１４８ａを規定する第１の誘電体ライナーセグメント１４０ａの上面は、第１の金属フィーチャ１３８ａの底面の上、及び第２の金属フィーチャ１３８ｂの底面の上にある。したがって、第１のキャビティ１４８ａの底部は、第１の金属フィーチャ１３８ａの底面の上にあり、第２の金属フィーチャ１３８ｂの底面の上にある。
いくつかの実施形態では、第２の金属フィーチャ１３８ｂは、ＩＬＤ層１１２と第１のエッチングストップ層１０８を通って、第１の相互接続構造１０６まで延在する。例えば、第２の金属フィーチャ１３８ｂは、第１の相互接続構造１０６を介して、複数の半導体デバイス１０４のうちの１つ以上に電気的に接続されてよい。
第２のエッチングストップ層１４６は、複数の金属フィーチャ１３８の頂面、複数のキャビティ１４８の頂面、及び複数の誘電体ライナーセグメント１４０の頂面に延在する。第２のエッチングストップ層１４６の１つ以上の底面は、複数のキャビティ１４８の上部を規定する。例えば、第２のエッチングストップ層１４６の底面は、第１のキャビティ１４８ａをさらに規定する。
いくつかの実施形態では、複数のキャビティ１４８のいずれかは、例えば、空気、窒素、酸素、比較的低い誘電率を有するいくつかの他の適切な物質などを含んでもよい。
第１の金属フィーチャ１３８ａと第２の金属フィーチャ１３８ｂとの間に横方向にある第１のキャビティ１４８ａを含むことにより、第１の金属フィーチャ１３８ａと第２の金属フィーチャ１３８ｂとの間の正味誘電率を低減することができ、それにより、第１の金属フィーチャ１３８ａと第２の金属フィーチャ１３８ｂとの間の静電容量を低減する。結果として、集積チップ１００のＲＣ遅延が低減されてよく、それにより、集積チップ１００の性能は改善される。
いくつかの実施形態では、第２の相互接続構造１５０は、第２のエッチングストップ層１４６上にあってよく、例えば、１つ以上の金属線、１つ以上の金属ビア、１つ以上の半田バンプ、１つ以上の誘電体層などを含んでよい。
基板１０２は、例えば、シリコン、他の半導体などを含んでよい。複数の半導体デバイス１０４は、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などのいずれかであってよい。
第１のエッチングストップ層１０８と第２のエッチングストップ層１４６のいずれかは、例えば、炭化ケイ素、酸化ケイ素、オキシ炭化ケイ素、窒化ケイ素、炭窒化ケイ素、酸窒化ケイ素、オキシ炭窒化ケイ素、酸窒化アルミニウム、酸化アルミニウム、窒化アルミニウムなどを含んでよく、かつｙ軸１０１ｙに沿った約１０～１０００オングストロームの厚さ又は他の適切な厚さを有してよい。
ＩＬＤ層１１２と複数の誘電体ライナーセグメント１４０のいずれかは、例えば、炭化ケイ素、酸化ケイ素、オキシ炭化ケイ素、窒化ケイ素、炭窒化ケイ素、酸窒化ケイ素、オキシ炭窒化ケイ素などを含んでよく、かつｙ軸１０１ｙに沿った約３０～８００オングストロームの厚さ又は他の適切な厚さを有してよい。いくつかの実施形態では、ＩＬＤ層１１２及び複数の誘電体ライナーセグメント１４０は、異なる材料を含んでよい。
複数の金属フィーチャ１３８は、例えば、タンタル、窒化タンタル、窒化チタン、銅、コバルト、ルテニウム、モリブデン、イリジウム、タングステンなどを含んでよく、かつｙ軸１０１ｙに沿った約１０～１０００オングストロームの厚さ又は他の適切な厚さをを有してよい。
さらに、ｘ軸１０１ｘに沿って測定された場合の複数の金属フィーチャ１３８の幅は、約５～３０００ナノメートルであってよい。さらに、ｘ軸１０１ｘに沿って延在する第２の金属フィーチャ１３８ｂの底面に沿った第２の金属フィーチャ１３８ｂの幅は、例えば、約５～３００ｎｍであってよい。いくつかの実施形態では、複数の金属フィーチャ１３８の底面と複数の金属フィーチャ１３８の側壁との間の角度は、約５０度～９５度であってよい。さらに、第２の金属フィーチャ１３８ｂの底面と第２の金属フィーチャ１３８ｂの側壁との間の角度は、例えば、約４０度～９０度であってよい。
第１の相互接続構造１０６が金属フィーチャ１３８の下に示されるが、他のいくつかの実施形態では、第１の相互接続構造１０６は、集積チップ１００から省略されてよい。したがって、複数の金属フィーチャ１３８のいずれかは、複数の半導体デバイス１０４のいずれかに直接接続されてよい。
図２は、第１の金属フィーチャ１３８ａと第２の金属フィーチャ１３８ａとの間に第１のキャビティ１４８ａを含む集積チップ２００のいくつかの実施形態の上面レイアウト図を示す。
そのような実施形態では、第１の金属フィーチャ１３８ａ及び第２の金属フィーチャ１３８ｂの頂面は、ｚ軸１０１ｚに沿って延在する長さを有する。さらに、第１のキャビティ１４８ａを部分的に規定する第１の誘電体ライナーセグメント１４０ａも、ｚ軸に沿って延在する長さを有する。第１の誘電体ライナーセグメント１４０ａ及び第１のキャビティ１４８ａは、第１の金属フィーチャ１３８ａと第２の金属フィーチャ１３８ｂとの間のｚ軸に沿って延在する。
図３は、第１の金属フィーチャ１３８ａの側壁に第１の犠牲セグメント１２４ａを含む集積チップ３００のいくつかの実施形態の断面図を示す。
そのような実施形態では、複数の第１の犠牲セグメント１２４は、複数の金属フィーチャ１３８と複数の誘電体ライナーセグメント１４０との間の複数の金属フィーチャ１３８のいずれかの側壁上にあってよい。例えば、第１の犠牲セグメント１２４ａは、第１の犠牲セグメント除去プロセス中において第１の金属フィーチャ１３８ａの側壁から完全に除去されないため（例えば、図１４及び１５を参照）、第１の金属フィーチャ１３８ａと第１の誘電体ライナーセグメント１４０ａとの間の第１の金属フィーチャ１３８ａの側壁上にあってよい。いくつかの実施形態では、第１の犠牲セグメント１２４ａは、第２の金属フィーチャ１３８ｂの側壁及びＩＬＤ層１１２の上面に配置されてもよい。
複数の第１の犠牲セグメント１２４は、例えば、窒化チタン、酸化チタン、タングステンドープ炭素、酸化ハフニウム、酸化ジルコニウム、酸化亜鉛、酸化チタンジルコニウム、炭化ケイ素、二酸化ケイ素、オキシ炭化ケイ素、窒化ケイ素、炭窒化ケイ素、酸窒化ケイ素、オキシ炭窒化ケイ素、酸化アルミニウム、酸窒化アルミニウムなどのいずれかを含んでよい。
図４は、第１の誘電体ライナーセグメント１４０ａ上に第２の犠牲セグメント１４４ａを含む集積チップ４００のいくつかの実施形態の断面図を示す。
そのような実施形態では、複数の第２の犠牲セグメント１４４は、複数の誘電体ライナーセグメント１４０の側壁、複数の誘電体ライナーセグメント１４０の上面、及び第２のエッチングストップ層１４６の１つ以上の下面のいずれかにあってよい。例えば、第２の犠牲セグメント１４４ａは、第２の犠牲セグメント除去プロセス中において完全に除去されないため（例えば、図１８及び１９を参照）、第１の誘電体ライナーセグメント１４０ａの側壁、第１の誘電体ライナーセグメント１４０ａの上面、及び第２のエッチングストップ層１４６の下面のいずれかにあってもよい。
複数の第２の犠牲セグメント１４４は、例えば、窒化チタン、酸化チタン、タングステンドープ炭素、酸化ハフニウム、酸化ジルコニウム、酸化亜鉛、酸化チタンジルコニウム、炭化ケイ素、二酸化ケイ素、オキシ炭化ケイ素、窒化ケイ素、炭窒化ケイ素、酸窒化ケイ素、オキシ炭窒化ケイ素、酸化アルミニウム、酸窒化アルミニウムなどのいずれかを含んでよい。いくつかの実施形態では、複数の第２の犠牲セグメント１４４及び複数の第１の犠牲セグメント（例えば、図３の１２４）は、異なる材料を含む。
図５～２０は、第１の金属フィーチャ１３８ａと第２の金属フィーチャ１３８ｂとの間に第１のキャビティ１４８ａを含む集積チップのいくつかの実施形態の断面図５００～２０００を示す。図５～２０は方法に関連して説明されているが、図５～２０に開示された構造はそのような方法に限定されず、代わりに方法とは独立した構造として独立していてもよいことを理解されたい。
図５の断面図５００に示すように、複数の半導体デバイス１０４は、基板１０２内に形成される。例えば、複数のソース／ドレイン領域は、イオン注入プロセスなどによって基板１０２内に形成されてよい。さらに、複数のゲート構造などは、例えば、１つ以上の堆積プロセス及び１つ以上のパターン化プロセスによって、基板１０２上に、及び複数のソース／ドレイン領域の間に形成されてよい。
さらに、第１の相互接続構造１０６は、基板１０２上に形成されてもよく、例えば、１つ以上の金属線、１つ以上の金属ビア、１つ以上の接点、１つ以上の誘電体層などを含んでもよい。第１の相互接続構造１０６を形成することは、例えば、基板１０２上に１つ以上の誘電体層を堆積し、１つ以上の誘電体層をパターン化して１つ以上の誘電体層に１つ以上の開口部を形成し、１つ以上の開口部に１つ以上の金属を堆積することを含んでもよい。１つ以上の金属線、１つ以上の金属ビア、１つ以上の接点などのいずれかは、複数の半導体デバイス１０４のいずれかに電気的に接続されてよい。
図６の断面図６００に示すように、第１のエッチングストップ層１０８は、基板１０２上に形成される。第１のエッチングストップ層１０８は、例えば、物理蒸着（ＰＶＤ）プロセス、化学蒸着（ＣＶＤ）プロセス、原子層堆積（ＡＬＤ）プロセス、スピンオンプロセスなどによって、基板１０２上に炭化ケイ素、酸化ケイ素、オキシ炭化ケイ素、窒化ケイ素、炭窒化ケイ素、酸窒化ケイ素、オキシ炭窒化ケイ素、酸窒化アルミニウム、酸化アルミニウム、窒化アルミニウムなどのいずれかを堆積させることによって形成されてよい。堆積中の第１のエッチングストップ層１０８の温度は、例えば、約２０～４００℃又は他の適切な温度であってよい。さらに、第１のエッチングストップ層１０８の厚さは、約１０～１０００オングストロームであってよい。
ＯＬＤ層１１２は、第１のエッチングストップ層１０８上に形成される。ＩＬＤ層は、ＰＶＤプロセス、ＣＶＤプロセス、ＡＬＤプロセス、スピンオンプロセスなどによって、第１のエッチングストップ層１０８上に炭化ケイ素、酸化ケイ素、オキシ炭化ケイ素、窒化ケイ素、炭窒化ケイ素、酸窒化ケイ素、オキシ炭窒化ケイ素などのいずれかを堆積させることにより形成される。堆積中のＩＬＤ層の温度は、例えば、約５０～４００℃又は他の適切な温度であってよい。さらに、ＩＬＤ層１１２の厚さは、例えば、約３０～８００オングストロームであってよい。
第１の犠牲層１１４は、ＩＬＤ層１１２上に形成される。第１の犠牲層１１４は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセスなどによって、ＩＬＤ層１１２上に窒化チタン、酸化チタン、タングステンドープ炭素、酸化ハフニウム、酸化ジルコニウム、酸化亜鉛、酸化チタンジルコニウム、炭化ケイ素、二酸化ケイ素、オキシ炭化ケイ素、窒化ケイ素、炭窒化ケイ素、酸窒化ケイ素、オキシ炭窒化ケイ素、酸化アルミニウム、酸窒化アルミニウムなどのいずれかを堆積させることによって形成されてよい。堆積中の第１の犠牲層１１４の温度は、例えば、約５０～４００℃又は他の適切な温度であってよい。さらに、第１の犠牲層１１４の厚さは、約３０～６００オングストローム又は他の適切な厚さであってよい。
ハードマスク層１１６は、第１の犠牲層１１４上に形成される。ハードマスク層１１６は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセスなどによって、第１の犠牲層１１４上に窒化チタン、酸化チタン、タングステンドープ炭素、酸化ハフニウム、酸化ジルコニウム、酸化亜鉛、酸化チタンジルコニウム、炭化ケイ素、二酸化ケイ素、オキシ炭化ケイ素、窒化ケイ素、炭窒化ケイ素、酸窒化ケイ素、オキシ炭窒化ケイ素、酸化アルミニウム、酸窒化アルミニウムなどのいずれかを堆積させることによって形成されてよい。堆積中のハードマスク層１１６の温度は、例えば、約５０～４００℃又は他の適切な温度であってよい。さらに、ハードマスク層１１６の厚さは、例えば、約３０～５００オングストローム又は他の適切な厚さであってよい。
図７の断面図７００に示すように、底部リソグラフィ層１１８は、ハードマスク層１１６上に形成され、中間リソグラフィ層１２０は、底部リソグラフィ層１１８上に形成され、フォトレジストマスク１２２は、中間リソグラフィ層１２０上に形成される。底部リソグラフィ層１１８及び中間リソグラフィ層１２０のいずれかは、有機ポリマー、無機ポリマーなどを含んでよく、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、スピンオンプロセスなどによって形成されてよい。
図８の断面図８００に示すように、ハードマスク層１１６及び第１の犠牲層１１４は、複数の第１の犠牲セグメント１２４を規定し、複数の第１の犠牲セグメント１２４の頂面に複数のハードマスクセグメント１２６を規定するために、所定の位置にある底部リソグラフィ層１１８、中間リソグラフィ層１２０、及びフォトレジストマスク１２２のいずれかでパターン化される。結果として、複数の第１の犠牲セグメント１２４は、ＩＬＤ層１１２上に横方向に分離される。例えば、パターン化は、第１の犠牲セグメント１２４ａと、第１の犠牲セグメント１２４ａの頂面での第１のハードマスクセグメント１２６ａとを規定することができる。パターン化は、例えば、リソグラフィプロセス、ウェットエッチングプロセス、ドライエッチングプロセスなどのいずれかを含んでよい。
例えば、ウェットエッチングプロセスは、フッ化水素酸、水酸化カリウム、水酸化テトラメチルアンモニウム、リン酸、酢酸、硝酸、塩酸、過酸化水素などのいずれかを利用することができる。さらに、ドライエッチングプロセスは、例えば、誘導結合プラズマ（ＩＣＰ）、容量結合プラズマ（ＣＣＰ）などを利用することができる反応性イオンエッチング（ＲＩＥ）プロセスを含んでよい。さらに、ドライエッチングプロセスは、約５０～３０００ワットの電力、約０～１２００ボルトの電圧バイアス、約０～１００℃の温度、及び約０．２～１２０ミリトールの圧力を利用することができる。さらに、ドライエッチングプロセスは、メタン、フルオロメタン、ジフルオロメタン、トリフルオロメタン、オクタフルオロシクロブタン、ヘキサフルオロ－１，３－ブタジエン、テトラフルオロメタン、水素、臭化水素、一酸化炭素、二酸化炭素、酸素、三塩化ホウ素、塩素、窒素、ヘリウム、ネオン、アルゴン、その他のガスなどのいずれかを利用することができる。
図９の断面図９００に示すように、底部リソグラフィ層１２８は、ＩＬＤ層１１２上、複数の第１の犠牲セグメント１２４の上及び間、並びに複数のハードマスクセグメント１２６の上及び間に形成される。例えば、底部リソグラフィ層１２８は、第１の犠牲セグメント１２４ａの側壁に沿って、ハードマスクセグメント１２６の頂面に形成される。さらに、中間リソグラフィ層１３０は、底部リソグラフィ層１２８上に形成され、フォトレジストマスク１３２は、中間リソグラフィ層１３０上に形成される。
図１０の断面図１０００に示すように、ＩＬＤ層１１２は、所定の位置にある底部リソグラフィ層１２８、中間リソグラフィ層１３０、及びフォトレジストマスク１３２のいずれかでパターン化されて、ＩＬＤ層１１２に１つ以上の第１の開口部１３４を形成する。１つ以上の第１の開口部１３４は、ＩＬＤ層１１２の側壁によって規定される。さらに、底部リソグラフィ層１２８は、パターン化された後、基板１０２上に残っていてもよい。
パターン化は、ウェットエッチングプロセス、ドライエッチングプロセスなどを含んでもよい。例えば、ドライエッチングプロセスは、ＩＣＰ、ＣＣＰなどを利用することができるＲＩＥプロセスを含んでもよい。さらに、ドライエッチングプロセスは、約５０～３０００ワットの電力、約０～１２００ボルトの電圧バイアス、約０～１００℃の温度、及び約０．２～１２０ミリトールの圧力を利用することができる。さらに、ドライエッチングプロセスは、メタン、フルオロメタン、ジフルオロメタン、トリフルオロメタン、オクタフルオロシクロブタン、ヘキサフルオロ－１，３－ブタジエン、テトラフルオロメタン、水素、臭化水素、一酸化炭素、二酸化炭素、酸素、三塩化ホウ素、塩素、窒素、ヘリウム、ネオン、アルゴン、その他のガスなどのいずれかを利用することができる。
図１１の断面図１１００に示すように、底部リソグラフィ層１２８が除去される。底部リソグラフィ層１２８は、例えば、ウェットエッチングプロセス、ドライエッチングプロセスなどで除去されてよい。
図１２の断面図１２００に示すように、第１のエッチングストップ層１０８は、１つ以上の第１の開口部１３４が第１のエッチングストップ層１０８の側壁によってさらに規定されるように、所定の位置にある複数のハードマスクセグメント１２６でパターン化されて、１つ以上の第１の開口部１３４を第１のエッチングストップ層１０８を通して延在する。パターン化は、複数のハードマスクセグメント１２６の１つ以上の部分を除去してもよいので、複数のハードマスクセグメント１２６は、例えば、湾曲したか又は丸い表面を有してよい。
パターン化は、ウェットエッチングプロセス、ドライエッチングプロセスなどを含んでもよい。例えば、ドライエッチングプロセスは、ＩＣＰドライエッチングプロセス、ＣＣＰドライエッチングプロセス、遠隔プラズマドライエッチングプロセスなどを含んでよい。ドライエッチング中において利用される電力は、約５０～３０００ワットであってよい。ドライエッチング中において利用される電圧バイアスは、約０～１２００ボルトであってよい。ドライエッチング中の温度は、約０～１００℃であってよい。ドライエッチング中の圧力は、約０．２～１２０ミリトールであり得る。さらに、ドライエッチングプロセスは、メタン、フルオロメタン、ジフルオロメタン、トリフルオロメタン、オクタフルオロシクロブタン、ヘキサフルオロ－１，３－ブタジエン、テトラフルオロメタン、水素、臭化水素、一酸化炭素、二酸化炭素、酸素、三塩化ホウ素、塩素、窒素、ヘリウム、ネオン、アルゴン、その他のガスなどのいずれかを利用することができる。
図１３の断面図１３００に示すように、金属材料１３６は、基板１０２上及び複数の第１の犠牲セグメント１２４の間に堆積される。金属材料１３６は、１つ以上の第１の開口部１３４を充填してよい。金属材料１３６は、例えば、タンタル、窒化タンタル、窒化チタン、銅、コバルト、ルテニウム、モリブデン、イリジウム、タングステンなどを含んでよく、かつＰＶＤプロセス、ＣＶＤプロセス、ＡＬＤプロセス、電気化学めっき（ＥＣＰ）プロセス、スパッタリングプロセスなどによって堆積されてよい。金属堆積中の温度は、約２０～４００℃であってよい。さらに、金属材料１３６の厚さは、約１０～１０００オングストロームであってよい。
図１４の断面図１４００に示すように、平坦化プロセスが金属材料１３６に対して実行されて、金属材料１３６を複数の第１の犠牲セグメント１２４上から除去する。平坦化プロセスはまた、複数の第１の犠牲セグメント１２４の頂面から複数のハードマスクセグメント１２６を除去する。さらに、平坦化プロセスは、複数の第１の犠牲セグメント１２４の間に複数の金属フィーチャ１３８を規定する。
例えば、平坦化プロセスは、第１の犠牲セグメント１２４ａの頂面から第１のハードマスクセグメント１２６ａを除去し、かつ第１の金属フィーチャ１３８ａ及び第２の金属フィーチャ１３８ｂを規定する。第１の金属フィーチャ１３８ａ及び第２の金属フィーチャ１３８ｂは、第１の犠牲セグメント１２４ａの反対側にあってよい。
平坦化プロセスの結果として、複数の金属フィーチャ１３８の頂面は、複数の第１の犠牲セグメント１２４の頂面と略面一となる。平坦化プロセスは、例えば、化学的機械的平坦化プロセス（ＣＭＰ）などを含んでもよい。
複数の金属フィーチャ１３８を形成する前にＩＬＤ層１１２のパターン化を最小化することにより、複数の金属フィーチャ１３８の湾曲は生じにくくなる。
図１５の断面図１５００に示すように、第１の除去プロセスを実行して、複数の金属フィーチャ１３８の間から複数の第１の犠牲セグメント１２４を少なくとも部分的に除去する。
第１の除去プロセスは、ウェットエッチングプロセス、ドライエッチングプロセス、又は他の適切なプロセスを含んでよい。例えば、ウェットエッチングプロセスは、フッ化水素酸、水酸化カリウム、水酸化テトラメチルアンモニウム、リン酸、酢酸、硝酸、塩酸、過酸化水素などのいずれかを利用することができる。さらに、ドライエッチングプロセスは、例えば、ＩＣＰドライエッチングプロセス、ＣＣＰドライエッチングプロセス、イオンビームエッチング（ＩＢＥ）ドライエッチングプロセス、遠隔プラズマドライエッチングプロセスなどを含んでもよい。ドライエッチングプロセス中において利用される電力は、約５０～３０００ワットであってもよい。ドライエッチング中において利用される電圧バイアスは、約０～１２００ボルトであってよい。ドライエッチング中の温度は、約０～１００℃であってよい。ドライエッチング中の圧力は、約０．２～１２０ミリトールであり得る。さらに、ドライエッチングプロセスは、メタン、フルオロメタン、ジフルオロメタン、トリフルオロメタン、オクタフルオロシクロブタン、ヘキサフルオロ－１，３－ブタジエン、テトラフルオロメタン、水素、臭化水素、一酸化炭素、二酸化炭素、酸素、三塩化ホウ素、塩素、窒素、ヘリウム、ネオン、アルゴン、メタノール、エタノール、その他のガスなどのいずれかを利用することができる。
いくつかの実施形態では、第１の除去プロセスは、複数の金属フィーチャ１３８の間から複数の第１の犠牲セグメント１２４全体を除去しなくてもよい。したがって、そのような実施形態では、複数の第１の犠牲セグメント１２４の１つ以上の部分は、第１の除去プロセスの後、複数の金属フィーチャ１３８の１つ以上の側壁及び／又はＩＬＤ層１１２の１つ以上の上面に残ってよい（例えば、図３を参照）。
図１６の断面図１６００に示すように、誘電体ライナー層１３９は、複数の金属フィーチャ１３８の頂面、複数の金属フィーチャ１３８の側壁、及びＩＬＤ層１１２の頂面に形成される。誘電体ライナー層１３９は、例えば、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、スピンオンプロセスなどによって、基板１０２上に炭化ケイ素、酸化ケイ素、オキシ炭化ケイ素、窒化ケイ素、炭窒化ケイ素、酸窒化ケイ素、オキシ炭窒化ケイ素などのいずれかを堆積させることにより形成されてよい。堆積中の温度は、例えば、約５０～４００℃であってもよい。さらに、誘電体ライナー層１３９の厚さは、例えば、約３０～８００オングストロームであってよい。
さらに、第２の犠牲層１４２は、誘電体ライナー層１３９上及び誘電体ライナー層１３９の側壁の間に形成される。第２の犠牲層１４２は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、スピンオンプロセスなどによって、基板１０２上に窒化チタン、酸化チタン、タングステンドープ炭素、酸化ハフニウム、酸化ジルコニウム、酸化亜鉛、酸化チタンジルコニウム、炭化ケイ素、二酸化ケイ素、オキシ炭化ケイ素、窒化ケイ素、炭窒化ケイ素、酸窒化ケイ素、オキシ炭窒化ケイ素、酸化アルミニウム、酸窒化アルミニウムなどのいずれかを堆積させることによって形成されてよい。いくつかの実施形態では、第２の犠牲層１４２は、第１の犠牲層（例えば、図６～８の１１４）とは異なる材料である。
図１７の断面図１７００に示すように、平坦化プロセスを、第２の犠牲層１４２に対して実行して、複数の金属フィーチャ１３８の頂面から第２の犠牲層１４２を除去する。平坦化プロセスはまた、誘電体ライナー層１３９の一部を複数の金属フィーチャ１３８の頂面から除去する。結果として、平坦化プロセスは、複数の金属フィーチャ１３８の側壁の間に複数の誘電体ライナーセグメント１４０を規定し、複数の誘電体ライナーセグメント１４０の側壁の間に複数の第２の犠牲セグメント１４４を規定する。例えば、第１の誘電体ライナーセグメント１４０ａは、第１の金属フィーチャ１３８ａの側壁上、第２の金属フィーチャ１３８ｂの側壁上、及びＩＬＤ層１１２の上面の第１の金属フィーチャ１３８ａと第２の金属フィーチャ１３８ｂとの間にあってよい。さらに、第２の犠牲セグメント１４４ａは、第１の誘電体ライナーセグメント１４０ａの側壁の間、及び第１の誘電体ライナーセグメント１４０ａの上面にあってよい。平坦化プロセスは、例えば、ＣＭＰなどを含んでもよい。
図１８の断面図１８００に示すように、第２のエッチングストップ層１４６は、複数の金属フィーチャ１３８の頂面、複数の誘電体ライナーセグメント１４０の頂面、及び複数の第２の犠牲セグメント１４４の頂面に形成される。第２のエッチングストップ層１４６は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、スピンオンプロセスなどによって、基板１０２上に炭化ケイ素、酸化ケイ素、オキシ炭化ケイ素、窒化ケイ素、炭窒化ケイ素、酸窒化ケイ素、オキシ炭窒化ケイ素、酸窒化アルミニウム、酸化アルミニウム、窒化ケイ素などのいずれかを堆積させることによって形成されてよい。堆積中の温度は、約２０～４００℃であってもよい。さらに、第２のエッチングストップ層１４６の厚さは、約１０～１０００オングストロームであってよい。
図１９の断面図１９００に示すように、第２の除去プロセスを実行して、複数の金属フィーチャ１３８の間から複数の第２の犠牲セグメント１４４を少なくとも部分的に除去することにより、それらの場所に複数のキャビティ１４８を残すことができる。したがって、複数のキャビティ１４８は、複数の誘電体ライナーセグメント１４０の側壁、複数の誘電体ライナーセグメント１４０の上面、及び第２のエッチングストップ層１４６の１つ以上の下面によって規定される。例えば、第１のキャビティ１４８ａは、第１の誘電体ライナーセグメント１４０ａの側壁、第１の誘電体ライナーセグメント１４０ａの上面、及び第２のエッチングストップ層１４６の下面によって規定されてよい。
第２の除去プロセスは、例えば、加熱プロセスなどを含んでよい。例えば、加熱プロセスは、集積チップをオーブン又は他の加熱装置内で約２５０～４００℃で約３０～６００秒又は他の適切な時間ベーキングすることを含んでよい。いくつかの実施形態では、加熱プロセスは、複数の第２の犠牲セグメント１４４の熱分解を含んでもよい。さらに、第２の除去プロセスは、所定の位置にある第２のエッチングストップ層１４６を用いて実行される。例えば、加熱プロセスは、複数の第２の犠牲セグメント１４４を固相から気相に変質させて、ガスが第２のエッチングストップ層１４６を通過（例えば、拡散）することにより複数のキャビティ１４８に逃げるようにしてよい。いくつかの実施形態では、ガスは、第２のエッチングストップ層１４６を通過して複数のキャビティ１４８から抽出されてよい。いくつかの実施形態（図示せず）では、１つ以上の開口部を第２のエッチングストップ層１４６に形成して、ガスが複数のキャビティ１４８からより容易に逃げるようにしてもよい。
複数の第２の犠牲セグメント１４４を除去し、それらの場所に複数のキャビティ１４８を形成することによって、複数のキャビティ１４８のサイズ及び／又は位置の制御を達成することができる。例えば、複数の第２の犠牲セグメント１４４の形成を制御し、続いて複数の第２の犠牲セグメント１４４を除去して複数のキャビティ１４８をその場所に残すことによって、複数のキャビティ１４８の形成の制御を達成することもできる。
いくつかの実施形態では、第２の除去プロセスは、複数の誘電体ライナーセグメント１４０の側壁の間から複数の第２の犠牲セグメント１４４全体を除去しなくてもよい。したがって、そのような実施形態では、複数の第２の犠牲セグメント１４４の１つ以上の部分は、第２の除去プロセスの後、複数の誘電体ライナーセグメント１４０の１つ以上の側壁に残ってよい（例えば、図４を参照）。
図２０の断面図２０００に示すように、第２の相互接続構造１５０は、第２のエッチングストップ層１４６上に形成されてもよく、例えば、１つ以上の金属線、１つ以上の金属ビア、１つ以上のボンドパッド、１つ以上の半田バンプ、１つ以上の誘電体層などを含んでもよい。第２の相互接続構造１５０を形成することは、例えば、第２のエッチングストップ層１４６上に１つ以上の誘電体層を堆積し、１つ以上の誘電体層をパターン化して１つ以上の誘電体層に１つ以上の開口部を形成し、１つ以上の開口部に１つ以上の金属を堆積することを含んでもよい。１つ以上の金属線、１つ以上の金属ビア、１つ以上のボンドパッド、１つ以上の半田バンプどのいずれかは、複数の金属フィーチャ１３８のいずれかに電気的に接続されてもよい。
図２１は、第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップを形成するための方法２０００のいくつかの実施形態の流れ図を示す。方法２１００は、一連の行為又はイベントとして以下に例示及び説明されているが、そのような行為又はイベントの図示された順序は、限定的な意味で解釈されるべきではないことを理解されたい。例えば、一部の行為は、異なるオーダで発生したり、図示した他の行為やイベントと同時に発生したりしてもよい。また、図示した全ての機能が、本明細書の記載の一又は複数の態様又は実施形態を実現するために必須であるとは限らない。また、ここに示す行為は、１つ以上の行為した作用及び／又は段階で実施されてもよい。
２１０２では、層間絶縁膜（ＩＬＤ）層を基板上に形成する。図６は、行為２１０２に対応するいくつかの実施形態の断面図６００を示す。
２１０４では、第１の犠牲層をＩＬＤ層上に形成する。図６は、行為２１０４に対応するいくつかの実施形態の断面図６００を示す。
２１０６では、ＩＬＤ層上に第１の犠牲層をパターン化して第１の犠牲セグメントを規定する。図７及び８は、行為２１０６に対応するいくつかの実施形態の断面図７００及び８００を示している。
２１０８では、基板上に金属を堆積させて、第１の犠牲セグメントの反対側に第１の金属フィーチャと第２の金属フィーチャを形成する。図１３及び１４は、行為２１０８に対応するいくつかの実施形態の断面図１３００及び１４００を示している。
２１１０では、第１の金属フィーチャと第２の金属フィーチャとの間から第１の犠牲セグメントを少なくとも部分的に除去する。図１５は、行為２１１０に対応するいくつかの実施形態の断面図１５００を示す。
２１１２では、第１の金属フィーチャの側壁、第２の金属フィーチャの側壁、及びＩＬＤ層の上面の第１の金属フィーチャと第２の金属フィーチャとの間に第１の誘電体ライナーセグメントを形成する。図１６及び１７は、行為２１１２に対応するいくつかの実施形態の断面図１６００及び１７００を示している。
２１１４では、第１の誘電体ライナーセグメントの上面に、かつ第１の誘電体ライナーセグメントの側壁の間に第２の犠牲セグメントを形成する。図１６及び１７は、行為２１１４に対応するいくつかの実施形態の断面図１６００及び１７００を示している。
２１１６では、第２の犠牲セグメントの頂面、第１の金属フィーチャの頂面、第２の金属フィーチャの頂面、及び第１の誘電体ライナーセグメントの頂面にエッチングストップ層を形成する。図１８は、行為２１１６に対応するいくつかの実施形態の断面図１８００を示す。
２１１８では、第２の犠牲セグメントを少なくとも部分的に除去することにより、その場所に第１のキャビティを残す。図１９は、行為２１１８に対応するいくつかの実施形態の断面図１９００を示す。
したがって、本開示の様々な実施形態は、第１の金属フィーチャと第２の金属フィーチャとの間の静電容量を低減することにより、その性能を改善するための、第１の金属フィーチャと第２の金属フィーチャとの間に第１のキャビティを含む集積チップに関する。さらに、本開示の様々な実施形態は、第１のキャビティの形成に対する制御を提供する集積チップを形成するための方法に関する。
したがって、いくつかの実施形態では、本開示は、集積チップに関する。集積チップは、基板上の誘電体層を含む。第１の金属フィーチャは、誘電体層上にある。第２の金属フィーチャは、誘電体層上にあり、第１の金属フィーチャに横方向に隣接する。第１の誘電体ライナーセグメントは、誘電体層の上面に沿って、第１の金属フィーチャと第２の金属フィーチャとの間に横方向に延在する。第１の誘電体ライナーセグメントは、誘電体層の上面に沿うから、第２の金属フィーチャに対向する第１の金属フィーチャの側壁に沿うように、そして第１の金属フィーチャに対向する第２の金属フィーチャの側壁に沿うように、連続して延在する。第１のキャビティは、第１の誘電体ライナーセグメントの側壁の間の横方向にかつ第１の誘電体ライナーセグメントの上面の上にある。
他の実施形態では、本開示は、集積チップを形成する方法に関する。該方法は、基板上に第１の金属フィーチャ及び第２の金属フィーチャを形成することを含む。第１の金属フィーチャと第２の金属フィーチャとの間に、かつ第１の金属フィーチャと第２の金属フィーチャの側壁に沿って第１の誘電体ライナーセグメントを形成する。第１の金属フィーチャと第２の金属フィーチャの側壁の間、さらに第１の誘電体ライナーセグメントの側壁の間に犠牲セグメントを形成する。第１の金属フィーチャ上、第２の金属フィーチャ上、犠牲セグメント上、及び第１の誘電体ライナーセグメント上にエッチングストップ層を形成する。第１の金属フィーチャと第２の金属フィーチャの側壁の間、及び第１の誘電体ライナーセグメントの側壁の間から犠牲セグメントの少なくとも一部を除去することにより、犠牲セグメントの少なくとも一部が除去された場所に第１のキャビティを残す。
さらに他の実施形態では、本開示は、集積チップを形成するための方法に関する。該方法は、基板上に層間絶縁膜（ＩＬＤ）層を形成することを含む。第１の犠牲層をＩＬＤ層上に形成する。ＩＬＤ層上に第１の犠牲層をパターン化して第１の犠牲セグメントを規定する。ＩＬＤ層をパターン化して、ＩＬＤ層に開口部を形成する。基板上に金属を堆積させて、第１の犠牲セグメントの反対側に第１の金属フィーチャと第２の金属フィーチャを形成する。第１の金属フィーチャを、第１の犠牲セグメントの頂面から第１の犠牲セグメントの底面まで延在する。第２の金属フィーチャを、第１の犠牲セグメントの頂面からＩＬＤ層の底面の下まで延在する。第１の金属フィーチャと第２の金属フィーチャとの間から第１の犠牲セグメントを少なくとも部分的に除去する。第２の金属フィーチャに対向する第１の金属フィーチャの側壁、第１の金属フィーチャに対向する第２の金属フィーチャの側壁、及びＩＬＤ層の上面の第１の金属フィーチャと第２の金属フィーチャとの間に第１の誘電体ライナーセグメントを形成する。第１の誘電体ライナーセグメントの上面に、かつ第１の誘電体ライナーセグメントの側壁の間に第２の犠牲セグメントを形成する。第２の犠牲セグメントの頂面、第１の金属フィーチャの頂面、第２の金属フィーチャの頂面、及び第１の誘電体ライナーセグメントの頂面にエッチングストップ層を形成する。第１の誘電体ライナーセグメントの上面から、第２の犠牲セグメントを少なくとも部分的に除去することにより、その場所に第１のキャビティを残す。第１のキャビティは、第１の誘電体ライナーセグメントの側壁、第１の誘電体ライナーセグメントの上面、及びエッチングストップ層の下面によって規定される。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく、本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。

Claims (20)

  1. 基板上の誘電体層と、
    前記誘電体層上の第１の金属フィーチャと、
    前記誘電体層上にあり、前記第１の金属フィーチャに横方向に隣接する第２の金属フィーチャと、
    前記誘電体層の上面に沿って前記第１の金属フィーチャと前記第２の金属フィーチャとの間に横方向に延在し、かつ前記誘電体層の上面に沿うようから、前記第２の金属フィーチャに対向する前記第１の金属フィーチャの側壁に沿うように、そして前記第１の金属フィーチャに対向する前記第２の金属フィーチャの側壁に沿うように、連続して延在する第１の誘電体ライナーセグメントと、
    前記第１の誘電体ライナーセグメントの側壁の間の横方向にかつ前記第１の誘電体ライナーセグメントの上面の上にある第１のキャビティと、を含む、集積チップ。
  2. 前記第１のキャビティは、少なくとも部分的に、前記第１の誘電体ライナーセグメントの側壁及び上面によって規定される、請求項１に記載の集積チップ。
  3. 前記第１の金属フィーチャ上、前記第２の金属フィーチャ上、及び前記第１の誘電体ライナーセグメント上のエッチングストップ層をさらに含み、前記エッチングストップ層は、前記第１のキャビティをさらに規定する、請求項２に記載の集積チップ。
  4. 前記誘電体層は、第１の誘電体材料を含み、前記第１の誘電体ライナーセグメントは、前記第１の誘電体材料とは異なる第２の誘電体材料を含む、請求項１に記載の集積チップ。
  5. 誘電体を含む犠牲セグメントをさらに含み、前記犠牲セグメントは、前記第１の金属フィーチャの側壁に配置される、請求項１に記載の集積チップ。
  6. 誘電体を含む犠牲セグメントをさらに含み、前記犠牲セグメントは、前記第１の誘電体ライナーセグメントに配置され、かつ少なくとも部分的に第１のキャビティを規定する、請求項１に記載の集積チップ。
  7. 前記第１の誘電体ライナーセグメントは、前記第１の金属フィーチャの側壁、前記第２の金属フィーチャの側壁、及び前記誘電体層の上面をコンフォーマルに裏打ちする、請求項１に記載の集積チップ。
  8. 集積チップを形成する方法であって、
    基板上に第１の金属フィーチャ及び第２の金属フィーチャを形成するステップと、
    前記第１の金属フィーチャと前記第２の金属フィーチャとの間に、かつ前記第１の金属フィーチャと前記第２の金属フィーチャの側壁に沿って第１の誘電体ライナーセグメントを形成するステップと、
    前記第１の金属フィーチャと前記第２の金属フィーチャの側壁の間、さらに前記第１の誘電体ライナーセグメントの側壁の間に犠牲セグメントを形成するステップと、
    前記第１の金属フィーチャ上、前記第２の金属フィーチャ上、前記犠牲セグメント上、及び前記第１の誘電体ライナーセグメント上にエッチングストップ層を形成するステップと、
    前記第１の金属フィーチャと前記第２の金属フィーチャの側壁の間、及び前記第１の誘電体ライナーセグメントの側壁の間から前記犠牲セグメントの少なくとも一部を除去することにより、前記犠牲セグメントの少なくとも一部が除去された場所に第１のキャビティを残すステップと、を含む、方法。
  9. 前記第１のキャビティは、前記第１の誘電体ライナーセグメントの側壁、前記第１の誘電体ライナーセグメントの上面、及び前記エッチングストップ層の下面によって規定される、請求項８に記載の方法。
  10. 前記犠牲セグメントを除去した後、前記犠牲セグメントの一部は、前記第１の誘電体ライナーセグメント上に残る、請求項８に記載の方法。
  11. 前記第１の誘電体ライナーセグメント及び前記犠牲セグメントを形成することは、
    前記第１の金属フィーチャ上、前記第２の金属フィーチャ上、及び前記第１及び第２の金属フィーチャの側壁上に誘電体ライナー層を形成するステップと、
    前記誘電体ライナー層の側壁の間及び前記誘電体ライナー層の上に犠牲層を形成するステップと、
    前記犠牲層を形成した後、前記犠牲層及び前記誘電体ライナー層に平坦化プロセスを実行して、前記犠牲セグメントを規定し、前記第１の誘電体ライナーセグメントを規定するステップと、を含む、請求項８に記載の方法。
  12. 前記犠牲セグメントを除去することは、加熱プロセスを含み、前記犠牲セグメント上の所定の位置にあるエッチングストップ層を用いて行われる、請求項８に記載の方法。
  13. 前記エッチングストップ層は、前記犠牲セグメントの除去中において前記犠牲セグメント上に残る、請求項８に記載の方法。
  14. 前記犠牲セグメントを除去することは、
    前記犠牲セグメントがガスに変化するまで前記犠牲セグメントを加熱するステップと、
    前記エッチングストップ層を通してガスを抽出することにより、前記第１のキャビティからガスを除去するステップと、を含む、請求項１３に記載の方法。
  15. 前記第１の金属フィーチャ及び前記第２の金属フィーチャを形成することは、
    前記基板上に別個の犠牲セグメントを形成するステップと、
    前記基板上に金属を堆積させて、前記別個の犠牲セグメントの反対側に前記第１の金属フィーチャと前記第２の金属フィーチャを形成するステップと、
    前記第１の金属フィーチャと第２の金属フィーチャとの間から前記別個の犠牲セグメントを少なくとも部分的に除去するステップと、を含む、請求項８に記載の方法。
  16. 前記別個の犠牲セグメントを除去した後、前記別個の犠牲セグメントの一部は、前記第１の金属フィーチャの側壁上に残る、請求項１５に記載の方法。
  17. 集積チップを形成するための方法であって、
    基板上に層間絶縁膜（ＩＬＤ）層を形成するステップと、
    前記ＩＬＤ層上に第１の犠牲層を形成するステップと、
    前記ＩＬＤ層上に前記第１の犠牲層をパターン化して第１の犠牲セグメントを規定するステップと、
    前記ＩＬＤ層をパターン化して、前記ＩＬＤ層に開口部を形成するステップと、
    前記基板上に金属を堆積させて、前記第１の犠牲セグメントの頂面から前記第１の犠牲セグメントの底面まで延在する第１の金属フィーチャと、前記第１の犠牲セグメントの頂面から前記ＩＬＤ層の底面の下まで延在する第２の金属フィーチャとを、前記第１の犠牲セグメントの反対側に形成するステップと、
    前記第１の金属フィーチャと前記第２の金属フィーチャとの間から前記第１の犠牲セグメントを少なくとも部分的に除去するステップと、
    前記第２の金属フィーチャに対向する前記第１の金属フィーチャの側壁、前記第１の金属フィーチャに対向する前記第２の金属フィーチャの側壁、及び前記ＩＬＤ層の上面の前記第１の金属フィーチャと前記第２の金属フィーチャとの間に第１の誘電体ライナーセグメントを形成するステップと、
    前記第１の誘電体ライナーセグメントの上面に、かつ前記第１の誘電体ライナーセグメントの側壁の間に第２の犠牲セグメントを形成するステップと、
    前記第２の犠牲セグメントの頂面、前記第１の金属フィーチャの頂面、前記第２の金属フィーチャの頂面、及び前記第１の誘電体ライナーセグメントの頂面にエッチングストップ層を形成するステップと、
    前記第１の誘電体ライナーセグメントの上面から前記第２の犠牲セグメントを少なくとも部分的に除去することにより、前記第１の誘電体ライナーセグメントの側壁、前記第１の誘電体ライナーセグメントの上面、及び前記エッチングストップ層の下面によって規定される第１のキャビティをその場所に残すステップと、を含む、方法。
  18. 前記第１の犠牲層を形成した後、前記第１の犠牲層上にハードマスクを形成するステップをさらに含み、前記第１の犠牲層をパターン化することは、前記ハードマスクをパターン化して、前記第１の犠牲セグメント上にハードマスクセグメントを形成する、請求項１７に記載の方法。
  19. 前記金属を堆積した後、前記ハードマスクセグメントと前記金属に平坦化プロセスを実行して、前記第１の金属フィーチャを規定し、前記第２の金属フィーチャを規定し、前記第１の犠牲セグメント上から前記ハードマスクセグメントを除去するステップをさらに含む、請求項１８に記載の方法。
  20. 前記エッチングストップ層は、前記第２の犠牲セグメントの除去中において前記第２の犠牲セグメント上の所定の位置にある、請求項１７に記載の方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI847847B (zh) * 2023-08-22 2024-07-01 南亞科技股份有限公司 半導體結構的製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492732B2 (en) * 1997-07-28 2002-12-10 United Microelectronics Corp. Interconnect structure with air gap compatible with unlanded vias
US6159845A (en) * 1999-09-11 2000-12-12 United Microelectronics Corp. Method for manufacturing dielectric layer
US6287979B1 (en) * 2000-04-17 2001-09-11 Chartered Semiconductor Manufacturing Ltd. Method for forming an air gap as low dielectric constant material using buckminsterfullerene as a porogen in an air bridge or a sacrificial layer
US7329613B2 (en) 2005-03-11 2008-02-12 International Business Machines Corporation Structure and method for forming semiconductor wiring levels using atomic layer deposition
US20100001409A1 (en) 2006-11-09 2010-01-07 Nxp, B.V. Semiconductor device and method of manufacturing thereof
KR20090104896A (ko) * 2007-01-26 2009-10-06 어플라이드 머티어리얼스, 인코포레이티드 공기―갭 ｉｌｄ를 위한 ｐｅｃｖｄ-증착된 희생 폴리머 필름의 ｕｖ 경화
KR100818108B1 (ko) * 2007-02-06 2008-03-31 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
US20090093100A1 (en) * 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
JP2009194286A (ja) * 2008-02-18 2009-08-27 Panasonic Corp 半導体装置及びその製造方法
US7928003B2 (en) * 2008-10-10 2011-04-19 Applied Materials, Inc. Air gap interconnects using carbon-based films
US8900988B2 (en) * 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
KR20140100798A (ko) * 2013-02-07 2014-08-18 삼성전자주식회사 반도체 장치 및 그 형성방법
KR102154112B1 (ko) * 2013-08-01 2020-09-09 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
US9312168B2 (en) * 2013-12-16 2016-04-12 Applied Materials, Inc. Air gap structure integration using a processing system
US9390965B2 (en) 2013-12-20 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap forming techniques for interconnect structures
KR102146705B1 (ko) * 2013-12-23 2020-08-21 삼성전자주식회사 반도체 소자의 배선 구조물 및 그 형성 방법
US9449811B2 (en) * 2014-03-12 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap scheme for BEOL process
KR102190654B1 (ko) * 2014-04-07 2020-12-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20160064269A1 (en) * 2014-09-02 2016-03-03 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
KR102403741B1 (ko) * 2015-06-16 2022-05-30 삼성전자주식회사 반도체 장치
WO2017052540A1 (en) * 2015-09-23 2017-03-30 Intel Corporation Ultra thin helmet dielectric layer for maskless air gap and replacement ild processes
US9887128B2 (en) * 2015-12-29 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for interconnection
US9837355B2 (en) * 2016-03-22 2017-12-05 International Business Machines Corporation Method for maximizing air gap in back end of the line interconnect through via landing modification
KR102658192B1 (ko) * 2016-07-27 2024-04-18 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102567527B1 (ko) * 2016-11-07 2023-08-16 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR102687971B1 (ko) * 2016-11-28 2024-07-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN107680953B (zh) * 2017-11-09 2023-12-08 长鑫存储技术有限公司 金属内连线的互连结构及其形成方法、半导体器件
KR102635828B1 (ko) * 2018-09-20 2024-02-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11664305B2 (en) * 2019-06-27 2023-05-30 Intel Corporation Staggered lines for interconnect performance improvement and processes for forming such
US11145540B2 (en) 2019-08-08 2021-10-12 Nanya Technology Corporation Semiconductor structure having air gap dielectric and the method of preparing the same
US10991651B1 (en) * 2020-03-03 2021-04-27 Nanya Technology Corporation Interconnection structure having reduced capacitance and method of manufacturing the same

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