CN113644049A - 集成芯片 - Google Patents

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田希文
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戴羽腾
姚欣洁
吕志伟
李忠儒
眭晓林
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Abstract

本公开是关于集成芯片。集成芯片包括在基底上的介电层。第一金属部件在介电层上。第二金属部件在介电层上且横向相邻于第一金属部件。第一介电衬层区段沿着介电层的上表面在第一金属部件与第二金属部件之间横向延伸。第一介电衬层区段从介电层的上表面连续延伸至沿着第一金属部件面向第二金属部件的侧壁，且连续延伸至第二金属部件面向第一金属部件的侧壁。第一空腔横向位于第一介电衬层区段的侧壁之间，且在第一介电衬层区段的上表面上。

Description

集成芯片
技术领域
本发明是关于一种集成芯片及其形成方法，特别是关于在金属部件之间具有空腔的集成芯片及其形成方法。
背景技术
许多近代的集成芯片包含数百万个半导体装置，像是主动半导体装置(例如晶体管)及/或被动半导体装置(例如电阻器、二极管、电容器)。这些半导体装置通过产线后段(back-end-of-line，BEOL)金属互连层彼此电性互连，其中产线后段金属互连层形成在集成芯片上的半导体装置上方并沿着层间介电(interlayer dielectric，ILD)层。典型的集成芯片包括多个介电层和多个产线后段金属互连层，这些产线后段金属互连层包含不同尺寸的金属导线，其中这些金属导线与金属接触(即导孔(via))垂直耦合在一起。
发明内容
根据本发明的一些实施例，提供集成芯片。集成芯片包含在基底上的介电层，以及在介电层上的第一金属部件。集成芯片也包含在介电层上且横向相邻于第一金属部件的第二金属部件，以及沿着介电层的上表面在第一金属部件与第二金属部件之间横向延伸的第一介电衬层区段。第一介电衬层区段从介电层的上表面连续延伸至沿着第一金属部件面向第二金属部件的侧壁，且连续延伸至第二金属部件面向第一金属部件的侧壁。集成芯片还包含横向位于第一介电衬层区段的侧壁之间，且在第一介电衬层区段的上表面上的第一空腔。
根据本发明的一些实施例，提供集成芯片的形成方法。方法包含在基底上形成第一金属部件和第二金属部件，以及沿着第一金属部件和第二金属部件的侧壁在第一金属部件与第二金属部件之间形成第一介电衬层区段。方法也包含第一金属部件与第二金属部件的侧壁之间形成牺牲区段，且牺牲区段进一步位于第一介电衬层区段的侧壁之间。方法还包含在第一金属部件上、第二金属部件上、牺牲区段上以及第一介电衬层区段上形成蚀刻停止层。此外，方法包含从第一金属部件与第二金属部件的侧壁之间，并从第一介电衬层区段的侧壁之间移除至少部分的牺牲区段，借此在移除至少部分的牺牲区段的位置留下第一空腔。
根据本发明的一些实施例，提供集成芯片的形成方法。方法包含在基底上形成层间介电(ILD)层，以及在层间介电层上形成第一牺牲层。方法也包含将第一牺牲层图形化以定义出层间介电层上的第一牺牲区段，以及将层间介电层图形化以在层间介电层内形成开口。方法还包含在基底上沉积金属，以在第一牺牲区段的相对侧上形成第一金属部件和第二金属部件。第一金属部件从第一牺牲区段的顶面延伸至第一牺牲区段的底面，且第二金属部件从第一牺牲区段的顶面延伸至层间介电层的底面下。此外，方法包含从第一金属部件与第二金属部件之间至少部分地移除第一牺牲区段，以及在第一金属部件面向第二金属部件的侧壁上、第二金属部件面向第一金属部件的侧壁上，以及第一金属部件与第二金属部件之间层间介电层的上表面上形成第一介电衬层区段。方法也包含在第一介电衬层区段的上表面上且在第一介电衬层区段的侧壁之间形成第二牺牲区段，以及在第二牺牲区段的顶面上、第一金属部件的顶面上、第二金属部件的顶面上，以及第一介电衬层区段的顶面上形成蚀刻停止层。方法还包含从第一介电衬层区段的上表面上至少部分地移除第二牺牲区段，借此在其位置留下第一空腔。第一空腔由第一介电衬层区段的侧壁、第一介电衬层区段的上表面和蚀刻停止层的下表面所定义。
附图说明
通过以下的详述配合所附图式可更加理解本公开的各个层面。要注意的是，根据工业上的标准做法，各个部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，可能任意地放大或缩小各个部件的尺寸。
图1显示集成芯片的一些实施例的剖面示意图，集成芯片包括在第一金属部件与第二金属部件之间的第一空腔。
图2显示集成芯片的一些实施例的俯视布局图，集成芯片包括在第一金属部件与第二金属部件之间的第一空腔。
图3显示集成芯片的一些实施例的剖面示意图，集成芯片包括在第一金属部件的侧壁上的第一牺牲区段。
图4显示集成芯片的一些实施例的剖面示意图，集成芯片包括在介电衬层上的第二牺牲区段。
图5至图20显示集成芯片的形成方法的一些实施例的剖面示意图，集成芯片包括在第一金属部件与第二金属部件之间的第一空腔。
图21显示集成芯片的形成方法的一些实施例的流程图，集成芯片包括在第一金属部件与第二金属部件之间的第一空腔。
其中，附图标记说明如下：
100：集成芯片
101x：x轴
101y：y轴
101z：z轴
102：基底
104：半导体装置
106：第一互连结构
108：第一蚀刻停止层
112：层间介电层
114：第一牺牲层
116：硬遮罩层
118：底部微影层
120：中间微影层
122：光阻遮罩
124：第一牺牲区段
124a：第一牺牲区段
126：硬遮罩区段
126a：第一硬遮罩区段
128：底部微影层
130：中间微影层
132：光阻遮罩
134：第一开口
136：金属材料
138：金属部件
138a：第一金属部件
138b：第二金属部件
138m：金属线
138v：金属导孔
139：介电衬层
140：介电衬层区段
140a：第一介电衬层区段
142：第二牺牲层
144：第二牺牲区段
144a：第二牺牲区段
146：第二蚀刻停止层
148：空腔
148a：第一空腔
150：第二互连结构
200：集成芯片
300：集成芯片
400：集成芯片
500：剖面示意图
600：剖面示意图
700：剖面示意图
800：剖面示意图
900：剖面示意图
1000：剖面示意图
1100：剖面示意图
1200：剖面示意图
1300：剖面示意图
1400：剖面示意图
1500：剖面示意图
1600：剖面示意图
1700：剖面示意图
1800：剖面示意图
1900：剖面示意图
2000：剖面示意图
2100：方法
2102：操作
2104：操作
2106：操作
2108：操作
2110：操作
2112：操作
2114：操作
2116：操作
2118：操作
具体实施方式
以下公开提供了许多不同的实施例或范例，用于实施提供的主题的不同部件。组件和配置的具体范例描述如下，以简化本公开的说明。当然，这些仅仅是范例，并非用以限定本发明的实施例。举例而言，以下叙述中提及第一部件形成于第二部件上或上方，可能包含第一与第二部件直接接触的实施例，也可能包含额外的部件形成于第一与第二部件之间，使得第一与第二部件不直接接触的实施例。此外，本公开在各种范例中可能重复参考数字及/或字母，此重复是为了简化和清楚，并非在讨论的各种实施例及/或组态之间指定其关系。
再者，在此可使用空间相对用词，例如“在……下方”、“在……下”、“下方的”、“在……上”、“上方的”及类似的用词以助于描述图中所示的其中一个元件或部件相对于另一(些)元件或部件之间的关系。这些空间相对用词用以涵盖图式所描绘的方向以外的使用中或操作中的装置的不同方向。装置可能被转向(旋转90度或其他方向)，且可与其相应地解释在此使用的空间相对描述。
集成芯片包含在基底上的多个金属线，这些金属线彼此通过层间介电(interlayer dielectric，ILD)层横向地分离。层间介电层包括介电材料且介电材料是用以将金属线彼此电性隔离。然而，多个金属线之间存在电容，且电容取决于多个金属线之间的层间介电层的介电常数。多个金属线之间的电容会导致电阻―电容(resistive-capacitive，RC)延迟，进而影响集成芯片的切换速度(switching speed)。再者，层间介电层的介电常数可能高于期望值，因此导致集成芯片不期望的电阻―电容延迟。结果，使集成芯片的整体效能低于预期。
本公开的各种实施例是关于集成芯片，集成芯片包括在第一金属部件和第二金属部件之间的第一空腔以降低第一金属部件与第二金属部件之间的电容。第一金属部件在基底上。第二金属部件在基底上且横向相邻于第一金属部件。第一介电衬层区段横向位于第一金属部件与第二金属部件之间。第一介电衬层区段设置在第一金属部件面向第二金属部件的侧壁上，且设置第二金属部件面向第一金属部件的侧壁上。再者，第一空腔横向位于第一金属部件与第二金属部件之间。第一空腔至少部分地由第一介电衬层区段的侧壁和上表面所定义。第一空腔可例如包括空气或包括相对低的介电常数的一些其他合适的物质。
通过包含横向位于第一金属部件与第二金属部件之间的第一空腔，可降低第一金属部件与第二金属部件之间的净介电常数。因此，也可降低第一金属部件与第二金属部件之间的电容。结果，可降低集成芯片的电阻-电容延迟，进而改善集成芯片的效能。
图1显示集成芯片100的一些实施例的剖面示意图，集成芯片100包括在第一金属部件138a与第二金属部件138b之间的第一空腔148a。
在这样的实施例中，集成芯片100包含基底102和多个在基底102内及/或在基底102上的半导体装置104。可在基底102上设置第一互连结构106，且第一互连结构106可例如包括一或多个金属线、一或多个金属导孔、一或多个接触、一或多个介电层等。第一互连结构106上有第一蚀刻停止层108，且第一蚀刻停止层108上有层间介电(ILD)层112。
此外，层间介电层112上有多个金属部件138。通过多个介电衬层区段140并通过多个空腔148将多个金属部件138横向隔开。多个金属部件138中的任一者可例如为或例如包括任何金属线(例如金属线138m)、金属导孔(例如金属导孔138v)、一些其他的金属部件或类似的部件。
举例而言，第一金属部件138a在层间介电层112上且横向相邻于第二金属部件138b。第一金属部件138a可例如为金属线138m，而第二金属部件138b可例如包括金属线138m和金属导孔138v。此外，第一介电衬层区段140a在第一金属部件138a与第二金属部件138b之间横向延伸。第一介电衬层区段140a从第一金属部件138a面向第二金属部件138b的侧壁连续延伸至沿着层间介电层112的顶面，且进一步延伸至第二金属部件138b面向第一金属部件138a的侧壁。再者，第一空腔148a也横向位于第一金属部件138a与第二金属部件138b之间。第一空腔148a至少部分地由第一介电衬层区段140a的侧壁和上表面所定义。
一些实施例中，定义第一空腔148a的第一介电衬层区段140a的上表面高于第一金属部件138a的底面，且高于第二金属部件138b的底面。因此，第一空腔148a的底部高于第一金属部件138a的底面且高于第二金属部件138b的底面。
一些实施例中，第二金属部件138b延伸穿过层间介电层112并穿过第一蚀刻停止层108至第一互连结构106。举例而言，第二金属部件138b可通过第一互连结构106电性连接至多个半导体装置104中的一或多个。
第二蚀刻停止层146在多个金属部件138的顶面上、多个空腔148的顶面上和多个介电衬层区段140的顶面上延伸。第二蚀刻停止层146的一或多个底面定义出多个空腔148的顶部。举例而言，第二蚀刻停止层146的底面进一步定义出第一空腔148a。
一些实施例中，多个空腔148中的任一者可例如包括空气、氮、氧、包括相对低的介电常数的一些其他合适的物质或类似的物质。
通过包含横向位于第一金属部件138a与第二金属部件138b之间的第一空腔148a，可降低第一金属部件138a与第二金属部件138b之间的净介电常数，借此降低第一金属部件138a与第二金属部件138b之间的电容。结果，可降低集成芯片100的电阻-电容延迟，进而改善集成芯片100的效能。
一些实施例中，第二互连结构150可在第二蚀刻停止层146上，且可例如包括一或多个金属线、一或多个金属导孔、一或多个焊料凸块、一或多个介电层等。
基底102可例如包括硅、一些其他半导体或类似的材料。多个半导体装置104可例如为任何的金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effecttransistor，MOSFET)、双极性接面晶体管(bipolar junction transistor，BJT)、接面场效晶体管(junction field-effect transistor，JFET)、绝缘闸双极性晶体管(insulatedgate bipolar transistor，IGBT)或类似的装置。
任何第一蚀刻停止层108和第二蚀刻停止层146可例如包括碳化硅、氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氮氧化铝、氧化铝、氮化铝或类似的材料，且沿着y轴101y可具有约10至
Figure BDA0003143263990000081
的厚度或一些其他合适的厚度。
任何层间介电层112和多个介电衬层区段140可例如包括碳化硅、氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅或类似的材料，且沿着y轴101y可具有约30至
Figure BDA0003143263990000082
的厚度或一些其他合适的厚度。一些实施例中，层间介电层112和多个介电衬层区段140可包括不同材料。
多个金属部件138可例如包括钽、氮化钽、氮化钛、铜、钴、钌、钼、铱、钨或类似的材料，且沿着y轴101y可具有约10至
Figure BDA0003143263990000083
的厚度或一些其他合适的厚度。
此外，多个金属部件138沿着x轴101x测量的宽度可为约5至3000nm。再者，沿着第二金属部件138b在x轴101x方向上延伸的底面的第二金属部件138b的宽度可例如为约5至约300nm。一些实施例中，多个金属部件138的底面与多个金属部件138的侧壁之间的角度可为约50至95度。再者，第二金属部件138b的底面与第二金属部件138b的侧壁之间的角度可例如为约40至90度。
尽管第一互连结构106显示为在金属部件138下，一些其他的实施例中，第一互连结构106可从集成芯片100中省略。因此，多个金属部件138中的任一者皆可直接连接至多个半导体装置104中的任一者。
图2显示集成芯片200的一些实施例的俯视布局图，集成芯片200包括在第一金属部件138a与第二金属部件138b之间的第一空腔148a。
在这样的实施例中，第一金属部件138a和第二金属部件138b的顶面具有沿着z轴101z延伸的长度。再者，第一介电衬层区段140a部分地定义出同样具有沿着z轴延伸的长度的第一空腔148a。第一介电衬层区段140a和第一空腔148a在第一金属部件138a与第二金属部件138b之间沿着z轴延伸。
图3显示集成芯片300的一些实施例的剖面示意图，集成芯片300包括在第一金属部件138a的侧壁上的第一牺牲区段124a。
在这样的实施例中，多个第一牺牲区段124可在多个金属部件138中任一者的侧壁上，且前述的侧壁在多个金属部件138与多个介电衬层区段140之间。举例而言，第一牺牲区段124a可在第一金属部件138a的侧壁上，且前述的第一金属部件138a的侧壁在第一金属部件138a与第一介电衬层区段140a之间，这是由于在移除第一牺牲区段的制程期间并未将第一牺牲区段124a完全自第一金属部件138a的侧壁移除的缘故(举例而言，参见图14和图15)。一些实施例中，第一牺牲区段124a也可设置在第二金属部件138b的侧壁上和层间介电层112的上表面上。
多个第一牺牲区段124可例如包括任何氮化钛、氧化钛、掺杂钨的碳、氧化铪、氧化锆、氧化锌、氧化钛锆、碳化硅、二氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮氧化铝或类似的材料。
图4显示集成芯片400的一些实施例的剖面示意图，集成芯片400包括在第一介电衬层区段140a上的第二牺牲区段144a。
在这样的实施例中，多个第二牺牲区段144可在任何多个介电衬层区段140的侧壁上、多个介电衬层区段140的上表面上以及一或多个第二蚀刻停止层146的下表面上。举例而言，第二牺牲区段144a可在任何第一介电衬层区段140a的侧壁上、第一介电衬层区段140a的上表面上以及第二蚀刻停止层146的下表面上，这是由于在移除第二牺牲区段的制程期间并未将第二牺牲区段144a完全移除的缘故(举例而言，参见图18和图19)。
多个第二牺牲区段144可例如包括任何氮化钛、氧化钛、掺杂钨的碳、氧化铪、氧化锆、氧化锌、氧化钛锆、碳化硅、二氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮氧化铝或类似的材料。一些实施例中，多个第二牺牲区段144与多个第一牺牲区段(例如图3的第一牺牲区段124)包括不同的材料。
图5至图20显示集成芯片的一些实施例的剖面示意图500至2000，集成芯片包括在第一金属部件138a与第二金属部件138b之间的第一空腔148a。尽管图5至图20是针对方法进行描述，应可理解图5至图20公开的结构并未限于这样的方法，而是可从方法中独立出来的结构。
如图5的剖面示意图500所示，在基底102上形成多个半导体装置104。举例而言，可通过离子植入制程或类似的方法在基底102内形成多个源极/漏极区。再者，可例如通过一或多个沉积制程和一或多个图形化制程，在基底102上且在多个源极/漏极区之间形成多个栅极结构或类似的结构。
此外，可在基底102上形成第一互连结构106，且第一互连结构106可例如包括一或多个金属线、一或多个金属导孔、一或多个接触、一或多个介电层等。第一互连结构106的形成，可例如包括在基底102上沉积一或多个介电层、将一或多个介电层图形化以在一或多个介电层内形成一或多个开口，以及在一或多个开口内沉积一或多个金属。任何一或多个金属线、一或多个金属导孔、一或多个接触等皆可电性连接至多个半导体装置104中的任一者。
如图6的剖面示意图600所示，在基底102上形成第一蚀刻停止层108。可例如通过物理气相沉积(physical vapor deposition，PVD)制程、化学气相沉积(chemical vapordeposition，CVD)制程、原子层沉积(atomic layer deposition，ALD)制程、旋转涂布制程或类似的方法，在基底102上沉积任何碳化硅、氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氮氧化铝、氧化铝、氮化铝或类似的材料以形成第一蚀刻停止层108。在沉积期间第一蚀刻停止层108的温度可例如为约20至400℃或一些其他合适的温度。再者，第一蚀刻停止层108的厚度可为约10至
Figure BDA0003143263990000101
在第一蚀刻停止层108上形成层间介电层112。通过物理气相沉积(PVD)制程、化学气相沉积(CVD)制程、原子层沉积(ALD)制程、旋转涂布制程或类似的方法，在第一蚀刻停止层108上沉积任何碳化硅、氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅或类似的材料以形成层间介电层。在沉积期间层间介电层的温度可例如为约50至400℃或一些其他合适的温度。再者，层间介电层112的厚度可为约30至
Figure BDA0003143263990000102
在层间介电层112上形成第一牺牲层114。可通过化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程或类似的方法，在层间介电层112上沉积任何氮化钛、氧化钛、掺杂钨的碳、氧化铪、氧化锆、氧化锌、氧化钛锆、碳化硅、二氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮氧化铝或类似的材料以形成第一牺牲层114。在沉积期间第一牺牲层114的温度可例如为约50至400℃或一些其他合适的温度。再者，第一牺牲层114的厚度可为约30至
Figure BDA0003143263990000111
或一些其他合适的厚度。
在第一牺牲层114上形成硬遮罩层116。可通过化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程或类似的方法，在第一牺牲层114上沉积任何氮化钛、氧化钛、掺杂钨的碳、氧化铪、氧化锆、氧化锌、氧化钛锆、碳化硅、二氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮氧化铝或类似的材料以形成硬遮罩层116。在沉积期间硬遮罩层116的温度可例如为约50至400℃或一些其他合适的温度。再者，硬遮罩层116的厚度可例如为约30至
Figure BDA0003143263990000112
或一些其他合适的厚度。
如图7的剖面示意图700所示，在硬遮罩层116上形成底部微影层118，在底部微影层118上形成中间微影层120，且在中间微影层120上形成光阻遮罩122。底部微影层118和中间微影层120中任一者皆可包括有机高分子、无机高分子或类似的材料，且可通过化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程、旋转涂布制程或类似的方法以形成。
如图8的剖面示意图800所示，通过任何在适当位置的底部微影层118、中间微影层120和光阻遮罩122将硬遮罩层116和第一牺牲层114图形化，以定义出多个第一牺牲区段124并定义出在多个第一牺牲区段124的顶面上的多个硬遮罩区段126。结果，使多个第一牺牲区段124在层间介电层112上横向地间隔开。举例而言，图形化可定义出第一牺牲区段124a和在第一牺牲区段124a的顶面上的第一硬遮罩区段126a。图形化可例如包括任何微影制程、湿式蚀刻制程、干式蚀刻制程或类似的制程。
举例而言，湿式蚀刻制程可采用任何氢氟酸、氢氧化钾、四甲基氢氧化铵、磷酸、醋酸、硝酸、盐酸、过氧化氢等。此外，干式蚀刻制程可例如包括利用感应耦合等离子体(inductively coupled plasma，ICP)、电容耦合等离子体(capacitively coupledplasma，CCP)等的反应式离子蚀刻(reactive-ion etching，RIE)制程。再者，干式蚀刻制程可采用约50至3000瓦特的功率，约0至1200伏特的偏压，约0至100℃的温度，以及约0.2至120毫托的压力。另外，干式蚀刻制程可采用任何甲烷、氟甲烷、二氟甲烷、三氟甲烷、八氟环丁烷、六氟-1,3-丁二烯、四氟甲烷、氢、溴化氢、一氧化碳、二氧化碳、氧、三氯化硼、氯、氮、氦、氖、氩、一些其他的气体或类似的气体。
如图9的剖面示意图900所示，在层间介电层112上、多个第一牺牲区段124之间和上方，以及在多个硬遮罩区段126之间和上方形成底部微影层128。举例而言，沿着第一牺牲区段124a的侧壁且在硬遮罩区段126的顶面上形成底部微影层128。此外，在底部微影层128上形成中间微影层130，并在中间微影层130上形成光阻遮罩132。
如图10的剖面示意图1000所示，通过任何在适当位置的底部微影层128、中间微影层130和光阻遮罩132将层间介电层112图形化，以在层间介电层112内形成一或多个第一开口134。一或多个第一开口134是由层间介电层112的侧壁所定义。再者，底部微影层128在图形化之后可留在基底102上。
图形化可包括湿式蚀刻制程、干式蚀刻制程或类似的制程。举例而言，干式蚀刻制程可包括利用感应耦合等离子体(ICP)、电容耦合等离子体(CCP)等的反应式离子蚀刻(RIE)制程。再者，干式蚀刻制程可采用约50至3000瓦特的功率，约0至1200伏特的偏压，约0至100℃的温度，以及约0.2至120毫托的压力。另外，干式蚀刻制程可采用任何甲烷、氟甲烷、二氟甲烷、三氟甲烷、八氟环丁烷、六氟-1,3-丁二烯、四氟甲烷、氢、溴化氢、一氧化碳、二氧化碳、氧、三氯化硼、氯、氮、氦、氖、氩、一些其他的气体或类似的气体。
如图11的剖面示意图1100所示，移除底部微影层128。可例如使用湿式蚀刻制程、干式蚀刻制程或类似的制程来移除底部微影层128。
如图12的剖面示意图1200所示，通过在适当位置的多个硬遮罩区段126将第一蚀刻停止层108图形化，以使一或多个第一开口134延伸穿过第一蚀刻停止层108，使得一或多个第一开口134进一步由第一蚀刻停止层108的侧壁所定义。图形化也可移除多个硬遮罩区段126的一或多个部分，因此多个硬遮罩区段126可例如具有弯曲或弧形的表面。
图形化可包括湿式蚀刻制程、干式蚀刻制程或类似的制程。举例而言，干式蚀刻制程可包括感应耦合等离子体(ICP)干式蚀刻制程、电容耦合等离子体(CCP)干式蚀刻制程、远程(remote)等离子体干式蚀刻制程或类似的制程。干式蚀刻期间采用的功率为约50至3000瓦特。干式蚀刻期间采用的偏压为约0至1200伏特。干式蚀刻期间采用的温度为约0至100℃。干式蚀刻期间采用的压力为约0.2至120毫托。另外，干式蚀刻制程可采用任何甲烷、氟甲烷、二氟甲烷、三氟甲烷、八氟环丁烷、六氟-1,3-丁二烯、四氟甲烷、氢、溴化氢、一氧化碳、二氧化碳、氧、三氯化硼、氯、氮、氦、氖、氩、一些其他的气体或类似的气体。
如图13的剖面示意图1300所示，在基底102上且在多个第一牺牲区段124之间沉积金属材料136。金属材料136可填充一或多个第一开口134。金属材料136可例如包括钽、氮化钽、氮化钛、铜、钴、钌、钼、铱、钨或类似的材料，且可通过物理气相沉积(PVD)制程、化学气相沉积(CVD)制程、原子层沉积(ALD)制程、电化学镀覆(electrochemical plating，ECP)制程、溅镀制程或类似的制程以进行沉积。金属沉积期间的温度可为约20至400℃。再者，金属材料136的厚度可为约10至
Figure BDA0003143263990000131
如图14的剖面示意图1400所示，可对金属材料136实施平坦化制程以移除在多个第一牺牲区段124上的金属材料136。平坦化制程也从多个第一牺牲区段124的顶面移除多个硬遮罩区段126。再者，平坦化制程定义出多个第一牺牲区段124之间的多个金属部件138。
举例而言，平坦化制程从第一牺牲区段124a的顶面移除第一硬遮罩区段126a，并定义出第一金属部件138a和第二金属部件138b。第一金属部件138a和第二金属部件138b可在第一牺牲区段124a的相对侧上。
平坦化制程的结果，使得多个金属部件138的顶面与多个第一牺牲区段124的顶面约在同一平面。平坦化制程可例如包括化学机械平坦化制程(chemical mechanicalplanarization process，CMP)或类似的制程。
通过在形成多个金属部件138之前将层间介电层112的图形化最小化，多个金属部件138可能较不易受到不期望的弯曲。
如图15的剖面示意图1500所示，实施第一移除制程从多个金属部件138之间至少部分地移除多个第一牺牲区段124。
第一移除制程可包括湿式蚀刻制程、干式蚀刻制程或一些其他合适的制程。举例而言，湿式蚀刻制程可采用任何氢氟酸、氢氧化钾、四甲基氢氧化铵、磷酸、醋酸、硝酸、盐酸、过氧化氢等。再者，干式蚀刻制程可例如包括感应耦合等离子体(ICP)干式蚀刻制程、电容耦合等离子体(CCP)干式蚀刻制程、离子束蚀刻(ion beam etching，IBE)干式蚀刻制程、远程等离子体干式蚀刻制程或类似的制程。干式蚀刻制程期间采用的功率为约50至3000瓦特。干式蚀刻期间采用的偏压为约0至1200伏特。干式蚀刻期间的温度为约0至100℃。干式蚀刻期间的压力为约0.2至120毫托。再者，干式蚀刻制程可采用任何甲烷、氟甲烷、二氟甲烷、三氟甲烷、八氟环丁烷、六氟-1,3-丁二烯、四氟甲烷、氢、溴化氢、一氧化碳、二氧化碳、氧、三氯化硼、氯、氮、氦、氖、氩、甲醇、乙醇、一些其他的气体或类似的气体。
一些实施例中，第一移除制程可能不会从多个金属部件138之间移除多个第一牺牲区段124的整体。因此，在这样的实施例中，在第一移除制程之后，多个第一牺牲区段124的一或多个部分可留在多个金属部件138的一或多个侧壁上及/或层间介电层112的一或多个上表面上(例如参见图3)。
如图16的剖面示意图1600所示，在多个金属部件138的顶面上、多个金属部件138的侧壁上和层间介电层112的顶面上形成介电衬层139。可例如通过化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程、旋转涂布制程或类似的方法，在基底102上沉积任何碳化硅、氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅或类似的材料以形成介电衬层139。沉积期间的温度可例如为约50至400℃。再者，介电衬层139的厚度可例如为约30至
Figure BDA0003143263990000141
此外，在介电衬层139上且在介电衬层139的侧壁之间形成第二牺牲层142。可通过化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程、旋转涂布制程或类似的方法，在基底102上沉积任何氮化钛、氧化钛、掺杂钨的碳、氧化铪、氧化锆、氧化锌、氧化钛锆、碳化硅、二氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮氧化铝或类似的材料以形成第二牺牲层142。一些实施例中，第二牺牲层142与第一牺牲层的材料不同(例如第6至8图的第一牺牲层114)。
如图17的剖面示意图1700所示，对第二牺牲层142实施平坦化制程以从多个金属部件138的顶面上移除第二牺牲层142。平坦化制程也从多个金属部件138的顶面上移除部分的介电衬层139。结果，平坦化制程在多个金属部件138的侧壁之间定义出多个介电衬层区段140，且在多个介电衬层区段140的侧壁之间定义出多个第二牺牲区段144。举例而言，第一介电衬层区段140a可在第一金属部件138a的侧壁上、在第二金属部件138b的侧壁上，以及在第一金属部件138a与第二金属部件138b之间层间介电层112的上表面上。再者，第二牺牲区段144a可在第一介电衬层区段140a的侧壁之间且在第一介电衬层区段140a的的上表面上。平坦化制程可例如包括CMP或类似的制程。
如图18的剖面示意图1800所示，在多个金属部件138的顶面上、多个介电衬层区段140的顶面上，以及多个第二牺牲区段144的顶面上形成第二蚀刻停止层146。可通过化学气相沉积(CVD)制程、物理气相沉积(PVD)制程、原子层沉积(ALD)制程、旋转涂布制程或类似的方法，在基底102上沉积任何碳化硅、氧化硅、碳氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氮氧化铝、氧化铝、氮化铝或类似的材料以形成第二蚀刻停止层146。沉积期间的温度可为约20至400℃。再者，第二蚀刻停止层146的厚度可为约10至
Figure BDA0003143263990000151
如图19的剖面示意图1900所示，可实施第二移除制程以从多个金属部件138之间至少部分地移除多个第二牺牲区段144，借此在它们的位置留下多个空腔148。因此，多个空腔148是由多个介电衬层区段140的侧壁、多个介电衬层区段140的上表面，以及一或多个第二蚀刻停止层146的下表面所定义。举例而言，第一空腔148a可由第一介电衬层区段140a的侧壁、第一介电衬层区段140a的上表面和第二蚀刻停止层146的下表面所定义。
第二移除制程可例如包括加热制程或类似的制程。举例而言，加热制程可包括在烘烤炉或一些其他加热设备内，在约250至400℃下对集成芯片进行约30至600秒或一些其他合适的时间的烘烤。一些实施例中，加热制程可包括多个第二牺牲区段144的热裂解(thermal decomposition)。再者，在第二蚀刻停止层146在适当位置的情况下实施第二移除制程。举例而言，加热制程可将多个第二牺牲区段144从固体状态转换为气体状态，且气体可能通过穿过第二蚀刻停止层146(例如通过扩散)逃出多个空腔148。一些实施例中，可通过第二蚀刻停止层146从多个空腔148中提取气体。一些实施例中(未绘示)，可在第二蚀刻停止层146内形成一或多个开口以允许气体更容易逃出多个空腔148。
通过移除多个第二牺牲区段144并在它们的位置形成多个空腔148，可实现对多个空腔148的尺寸及/或位置的控制。举例而言，通过控制多个第二牺牲区段144的形成以及后续移除多个第二牺牲区段144以在它们的位置留下多个空腔148，也可实现对多个空腔148的形成的控制。
一些实施例中，第二移除制程可能不会移除在多个介电衬层区段140的侧壁之间的多个第二牺牲区段144的整体。因此，在这样的实施例中，在第二移除制程之后，多个第二牺牲区段144的一或多个部分可留在多个介电衬层区段140的一或多个侧壁上(例如参见图4)。
如图20的剖面示意图2000所示，可在第二蚀刻停止层146上形成第二互连结构150，且第二互连结构150可例如包括一或多个金属线、一或多个金属导孔、一或多个接合垫、一或多个焊料凸块、一或多个介电层等。第二互连结构150的形成，可例如包括在第二蚀刻停止层146上沉积一或多个介电层、将一或多个介电层图形化以在一或多个介电层内形成一或多个开口，以及在一或多个开口内沉积一或多个金属。任何一或多个金属线、一或多个金属导孔、一或多个接合垫、一或多个焊料凸块等皆可电性连接至多个金属部件138中的任一者。
图21显示集成芯片的形成方法2100的一些实施例的流程图，集成芯片包括在第一金属部件与第二金属部件之间的第一空腔。尽管方法2100在下面是以一系列的操作或事件来显示和描述，但应理解这样的操作或事件显示的顺序不会对其解释产生限制。举例而言，除了在此显示及/或叙述的那些操作或事件以外，一些操作可能以不同的顺序进行及/或与其他操作或事件同时进行。此外，并非所有显示的操作都是实施本文叙述的实施例的一或多个样态所必须的。再者，本文描述的一或多个操作可在一或多个单独的操作及/或阶段中执行。
在操作2102中，在基底上形成层间介电(interlayer dielectric，ILD)层。图6显示对应操作2102的一些实施例的剖面示意图600。
在操作2104中，在层间介电层上形成第一牺牲层。图6显示对应操作2104的一些实施例的剖面示意图600。
在操作2106中，将第一牺牲层图形化以在层间介电层上定义出第一牺牲区段。图7和图8显示对应操作2106的一些实施例的剖面示意图700和800。
在操作2108中，在基底上沉积金属以在第一牺牲区段的相对侧上形成第一金属部件和第二金属部件。图13和图14显示对应操作2108的一些实施例的剖面示意图1300和1400。
在操作2110中，从第一金属部件与第二金属部件之间至少部分地移除第一牺牲区段。图15显示对应操作2110的一些实施例的剖面示意图1500。
在操作2112中，在第一金属部件的侧壁上、第二金属部件的侧壁上，以及第一金属部件与第二金属部件之间层间介电层的上表面上形成第一介电衬层区段。图16和图17显示对应操作2112的一些实施例的剖面示意图1600和1700。
在操作2114中，在第一介电衬层区段的上表面上以及第一介电衬层区段的侧壁之间形成第二牺牲区段。图16和图17显示对应操作2114的一些实施例的剖面示意图1600和1700。
在操作2116中，在第二牺牲区段的顶面上、第一金属部件的顶面上、第二金属部件的顶面上，以及第一介电衬层区段的顶面上形成蚀刻停止层。图18显示对应操作2116的一些实施例的剖面示意图1800。
在操作2118中，至少部分地移除第二牺牲区段，借此在其位置留下第一空腔。图19显示对应操作2118的一些实施例的剖面示意图1900。
因此，本公开的各种实施例是关于集成芯片，集成芯片包括在第一金属部件和第二金属部件之间的第一空腔以降低第一金属部件与第二金属部件之间的电容，借此改善集成芯片的效能。再者本公开的各种实施例是关于集成芯片的形成方法，提供集成芯片的形成方法以控制第一空腔的形成。
据此，一些实施例中，本公开是关于集成芯片。集成芯片包括在基底上的介电层。第一金属部件在介电层上。第二金属部件在介电层上且横向相邻于第一金属部件。第一介电衬层区段沿着介电层的上表面在第一金属部件与第二金属部件之间横向延伸。第一介电衬层区段从沿着介电层的上表面连续延伸至沿着第一金属部件面向第二金属部件的侧壁，且连续延伸至沿着第二金属部件面向第一金属部件的侧壁。第一空腔横向位于第一介电衬层区段的侧壁之间，且在第一介电衬层区段的上表面上。
在一实施例中，第一空腔至少部分地由第一介电衬层区段的侧壁和上表面所定义。
在一实施例中，上述集成芯片还包括：蚀刻停止层，在第一金属部件上、在第二金属部件上以及在第一介电衬层区段上，其中蚀刻停止层进一步定义出第一空腔。
在一实施例中，介电层包括第一介电材料，且第一介电衬层区段包括与第一介电材料不同的第二介电材料。
在一实施例中，上述集成芯片还包括：牺牲区段，包括介电质，其中牺牲区段设置在第一金属部件的侧壁上。
在一实施例中，上述集成芯片还包括：牺牲区段，包括介电质，其中牺牲区段设置在第一介电衬层区段上且至少部分地定义第一空腔。
在一实施例中，第一介电衬层区段共形地内衬于第一金属部件的侧壁、第二金属部件的侧壁和介电层的上表面。
在其他实施例中，本公开是关于集成芯片的形成方法。方法包括在基底上形成第一金属部件和第二金属部件。沿着第一金属部件和第二金属部件的侧壁在第一金属部件与第二金属部件之间形成第一介电衬层区段。在第一金属部件与第二金属部件的侧壁之间形成牺牲区段，且牺牲区段进一步位于第一介电衬层区段的侧壁之间。在第一金属部件上、第二金属部件上、牺牲区段上以及第一介电衬层区段上形成蚀刻停止层。从第一金属部件与第二金属部件的侧壁之间，并从第一介电衬层区段的侧壁之间移除至少部分的牺牲区段，借此在移除至少部分的牺牲区段的位置留下第一空腔。
在一实施例中，第一空腔由第一介电衬层区段的侧壁、第一介电衬层区段的上表面和蚀刻停止层的下表面所定义。
在一实施例中，在移除牺牲区段之后，牺牲区段的一部分留在第一介电衬层区段上。
在一实施例中，形成第一介电衬层区段和牺牲区段包括：在第一金属部件上、第二金属部件上以及第一金属部件和第二金属部件的侧壁上形成介电衬层；在介电衬层的侧壁之间且在介电衬层上形成牺牲层；以及在形成牺牲层之后，对牺牲层和介电衬层实施一平坦化制程以定义出牺牲区段并定义出第一介电衬层区段。
在一实施例中，移除牺牲区段包括加热制程，且当蚀刻停止层在牺牲区段上时进行加热制程。
在一实施例中，在移除牺牲区段的期间，蚀刻停止层维持在牺牲区段上。
在一实施例中，移除牺牲区段包括：加热牺牲区段直到牺牲区段转换为气体；以及通过通过蚀刻停止层提取气体，以从第一空腔移除气体。
在一实施例中，形成第一金属部件和第二金属部件包括：在基底上形成分离的牺牲区段；在基底上沉积金属以在分离的牺牲区段的相对侧上形成第一金属部件和第二金属部件；以及从第一金属部件与第二金属部件之间至少部分地移除分离的牺牲区段。
在一实施例中，在移除分离的牺牲区段之后，分离的牺牲区段的一部分留在第一金属部件的侧壁上。
在另一些其他的实施例中，本公开是关于集成芯片的形成方法。方法包括在基底上形成层间介电(ILD)层。在层间介电层上形成第一牺牲层。将第一牺牲层图形化以定义出层间介电层上的第一牺牲区段。将层间介电层图形化以在层间介电层内形成开口。在基底上沉积金属，以在第一牺牲区段的相对侧上形成第一金属部件和第二金属部件。第一金属部件从第一牺牲区段的顶面延伸至第一牺牲区段的底面。第二金属部件从第一牺牲区段的顶面延伸至层间介电层的底面下。从第一金属部件与第二金属部件之间至少部分地移除第一牺牲区段。在第一金属部件面向第二金属部件的侧壁上、第二金属部件面向第一金属部件的侧壁上，以及第一金属部件与第二金属部件之间层间介电层的上表面上形成第一介电衬层区段。在第一介电衬层区段的上表面上且在第一介电衬层区段的侧壁之间形成第二牺牲区段。在第二牺牲区段的顶面上、第一金属部件的顶面上、第二金属部件的顶面上，以及第一介电衬层区段的顶面上形成蚀刻停止层。从第一介电衬层区段的上表面上至少部分地移除第二牺牲区段，借此在其位置留下第一空腔。第一空腔由第一介电衬层区段的侧壁、第一介电衬层区段的上表面和蚀刻停止层的下表面所定义。
在一实施例中，上述集成芯片的形成方法还包括：在形成第一牺牲层之后，在第一牺牲层上形成硬遮罩，其中将第一牺牲层图形化也将硬遮罩图形化，以在第一牺牲区段上形成硬遮罩区段。
在一实施例中，上述集成芯片的形成方法还包括：在沉积金属以定义第一金属部件、定义第二金属部件以及从第一牺牲区段上移除硬遮罩区段之后，对硬遮罩区段和金属实施平坦化制程。
在一实施例中，在移除第二牺牲区段的期间，蚀刻停止层是在第二牺牲区段上的位置。
前述内文概述了许多实施例或范例的部件，以使本技术领域中具有通常知识者可以更佳地了解本公开的各种样态。本技术领域中具有通常知识者应可理解他们可使用本公开为基础来设计或修改其他制程及结构，以达到相同的目的及/或达到与在此介绍的实施例相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本公开的精神与范围。在不背离本公开的精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (1)

1.一种集成芯片，包括：
一介电层，在一基底上；
一第一金属部件，在该介电层上；
一第二金属部件，在该介电层上且横向相邻于该第一金属部件；
一第一介电衬层区段，沿着该介电层的一上表面在该第一金属部件与该第二金属部件之间横向延伸，其中该第一介电衬层区段从沿着该介电层的该上表面连续延伸至沿着该第一金属部件面向该第二金属部件的一侧壁，且连续延伸至沿着该第二金属部件面向该第一金属部件的一侧壁；以及
一第一空腔，横向位于该第一介电衬层区段的多个侧壁之间，且在该第一介电衬层区段的一上表面上。
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