JP2005252033A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】埋め込みストラップ構造では接続抵抗が大きく、これを小さくしようとすると不純物の拡散が起きて、スイッチトランジスタの特性に悪影響する。
【解決手段】ソース・ドレイン領域18と、これと同じ導電型の不純物が導入されているストレージノード電極9と、ソース・ドレイン領域18の表面部分とストレージノード電極9の表面部分とに形成され、当該2つの表面部分を電気的に接続している半導体合金層19と、半導体合金層19より基板深部側でソース・ドレイン領域18およびストレージノード電極9の対向する側面間に介在し、両者の間で不純物の熱拡散を防止する拡散防止膜8とを有する。この構造では、拡散防止膜8をノード絶縁膜(キャパシタCAPの誘電体膜)と同じ膜から形成できる。
【選択図】図1
【解決手段】ソース・ドレイン領域18と、これと同じ導電型の不純物が導入されているストレージノード電極9と、ソース・ドレイン領域18の表面部分とストレージノード電極9の表面部分とに形成され、当該2つの表面部分を電気的に接続している半導体合金層19と、半導体合金層19より基板深部側でソース・ドレイン領域18およびストレージノード電極9の対向する側面間に介在し、両者の間で不純物の熱拡散を防止する拡散防止膜8とを有する。この構造では、拡散防止膜8をノード絶縁膜(キャパシタCAPの誘電体膜)と同じ膜から形成できる。
【選択図】図1
Description
本発明は、半導体基板に形成されている同じ導電型の導電体(導電領域と溝埋め込み導電層)を、不純物拡散を防止しながら電気的に接続する構造を有する半導体装置とその製造方法とに関するものである。
不純物拡散を防止しながら電気的に接続させるべき導電体を有する半導体装置としては、たとえばトレンチにキャパシタを形成させているセル構造のDRAMを挙げることができる。
DRAMセルは、1つのスイッチトランジスタと1つのキャパシタとから構成され、如何にして記憶容量を維持または向上しながらセル面積を縮小するかが重要な課題となっている。
DRAMセルは、1つのスイッチトランジスタと1つのキャパシタとから構成され、如何にして記憶容量を維持または向上しながらセル面積を縮小するかが重要な課題となっている。
キャパシタは、半導体基板にアスペクト比が大きな溝(ディープトレンチ)を形成し、そのトレンチの内壁にキャパシタ誘電体膜を形成し、トレンチ周囲の導電領域を一方電極とし、トレンチ内壁の絶縁膜内空間に埋め込まれた多結晶シリコンを他方電極として用いる構造(トレンチキャパシタ構造)が現在の主流となっている。
トレンチキャパシタ構造では、多結晶シリコンとスイッチトランジスタのソース・ドレイン領域との接続を、エリアペナルティを被ることなく自己整合的に、しかも確実に行う必要があり、そのための構造として、いわゆる埋め込みストラップ(Buried Strap)構造が知られている(たとえば、特許文献1参照)。
トレンチキャパシタ構造では、多結晶シリコンとスイッチトランジスタのソース・ドレイン領域との接続を、エリアペナルティを被ることなく自己整合的に、しかも確実に行う必要があり、そのための構造として、いわゆる埋め込みストラップ(Buried Strap)構造が知られている(たとえば、特許文献1参照)。
特許文献1に記載されている埋め込みストラップ構造のセル断面を、図26に示す。
図26に示す構造において、単結晶シリコン基板100に、ゲート絶縁膜101、ゲート電極102、N型不純物領域からなる2つのソース・ドレイン領域103と104によりスイッチトランジスタTRが形成されている。スイッチトランジスタTRの一方のソース・ドレイン領域103に隣接した位置にトレンチ105が形成され、記憶データの蓄積ノードとなるキャパシタ電極(以下、ストレージノード電極という)を構成する多結晶シリコン層として、下層から順に、第1の層106、第2の層107および第3の層108がトレンチ105内に埋め込まれている。このうち第3の層108は埋め込みストラップと称され、ストレージノード電極をソース・ドレイン領域103と電気的に接続するための溝埋め込み導電層である。
図26に示す構造において、単結晶シリコン基板100に、ゲート絶縁膜101、ゲート電極102、N型不純物領域からなる2つのソース・ドレイン領域103と104によりスイッチトランジスタTRが形成されている。スイッチトランジスタTRの一方のソース・ドレイン領域103に隣接した位置にトレンチ105が形成され、記憶データの蓄積ノードとなるキャパシタ電極(以下、ストレージノード電極という)を構成する多結晶シリコン層として、下層から順に、第1の層106、第2の層107および第3の層108がトレンチ105内に埋め込まれている。このうち第3の層108は埋め込みストラップと称され、ストレージノード電極をソース・ドレイン領域103と電気的に接続するための溝埋め込み導電層である。
第1の層106が埋め込まれたトレンチ内壁にキャパシタ誘電体膜109が形成され、第2の層107が埋め込まれたトレンチ内壁に、いわゆるカラー(collar)酸化膜と称される厚い絶縁膜110が形成され、埋め込みストラップ(第3の層)108とソース・ドレイン領域との間、および、埋め込みストラップ108と第2の層107との間に、本例ではSiCからなる膜111が形成されている。また、キャパシタ誘電体膜109が形成されているトレンチ部分の周囲に、N型の導電型を有するプレート電極層112が形成されている。なお、埋め込みストラップ108と第2の層107との間に形成されているSiC膜111は必須ではないが、埋め込みストラップ(第3の層)108とソース・ドレイン領域との間にSiC膜111を形成する工程で必然的に形成される膜とされている。
このようにして形成されているキャパシタCAPを、他の図示しないセルのキャパシタと素子分離するために浅いトレンチ113内に絶縁物を埋め込むことによって、STI(Shallow Trench Isolation)114が形成されている。
このようにして形成されているキャパシタCAPを、他の図示しないセルのキャパシタと素子分離するために浅いトレンチ113内に絶縁物を埋め込むことによって、STI(Shallow Trench Isolation)114が形成されている。
このDRAMセルにおいて、ソース・ドレイン領域103とストレージノード電極との電気的接続を行う埋め込みストラップ108は、フォトマスクを用いたフォトリソグラフィ工程を使わずに自己整合的に形成できるという利点がある。さらに、埋め込みストラップ108の形成による面積増加が無いという利点もある。
特開2000−164824号公報
ところが、特許文献1に記載されている埋め込みストラップ構造を有するDRAMセルは、ソース・ドレイン領域103とストレージノード電極との電気的接続をSiC膜(または、極薄いSiO2膜あるいはSiN膜)などのような特殊な材料の膜を介して行っていることから、この膜の形成により製造工程が複雑である。
また、ストレージノード電極が複数の層、ここでは3層の多結晶シリコンから構成され、その埋め込み工程、一部除去工程を繰り返す手順も、製造工程を複雑にしている要因である。
また、ストレージノード電極が複数の層、ここでは3層の多結晶シリコンから構成され、その埋め込み工程、一部除去工程を繰り返す手順も、製造工程を複雑にしている要因である。
一方、よく知られているように、ストレージノード電極に導入されているN型の不純物、たとえばAsは熱拡散しやすいことから、この不純物が、その後の熱履歴によってソース・ドレイン領域103に拡散することを有効に防止する必要がある。そのため、電気的接続のための膜、ここではSiC膜111の厚さに制限があり、この膜を余り薄くできない。つまり、ソース・ドレイン領域103と埋め込みストラップ108との間に介在する膜(ここではSiC膜111)について、As拡散防止のために、その膜をある程度厚くする必要があり、ソース・ドレイン領域103と埋め込みストラップ108との接続抵抗の低減が十分図れない。
とくに、近年のトランジスタサイズの微細化により、ソース・ドレイン領域のチャネル方向のサイズが小さくなることに伴って、As拡散がスイッチトランジスタTRのしきい値電圧やオン電流を変動させる危険性が増大しており、As拡散のトランジスタ特性に及ぼす影響が無視できなくなってきている。
とくに、近年のトランジスタサイズの微細化により、ソース・ドレイン領域のチャネル方向のサイズが小さくなることに伴って、As拡散がスイッチトランジスタTRのしきい値電圧やオン電流を変動させる危険性が増大しており、As拡散のトランジスタ特性に及ぼす影響が無視できなくなってきている。
また、この電気的接続のための膜と材質および厚さが同じSiC膜111が、埋め込みストラップ108と第2の層107との間に存在することから、その分、ストレージノード電極の内部抵抗値が高くなる。また、このようなSiC膜111を介在させず、複数の多結晶シリコンを直接接続させる場合に、界面洗浄に十分な注意を払っても、その界面の接続抵抗が多少なりとも大きくなることは避けられない。
本発明が解決しようとする第1の課題は、同じ導電型の2つの導電体(導電領域と溝埋め込み導電層)を、不純物の拡散を防止しながら電気的に良好に、かつ容易に接続させることにある。
本発明が解決しようとする第2の課題は、ストラップノードの内部抵抗値を低減することにある。
本発明が解決しようとする第2の課題は、ストラップノードの内部抵抗値を低減することにある。
本発明に係る半導体装置は、上記第1の課題を解決するためのものであり、半導体基板の表面部に形成されている不純物領域と、当該不純物領域と同じ導電型の不純物が導入され、半導体基板内部から半導体基板表面部にかけて埋め込まれている溝埋め込み導電層と、前記不純物領域の表面部分と前記溝埋め込み導電層の表面部分とに形成され、当該2つの表面部分を電気的に接続している半導体合金層と、半導体合金層より基板深部側で不純物領域および溝埋め込み導電層の対向する側面間に介在し、不純物領域と溝埋め込み導電層との間で不純物の熱拡散を防止する拡散防止膜と、を有する。
本発明は、好適に、前記溝埋め込み導電層が埋め込まれている半導体基板の溝の内壁に絶縁膜が形成され、トレンチの基板深部側の半導体基板部分に導電領域が形成され、当該基板深部側の導電領域を一方電極、前記絶縁膜をキャパシタ誘電体膜、前記溝埋め込み導電層を他方電極とするキャパシタが形成され、前記キャパシタ誘電体膜としての絶縁膜と前記拡散防止膜とが同一の膜から構成されている。
本発明は、好適に、前記溝埋め込み導電層が埋め込まれている半導体基板の溝の内壁に絶縁膜が形成され、トレンチの基板深部側の半導体基板部分に導電領域が形成され、当該基板深部側の導電領域を一方電極、前記絶縁膜をキャパシタ誘電体膜、前記溝埋め込み導電層を他方電極とするキャパシタが形成され、前記キャパシタ誘電体膜としての絶縁膜と前記拡散防止膜とが同一の膜から構成されている。
本発明は、前述した第2の課題を解決するための構成として、好適に、前記キャパシタの他方電極となる溝埋め込み導電層が単一の溝埋め込み導電層から構成されている。
この半導体装置によれば、不純物領域と、溝埋め込み導電層とは同じ導電型を有している。当該半導体装置の製造プロセスの熱履歴により、拡散係数が大きな一方の不純物が他方の不純物に拡散しようとするが、不純物領域と溝埋め込み導電層との間に形成されている絶縁膜が拡散防止膜であり、その材質と膜厚によって不純物拡散が防止される。一方、不純物領域と溝埋め込み導電層とは、抵抗が低い半導体合金層により電気的に接続されていることから接続抵抗が小さく、一方に印加された電圧が、ほぼそのままの電圧値で他方に伝達される。
また、拡散防止膜としての絶縁膜がキャパシタ誘電体膜を兼用しており、キャパシタ誘電体膜を形成するときに拡散防止膜も同時に形成される。
さらに、キャパシタの他方電極となる溝埋め込み導電層が単一の溝埋め込み導電層から構成されていることから、複数の溝埋め込み導電層を接触させてキャパシタ電極を形成する場合に比較すると、その内部抵抗が小さい。
また、拡散防止膜としての絶縁膜がキャパシタ誘電体膜を兼用しており、キャパシタ誘電体膜を形成するときに拡散防止膜も同時に形成される。
さらに、キャパシタの他方電極となる溝埋め込み導電層が単一の溝埋め込み導電層から構成されていることから、複数の溝埋め込み導電層を接触させてキャパシタ電極を形成する場合に比較すると、その内部抵抗が小さい。
本発明に係る半導体装置の製造方法は、前述した第1および第2の課題を解決するためのものであり、同じ導電型の不純物が導入され導電化されている2つの半導体部分を、不純物拡散を防止しながら電気的に接続する半導体装置の製造方法であって、半導体基板にトレンチを形成し、トレンチの内壁に前記不純物拡散の防止が可能な材質と厚さを有する絶縁膜を形成する第1ステップと、内壁が絶縁膜に覆われているトレンチの内部空間に溝埋め込み導電層を埋め込む第2ステップと、トレンチに隣接した半導体基板の表面部分に前記溝埋め込み導電層と同じ導電型の不純物領域を形成する第3ステップと、不純物領域の表面部分と、当該表面部分に前記絶縁膜を介して位置する溝埋め込み導電層の表面部分のうち、その少なくとも一部とに高融点金属層を形成する第4ステップと、それぞれの高融点金属層を熱処理により半導体と合金化して相互に連結し、形成された半導体合金層により不純物領域と溝埋め込み導電層とを電気的に接続する第5ステップとを含む。
この製造方法によれば、トレンチの内壁に不純物拡散の防止が可能な材質と厚さの絶縁膜を形成する。この絶縁膜は、トレンチ内部で溝埋め込み導電層とトレンチ周囲の基板深部側の導電領域とを容量結合する誘電体膜として、さらには、基板表面部分に形成された半導体合金層付近で不純物領域と溝埋め込み導電層とを隔離し、両者の不純物が拡散するのを防止する拡散防止膜としても機能する。そのため、本製造方法によれば、このような異なる機能の膜が同一ステップで一括して形成される。
また、内壁が絶縁膜に覆われているトレンチの内部空間に溝埋め込み導電層を埋め込まれる。したがって、複数の溝埋め込み導電層を接触させて溝埋め込み導電層を形成する場合と比較して、溝埋め込み導電層が1ステップで、しかも内部抵抗値が小さいまま形成される。
また、内壁が絶縁膜に覆われているトレンチの内部空間に溝埋め込み導電層を埋め込まれる。したがって、複数の溝埋め込み導電層を接触させて溝埋め込み導電層を形成する場合と比較して、溝埋め込み導電層が1ステップで、しかも内部抵抗値が小さいまま形成される。
本発明に係る半導体装置によれば、同じ導電型を有している2つの導電体、すなわち不純物領域と溝埋め込み導電層とを、不純物の拡散を防止しながら電気的に良好に、かつ容易に接続させることができるという利点がある。
また、本発明に係る半導体装置の製造方法によれば、上記2つの導電体の接続を、製造プロセスを複雑化しないで実現できるという利点がある。また、溝埋め込み導電層の内部抵抗値が小さく、その分、特性が良い半導体装置が実現できるという利点がある。
また、本発明に係る半導体装置の製造方法によれば、上記2つの導電体の接続を、製造プロセスを複雑化しないで実現できるという利点がある。また、溝埋め込み導電層の内部抵抗値が小さく、その分、特性が良い半導体装置が実現できるという利点がある。
以下、本発明の実施の形態を、プレート電極が基板に埋め込まれ、かつ、カラー酸化膜を有するDRAMセルを例として、図面を参照しつつ説明する。
図1(A)は、本実施の形態に係るDRAMの隣接する2つのセル部分における断面図である。また、図1(B)は、図1(A)のA部の拡大図である。
図1(A)に示すDRAMセル1は、一方電極がプレート線に接続され、他方電極が記憶データのストレージノード電極として機能するキャパシタCAPと、当該ストレージノード電極とビット線との接続を制御するスイッチトランジスタTRとを有する。本例のDRAMセルは、埋め込みストラップと同様に、ストレージノード電極とスイッチトランジスタTRとの良好な接続を、不純物拡散を防止しながら達成する構造に特徴を有する。以下、このDRAMセル1の構造を、図面を参照しつつ説明する。
図1(A)に示すDRAMセル1は、一方電極がプレート線に接続され、他方電極が記憶データのストレージノード電極として機能するキャパシタCAPと、当該ストレージノード電極とビット線との接続を制御するスイッチトランジスタTRとを有する。本例のDRAMセルは、埋め込みストラップと同様に、ストレージノード電極とスイッチトランジスタTRとの良好な接続を、不純物拡散を防止しながら達成する構造に特徴を有する。以下、このDRAMセル1の構造を、図面を参照しつつ説明する。
表面に半導体合金層19が形成されているゲート電極15が、ゲート絶縁膜14を介して単結晶シリコン基板2に形成されている。このゲート電極15とN型不純物領域からなる2つのソース・ドレイン領域18によりスイッチトランジスタTRが形成されている。これら2つのソース・ドレイン領域18の上にも半導体合金層19が形成されている。一方のソース・ドレイン領域は、不図示の層間絶縁膜に埋め込まれているコンタクトプラグ20によって上層のビット線21に接続されている。また、もう一方のソース・ドレイン領域18に隣接した位置にトレンチ4が形成され、たとえば多結晶シリコンからなるストレージノード電極9がトレンチ4内に埋め込まれている。このソース・ドレイン領域18に形成されている半導体合金層19は、ストレージノード電極9の一部にも延びて形成され、ソース・ドレイン領域18とストレージノード電極9とを接続している。
トレンチ4の内壁にキャパシタ誘電体膜としてのノード絶縁膜8が形成され、このノード絶縁膜8はトレンチ上部まで延び、ソース・ドレイン領域18とストレージノード電極9との隔離膜として用いられている。この部分のノード絶縁膜部分は、不純物の拡散を防止するために存在し「拡散防止膜」として機能する。ノード絶縁膜8は、不純物拡散が防止できる材質と厚さを必要とし、また、キャパシタ誘電体膜としての要請も満たす必要があり、それらの2つの要請によりノード絶縁膜8の材質と厚さが設定されている。ノード絶縁膜8の材質としては、たとえばSiO2、SiNまたはSiC、さらには、高誘電率の材料が選択できる。また、ノード絶縁膜8の材質がSiNの場合、たとえば1.5nm以上の厚さがあれば砒素Asまたは燐PなどのN型不純物の熱拡散が1050℃、50秒程度の高温アニールを施しても起こらない。この場合、ノード絶縁膜8は少なくとも1.5nm以上の厚さを有し、キャパシタ容量を加味して、その最終的な厚さが決定されている。
このノード絶縁膜8のほかに、トレンチ4の一部の内壁に、いわゆるカラー(collar)酸化膜と称される厚い絶縁膜6が形成されている。また、カラー酸化膜6より下方のトレンチ部分の周囲に、N型の導電型を有するプレート電極層7が形成されている。このようにして形成されているキャパシタCAPを、他の図示しないセルのキャパシタと素子分離するためにSTI(Shallow Trench Isolation)11が形成さている。
また、半導体基板2にN型のウェル(Nウェル)12が形成され、これとプレート電極層7が接続されている。Nウェル12を介してプレート電極層7にプレート電圧が供給される。Nウェル12内にP型のウェル(Pウェル)13が形成され、上述したスイッチトランジスタTRは、このPウェル13に形成されている。
また、半導体基板2にN型のウェル(Nウェル)12が形成され、これとプレート電極層7が接続されている。Nウェル12を介してプレート電極層7にプレート電圧が供給される。Nウェル12内にP型のウェル(Pウェル)13が形成され、上述したスイッチトランジスタTRは、このPウェル13に形成されている。
このような構造のDRAMセルは、半導体合金層(たとえばシリサイド層)19により、ソース・ドレイン領域18とストレージノード電極9との電気的接続が強固に行われていることから、その接続抵抗が小さいという利点がある。
また、その下方のソース・ドレイン領域18が、ストレージノード電極9とノード絶縁膜8によって隔離されているが、ノード絶縁膜8の材質と厚さは不純物拡散が起こらないように設定されている。したがって、スイッチトランジスタTRサイズが小さいような場合でも、最適化されたソース・ドレインの不純物プロファイルが、ストレージノード電極からの不純物によって乱されることがなく、その結果、不純物拡散によるスイッチトランジスタTRのしきい値電圧やオン抵抗の変動がなく、安定した特性が実現できる。
さらに、ストレージノード電極9が単一の導電層から構成さているために、複数の層を接触させることによる内部抵抗値の増大がなく、その面でも特性がよい。
また、その下方のソース・ドレイン領域18が、ストレージノード電極9とノード絶縁膜8によって隔離されているが、ノード絶縁膜8の材質と厚さは不純物拡散が起こらないように設定されている。したがって、スイッチトランジスタTRサイズが小さいような場合でも、最適化されたソース・ドレインの不純物プロファイルが、ストレージノード電極からの不純物によって乱されることがなく、その結果、不純物拡散によるスイッチトランジスタTRのしきい値電圧やオン抵抗の変動がなく、安定した特性が実現できる。
さらに、ストレージノード電極9が単一の導電層から構成さているために、複数の層を接触させることによる内部抵抗値の増大がなく、その面でも特性がよい。
つぎに、図1(A)に示すDRAMセル1の製造方法を、図2〜図18を用いて説明する。本例の製造方法の特徴は、ストレージノード電極(溝埋め込み導電層)とスイッチトランジスタのソース・ドレイン領域(不純物領域)との不純物の拡散防止膜をキャパシタ誘電体膜と一括して形成すること、および、ストレージノード電極を単一の溝埋め込み導電層、たとえば多結晶シリコンから形成することである。
なお、図2〜図18に示す製造方法は、いわゆるカラー先作りと称され、トレンチを形成した後に、まずカラー酸化膜を形成する場合を例示するが、特許文献1に記載されている方法のように、トレンチの下部に多結晶シリコンを埋め込んで第1の層を形成した後に、カラー酸化膜を形成する方法においても、本発明を適用することができる。その場合、ストレージノード電極は、2層の多結晶シリコンから構成される。ここでは、より好ましい実施の形態として、内部抵抗値を最小限にするためにストレージノード電極を1層の多結晶シリコンから形成する場合を例示する。
なお、図2〜図18に示す製造方法は、いわゆるカラー先作りと称され、トレンチを形成した後に、まずカラー酸化膜を形成する場合を例示するが、特許文献1に記載されている方法のように、トレンチの下部に多結晶シリコンを埋め込んで第1の層を形成した後に、カラー酸化膜を形成する方法においても、本発明を適用することができる。その場合、ストレージノード電極は、2層の多結晶シリコンから構成される。ここでは、より好ましい実施の形態として、内部抵抗値を最小限にするためにストレージノード電極を1層の多結晶シリコンから形成する場合を例示する。
図2に示すように、単結晶シリコン基板(半導体基板)2上に耐ドライエッチング性の高い膜、たとえばSiO2薄膜/SiN膜/SiO2厚膜の積層膜を形成し、これをフォトレジストR1によりパターンニングして基板表面マスク層3を形成する。そして、基板表面マスク層3をマスクとした異方性エッチングにより単結晶シリコン基板2に深いトレンチ4を形成する。
カラー先作りのため、図3に示すように、キャパシタが形成されるトレンチ下部に酸化阻止膜5、たとえば薄いSiO2膜とSiN膜の積層膜を形成する。具体的には、トレンチ4内壁を薄く熱酸化法により酸化した後にSiNを堆積させる。不図示のフォトレジストをトレンチ4内に埋め込み、上方からケミカルドライエッチング(CDE)またはリアクティブイオンエッチング(RIE)によりフォトレジストをトレンチ4の所望の高さまでエッチングする。この後、SiN膜(および薄いSiO2膜)の露出部分をウエットエッチングにより除去する。フォトレジストを除去すると、フォトレジストに保護されていたトレンチ下部で酸化阻止膜5が図示のように残る。
酸化阻止膜5がトレンチ下部に形成され、基板表面マスク層3が残存している図3の状態で、露出しているシリコン表面をLOCOS酸化させる。これにより、図4に示すように、トレンチ側壁の上部が厚く酸化され、この部分にカラー酸化膜6が選択的に形成される。その後、LOCOS酸化のマスクに使用した酸化阻止膜(SiO2とSiNの積層膜)5をウエットエッチングにより除去する。
続いて、必要に応じてキャパシタ容量を増加させるために、カラー酸化膜6で覆われていないトレンチ4の下部をウエットエッチング法などにより拡径する(図5参照)。
続いて、必要に応じてキャパシタ容量を増加させるために、カラー酸化膜6で覆われていないトレンチ4の下部をウエットエッチング法などにより拡径する(図5参照)。
図6に示すように、拡径されたトレンチ4の下部周囲にプレート電極としての導電領域(以下、プレート電極層という)7を形成する。より詳細には、砒素Asを含んだガラスをトレンチ4の内部に充填し、高温の熱処理により砒素Asを露出した単結晶シリコン基板2中に拡散させる。あるいは、砒素Asまたは燐Pを含むガス雰囲気中で熱処理を施すことにより単結晶シリコン基板2中に砒素Asまたは燐Pを拡散させる。これによりN型の導電領域としてプレート電極層7が形成される。
続く図7〜図9に示す工程で、カラー酸化膜6の上端部を除去してトレンチ4の基板表面部分の径を拡げる。
このとき最初に、トレンチ4内をフォトレジストR2により埋め込み、その高さを調整する(図7)。つぎに、ウエットエッチングによりカラー酸化膜6を基板表面から所定の深さまで除去する(図8)。フォトレジストR2を除去し、後に多結晶シリコンの埋め込みを容易にするために基板表面に形成されている基板表面マスク層3の表面をエッチングして、その開口部を広げておく。最後にレジストR2を除去すると図9に示すようにトレンチ4の最上部(基板表面部分)が拡径された状態となる。
このとき最初に、トレンチ4内をフォトレジストR2により埋め込み、その高さを調整する(図7)。つぎに、ウエットエッチングによりカラー酸化膜6を基板表面から所定の深さまで除去する(図8)。フォトレジストR2を除去し、後に多結晶シリコンの埋め込みを容易にするために基板表面に形成されている基板表面マスク層3の表面をエッチングして、その開口部を広げておく。最後にレジストR2を除去すると図9に示すようにトレンチ4の最上部(基板表面部分)が拡径された状態となる。
この後、拡散防止膜を兼ねるノード絶縁膜8をトレンチ全面に形成し(図10)、続いてP型の多結晶シリコン(非晶質シリコンを多結晶化したものを含む)を堆積して、その表面をエッチバックすることにより、ノード絶縁膜8が内壁に形成されているトレンチ4の内部空間にストレージノード電極(溝埋め込み導電層)9を埋め込み、さらに、その高さを調整する(図11)。
続く図12〜図15に対応する工程で、素子分離絶縁層の形成を行う。
このとき最初に、マスク材10としてたとえばSiO2膜を形成し、フォトレジストR3をパターニングする(図12)。このときのフォトレジストR3の開口部は、たとえば、その両端を2つのストレージノード電極9の上方に位置させる。その後、フォトレジストR3の開口部より下方の既に形成されている絶縁膜や多結晶シリコンをマスク材10(SiO2膜)と一緒にエッチングし、STIとなる浅いトレンチを形成する。図13に、浅いトレンチを形成後の状態を示す。
つぎに、マスク材10(SiO2膜)を除去し、STIとなる浅いトレンチをHDP(High-Density Plasma)などによる絶縁膜(素子分離絶縁膜)11で埋め込み、CMP法により表面を平坦化する(図14)。素子分離絶縁膜11の高さを調整した後、図2に示す工程から今まで残存していた基板表面マスク層3を除去すると、図15に示す状態となる。
このとき最初に、マスク材10としてたとえばSiO2膜を形成し、フォトレジストR3をパターニングする(図12)。このときのフォトレジストR3の開口部は、たとえば、その両端を2つのストレージノード電極9の上方に位置させる。その後、フォトレジストR3の開口部より下方の既に形成されている絶縁膜や多結晶シリコンをマスク材10(SiO2膜)と一緒にエッチングし、STIとなる浅いトレンチを形成する。図13に、浅いトレンチを形成後の状態を示す。
つぎに、マスク材10(SiO2膜)を除去し、STIとなる浅いトレンチをHDP(High-Density Plasma)などによる絶縁膜(素子分離絶縁膜)11で埋め込み、CMP法により表面を平坦化する(図14)。素子分離絶縁膜11の高さを調整した後、図2に示す工程から今まで残存していた基板表面マスク層3を除去すると、図15に示す状態となる。
つぎに、図16に示す工程で、既知の方法、すなわちフォトレジスト形成とイオン注入とを繰り返して、基板の所定部分にNウェル12を形成し、Nウェル12内にPウェル13を形成する。このNウェル12は、図6に示す工程で形成したプレート電極層7と同じ導電型を有し、両者が接続される深さに形成される。これにより、後で形成される不図示の電圧印加用のコンタクト部からプレート電圧が、このNウェルを介してプレート電極層7に印加可能となる。なお、これらのウェル形成によりP(Pウェル13)−N(Nウェル12)−P(単結晶シリコン基板)型の寄生トランジスタが基板深さ方向に形成されるが、これがストレージノード電極9の電圧によってオンしないように、厚いカラー酸化膜6が必要となっている。
その後、図17に示す工程では、既知の方法によりスイッチトランジスタTRの形成を行う。
より詳細には、ゲート絶縁膜14と多結晶シリコンのゲート電極層を形成し、この積層膜をゲート電極15のパターンに加工する。このとき同時に素子分離絶縁層11上のスペースを利用して配線層16を形成する。ゲート電極15をマスクとして、燐Pや砒素Asなどのエクステンション領域用のN型不純物のイオン注入を行い、ゲート電極の側面にスペーサ17を形成した後、さらに燐Pや砒素Asなどのソース・ドレイン領域本体用のN型不純物のイオン注入を行う。これにより、エクステンション領域を有するソース・ドレイン領域18がPウェル13に形成される。ソース・ドレイン領域18は、ノード絶縁膜8を挟んでストレージノード電極(溝埋め込み導電層)9と近接する。このため、この部分で不純物の移動を防止する必要があり、この部分のノード絶縁膜8(厚さ:約5nm)が拡散防止膜として機能する。また、ゲート電極15やスペーサ17などを形成する時のドライエッチングにより、素子分離絶縁層11が後退し、ストレージノード電極の端部が十分に露出する。
より詳細には、ゲート絶縁膜14と多結晶シリコンのゲート電極層を形成し、この積層膜をゲート電極15のパターンに加工する。このとき同時に素子分離絶縁層11上のスペースを利用して配線層16を形成する。ゲート電極15をマスクとして、燐Pや砒素Asなどのエクステンション領域用のN型不純物のイオン注入を行い、ゲート電極の側面にスペーサ17を形成した後、さらに燐Pや砒素Asなどのソース・ドレイン領域本体用のN型不純物のイオン注入を行う。これにより、エクステンション領域を有するソース・ドレイン領域18がPウェル13に形成される。ソース・ドレイン領域18は、ノード絶縁膜8を挟んでストレージノード電極(溝埋め込み導電層)9と近接する。このため、この部分で不純物の移動を防止する必要があり、この部分のノード絶縁膜8(厚さ:約5nm)が拡散防止膜として機能する。また、ゲート電極15やスペーサ17などを形成する時のドライエッチングにより、素子分離絶縁層11が後退し、ストレージノード電極の端部が十分に露出する。
つぎの図18に示す工程で半導体合金層の形成を行う。ここでは、半導体合金層はサイリサイド(セルフ・アライン・シリサイド)である場合を例示し、以下、半導体合金層をシリサイド層と称する。
高融点金属膜を全面に堆積し加熱処理を行うと、多結晶または単結晶のシリコンに接触した高融点金属部分とシリコンが反応して半導体合金層が形成される。絶縁膜に接触している未反応部分を薬液で除去すると、図18に示すように、ゲート電極15、配線層16およびソース・ドレイン領域18の表面に、半導体合金層としてのシリサイド層19が形成される。このとき、ストレージノード電極9の端部も露出しているので、この部分にもシリサイド層が形成され、薄い酸化防止膜(ノード絶縁膜8)を挟んで2つのシリサイド層は合金化時に1つにつながり連結される。この連結後のシリサイド層19により、ストレージノード電極9がソース・ドレイン領域18と電気的に強固に接続される。
高融点金属膜を全面に堆積し加熱処理を行うと、多結晶または単結晶のシリコンに接触した高融点金属部分とシリコンが反応して半導体合金層が形成される。絶縁膜に接触している未反応部分を薬液で除去すると、図18に示すように、ゲート電極15、配線層16およびソース・ドレイン領域18の表面に、半導体合金層としてのシリサイド層19が形成される。このとき、ストレージノード電極9の端部も露出しているので、この部分にもシリサイド層が形成され、薄い酸化防止膜(ノード絶縁膜8)を挟んで2つのシリサイド層は合金化時に1つにつながり連結される。この連結後のシリサイド層19により、ストレージノード電極9がソース・ドレイン領域18と電気的に強固に接続される。
その後は、図1に示すように、層間絶縁膜(不図示)にコンタクトプラグ20を形成し、層間絶縁膜上にビット線21を形成して、ストレージノード電極9と接続されていないもう一方のソース・ドレイン領域18を、ビット線と電気的に接続する。
以上述べてきた本実施の形態の製造方法は、図7〜図11に示す製造工程で、拡散防止膜を兼用するノード絶縁膜8を形成すること、単一の多結晶シリコンによりストレージノード電極9を形成することに特徴がある。
そこで図7〜図11に示す製造工程に対する比較例を図19〜図25に示し、この比較例を簡単に説明し、それとの比較によって本実施の形態の製造工程が簡素であるという効果を明らかにする。
そこで図7〜図11に示す製造工程に対する比較例を図19〜図25に示し、この比較例を簡単に説明し、それとの比較によって本実施の形態の製造工程が簡素であるという効果を明らかにする。
比較例では、プレート電極層7の形成後に、ノード絶縁膜30を形成する(図19)。しかる後、トレンチ上部のノード絶縁膜30を除去するために、フォトレジストR4をトレンチ4内部に埋め込み、これを上方からケミカルドライエッチング(CDE)法やリアクティブイオンエッチング(RIE)法により所望の高さ(通常は、プレート電極層7が形成されているLOCOS端部付近)までエッチングする(図20)。このフォトレジストR4をマスクとしたエッチングにより、ノード絶縁膜30を、トレンチ下部の部分以外をすべて除去し、フォトレジストR4を剥離する(図21)。つぎに、トレンチ4の内部にストレージノード電極の第1の層9Aとなる多結晶シリコンを埋め込み、上方から所望の高さまでドライエッチングを行う(図22)。その後、カラー酸化膜6を所望の深さまでウエットエッチングする(図23)。さらにSiNやSiO2などの薄膜31を形成し(図24)、接続のための多結晶シリコンからなる第2の層(埋め込みストラップ)9Bを埋め込み、その高さ調整を行う(図25)。図24の工程で形成する薄膜31は、後に形成されるソース・ドレイン領域18とストレージノード電極9、および、ストレージノード電極内部の第1の層9Aと第2の層(埋め込みストラップ)9Bの電気的接続を行うために薄い膜とする必要があり、通常、0.8〜1.3nm程度の厚さに設定される。したがって、後の工程における熱履歴でソース・ドレイン領域18とストレージノード電極(第2の層9B)とで不純物の拡散が生じる。
この比較例においては、シリサイド層19の形成を行わない。その他の工程は、実施の形態とほぼ同様に実行され、スイッチトランジスタTRを形成してセル構造を完成させる。
この比較例においては、シリサイド層19の形成を行わない。その他の工程は、実施の形態とほぼ同様に実行され、スイッチトランジスタTRを形成してセル構造を完成させる。
本実施の形態の製造方法は、比較例との対比で明らかなように、ストレージノード電極9とソース・ドレイン領域18間の薄膜をノード絶縁膜8と分けて形成する必要がなく、また、ストレージノード電極9の形成を2つの層9Aと9Bといった2回の多結晶シリコンに分けて形成する必要がないことから、その分、プロセスが簡素で作りやすいという利点がある。
1…DRAMセル、2…半導体基板、4…トレンチ、6…カラー酸化膜、7…プレート電極層、8…ノード絶縁膜、9…ストレージノード電極、11…素子分離絶縁層、14…ゲート絶縁膜、15…ゲート電極、18…ソース・ドレイン領域、19…半導体合金層、TR…スイッチトランジスタ、CAP…キャパシタ
Claims (8)
- 半導体基板の表面部に形成されている不純物領域と、
当該不純物領域と同じ導電型の不純物が導入され、半導体基板内部から半導体基板表面部にかけて埋め込まれている溝埋め込み導電層と、
前記不純物領域の表面部分と前記溝埋め込み導電層の表面部分とに形成され、当該2つの表面部分を電気的に接続している半導体合金層と、
半導体合金層より基板深部側で不純物領域および溝埋め込み導電層の対向する側面間に介在し、不純物領域と溝埋め込み導電層との間で不純物の熱拡散を防止する拡散防止膜と、
を有する半導体装置。 - 前記溝埋め込み導電層が埋め込まれている半導体基板の溝の内壁に絶縁膜が形成され、
トレンチの基板深部側の半導体基板部分に導電領域が形成され、
当該基板深部側の導電領域を一方電極、前記絶縁膜をキャパシタ誘電体膜、前記溝埋め込み導電層を他方電極とするキャパシタが形成され、
前記キャパシタ誘電体膜としての絶縁膜と前記拡散防止膜とが同一の膜から構成されている
請求項1に記載の半導体装置。 - 前記キャパシタの他方電極となる溝埋め込み導電層が単一の半導体層から構成されている
請求項2に記載の半導体装置。 - 前記半導体基板にDRAMセルのスイッチトランジスタが形成され、
前記不純物領域が前記スイッチトランジスタのソース・ドレイン領域を構成し、
当該ソース・ドレイン領域と離れて形成されている他のソース・ドレイン領域が半導体基板上方の配線層からなるビット線に接続され、
前記溝埋め込み導電層が埋め込まれている半導体基板の溝の内壁に絶縁膜が形成され、
トレンチの基板深部側の半導体基板にDRAMセルのプレート電極層が形成され、
当該プレート電極層を一方電極、前記絶縁膜をキャパシタ誘電体膜、前記溝埋め込み導電層を他方電極とするDRAMセルのキャパシタが形成され、
前記キャパシタ誘電体膜としての絶縁膜と前記拡散防止膜とが同一の膜から構成されている
請求項1に記載の半導体装置。 - 前記キャパシタの他方電極となる溝埋め込み導電層が単一の半導体層から構成されている
請求項4に記載の半導体装置。 - 同じ導電型の不純物が導入され導電化されている2つの半導体部分を、不純物拡散を防止しながら電気的に接続する半導体装置の製造方法であって、
半導体基板にトレンチを形成し、トレンチの内壁に前記不純物拡散の防止が可能な材質と厚さを有する絶縁膜を形成する第1ステップと、
内壁が絶縁膜に覆われているトレンチの内部空間に溝埋め込み導電層を埋め込む第2ステップと、
トレンチに隣接した半導体基板の表面部分に前記溝埋め込み導電層と同じ導電型の不純物領域を形成する第3ステップと、
不純物領域の表面部分と、当該表面部分に前記絶縁膜を介して位置する溝埋め込み導電層の表面部分のうち、その少なくとも一部とに高融点金属層を形成する第4ステップと、
それぞれの高融点金属層を熱処理により半導体と合金化して相互に連結し、形成された半導体合金層により不純物領域と溝埋め込み導電層とを電気的に接続する第5ステップと
を含む半導体装置の製造方法。 - 前記第1ステップにおけるトレンチの形成では、ドライエッチングにより半導体基板にトレンチを形成した後に、当該トレンチの基板表面部分を拡径する
請求項6に記載の半導体装置の製造方法。 - 前記第1ステップ後に、トレンチの基板深部側の半導体基板部分に導電領域を形成するステップを有し、
前記第2ステップを経て、当該基板深部側の導電領域を一方電極、前記絶縁膜をキャパシタ誘電体膜、前記溝埋め込み導電層を他方電極とするDRAMセルのキャパシタを形成し、
前記第2ステップ後に、DRAMセルのスイッチトランジスタのゲート絶縁膜とゲート電極の積層体を半導体基板上に形成するステップを有し、
前記第3ステップにおいて、前記積層体をマスクとするイオン注入により前記不純物領域としてのソース・ドレイン領域と、当該ソース・ドレイン領域と前記積層体により規定される距離だけ離れている他のソース・ドレイン領域とを形成し、
前記第5ステップ後に、前記他のソース・ドレイン領域と電気的に接続する上層配線からビット線を形成するステップを有する
請求項6に記載の半導体装置の製造方法。
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