JP2005252033A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】埋め込みストラップ構造では接続抵抗が大きく、これを小さくしようとすると不純物の拡散が起きて、スイッチトランジスタの特性に悪影響する。
【解決手段】ソース・ドレイン領域１８と、これと同じ導電型の不純物が導入されているストレージノード電極９と、ソース・ドレイン領域１８の表面部分とストレージノード電極９の表面部分とに形成され、当該２つの表面部分を電気的に接続している半導体合金層１９と、半導体合金層１９より基板深部側でソース・ドレイン領域１８およびストレージノード電極９の対向する側面間に介在し、両者の間で不純物の熱拡散を防止する拡散防止膜８とを有する。この構造では、拡散防止膜８をノード絶縁膜（キャパシタＣＡＰの誘電体膜）と同じ膜から形成できる。
【選択図】図１

Description

本発明は、半導体基板に形成されている同じ導電型の導電体（導電領域と溝埋め込み導電層）を、不純物拡散を防止しながら電気的に接続する構造を有する半導体装置とその製造方法とに関するものである。

不純物拡散を防止しながら電気的に接続させるべき導電体を有する半導体装置としては、たとえばトレンチにキャパシタを形成させているセル構造のＤＲＡＭを挙げることができる。
ＤＲＡＭセルは、１つのスイッチトランジスタと１つのキャパシタとから構成され、如何にして記憶容量を維持または向上しながらセル面積を縮小するかが重要な課題となっている。

キャパシタは、半導体基板にアスペクト比が大きな溝（ディープトレンチ）を形成し、そのトレンチの内壁にキャパシタ誘電体膜を形成し、トレンチ周囲の導電領域を一方電極とし、トレンチ内壁の絶縁膜内空間に埋め込まれた多結晶シリコンを他方電極として用いる構造（トレンチキャパシタ構造）が現在の主流となっている。
トレンチキャパシタ構造では、多結晶シリコンとスイッチトランジスタのソース・ドレイン領域との接続を、エリアペナルティを被ることなく自己整合的に、しかも確実に行う必要があり、そのための構造として、いわゆる埋め込みストラップ(Buried Strap)構造が知られている（たとえば、特許文献１参照）。

特許文献１に記載されている埋め込みストラップ構造のセル断面を、図２６に示す。
図２６に示す構造において、単結晶シリコン基板１００に、ゲート絶縁膜１０１、ゲート電極１０２、Ｎ型不純物領域からなる２つのソース・ドレイン領域１０３と１０４によりスイッチトランジスタＴＲが形成されている。スイッチトランジスタＴＲの一方のソース・ドレイン領域１０３に隣接した位置にトレンチ１０５が形成され、記憶データの蓄積ノードとなるキャパシタ電極（以下、ストレージノード電極という）を構成する多結晶シリコン層として、下層から順に、第１の層１０６、第２の層１０７および第３の層１０８がトレンチ１０５内に埋め込まれている。このうち第３の層１０８は埋め込みストラップと称され、ストレージノード電極をソース・ドレイン領域１０３と電気的に接続するための溝埋め込み導電層である。

第１の層１０６が埋め込まれたトレンチ内壁にキャパシタ誘電体膜１０９が形成され、第２の層１０７が埋め込まれたトレンチ内壁に、いわゆるカラー(collar)酸化膜と称される厚い絶縁膜１１０が形成され、埋め込みストラップ（第３の層）１０８とソース・ドレイン領域との間、および、埋め込みストラップ１０８と第２の層１０７との間に、本例ではＳｉＣからなる膜１１１が形成されている。また、キャパシタ誘電体膜１０９が形成されているトレンチ部分の周囲に、Ｎ型の導電型を有するプレート電極層１１２が形成されている。なお、埋め込みストラップ１０８と第２の層１０７との間に形成されているＳｉＣ膜１１１は必須ではないが、埋め込みストラップ（第３の層）１０８とソース・ドレイン領域との間にＳｉＣ膜１１１を形成する工程で必然的に形成される膜とされている。
このようにして形成されているキャパシタＣＡＰを、他の図示しないセルのキャパシタと素子分離するために浅いトレンチ１１３内に絶縁物を埋め込むことによって、ＳＴＩ(Shallow Trench Isolation)１１４が形成されている。

このＤＲＡＭセルにおいて、ソース・ドレイン領域１０３とストレージノード電極との電気的接続を行う埋め込みストラップ１０８は、フォトマスクを用いたフォトリソグラフィ工程を使わずに自己整合的に形成できるという利点がある。さらに、埋め込みストラップ１０８の形成による面積増加が無いという利点もある。
特開２０００−１６４８２４号公報

ところが、特許文献１に記載されている埋め込みストラップ構造を有するＤＲＡＭセルは、ソース・ドレイン領域１０３とストレージノード電極との電気的接続をＳｉＣ膜（または、極薄いＳｉＯ_２膜あるいはＳｉＮ膜）などのような特殊な材料の膜を介して行っていることから、この膜の形成により製造工程が複雑である。
また、ストレージノード電極が複数の層、ここでは３層の多結晶シリコンから構成され、その埋め込み工程、一部除去工程を繰り返す手順も、製造工程を複雑にしている要因である。

一方、よく知られているように、ストレージノード電極に導入されているＮ型の不純物、たとえばＡｓは熱拡散しやすいことから、この不純物が、その後の熱履歴によってソース・ドレイン領域１０３に拡散することを有効に防止する必要がある。そのため、電気的接続のための膜、ここではＳｉＣ膜１１１の厚さに制限があり、この膜を余り薄くできない。つまり、ソース・ドレイン領域１０３と埋め込みストラップ１０８との間に介在する膜（ここではＳｉＣ膜１１１）について、Ａｓ拡散防止のために、その膜をある程度厚くする必要があり、ソース・ドレイン領域１０３と埋め込みストラップ１０８との接続抵抗の低減が十分図れない。
とくに、近年のトランジスタサイズの微細化により、ソース・ドレイン領域のチャネル方向のサイズが小さくなることに伴って、Ａｓ拡散がスイッチトランジスタＴＲのしきい値電圧やオン電流を変動させる危険性が増大しており、Ａｓ拡散のトランジスタ特性に及ぼす影響が無視できなくなってきている。

また、この電気的接続のための膜と材質および厚さが同じＳｉＣ膜１１１が、埋め込みストラップ１０８と第２の層１０７との間に存在することから、その分、ストレージノード電極の内部抵抗値が高くなる。また、このようなＳｉＣ膜１１１を介在させず、複数の多結晶シリコンを直接接続させる場合に、界面洗浄に十分な注意を払っても、その界面の接続抵抗が多少なりとも大きくなることは避けられない。

本発明が解決しようとする第１の課題は、同じ導電型の２つの導電体（導電領域と溝埋め込み導電層）を、不純物の拡散を防止しながら電気的に良好に、かつ容易に接続させることにある。
本発明が解決しようとする第２の課題は、ストラップノードの内部抵抗値を低減することにある。

本発明に係る半導体装置は、上記第１の課題を解決するためのものであり、半導体基板の表面部に形成されている不純物領域と、当該不純物領域と同じ導電型の不純物が導入され、半導体基板内部から半導体基板表面部にかけて埋め込まれている溝埋め込み導電層と、前記不純物領域の表面部分と前記溝埋め込み導電層の表面部分とに形成され、当該２つの表面部分を電気的に接続している半導体合金層と、半導体合金層より基板深部側で不純物領域および溝埋め込み導電層の対向する側面間に介在し、不純物領域と溝埋め込み導電層との間で不純物の熱拡散を防止する拡散防止膜と、を有する。
本発明は、好適に、前記溝埋め込み導電層が埋め込まれている半導体基板の溝の内壁に絶縁膜が形成され、トレンチの基板深部側の半導体基板部分に導電領域が形成され、当該基板深部側の導電領域を一方電極、前記絶縁膜をキャパシタ誘電体膜、前記溝埋め込み導電層を他方電極とするキャパシタが形成され、前記キャパシタ誘電体膜としての絶縁膜と前記拡散防止膜とが同一の膜から構成されている。

本発明は、前述した第２の課題を解決するための構成として、好適に、前記キャパシタの他方電極となる溝埋め込み導電層が単一の溝埋め込み導電層から構成されている。

この半導体装置によれば、不純物領域と、溝埋め込み導電層とは同じ導電型を有している。当該半導体装置の製造プロセスの熱履歴により、拡散係数が大きな一方の不純物が他方の不純物に拡散しようとするが、不純物領域と溝埋め込み導電層との間に形成されている絶縁膜が拡散防止膜であり、その材質と膜厚によって不純物拡散が防止される。一方、不純物領域と溝埋め込み導電層とは、抵抗が低い半導体合金層により電気的に接続されていることから接続抵抗が小さく、一方に印加された電圧が、ほぼそのままの電圧値で他方に伝達される。
また、拡散防止膜としての絶縁膜がキャパシタ誘電体膜を兼用しており、キャパシタ誘電体膜を形成するときに拡散防止膜も同時に形成される。
さらに、キャパシタの他方電極となる溝埋め込み導電層が単一の溝埋め込み導電層から構成されていることから、複数の溝埋め込み導電層を接触させてキャパシタ電極を形成する場合に比較すると、その内部抵抗が小さい。

本発明に係る半導体装置の製造方法は、前述した第１および第２の課題を解決するためのものであり、同じ導電型の不純物が導入され導電化されている２つの半導体部分を、不純物拡散を防止しながら電気的に接続する半導体装置の製造方法であって、半導体基板にトレンチを形成し、トレンチの内壁に前記不純物拡散の防止が可能な材質と厚さを有する絶縁膜を形成する第１ステップと、内壁が絶縁膜に覆われているトレンチの内部空間に溝埋め込み導電層を埋め込む第２ステップと、トレンチに隣接した半導体基板の表面部分に前記溝埋め込み導電層と同じ導電型の不純物領域を形成する第３ステップと、不純物領域の表面部分と、当該表面部分に前記絶縁膜を介して位置する溝埋め込み導電層の表面部分のうち、その少なくとも一部とに高融点金属層を形成する第４ステップと、それぞれの高融点金属層を熱処理により半導体と合金化して相互に連結し、形成された半導体合金層により不純物領域と溝埋め込み導電層とを電気的に接続する第５ステップとを含む。

この製造方法によれば、トレンチの内壁に不純物拡散の防止が可能な材質と厚さの絶縁膜を形成する。この絶縁膜は、トレンチ内部で溝埋め込み導電層とトレンチ周囲の基板深部側の導電領域とを容量結合する誘電体膜として、さらには、基板表面部分に形成された半導体合金層付近で不純物領域と溝埋め込み導電層とを隔離し、両者の不純物が拡散するのを防止する拡散防止膜としても機能する。そのため、本製造方法によれば、このような異なる機能の膜が同一ステップで一括して形成される。
また、内壁が絶縁膜に覆われているトレンチの内部空間に溝埋め込み導電層を埋め込まれる。したがって、複数の溝埋め込み導電層を接触させて溝埋め込み導電層を形成する場合と比較して、溝埋め込み導電層が１ステップで、しかも内部抵抗値が小さいまま形成される。

本発明に係る半導体装置によれば、同じ導電型を有している２つの導電体、すなわち不純物領域と溝埋め込み導電層とを、不純物の拡散を防止しながら電気的に良好に、かつ容易に接続させることができるという利点がある。
また、本発明に係る半導体装置の製造方法によれば、上記２つの導電体の接続を、製造プロセスを複雑化しないで実現できるという利点がある。また、溝埋め込み導電層の内部抵抗値が小さく、その分、特性が良い半導体装置が実現できるという利点がある。

以下、本発明の実施の形態を、プレート電極が基板に埋め込まれ、かつ、カラー酸化膜を有するＤＲＡＭセルを例として、図面を参照しつつ説明する。

図１（Ａ）は、本実施の形態に係るＤＲＡＭの隣接する２つのセル部分における断面図である。また、図１（Ｂ）は、図１（Ａ）のＡ部の拡大図である。
図１（Ａ）に示すＤＲＡＭセル１は、一方電極がプレート線に接続され、他方電極が記憶データのストレージノード電極として機能するキャパシタＣＡＰと、当該ストレージノード電極とビット線との接続を制御するスイッチトランジスタＴＲとを有する。本例のＤＲＡＭセルは、埋め込みストラップと同様に、ストレージノード電極とスイッチトランジスタＴＲとの良好な接続を、不純物拡散を防止しながら達成する構造に特徴を有する。以下、このＤＲＡＭセル１の構造を、図面を参照しつつ説明する。

表面に半導体合金層１９が形成されているゲート電極１５が、ゲート絶縁膜１４を介して単結晶シリコン基板２に形成されている。このゲート電極１５とＮ型不純物領域からなる２つのソース・ドレイン領域１８によりスイッチトランジスタＴＲが形成されている。これら２つのソース・ドレイン領域１８の上にも半導体合金層１９が形成されている。一方のソース・ドレイン領域は、不図示の層間絶縁膜に埋め込まれているコンタクトプラグ２０によって上層のビット線２１に接続されている。また、もう一方のソース・ドレイン領域１８に隣接した位置にトレンチ４が形成され、たとえば多結晶シリコンからなるストレージノード電極９がトレンチ４内に埋め込まれている。このソース・ドレイン領域１８に形成されている半導体合金層１９は、ストレージノード電極９の一部にも延びて形成され、ソース・ドレイン領域１８とストレージノード電極９とを接続している。

トレンチ４の内壁にキャパシタ誘電体膜としてのノード絶縁膜８が形成され、このノード絶縁膜８はトレンチ上部まで延び、ソース・ドレイン領域１８とストレージノード電極９との隔離膜として用いられている。この部分のノード絶縁膜部分は、不純物の拡散を防止するために存在し「拡散防止膜」として機能する。ノード絶縁膜８は、不純物拡散が防止できる材質と厚さを必要とし、また、キャパシタ誘電体膜としての要請も満たす必要があり、それらの２つの要請によりノード絶縁膜８の材質と厚さが設定されている。ノード絶縁膜８の材質としては、たとえばＳｉＯ_２、ＳｉＮまたはＳｉＣ、さらには、高誘電率の材料が選択できる。また、ノード絶縁膜８の材質がＳｉＮの場合、たとえば１．５ｎｍ以上の厚さがあれば砒素Ａｓまたは燐ＰなどのＮ型不純物の熱拡散が１０５０℃、５０秒程度の高温アニールを施しても起こらない。この場合、ノード絶縁膜８は少なくとも１．５ｎｍ以上の厚さを有し、キャパシタ容量を加味して、その最終的な厚さが決定されている。

このノード絶縁膜８のほかに、トレンチ４の一部の内壁に、いわゆるカラー(collar)酸化膜と称される厚い絶縁膜６が形成されている。また、カラー酸化膜６より下方のトレンチ部分の周囲に、Ｎ型の導電型を有するプレート電極層７が形成されている。このようにして形成されているキャパシタＣＡＰを、他の図示しないセルのキャパシタと素子分離するためにＳＴＩ(Shallow Trench Isolation)１１が形成さている。
また、半導体基板２にＮ型のウェル（Ｎウェル）１２が形成され、これとプレート電極層７が接続されている。Ｎウェル１２を介してプレート電極層７にプレート電圧が供給される。Ｎウェル１２内にＰ型のウェル（Ｐウェル）１３が形成され、上述したスイッチトランジスタＴＲは、このＰウェル１３に形成されている。

このような構造のＤＲＡＭセルは、半導体合金層（たとえばシリサイド層）１９により、ソース・ドレイン領域１８とストレージノード電極９との電気的接続が強固に行われていることから、その接続抵抗が小さいという利点がある。
また、その下方のソース・ドレイン領域１８が、ストレージノード電極９とノード絶縁膜８によって隔離されているが、ノード絶縁膜８の材質と厚さは不純物拡散が起こらないように設定されている。したがって、スイッチトランジスタＴＲサイズが小さいような場合でも、最適化されたソース・ドレインの不純物プロファイルが、ストレージノード電極からの不純物によって乱されることがなく、その結果、不純物拡散によるスイッチトランジスタＴＲのしきい値電圧やオン抵抗の変動がなく、安定した特性が実現できる。
さらに、ストレージノード電極９が単一の導電層から構成さているために、複数の層を接触させることによる内部抵抗値の増大がなく、その面でも特性がよい。

つぎに、図１（Ａ）に示すＤＲＡＭセル１の製造方法を、図２〜図１８を用いて説明する。本例の製造方法の特徴は、ストレージノード電極（溝埋め込み導電層）とスイッチトランジスタのソース・ドレイン領域（不純物領域）との不純物の拡散防止膜をキャパシタ誘電体膜と一括して形成すること、および、ストレージノード電極を単一の溝埋め込み導電層、たとえば多結晶シリコンから形成することである。
なお、図２〜図１８に示す製造方法は、いわゆるカラー先作りと称され、トレンチを形成した後に、まずカラー酸化膜を形成する場合を例示するが、特許文献１に記載されている方法のように、トレンチの下部に多結晶シリコンを埋め込んで第１の層を形成した後に、カラー酸化膜を形成する方法においても、本発明を適用することができる。その場合、ストレージノード電極は、２層の多結晶シリコンから構成される。ここでは、より好ましい実施の形態として、内部抵抗値を最小限にするためにストレージノード電極を１層の多結晶シリコンから形成する場合を例示する。

図２に示すように、単結晶シリコン基板（半導体基板）２上に耐ドライエッチング性の高い膜、たとえばＳｉＯ_２薄膜／ＳｉＮ膜／ＳｉＯ_２厚膜の積層膜を形成し、これをフォトレジストＲ１によりパターンニングして基板表面マスク層３を形成する。そして、基板表面マスク層３をマスクとした異方性エッチングにより単結晶シリコン基板２に深いトレンチ４を形成する。

カラー先作りのため、図３に示すように、キャパシタが形成されるトレンチ下部に酸化阻止膜５、たとえば薄いＳｉＯ_２膜とＳｉＮ膜の積層膜を形成する。具体的には、トレンチ４内壁を薄く熱酸化法により酸化した後にＳｉＮを堆積させる。不図示のフォトレジストをトレンチ４内に埋め込み、上方からケミカルドライエッチング（ＣＤＥ）またはリアクティブイオンエッチング（ＲＩＥ）によりフォトレジストをトレンチ４の所望の高さまでエッチングする。この後、ＳｉＮ膜（および薄いＳｉＯ_２膜）の露出部分をウエットエッチングにより除去する。フォトレジストを除去すると、フォトレジストに保護されていたトレンチ下部で酸化阻止膜５が図示のように残る。

酸化阻止膜５がトレンチ下部に形成され、基板表面マスク層３が残存している図３の状態で、露出しているシリコン表面をＬＯＣＯＳ酸化させる。これにより、図４に示すように、トレンチ側壁の上部が厚く酸化され、この部分にカラー酸化膜６が選択的に形成される。その後、ＬＯＣＯＳ酸化のマスクに使用した酸化阻止膜（ＳｉＯ_２とＳｉＮの積層膜）５をウエットエッチングにより除去する。
続いて、必要に応じてキャパシタ容量を増加させるために、カラー酸化膜６で覆われていないトレンチ４の下部をウエットエッチング法などにより拡径する（図５参照）。

図６に示すように、拡径されたトレンチ４の下部周囲にプレート電極としての導電領域（以下、プレート電極層という）７を形成する。より詳細には、砒素Ａｓを含んだガラスをトレンチ４の内部に充填し、高温の熱処理により砒素Ａｓを露出した単結晶シリコン基板２中に拡散させる。あるいは、砒素Ａｓまたは燐Ｐを含むガス雰囲気中で熱処理を施すことにより単結晶シリコン基板２中に砒素Ａｓまたは燐Ｐを拡散させる。これによりＮ型の導電領域としてプレート電極層７が形成される。

続く図７〜図９に示す工程で、カラー酸化膜６の上端部を除去してトレンチ４の基板表面部分の径を拡げる。
このとき最初に、トレンチ４内をフォトレジストＲ２により埋め込み、その高さを調整する（図７）。つぎに、ウエットエッチングによりカラー酸化膜６を基板表面から所定の深さまで除去する（図８）。フォトレジストＲ２を除去し、後に多結晶シリコンの埋め込みを容易にするために基板表面に形成されている基板表面マスク層３の表面をエッチングして、その開口部を広げておく。最後にレジストＲ２を除去すると図９に示すようにトレンチ４の最上部（基板表面部分）が拡径された状態となる。

この後、拡散防止膜を兼ねるノード絶縁膜８をトレンチ全面に形成し（図１０）、続いてＰ型の多結晶シリコン（非晶質シリコンを多結晶化したものを含む）を堆積して、その表面をエッチバックすることにより、ノード絶縁膜８が内壁に形成されているトレンチ４の内部空間にストレージノード電極（溝埋め込み導電層）９を埋め込み、さらに、その高さを調整する（図１１）。

続く図１２〜図１５に対応する工程で、素子分離絶縁層の形成を行う。
このとき最初に、マスク材１０としてたとえばＳｉＯ_２膜を形成し、フォトレジストＲ３をパターニングする（図１２）。このときのフォトレジストＲ３の開口部は、たとえば、その両端を２つのストレージノード電極９の上方に位置させる。その後、フォトレジストＲ３の開口部より下方の既に形成されている絶縁膜や多結晶シリコンをマスク材１０（ＳｉＯ_２膜）と一緒にエッチングし、ＳＴＩとなる浅いトレンチを形成する。図１３に、浅いトレンチを形成後の状態を示す。
つぎに、マスク材１０（ＳｉＯ_２膜）を除去し、ＳＴＩとなる浅いトレンチをＨＤＰ(High-Density Plasma)などによる絶縁膜（素子分離絶縁膜）１１で埋め込み、ＣＭＰ法により表面を平坦化する（図１４）。素子分離絶縁膜１１の高さを調整した後、図２に示す工程から今まで残存していた基板表面マスク層３を除去すると、図１５に示す状態となる。

つぎに、図１６に示す工程で、既知の方法、すなわちフォトレジスト形成とイオン注入とを繰り返して、基板の所定部分にＮウェル１２を形成し、Ｎウェル１２内にＰウェル１３を形成する。このＮウェル１２は、図６に示す工程で形成したプレート電極層７と同じ導電型を有し、両者が接続される深さに形成される。これにより、後で形成される不図示の電圧印加用のコンタクト部からプレート電圧が、このＮウェルを介してプレート電極層７に印加可能となる。なお、これらのウェル形成によりＰ（Ｐウェル１３）−Ｎ（Ｎウェル１２）−Ｐ（単結晶シリコン基板）型の寄生トランジスタが基板深さ方向に形成されるが、これがストレージノード電極９の電圧によってオンしないように、厚いカラー酸化膜６が必要となっている。

その後、図１７に示す工程では、既知の方法によりスイッチトランジスタＴＲの形成を行う。
より詳細には、ゲート絶縁膜１４と多結晶シリコンのゲート電極層を形成し、この積層膜をゲート電極１５のパターンに加工する。このとき同時に素子分離絶縁層１１上のスペースを利用して配線層１６を形成する。ゲート電極１５をマスクとして、燐Ｐや砒素Ａｓなどのエクステンション領域用のＮ型不純物のイオン注入を行い、ゲート電極の側面にスペーサ１７を形成した後、さらに燐Ｐや砒素Ａｓなどのソース・ドレイン領域本体用のＮ型不純物のイオン注入を行う。これにより、エクステンション領域を有するソース・ドレイン領域１８がＰウェル１３に形成される。ソース・ドレイン領域１８は、ノード絶縁膜８を挟んでストレージノード電極（溝埋め込み導電層）９と近接する。このため、この部分で不純物の移動を防止する必要があり、この部分のノード絶縁膜８（厚さ：約５ｎｍ）が拡散防止膜として機能する。また、ゲート電極１５やスペーサ１７などを形成する時のドライエッチングにより、素子分離絶縁層１１が後退し、ストレージノード電極の端部が十分に露出する。

つぎの図１８に示す工程で半導体合金層の形成を行う。ここでは、半導体合金層はサイリサイド（セルフ・アライン・シリサイド）である場合を例示し、以下、半導体合金層をシリサイド層と称する。
高融点金属膜を全面に堆積し加熱処理を行うと、多結晶または単結晶のシリコンに接触した高融点金属部分とシリコンが反応して半導体合金層が形成される。絶縁膜に接触している未反応部分を薬液で除去すると、図１８に示すように、ゲート電極１５、配線層１６およびソース・ドレイン領域１８の表面に、半導体合金層としてのシリサイド層１９が形成される。このとき、ストレージノード電極９の端部も露出しているので、この部分にもシリサイド層が形成され、薄い酸化防止膜（ノード絶縁膜８）を挟んで２つのシリサイド層は合金化時に１つにつながり連結される。この連結後のシリサイド層１９により、ストレージノード電極９がソース・ドレイン領域１８と電気的に強固に接続される。

その後は、図１に示すように、層間絶縁膜（不図示）にコンタクトプラグ２０を形成し、層間絶縁膜上にビット線２１を形成して、ストレージノード電極９と接続されていないもう一方のソース・ドレイン領域１８を、ビット線と電気的に接続する。

以上述べてきた本実施の形態の製造方法は、図７〜図１１に示す製造工程で、拡散防止膜を兼用するノード絶縁膜８を形成すること、単一の多結晶シリコンによりストレージノード電極９を形成することに特徴がある。
そこで図７〜図１１に示す製造工程に対する比較例を図１９〜図２５に示し、この比較例を簡単に説明し、それとの比較によって本実施の形態の製造工程が簡素であるという効果を明らかにする。

比較例では、プレート電極層７の形成後に、ノード絶縁膜３０を形成する（図１９）。しかる後、トレンチ上部のノード絶縁膜３０を除去するために、フォトレジストＲ４をトレンチ４内部に埋め込み、これを上方からケミカルドライエッチング（ＣＤＥ）法やリアクティブイオンエッチング（ＲＩＥ）法により所望の高さ（通常は、プレート電極層７が形成されているＬＯＣＯＳ端部付近）までエッチングする（図２０）。このフォトレジストＲ４をマスクとしたエッチングにより、ノード絶縁膜３０を、トレンチ下部の部分以外をすべて除去し、フォトレジストＲ４を剥離する（図２１）。つぎに、トレンチ４の内部にストレージノード電極の第１の層９Ａとなる多結晶シリコンを埋め込み、上方から所望の高さまでドライエッチングを行う（図２２）。その後、カラー酸化膜６を所望の深さまでウエットエッチングする（図２３）。さらにＳｉＮやＳｉＯ_２などの薄膜３１を形成し（図２４）、接続のための多結晶シリコンからなる第２の層（埋め込みストラップ）９Ｂを埋め込み、その高さ調整を行う（図２５）。図２４の工程で形成する薄膜３１は、後に形成されるソース・ドレイン領域１８とストレージノード電極９、および、ストレージノード電極内部の第１の層９Ａと第２の層（埋め込みストラップ）９Ｂの電気的接続を行うために薄い膜とする必要があり、通常、０．８〜１．３ｎｍ程度の厚さに設定される。したがって、後の工程における熱履歴でソース・ドレイン領域１８とストレージノード電極（第２の層９Ｂ）とで不純物の拡散が生じる。
この比較例においては、シリサイド層１９の形成を行わない。その他の工程は、実施の形態とほぼ同様に実行され、スイッチトランジスタＴＲを形成してセル構造を完成させる。

本実施の形態の製造方法は、比較例との対比で明らかなように、ストレージノード電極９とソース・ドレイン領域１８間の薄膜をノード絶縁膜８と分けて形成する必要がなく、また、ストレージノード電極９の形成を２つの層９Ａと９Ｂといった２回の多結晶シリコンに分けて形成する必要がないことから、その分、プロセスが簡素で作りやすいという利点がある。

（Ａ）は、本発明の実施の形態に係るＤＲＡＭの隣接する２つのセル部分における断面図である。また（Ｂ）は、（Ａ）に示すＡ部の拡大図である。 本発明の実施の形態に係るＤＲＡＭセルの製造途中の断面図であり、トレンチ形成後を示すものである。 図２に続く酸化阻止膜加工後の断面図である。 図３に続くカラー酸化膜形成後の断面図である。 図４に続くトレンチ拡径後の断面図である。 図５に続くプレート電極層形成後の断面図である。 図６に続くレジスト埋め込み後の断面図である。 図７に続くトレンチ上部のカラー酸化膜除去後の断面図である。 図８に続く基板表面マスク層の表面エッチング後の断面図である。 図９に続くノード絶縁膜形成後の断面図である。 図１０に続くストレージノード電極埋め込み後の断面図である。 図１１に続くマスク材加工用レジストの形成後の断面図である。 図１２に続くＳＴＩ形成後の断面図である。 図１３に続く素子分離絶縁膜埋め込み後の断面図である。 図１４に続く基板表面マスク層除去後の断面図である。 図１５に続くウェル形成後の断面図である。 図１６に続くスイッチトランジスタ形成後の断面図である。 図１７に続くサリサイド形成後の断面図である。 本発明の実施の形態に係る製造方法の比較例の断面図であり、図５の工程でトレンチ拡径後にノード絶縁膜を形成した後を示すものである。 図１９に続くレジストのトレンチ下部への埋め込み後の断面図である。 図２０に続くノード絶縁膜の一部除去後の断面図である。 図２１に続くストレージノード電極の第１の層の埋め込み後の断面図である。 図２２に続くカラー酸化膜の上部の除去後の断面図である。 図２３に続く薄膜形成後の断面図である。 図２４に続くストレージノード電極の第１の層の埋め込み後の断面図である。 特許文献１に記載されたＤＲＡＭの断面構造を示す図である。

符号の説明

１…ＤＲＡＭセル、２…半導体基板、４…トレンチ、６…カラー酸化膜、７…プレート電極層、８…ノード絶縁膜、９…ストレージノード電極、１１…素子分離絶縁層、１４…ゲート絶縁膜、１５…ゲート電極、１８…ソース・ドレイン領域、１９…半導体合金層、ＴＲ…スイッチトランジスタ、ＣＡＰ…キャパシタ

Claims (8)

1. 半導体基板の表面部に形成されている不純物領域と、
   当該不純物領域と同じ導電型の不純物が導入され、半導体基板内部から半導体基板表面部にかけて埋め込まれている溝埋め込み導電層と、
   前記不純物領域の表面部分と前記溝埋め込み導電層の表面部分とに形成され、当該２つの表面部分を電気的に接続している半導体合金層と、
   半導体合金層より基板深部側で不純物領域および溝埋め込み導電層の対向する側面間に介在し、不純物領域と溝埋め込み導電層との間で不純物の熱拡散を防止する拡散防止膜と、
   を有する半導体装置。
2. 前記溝埋め込み導電層が埋め込まれている半導体基板の溝の内壁に絶縁膜が形成され、
   トレンチの基板深部側の半導体基板部分に導電領域が形成され、
   当該基板深部側の導電領域を一方電極、前記絶縁膜をキャパシタ誘電体膜、前記溝埋め込み導電層を他方電極とするキャパシタが形成され、
   前記キャパシタ誘電体膜としての絶縁膜と前記拡散防止膜とが同一の膜から構成されている
   請求項１に記載の半導体装置。
3. 前記キャパシタの他方電極となる溝埋め込み導電層が単一の半導体層から構成されている
   請求項２に記載の半導体装置。
4. 前記半導体基板にＤＲＡＭセルのスイッチトランジスタが形成され、
   前記不純物領域が前記スイッチトランジスタのソース・ドレイン領域を構成し、
   当該ソース・ドレイン領域と離れて形成されている他のソース・ドレイン領域が半導体基板上方の配線層からなるビット線に接続され、
   前記溝埋め込み導電層が埋め込まれている半導体基板の溝の内壁に絶縁膜が形成され、
   トレンチの基板深部側の半導体基板にＤＲＡＭセルのプレート電極層が形成され、
   当該プレート電極層を一方電極、前記絶縁膜をキャパシタ誘電体膜、前記溝埋め込み導電層を他方電極とするＤＲＡＭセルのキャパシタが形成され、
   前記キャパシタ誘電体膜としての絶縁膜と前記拡散防止膜とが同一の膜から構成されている
   請求項１に記載の半導体装置。
5. 前記キャパシタの他方電極となる溝埋め込み導電層が単一の半導体層から構成されている
   請求項４に記載の半導体装置。
6. 同じ導電型の不純物が導入され導電化されている２つの半導体部分を、不純物拡散を防止しながら電気的に接続する半導体装置の製造方法であって、
   半導体基板にトレンチを形成し、トレンチの内壁に前記不純物拡散の防止が可能な材質と厚さを有する絶縁膜を形成する第１ステップと、
   内壁が絶縁膜に覆われているトレンチの内部空間に溝埋め込み導電層を埋め込む第２ステップと、
   トレンチに隣接した半導体基板の表面部分に前記溝埋め込み導電層と同じ導電型の不純物領域を形成する第３ステップと、
   不純物領域の表面部分と、当該表面部分に前記絶縁膜を介して位置する溝埋め込み導電層の表面部分のうち、その少なくとも一部とに高融点金属層を形成する第４ステップと、
   それぞれの高融点金属層を熱処理により半導体と合金化して相互に連結し、形成された半導体合金層により不純物領域と溝埋め込み導電層とを電気的に接続する第５ステップと
   を含む半導体装置の製造方法。
7. 前記第１ステップにおけるトレンチの形成では、ドライエッチングにより半導体基板にトレンチを形成した後に、当該トレンチの基板表面部分を拡径する
   請求項６に記載の半導体装置の製造方法。
8. 前記第１ステップ後に、トレンチの基板深部側の半導体基板部分に導電領域を形成するステップを有し、
   前記第２ステップを経て、当該基板深部側の導電領域を一方電極、前記絶縁膜をキャパシタ誘電体膜、前記溝埋め込み導電層を他方電極とするＤＲＡＭセルのキャパシタを形成し、
   前記第２ステップ後に、ＤＲＡＭセルのスイッチトランジスタのゲート絶縁膜とゲート電極の積層体を半導体基板上に形成するステップを有し、
   前記第３ステップにおいて、前記積層体をマスクとするイオン注入により前記不純物領域としてのソース・ドレイン領域と、当該ソース・ドレイン領域と前記積層体により規定される距離だけ離れている他のソース・ドレイン領域とを形成し、
   前記第５ステップ後に、前記他のソース・ドレイン領域と電気的に接続する上層配線からビット線を形成するステップを有する
   請求項６に記載の半導体装置の製造方法。
   

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