CN219998227U - 一种降低制造成本的沟槽功率半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims description 33
- 210000000746 body region Anatomy 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000002161 passivation Methods 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000011295 pitch Substances 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000000265 homogenisation Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本实用新型提供一种降低制造成本的沟槽功率半导体器件，包括第一导电类型衬底，在第一导电类型衬底上设有第一导电类型外延层；在第一导电类型外延层中设有第一类沟槽、第二类沟槽和第三类沟槽，其中第一类沟槽位于器件的元胞区，第二类沟槽和第三类沟槽位于器件的终端保护区；第一类沟槽用于形成单胞沟槽，第二类沟槽和第三类沟槽用于形成分压环沟槽；第三类沟槽位于第二类沟槽朝向元胞区的一侧；所有第三类沟槽的宽度和深度分别相同，所有第二类沟槽的宽度和深度分别相同；第三类沟槽的宽度小于第二类沟槽的宽度，第三类沟槽的深度小于第二类沟槽的深度；能够实现60v P型沟槽MOSFET功率半导体器件的耐压性能和稳定性。
Description
技术领域
本实用新型涉及MOSFET功率半导体器件，尤其是一种降低制造成本的沟槽功率半导体器件。
背景技术
图1显示了一种常见的沟槽MOSFET功率半导体器件；
所述沟槽MOSFET功率半导体器件包括第一导电类型衬底1，在第一导电类型衬底1上设有第一导电类型外延层2；第一导电类型外延层2背离第一导电类型衬底1的表面为第一主面，第一导电类型衬底1背离第一导电类型外延层2的表面为第二主面；
在第一导电类型外延层2中设有第一类沟槽4和第二类沟槽5，其中第一类沟槽4位于器件的元胞区01，第二类沟槽5位于器件的终端保护区02；第一类沟槽4用于形成单胞沟槽，第二类沟槽5用于形成分压环沟槽；
在第一类沟槽4和第二类沟槽5内壁设有栅极氧化层6，第一类沟槽4和第二类沟槽5中填充有导电多晶硅7；
在元胞区01，第一导电类型外延层2上部形成自下而上分布的第二导电类型体区3和第一导电类型源区8；
在终端保护区02，第一导电类型外延层2上部形成第二导电类型体区3；
在第一主面设有绝缘介质层9，绝缘介质层8上设有源极金属10、栅极金属11；源极金属10在元胞区01通过贯穿第一导电类型源区8的源极接触孔接触第一导电类型源区8和第二导电类型体区3；源极金属10在最边侧的第一类沟槽4外侧的终端保护区02通过源极接触孔接触第二导电类型体区3；栅极金属11用于引出第一类沟槽4中的导电多晶硅7；图1中未画出栅极接触孔，特此说明；
在器件第一主面的绝缘介质层9以及源极金属10和栅极金属11上还可以设钝化层。
沟槽MOSFET功率半导体器件的制造成本主要与光刻次数相关；目前从12v～100vN型、12v～40v P型沟槽MOSFET功率半导体器件都可以使用图1的结构；图1中，第二类沟槽5在现有技术中宽度和深度均一致，间距相同，第二类沟槽5和耐压有关，耐压越大，第二类沟槽5的数量越多，制造时在包含钝化层时只使用5层掩膜(mask)，就可以满足12v～100v N型、12v～40v P型沟槽MOSFET功率半导体器件的可靠性要求。
目前60v以上的P型沟槽MOSFET功率半导体器件需要使用图2的终端保护区结构；在图2中第二导电类型体区环13替代了图1中的分压环（第二类沟槽5和内部的导电多晶硅等），第二导电类型体区环13的数量和耐压有关，耐压越大，第二导电类型体区环13的数量越多，第二导电类型体区环13之间的间距不同，越靠近器件边缘，间距越大；图2的结构制造时在包含钝化层时需要使用6层掩膜(mask)，以满足60v以上的P型沟槽MOSFET功率半导体器件的可靠性要求。
目前随着沟槽MOSFET功率半导体器件用于量产的设计结构日趋同质化，竞争也日益增大，所以在满足性能和可靠性的前提下通过降低成本提高产品的竞争力变的越来越重要。60v P型沟槽MOSFET功率半导体器件属于低压产品，对成本比较敏感；如果和100v P型沟槽MOSFET功率半导体器件一样制造时使用6层掩膜(mask)，成本较高，缺乏竞争力；同时由于60v P型和12v～100v N型、12v～40v P型不能共用一套掩膜(mask)，单独出一套掩膜(mask)也会增加成本。
发明内容
针对现有技术中存在的不足，本实用新型实施例提供一种降低制造成本的沟槽功率半导体器件，通过改进分压环的结构，能够在兼容现有5层掩膜（含钝化层时）制造工艺的基础上，实现60v P型沟槽MOSFET功率半导体器件的耐压性能和稳定性。为实现以上技术目的，本实用新型实施例采用的技术方案是：
本实用新型实施例提供了一种降低制造成本的沟槽功率半导体器件，包括第一导电类型衬底，在第一导电类型衬底上设有第一导电类型外延层；第一导电类型外延层背离第一导电类型衬底的表面为第一主面，第一导电类型衬底背离第一导电类型外延层的表面为第二主面；
在第一导电类型外延层中设有第一类沟槽、第二类沟槽和第三类沟槽，其中第一类沟槽位于器件的元胞区，第二类沟槽和第三类沟槽位于器件的终端保护区；第一类沟槽用于形成单胞沟槽，第二类沟槽和第三类沟槽用于形成分压环沟槽；
第三类沟槽位于第二类沟槽朝向元胞区的一侧；所有第三类沟槽的宽度和深度分别相同，所有第二类沟槽的宽度和深度分别相同；第三类沟槽的宽度小于第二类沟槽的宽度，第三类沟槽的深度小于第二类沟槽的深度；
在第一类沟槽、第三类沟槽和第二类沟槽内壁设有栅极氧化层，第一类沟槽、第三类沟槽和第二类沟槽中填充有导电多晶硅；
在元胞区，第一导电类型外延层上部形成自下而上分布的第二导电类型体区和第一导电类型源区；
在终端保护区，第一导电类型外延层上部形成第二导电类型体区；
在第一主面设有绝缘介质层，绝缘介质层上设有源极金属、栅极金属；源极金属在元胞区通过贯穿第一导电类型源区的源极接触孔接触第一导电类型源区和第二导电类型体区；源极金属在最边侧的第一类沟槽外侧的终端保护区通过源极接触孔接触第二导电类型体区；栅极金属用于引出第一类沟槽中的导电多晶硅；
在器件第一主面的绝缘介质层以及源极金属和栅极金属上还可以设钝化层。
进一步地，第三类沟槽之间的间距、第三类沟槽与第二类沟槽之间的间距以及第二类沟槽之间的间距均相同；
具体地，第三类沟槽之间的间距、第三类沟槽与第二类沟槽之间的间距以及第二类沟槽之间的间距均为1.2μm～1.4μm；
具体地，第二类沟槽的宽度为0.4μm～5μm；
具体地，第三类沟槽的宽度为第二类沟槽的宽度的0.6～0.95倍；
具体地，第二类沟槽的深度为1.35μm～1.45μm；
具体地，第三类沟槽的深度为第二类沟槽的深度的0.9～0.99倍；
具体地，第三类沟槽的数量为2～3个；第二类沟槽的数量不少于2个。
本实用新型实施例提供的技术方案带来的有益效果是：本申请提出的降低制造成本的沟槽功率半导体器件，通过改进分压环的结构，工艺上和现有工艺完全兼容，此种改进结构既可用于12v～100v N型、12v～40v P型沟槽MOSFET功率半导体器件，又可以用于60vP型沟槽MOSFET功率半导体器件；在满足耐压性能和可靠性的前提下，此种改进结构一方面可以降低60v P型沟槽MOSFET功率半导体器件制造时的掩膜(mask)层数，即降低60v P型沟槽MOSFET功率半导体器件的制造成本，同时可以和12v～100v N型、12v～40v P型沟槽MOSFET功率半导体器件共用1套掩膜(mask)，减少了60v P型沟槽MOSFET功率半导体器件单独制作掩膜(mask)的费用。
附图说明
图1为现有技术中第一种沟槽MOSFET功率半导体器件结构示意图。
图2为现有技术中第二种沟槽MOSFET功率半导体器件结构示意图。
图3为本实用新型实施例中的沟槽MOSFET功率半导体器件结构示意图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。
在一个实施例中，以P型沟槽MOSFET功率半导体器件为例；
如图3所示，本实用新型实施例提出的一种降低制造成本的沟槽功率半导体器件，包括第一导电类型衬底1，在第一导电类型衬底1上设有第一导电类型外延层2；第一导电类型外延层2背离第一导电类型衬底1的表面为第一主面，第一导电类型衬底1背离第一导电类型外延层2的表面为第二主面；
在第一导电类型外延层2中设有第一类沟槽4、第二类沟槽5和第三类沟槽12，其中第一类沟槽4位于器件的元胞区01，第二类沟槽5和第三类沟槽12位于器件的终端保护区02；第一类沟槽4用于形成单胞沟槽，第二类沟槽5和第三类沟槽12用于形成分压环沟槽；
第三类沟槽12位于第二类沟槽5朝向元胞区01的一侧；所有第三类沟槽12的宽度和深度分别相同，所有第二类沟槽5的宽度和深度分别相同；第三类沟槽12的宽度小于第二类沟槽5的宽度，第三类沟槽12的深度小于第二类沟槽5的深度；
在第一类沟槽4、第三类沟槽12和第二类沟槽5内壁设有栅极氧化层6，第一类沟槽4、第三类沟槽12和第二类沟槽5中填充有导电多晶硅7；第一类沟槽4中填充的导电多晶硅7作为栅极多晶硅；
在元胞区01，第一导电类型外延层2上部形成自下而上分布的第二导电类型体区3和第一导电类型源区8；
在终端保护区02，第一导电类型外延层2上部形成第二导电类型体区3；
在第一主面设有绝缘介质层9，绝缘介质层8上设有源极金属10、栅极金属11；源极金属10在元胞区01通过贯穿第一导电类型源区8的源极接触孔接触第一导电类型源区8和第二导电类型体区3；源极金属10在最边侧的第一类沟槽4外侧的终端保护区02通过源极接触孔接触第二导电类型体区3；栅极金属11用于引出第一类沟槽4中的导电多晶硅7；图3中未画出栅极接触孔，特此说明；
在器件第一主面的绝缘介质层9以及源极金属10和栅极金属11上还可以设钝化层。
以上实施例提出的P型沟槽MOSFET功率半导体器件，耐压性能可以达到60v；
进一步地，第三类沟槽12之间的间距、第三类沟槽12与第二类沟槽5之间的间距以及第二类沟槽5之间的间距均相同；如图3中所示，间距A、B和C相同；
具体地，第三类沟槽12之间的间距、第三类沟槽12与第二类沟槽5之间的间距以及第二类沟槽5之间的间距均为1.2μm～1.4μm；
具体地，第二类沟槽5的宽度为0.4μm～5μm；
具体地，第三类沟槽12的宽度为第二类沟槽5的宽度的0.6～0.95倍；
具体地，第二类沟槽5的深度为1.35μm～1.45μm；
具体地，第三类沟槽12的深度为第二类沟槽5的深度的0.9～0.99倍；
具体地，第三类沟槽12数量为2～3个；第二类沟槽5的数量不少于2个。
在一个实施例中，所述降低制造成本的沟槽功率半导体器件的制造工艺包括：
步骤S1，提供第一导电类型衬底1，在第一导电类型衬底1上生长第一导电类型外延层2；第一导电类型外延层2背离第一导电类型衬底1的表面为第一主面，第一导电类型衬底1背离第一导电类型外延层2的表面为第二主面；
在第一主面上淀积硬掩膜层，在硬掩膜层上涂光刻胶，通过第1掩膜光刻形成光刻胶沟槽图形，并刻蚀硬掩膜层，形成用于沟槽刻蚀的硬掩膜；然后刻蚀形成第一类沟槽4、第二类沟槽5和第三类沟槽12；
刻蚀时，由于设计的第二类沟槽5和第三类沟槽12宽度不同，通过干法刻蚀的刻蚀负载效应（Loading effect）可以控制第二类沟槽5和第三类沟槽12的深度不同；
步骤S2，热氧化形成栅氧化层，然后进行导电多晶硅的淀积/刻蚀，用于填充各沟槽；
步骤S3，注入第二导电类型杂质并推阱形成第二导电类型体区3；
步骤S4，在第一主面涂光刻胶，通过第2掩膜光刻形成光刻胶源区图形，注入第一导电类型杂质并推阱形成第一导电类型源区8；
步骤S5，在第一主面淀积绝缘介质层9，通过第3掩膜光刻形成光刻胶接触孔图形，然后选择性刻蚀形成源极接触孔和栅极接触孔等各接触孔；各接触孔中需要注入第二导电类型杂质；
步骤S6，在绝缘介质层9上淀积金属层，再淀积光刻胶，通过第4掩膜光刻形成光刻胶源极金属图形、光刻胶栅极金属图形，刻蚀形成源极金属10、栅极金属11；
步骤S7，有些可靠性要求高的场合还需要钝化层保护，制作钝化层时需要第5掩膜，此步骤为常规步骤，不再赘述。
最后所应说明的是，以上具体实施方式仅用以说明本实用新型的技术方案而非限制，尽管参照实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神和范围，其均应涵盖在本实用新型的权利要求范围当中。
Claims (10)
1.一种降低制造成本的沟槽功率半导体器件，包括第一导电类型衬底(1)，在第一导电类型衬底(1)上设有第一导电类型外延层(2)；第一导电类型外延层(2)背离第一导电类型衬底(1)的表面为第一主面，第一导电类型衬底(1)背离第一导电类型外延层(2)的表面为第二主面；
其特征在于，
在第一导电类型外延层(2)中设有第一类沟槽(4)、第二类沟槽(5)和第三类沟槽(12)，其中第一类沟槽(4)位于器件的元胞区(01)，第二类沟槽(5)和第三类沟槽(12)位于器件的终端保护区(02)；第一类沟槽(4)用于形成单胞沟槽，第二类沟槽(5)和第三类沟槽(12)用于形成分压环沟槽；
第三类沟槽(12)位于第二类沟槽(5)朝向元胞区(01)的一侧；所有第三类沟槽(12)的宽度和深度分别相同，所有第二类沟槽(5)的宽度和深度分别相同；第三类沟槽(12)的宽度小于第二类沟槽(5)的宽度，第三类沟槽(12)的深度小于第二类沟槽(5)的深度；
在第一类沟槽(4)、第三类沟槽(12)和第二类沟槽(5)内壁设有栅极氧化层(6)，第一类沟槽(4)、第三类沟槽(12)和第二类沟槽(5)中填充有导电多晶硅(7)；
在元胞区(01)，第一导电类型外延层(2)上部形成自下而上分布的第二导电类型体区(3)和第一导电类型源区(8)；
在终端保护区(02)，第一导电类型外延层(2)上部形成第二导电类型体区(3)；
在第一主面设有绝缘介质层(9)，绝缘介质层(9)上设有源极金属(10)、栅极金属(11)；源极金属(10)在元胞区(01)通过贯穿第一导电类型源区(8)的源极接触孔接触第一导电类型源区(8)和第二导电类型体区(3)；源极金属(10)在最边侧的第一类沟槽(4)外侧的终端保护区(02)通过源极接触孔接触第二导电类型体区(3)；栅极金属(11)用于引出第一类沟槽(4)中的导电多晶硅(7)。
2.如权利要求1所述的降低制造成本的沟槽功率半导体器件，其特征在于，
在器件第一主面的绝缘介质层(9)以及源极金属(10)和栅极金属(11)上还设有钝化层。
3.如权利要求1或2所述的降低制造成本的沟槽功率半导体器件，其特征在于，
第三类沟槽(12)之间的间距、第三类沟槽(12)与第二类沟槽(5)之间的间距以及第二类沟槽(5)之间的间距均相同。
4.如权利要求3所述的降低制造成本的沟槽功率半导体器件，其特征在于，
第三类沟槽(12)之间的间距、第三类沟槽(12)与第二类沟槽(5)之间的间距以及第二类沟槽(5)之间的间距均为1.2μm～1.4μm。
5.如权利要求1或2所述的降低制造成本的沟槽功率半导体器件，其特征在于，
第二类沟槽(5)的宽度为0.4μm～5μm。
6.如权利要求5所述的降低制造成本的沟槽功率半导体器件，其特征在于，
第三类沟槽(12)的宽度为第二类沟槽(5)的宽度的0.6～0.95倍。
7.如权利要求1或2所述的降低制造成本的沟槽功率半导体器件，其特征在于，
第二类沟槽(5)的深度为1.35μm～1.45μm。
8.如权利要求7所述的降低制造成本的沟槽功率半导体器件，其特征在于，
第三类沟槽(12)的深度为第二类沟槽(5)的深度的0.9～0.99倍。
9.如权利要求1或2所述的降低制造成本的沟槽功率半导体器件，其特征在于，
第三类沟槽(12)的数量为2～3个。
10.如权利要求1或2所述的降低制造成本的沟槽功率半导体器件，其特征在于，
第二类沟槽(5)的数量不少于2个。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202321103674.5U CN219998227U (zh) | 2023-05-10 | 2023-05-10 | 一种降低制造成本的沟槽功率半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202321103674.5U CN219998227U (zh) | 2023-05-10 | 2023-05-10 | 一种降低制造成本的沟槽功率半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN219998227U true CN219998227U (zh) | 2023-11-10 |
Family
ID=88619658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202321103674.5U Active CN219998227U (zh) | 2023-05-10 | 2023-05-10 | 一种降低制造成本的沟槽功率半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN219998227U (zh) |
-
2023
- 2023-05-10 CN CN202321103674.5U patent/CN219998227U/zh active Active
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| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |