JP2020021870A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】従来の半導体装置よりもコンタクト抵抗が低減された半導体装置を提供する。【解決手段】半導体装置ＳＤは、半導体基板ＳＵＢの内または上に配置されている導電領域ＣＲと、導電領域ＣＲ上に配置されかつ第２面ＳＦ２から導電領域ＣＲまで達するコンタクトホールＣＨが設けられている絶縁膜ＩＬと、コンタクトホールＣＨ中に配置され、かつ導電領域ＣＲと電気的に接続されているコンタクトプラグＣＰ１とを備える。コンタクトプラグＣＰ１は、コンタクトホールＣＨの側壁と底壁とを覆う第１層ＣＰＬ１と、コンタクトホールＣＨ内において、第１層ＣＰＬ１の内側に配置され、かつコンタクトプラグＣＰ１の第３面ＳＦ３に位置する第２層ＣＰＬ２とを含む。第１層ＣＰＬ１を構成する材料は、アルミニウムおよびコバルトを含む。第２層ＣＰＬ２を構成する材料は、アルミニウムおよび銅の少なくともいずれかを含み、コバルトを含まない。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
従来、半導体基板中に配置された不純物領域またはゲート電極等の導電領域、該半導体基板上に配置された絶縁膜、絶縁膜上に配置された配線、および絶縁膜を貫通するコンタクトホール内に配置されて導電領域と配線とを電気的に接続するコンタクトプラグを備える半導体装置が知られている。一般的なコンタクトプラグは、タングステン（Ｗ）からなり、化学気相成長法（ＣＶＤ）によって成膜されている。
近年、半導体装置の回路パターンの微細化が進んでいる。これに伴い、コンタクトホールのアスペクト比が高くなっており、またコンタクト抵抗がデバイス性能に与える影響度は高くなっている。そこで、コンタクトプラグの主な構成材料を、タングステン（Ｗ）よりも比抵抗が低いアルミニウム（Ａｌ）に変更した半導体装置が提案されている。このような半導体装置は、例えば特開２００９−２６９８９号公報（特許文献１）に開示されている。
特許文献１に記載のコンタクトプラグは、第１段目のコンタクトプラグとしてのＡｌ膜と、第２段目のコンタクトプラグとしての高融点金属膜との積層体として構成されている。Ａｌ膜は、物理気相成長法（ＰＶＤ）またはＣＶＤによってコンタクトホールの全体を埋めるように成膜される。高融点金属膜は、Ａｌ膜の上部をエッチングすることにより形成したリセス内に成膜される。また、特許文献１に記載のコンタクトホールは、直径が７０ｎｍ、深さが３００ｎｍである。
また、従来、トレンチゲート型の半導体装置において、Ａｌをリフローさせることにより、トレンチ内に主にＡｌで構成されたゲート電極を形成する技術が知られている。この技術では、Ａｌをトレンチ内へ埋め込みやすくするため、Ａｌをリフローさせる前に、トレンチの内周面上にチタン（Ｔｉ）またはコバルト（Ｃｏ）からなる膜が形成される。なお、従来の一般的なトレンチゲートのアスペクト比は、上記コンタクトホールのアスペクト比未満である。
Ｃｏ膜を用いたＡｌのリフロー法では、リフローのための加熱時にＣｏがＡｌ膜中を拡散してＡｌ膜の表面に凝集する。そのため、絶縁膜上に形成されたＣｏ膜およびＡｌ膜を化学機械研磨（ＣＭＰ）によって研磨除去する場合、ＣＭＰに用いられるスラリーによってＣｏが腐食する。これを抑制するために、トレンチゲート型半導体装置におけるＡｌリフロー法では、Ｃｏ膜の厚みが可能な限り薄くされる。
特開２００９−２６９８９号公報
しかしながら、Ａｌを主な構成材料とするＡｌコンタクトプラグは、特許文献１に記載のコンタクトホールよりもアスペクト比が高いコンタクトホールに埋め込まれるコンタクトプラグには利用されていなかった。これは、従来のＰＶＤ法、ＣＶＤ法、およびリフロー法によって高アスペクト比のコンタクトホール内に形成されたＡｌコンタクトプラグでは、コンタクト抵抗を十分に低減することが困難であるためである。
例えば、本発明者らは、従来のトレンチゲート形成に用いられているリフロー法に基づき、アスペクト比が５以上のコンタクトホールの内周面にＴｉ膜を形成後、Ａｌをリフローさせた場合、コンタクトホールの上部がＡｌによって閉塞して当該閉塞部よりも下方に比較的大きなボイドが形成されることを確認した。さらに、本発明者らは、Ｔｉ膜に替えてＣｏ膜を用いた従来のリフロー法によっても、コンタクトホール内にボイドが形成されることを確認した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本実施の形態に係る半導体装置は、半導体基板の内または上に配置されている導電部と、導電部上に配置されかつ上面から導電部まで達する貫通孔が設けられている絶縁膜と、貫通孔中に配置され、かつ導電部と電気的に接続されているプラグ導電層とを備える。プラグ導電層は、貫通孔の側壁と底壁とを覆う第１層と、貫通孔内において、第１層の内側に配置され、かつプラグ導電層の上面に位置する第２層とを含む。第１層を構成する材料は、アルミニウムおよびコバルトを含む。第２層を構成する材料は、アルミニウムおよび銅の少なくともいずれかを含み、コバルトを含まない。
本実施の形態に係る半導体装置によれば、従来の半導体装置よりもコンタクト抵抗が低減された半導体装置を提供することができる。
実施の形態１に係る半導体装置の断面図である。 図１に示される半導体装置のコンタクトプラグおよび絶縁膜の上面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法において、図３に示される工程後に実施される一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法において、図４に示される工程後に実施される一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法において、図５に示される工程後に実施される一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法において、図６に示される工程後に実施される一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法において、図７に示される工程後に実施される一工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法において、図８に示される工程後に実施される一工程を示す断面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態５に係る半導体装置の断面図である。 実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。 実施の形態５に係る半導体装置の製造方法において、図１３に示される工程後に実施される一工程を示す断面図である。 実施の形態１に係る半導体装置の変形例を示す断面図である。 実施の形態２に係る半導体装置の変形例を示す断面図である。 実施の形態３に係る半導体装置の変形例を示す断面図である。 実施の形態５に係る半導体装置の変形例を示す断面図である。
以下、図面を参照して、実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
（実施の形態１）
＜半導体装置の構成＞
図１に示されるように、実施の形態１に係る半導体装置ＳＤは、半導体基板ＳＵＢ、導電部としての導電領域ＣＲ、絶縁膜ＩＬ、バリア層ＢＬ，プラグ導電層としてのコンタクトプラグＣＰ１、および配線ＷＬ１を備える。
半導体基板ＳＵＢは、第１面ＳＦ１を有している。半導体基板ＳＵＢは、例えば単結晶のシリコン（Ｓｉ）が用いられる。但し、半導体基板ＳＵＢに用いられる材料はこれに限られるものではない。例えば、半導体基板ＳＵＢには炭化珪素（ＳｉＣ）等を用いることもできる。
導電領域ＣＲは、半導体基板ＳＵＢ中に形成されている。導電領域ＣＲは、第１面ＳＦ１内に配置されている。導電領域ＣＲは、例えば第１の導電型を有する不純物領域である。半導体装置ＳＤがＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合、導電領域ＣＲは、例えばソース領域またはドレイン領域として構成されている。
絶縁膜ＩＬは、半導体基板ＳＵＢの第１面ＳＦ１上に配置されている。絶縁膜ＩＬは、第１面ＳＦ１上に配置された上面、以下第２面ＳＦ２という、を有している。絶縁膜ＩＬの厚みは、例えば１００ｎｍ以上２０００ｎｍ以下である。絶縁膜ＩＬを構成する材料は、電気的絶縁性を有する任意の材料であればよいが、例えばＳｉＯ2を含む。絶縁膜ＩＬには、コンタクトホールＣＨが設けられている。
コンタクトホールＣＨは、第２面ＳＦ２上に開口しており、第２面ＳＦ２から導電領域ＣＲまで達するように設けられた貫通孔である。コンタクトホールＣＨの側壁は絶縁膜ＩＬにより構成されている。コンタクトホールＣＨの底壁は導電領域ＣＲにより構成されている。絶縁膜ＩＬの第２面ＳＦ２におけるコンタクトホールＣＨの開口寸法Ｗ１に対するコンタクトホールＣＨの深さＷ２で規定されるアスペクト比Ｗ２／Ｗ１が５以上である。つまり、コンタクトホールＣＨの上記アスペクト比は、例えば従来のトレンチゲート型ＭＯＳＦＥＴにおいてゲートのトレンチ構造のアスペクト比超えである。コンタクトホールＣＨの開口寸法Ｗ１は、第２面ＳＦ２を平面視したときにコンタクトホールＣＨの最も狭い幅である。例えば第２面ＳＦ２を平面視したときのコンタクトホールＣＨの平面形状が長方形状または楕円形状である場合、開口寸法Ｗ１はコンタクトホールＣＨの短辺または短軸の長さである。
また、図２に示されるように、第２面ＳＦ２を平面視したときのコンタクトホールＣＨの長辺または長軸の長さを開口寸法Ｗ４とすると、コンタクトホールＣＨの上記開口寸法Ｗ１に対する上記開口寸法Ｗ４の比率は、例えば３以下である。つまり、第２面ＳＦ２におけるコンタクトホールＣＨの開口寸法は、例えば従来のトレンチゲート型ＭＯＳＦＥＴにおいて平面視におけるトレンチゲートの長辺の長さよりも短い。なお、コンタクトホールＣＨの平面形状は、任意の形状であればよく、正方形状または円形状等であってもよい。
バリア層ＢＬは、コンタクトホールＣＨ中に配置されている。バリア層ＢＬは、コンタクトホールＣＨの側壁および底壁と接するように配置されている。バリア層ＢＬは、コンタクトホールＣＨの側壁および底壁と接している外周面と、該外周面とは反対側に配置されており、コンタクトホールＣＨにおいて内側を向いた内周面とを有している。バリア層ＢＬの上記内周面は、コンタクトプラグＣＰ１の外周面に接している。バリア層ＢＬは、導電領域ＣＲおよびコンタクトプラグＣＰ１と電気的に接続されている。バリア層ＢＬは、例えば複数の膜が積層した積層体として構成されている。バリア層ＢＬは、例えば絶縁膜ＩＬからコンタクトプラグＣＰ１への水素の侵入を防止するように設けられている。例えばタングステン（Ｗ）がフッ化タングステン（ＷＦ6）を用いてＣＶＤ法により成膜される際に半導体基板ＳＵＢおよび絶縁膜ＩＬに与えられる、いわゆるフッ素アタックを防止するバリア性能は、バリア層ＢＬには要求されない。バリア層ＢＬは、例えばバリア層ＢＬの上記外周面を有するチタン（Ｔｉ）膜と、バリア層ＢＬの上記内周面を有する窒化チタン（ＴｉＮ）膜との積層体である。バリア層ＢＬの厚み、すなわちバリア層ＢＬの上記外周面と上記内周面との間の間隔は、例えば２ｎｍ以上１５ｎｍ以下である。
コンタクトプラグＣＰ１は、絶縁膜ＩＬのコンタクトホールＣＨ中に配置されている。コンタクトプラグＣＰ１は、バリア層ＢＬによって覆われたコンタクトホールＣＨの内周面上に配置されている。コンタクトプラグＣＰ１は、バリア層ＢＬを介して、導電領域ＣＲと電気的に接続されている。さらに、コンタクトプラグＣＰ１は配線ＷＬ１と電気的に接続されている。コンタクトプラグＣＰ１は、コンタクトホールＣＨ内において密実に配置されている。第１面ＳＦ１に沿った第１面ＳＦ１に沿った方向のコンタクトプラグＣＰ１の最大幅に対する第１面ＳＦ１に垂直な方向のコンタクトプラグＣＰ１の最大幅の比率は５以上である。
コンタクトプラグＣＰ１は、第１面ＳＦ１上に配置された上面、以下第３面ＳＦ３という、を有している。第３面ＳＦ３は、例えば絶縁膜ＩＬの第２面ＳＦ２と連なるように設けられている。第２面ＳＦ２および第３面ＳＦ３は、半導体装置ＳＤの製造方法において化学機械研磨（ＣＭＰ）による研磨処理によって同時に形成されている。絶縁膜ＩＬ、バリア層ＢＬ、およびコンタクトプラグＣＰ１は、ＣＭＰによる同一の研磨処理によって研磨されるように設けられている。コンタクトプラグＣＰ１の第３面ＳＦ３は、配線ＷＬ１に接している。
コンタクトプラグＣＰ１は、第１層ＣＰＬ１および第２層ＣＰＬ２を含む。第１層ＣＰＬ１は、コンタクトホールＣＨの側壁および底壁を覆うように設けられている。第２層ＣＰＬ２は、コンタクトホールＣＨ内において第１層ＣＰＬ１の内側に配置され、かつコンタクトプラグＣＰ１の第３面ＳＦ３に位置している。第２層ＣＰＬ２は、第１層ＣＰＬ１に接している。
第１層ＣＰＬ１を構成する材料は、アルミニウム（Ａｌ）およびコバルト（Ｃｏ）を含む。第１層ＣＰＬ１は、ＡｌおよびＣｏの合金ＡｌＣｏを含む。第１層ＣＰＬ１は、ＷＡｌおよびＣｏの合金ＡｌＣｏを含む。
第２層ＣＰＬ２を構成する材料はＣｏを含まない。すなわち、第２層ＣＰＬ２のＣｏ濃度は、ＥＤＸ（Ｅｎｅｒｇｙ ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｍｅｔｒｙ）分析における検出限界未満である。第２層ＣＰＬ２を構成する材料は、ＣＭＰによって研磨される材料であり、かつＣｏと比べてＣＭＰによって電気化学的に腐食されにくい材料である。好ましくは、第２層ＣＰＬ２を構成する材料の比抵抗は、タングステン（Ｗ）の比抵抗未満であり、具体的には５．６×１０-8Ω・ｍ未満である。第２層ＣＰＬ２を構成する材料は、例えばＡｌを含む。Ａｌは、ＣＭＰによって研磨される材料であり、かつＣｏと比べてＣＭＰによって電気化学的に腐食されにくい材料である。さららに、Ａｌの比抵抗は、Ｗの比抵抗未満であり、具体的には５．６×１０-8Ω・ｍ未満である。第２層ＣＰＬ２は、Ａｌの合金を含んでいてもよい。
図２に示されるように、コンタクトプラグＣＰ１の第３面ＳＦ３内には、第２層ＣＰＬ２に加えて、第１層ＣＰＬ１が配置されている。第２層ＣＰＬ２は、第３面ＳＦ３の中央領域に配置されている。第１層ＣＰＬ１は上記中央領域を囲む第３面ＳＦ３の外周領域に配置されている。第２層ＣＰＬ２の占有面積は第１層ＣＰＬ１の占有面積超えである。なお、図２では、配線ＷＬ１の図示が省略されている。
上記第１面ＳＦ１に沿った方向の第２層ＣＰＬ２の幅は、上記第１面ＳＦ１に沿った方向の第１層ＣＰＬ１の幅未満である。上記第１面ＳＦ１に沿った方向のコンタクトプラグＣＰ１の幅は、上記第１面ＳＦ１に沿った方向の第１層ＣＰＬ１の幅に等しい。上記第１面ＳＦ１に垂直な方向の第１層ＣＰＬ１の第３幅Ｗ３は４０ｎｍ以上である。上記第１面ＳＦ１に垂直な方向の第１層ＣＰＬ１の第３幅Ｗ３は、例えば上記第１面ＳＦ１に垂直な方向の第２層ＣＰＬ２の幅超えである。
配線ＷＬ１は、コンタクトプラグＣＰ１の第３面ＳＦ３および絶縁膜ＩＬの第２面ＳＦ２上に配置されている。配線ＷＬ１を構成する材料は、例えばＡｌおよびＣｕの少なくともいずれかを含み、例えばＣｕＡｌを含む。
＜半導体装置の製造方法＞
実施の形態１に係る半導体装置ＳＤは、図３〜図９に示される各工程が順に実施されることにより、製造される。
まず、図３に示されるように、第１面ＳＦ１を有し、第１面ＳＦ１内に導電領域ＣＲが配置されている半導体基板ＳＵＢが準備される。
次に、図４に示されるように、第１面ＳＦ１上に絶縁膜ＩＬが形成される。具体的には、まず第１面ＳＦ１上に絶縁膜ＩＬが成膜される。絶縁膜ＩＬは、例えばＣＶＤにより成膜される。次に、絶縁膜ＩＬの第４面ＳＦ４上に開口を有するマスク膜が形成される。マスク膜の形成は、例えばフォトリソグラフィーにより行われる。マスク膜の開口は、上記第１面ＳＦ１に垂直な方向において導電領域ＣＲと重なるように配置されている。次に、マスク膜を用いた異方性エッチングにより、第４面ＳＦ４から導電領域ＣＲまで達するコンタクトホールＣＨが形成される。次に、上記マスク膜が除去される。このようにして、図４に示される絶縁膜ＩＬが形成される。
次に、図５に示されるように、コンタクトホールＣＨ内において側壁および底壁に接するように配置されたバリア膜ＢＭが形成される。バリア膜ＢＭがＴｉ膜とＴｉＮ膜との積層体として構成される場合、Ｔｉ膜は例えばＰＶＤにより成膜され、ＴｉＮ膜は例えばＭＯＣＶＤにより成膜される。
次に、図６〜図９に示されるように、絶縁膜ＩＬのコンタクトホールＣＨ内に導電領域ＣＲと電気的に接続されているコンタクトプラグＣＰ１が形成される。
具体的には、まず、図６に示されるように、コンタクトホールＣＨの側壁および底壁上にＣｏを含む第１膜ＣＰＭ１が形成される。第１膜ＣＰＭ１は、例えば絶縁膜ＩＬの第４面ＳＦ４上にも形成される。第１膜ＣＰＭ１を構成する材料は、Ｃｏを含む。すなわち、第１膜ＣＰＭ１は、ＡｌがコンタクトホールＣＨ内に濡れ広がり易いように、形成される。第１膜ＣＰＭ１は、例えばＣＶＤにより成膜される。第１膜ＣＰＭ１の厚みは、３ｎｍ以上である。
次に、図７に示されるように、第１膜ＣＰＭ１上にＡｌを含む第２膜ＣＰＭ２が形成される。第２膜ＣＰＭ２は、例えば第１面ＳＦ１上の全表面、すなわちコンタクトホールＣＨの側壁および底壁上、ならびに絶縁膜ＩＬの第４面ＳＦ４上に形成される。第２膜ＣＰＭ２は、例えばＰＶＤにより成膜される。好ましくは、第２膜ＣＰＭ２の厚みは、次工程においてリフロー後の第２膜ＣＰＭ２の上面と第１面ＳＦ１との間の距離が４０ｎｍ以上となるように、設定される。
次に、図８に示されるように、半導体基板ＳＵＢを３５０℃以上４５０℃以下の温度に加熱することにより、第２膜ＣＰＭ２をコンタクトホールＣＨ内にリフローさせる。これにより、コンタクトホールＣＨ内において底壁側に位置し、かつリフロー前には第２膜ＣＰＭ２が配置されていない領域に、コンタクトホールＣＨの側壁上および絶縁膜ＩＬの第４面ＳＦ４上に配置されていた第２膜ＣＰＭ２がリフローされて埋め込まれる。なお、本リフロー処理により、第１膜ＣＰＭ１中のＣｏが第２膜ＣＰＭ２中に拡散する。その結果、第１膜ＣＰＭ１および第２膜ＣＰＭ２は、上記リフローにより、ＡｌおよびＣｏの合金ＡｌＣｏを含む１つの膜に再構成される。本明細書では、説明の便宜上、リフロー後に形成される当該合金を含む膜を、リフロー後の第２膜とよぶ。リフロー後の第２膜ＣＰＭ２の表面には、例えばＣｏが凝集している。
次に、図９に示されるように、リフロー後の第２膜ＣＰＭ２上にＡｌおよびＣｕの少なくともいずれかを含みＣｏを含まない第３膜ＣＰＭ３が形成される。第３膜ＣＰＭ３は、リフロー以外の成膜方法、例えばＰＶＤにより成膜される。第３膜ＣＰＭ３を形成する工程では、半導体基板ＳＵＢ、絶縁膜ＩＬ、リフロー後の第２膜ＣＰＭ２、および第３膜ＣＰＭ３が３５０℃以上の温度に加熱されない。これにより、コンタクトホールＣＨ内には、バリア膜ＢＭ、リフロー後の第２膜ＣＰＭ２、および第３膜ＣＰＭ３が密実に配置される。また、絶縁膜ＩＬの第４面ＳＦ４上には、バリア膜ＢＭ、リフロー後の第２膜ＣＰＭ２、および第３膜ＣＰＭ３が順に積層されている。
次に、絶縁膜ＩＬの第４面ＳＦ４側、すなわち絶縁膜ＩＬの第４面ＳＦ４上に配置されたバリア膜ＢＭ、リフロー後の第２膜ＣＰＭ２、および第３膜ＣＰＭ３が、ＣＭＰによって研磨される。研磨は、少なくとも絶縁膜ＩＬの第４面ＳＦ４上が露出するまで行われる。本工程では、例えば、第４面ＳＦ４上に配置されたバリア膜ＢＭ、リフロー後の第２膜ＣＰＭ２、および第３膜ＣＰＭ３に加えて、絶縁膜ＩＬにおいて第４面ＳＦ４側に位置する上部領域も研磨される。これにより、コンタクトホールＣＨに残存した第２膜ＣＰＭ２および第３膜ＣＰＭ３からコンタクトプラグＣＰ１が形成される。具体的には、第２膜ＣＰＭ２から第１層ＣＰＬ１が形成され、第３膜ＣＰＭ３から第２層ＣＰＬ２が形成される。さらに、コンタクトホールＣＨに残存したバリア膜ＢＭからバリア層ＢＬが形成される。絶縁膜ＩＬには新たな上面としての第２面ＳＦ２が形成される。
＜半導体装置の効果＞
以下、実施の形態に係る半導体装置ＳＤの効果を、上記特許文献１に記載の半導体装置等との対比に基づき説明する。
上記特許文献１に記載のコンタクトプラグはＡｌを含むがＣｏを含まず、ＡｌはＰＶＤ法により成膜された後リフローされない。上記アスペクト比が５以上であるコンタクトホールＣＨ内に、ＰＶＤ法のみによってＡｌを隙間無く埋め込むことは困難である。そのため、上記特許文献１に記載のコンタクトプラグを上記アスペクト比が５以上であるコンタクトホールＣＨ内に形成されるコンタクトプラグに適用した場合、コンタクト抵抗が高くなるという問題がある。
また、上述のように、本発明者らは、従来のトレンチゲート形成に用いられているリフロー法に基づき、アスペクト比が５以上のコンタクトホールの内周面にＴｉ膜を形成後、Ａｌをリフローさせた場合には、コンタクトホールの上部がＡｌによって閉塞し、当該閉塞部よりも下方に比較的大きなボイドが形成されることを確認した。
さらに、本発明者らは、従来のトレンチゲート形成に用いられているリフロー法に基づき、Ｔｉ膜に替えてＣｏ膜を用いた場合にも、コンタクトホール内にボイドが形成されることを確認した。従来のＣｏ膜を用いるリフロー法では、Ａｌ中へのＣｏの拡散量を低減してＣＭＰによるＣｏの腐食を抑制するために、Ｃｏ膜の厚みが例えば１．６ｎｍ程度以下に制限されている。本発明者らは、このように比較的薄いＣｏ膜をアスペクト比が５以上のコンタクトホールの内周面に形成後、Ａｌをリフローさせた場合にも、コンタクトホールの上部がＡｌによって閉塞し、当該閉塞部よりも下方に比較的大きなボイドが形成されることを確認した。なお、Ｃｏ膜の厚みを厚くすると、Ａｌ中へのＣｏの拡散量が増加してＣＭＰによるＣｏの腐食量が増し、コンタクトプラグにはボイドが形成される。
これに対し、半導体装置ＳＤのコンタクトプラグＣＰ１は、ＡｌおよびＣｏを含み、コンタクトホールＣＨの側壁と底壁とを覆う第１層ＣＰＬ１を含んでいる。このような第１層ＣＰＬ１は、上述のように、Ｃｏを含む第１膜ＣＰＭ１がコンタクトホールＣＨの側壁と底壁とを覆うように形成された後、Ａｌを含む第２膜ＣＰＭ２が第１膜ＣＰＭ１上に成膜され、かつリフローされることにより形成される。これにより、第１層ＣＰＬ１は、アスペクト比が５以上のコンタクトホールＣＨにおいてＰＶＤ等のみによってはＡｌを隙間無く成膜することが特に困難である下部領域にも、隙間無く密実に配置されている。よって、半導体装置ＳＤのコンタクトプラグＣＰ１のコンタクト抵抗は、上記特許文献１に記載の半導体装置のそれと比べて、低減されている。
さらに、第１層ＣＰＬ１は、半導体装置ＳＤの製造方法において第１膜ＣＰＭ１中のＣｏが第２膜ＣＰＭ２のＡｌ中を拡散することにより形成されたＡｌＣｏを含む。そのため、第１層ＣＰＬ１を備えるコンタクトプラグＣＰ１は、ＡｌＣｏを含まないコンタクトプラグと比べて、エレクトロマイグレーション（ＥＭ）およびストレスマイグレーション（ＳＭ）に対して高い耐性を有している。
さらに、半導体装置ＳＤでは、コンタクトプラグＣＰ１がＣｏを含まない第２層ＣＰＬ２をさらに含み、第２層ＣＰＬ２は第３面ＳＦ３に位置している。このようなコンタクトプラグＣＰ１は、上述のように、リフローさせた第２膜ＣＰＭ２上にＣｏを含まない第３膜ＣＰＭ３を成膜し、かつＣＭＰによって研磨されることにより形成される。そのため、コンタクトプラグＣＰ１は、Ｃｏ膜上にＡｌをリフローさせた後第３膜ＣＰＭ３を形成することなくＣＭＰによって研磨されるコンタクトプラグ、すなわちＣＭＰによる研磨時に全体がＡｌＣｏからなるコンタクトプラグと比べて、ＣＭＰによる研磨時に腐食されにくい。その結果、コンタクトプラグＣＰ１にはボイドが形成されにくく、半導体装置ＳＤのコンタクト抵抗は、ＣＭＰによる研磨時に全体がＡｌＣｏからなるコンタクトプラグを備える半導体装置のコンタクト抵抗と比べて低減されている。
さらに、コンタクトプラグＣＰ１の第１層ＣＰＬ１中のＣｏ濃度が、従来のＣｏ膜を用いたＡｌリフロー法により形成されたトレンチゲートのＣｏ濃度と比べて高く設定されても、ＣＭＰによる腐食が抑制されている。つまり、第１膜ＣＰＭ１は、従来のＣｏ膜を用いるリフロー法においてＣＭＰによるＣｏの腐食を抑制するために厚みが制限されていたＣｏ膜と比べて、厚くされ得る。本発明者らは、厚みが３ｎｍ以上の第１膜ＣＰＭ１上にＡｌをリフローさせることにより、アスペクト比が５以上であるコンタクトホールＣＨ内にＡｌを密実に埋め込むことができることを確認した。
第１層ＣＰＬ１に含まれるＡｌの比抵抗は２．８×１０-8Ω・ｍである。さらに、第２層ＣＰＬ２を構成する材料の比抵抗は５．６×１０-8Ω・ｍ未満、すなわちＷの比抵抗未満である。そのため、コンタクトプラグＣＰ１のコンタクト抵抗は、Ｗからなる従来の一般的なコンタクトプラグのコンタクト抵抗と比べて、低い。
コンタクトプラグＣＰ１の第３面ＳＦ３内において、第２層ＣＰＬ２は中央領域に配置され、第１層ＣＰＬ１は中央領域を囲む外周領域に配置されている。第３面ＳＦ３内において、第２層ＣＰＬ２の占有面積は、第１層ＣＰＬ１の占有面積超えである。このため、半導体装置ＳＤのコンタクトプラグＣＰ１は、Ｃｏ膜を用いてＡｌをリフローさせることにより形成され、ＣＭＰによる研磨時に全体がＡｌＣｏからなるコンタクトプラグと比べて、ＣＭＰによる研磨時に腐食されにくく、ボイドがさらに形成されにくい。そのため、コンタクトプラグＣＰ１を備える半導体装置ＳＤのコンタクト抵抗は、ＣＭＰによる研磨時に全体がＡｌＣｏからなるコンタクトプラグを備える半導体装置のコンタクト抵抗と比べて、低減されている。
半導体装置ＳＤでは、絶縁膜ＩＬの第２面ＳＦ２におけるコンタクトホールＣＨの上記アスペクト比が５以上である。上述のように、コンタクトホールＣＨの上記アスペクト比は、例えば従来のトレンチゲート型ＭＯＳＦＥＴにおいてゲートのトレンチ構造のアスペクト比超えである。リフロー法によってコンタクトホールおよびトレンチ等の凹部に金属材料を埋め込むときに、該凹部のアスペクト比が高くなるほど、凹部内でのボイドの発生を抑制することは難しくなる。従来のＡｌリフロー法は、上記アスペクト比が５以上のコンタクトホール内でのボイドの発生を抑制できなかった。
さらに、上述のように、コンタクトホールＣＨの上記平面形状において、第１方向の幅に対する第２方向の幅の比率は、例えば３以下である。つまり、第２面ＳＦ２におけるコンタクトホールＣＨの開口寸法は、例えば従来のトレンチゲート型ＭＯＳＦＥＴにおいて平面視におけるトレンチゲートの長辺の長さよりも短い。リフロー法によってコンタクトホールおよびトレンチ等の凹部に金属材料を埋め込むときに、コンタクトホールＣＨの上記比率が高くなるほど、凹部内でのボイドの発生を抑制することは難しくなる。従来のＡｌリフロー法は、上記比率が３以下のコンタクトホール内でのボイドの発生を抑制できなかった。
これに対し、半導体装置ＳＤでは、半導体装置ＳＤの製造方法において第１膜ＣＰＭ１の厚みが従来のＡｌリフロー法に用いられるＣｏ膜の厚みよりも厚くすることにより、アスペクト比が５以上かつ上記比率が３以下のコンタクトホールＣＨ内に密実に配置されたコンタクトプラグＣＰ１が実現されている。上述のように、半導体装置ＳＤでは、ＣＭＰによるコンタクトプラグＣＰ１の腐食防止が第２層ＣＰＬ２によって実現されている。そのため、半導体装置ＳＤの製造方法において、第１膜ＣＰＭ１の厚みは、ＣＭＰによるコンタクトプラグＣＰ１の腐食防止の観点によって特に制限されず、ボイドの発生を抑制する観点に基づき設定され得る。これにより、半導体装置ＳＤは上記高アスペクト比を有しかつ上記比率が３以下であるコンタクトホールＣＨ内に密実に配置されたコンタクトプラグＣＰ１を備えることができる。
絶縁膜ＩＬの第３面ＳＦ３に垂直な方向の第１層ＣＰＬ１の幅は、当該方向の第２層ＣＰＬ２の幅超えである。つまり、リフロー法により形成される第１層ＣＰＬ１がコンタクトホールＣＨの下方においてその深さの半分超えを占めており、リフロー以外の成膜方法により形成される第２層ＣＰＬ２がコンタクトホールＣＨの上方においてその深さの半分未満を占めている。この場合、コンタクトホールＣＨの上記アスペクト比が５以上であっても、第２膜ＣＰＭ２がリフローされた後のコンタクトホールＣＨ内において、第３膜ＣＰＭ３が形成されるべき領域の深さは、比較的浅い。そのため、リフロー以外の成膜方法により成膜される第３膜ＣＰＭ３においても、ボイドの発生が抑制されている。その結果、第３膜ＣＰＭ３から形成される第２層ＣＰＬ２において、ボイドの発生が抑制されている。
（実施の形態２）
実施の形態２に係る半導体装置ＳＤ２は、実施の形態１に係る半導体装置ＳＤと基本的に同様の構成を備える。第２層ＣＰＬ２を含むコンタクトプラグＣＰ１に替えて第２層ＣＰＬ２を含まないコンタクトプラグＣＰ２を備える点で、半導体装置ＳＤと異なる。
図１０に示されるように、半導体装置ＳＤ２のコンタクトプラグＣＰ２は、図１に示される第２層ＣＰＬ２を含まない。コンタクトプラグＣＰ２を構成する材料は、ＡｌおよびＣｏを含む。コンタクトプラグＣＰ２の第３面ＳＦ３には、Ｃｏが凝集している。コンタクトプラグＣＰ２は、コンタクトホールＣＨ内に密実に配置されている。
半導体装置ＳＤ２の製造方法は、実施の形態１に係る半導体装置ＳＤの製造方法と基本的に同様の構成を備えるが、ＣＭＰによる研磨後にコンタクトプラグＣＰ１を加熱してコンタクトプラグＣＰ１内にＣｏを拡散させる工程をさらに備える点で、実施の形態１に係る半導体装置ＳＤの製造方法と異なる。つまり、半導体装置ＳＤ２の製造方法では、まず半導体装置ＳＤを製造し、次に、該半導体装置ＳＤのコンタクトプラグＣＰ１の第１層ＣＰＬ１内のＣｏを第２層ＣＰＬ２内に拡散させる。これにより、半導体装置ＳＤ２が製造される。
このような半導体装置ＳＤ２も、ＣＭＰによる研磨時には半導体装置ＳＤと同等の構成を備えるため、半導体装置ＳＤと同等の効果を奏することができる。
さらに、半導体装置ＳＤ２のコンタクトプラグＣＰ２は、その全体がＡｌＣｏを含むため、ＡｌＣｏを含まない第２層ＣＰＬ２を含むコンタクトプラグＣＰ１と比べて、エレクトロマイグレーション（ＥＭ）およびストレスマイグレーション（ＳＭ）に対してより高い耐性を有している。
（実施の形態３）
図１１に示されるように、実施の形態３に係る半導体装置ＳＤ３は、実施の形態１に係る半導体装置ＳＤと基本的に同様の構成を備える。実施の形態３に係るコンタクトプラグＣＰ３は、コンタクトホールＣＨの内周面を覆うように配置された第３層ＣＰＬ３をさらに含む点で、半導体装置ＳＤのコンタクトプラグＣＰ１と異なる。
第３層ＣＰＬ３層を構成する材料は、Ｃｏを含む。第３層ＣＰＬ３は、バリア層ＢＬの上記内周面と接している外周面と、該外周面とは反対側に配置されており、コンタクトホールＣＨにおいて内側を向いた内周面とを有している。第３層ＣＰＬ３の上記内周面は、コンタクトプラグＣＰ３の第１層ＣＰＬ１と接している。第３層ＣＰＬ３のＣｏ濃度は、第１層ＣＰＬ１のＣｏ濃度以上である。
半導体装置ＳＤ３の製造方法は、実施の形態１に係る半導体装置ＳＤの製造方法と基本的に同様の構成を備える。半導体装置ＳＤ３の製造方法は、半導体装置ＳＤの製造方法と比べて第１膜ＣＰＭ１が厚く形成される点で、半導体装置ＳＤの製造方法と異なる。第１膜ＣＰＭ１の厚みは、例えば５ｎｍ以上である。
このような第１膜ＣＰＭ１上に形成された第２膜ＣＰＭ２を、上記リフロー処理によってリフローさせることにより、第１膜ＣＰＭ１中のＣｏが第２膜ＣＰＭ２中に拡散する。このとき、第１膜ＣＰＭ１の厚みが厚いため、第１膜ＣＰＭ１においてコンタクトホールＣＨの外周側に位置する一部が残存する。その結果、第１膜ＣＰＭ１および第２膜ＣＰＭ２は、上記リフローにより、リフロー前と比べて厚みが減じられた第１膜ＣＰＭ１と、ＡｌおよびＣｏの合金ＡｌＣｏを含むリフロー後の第２膜ＣＰＭ２とに再構成される。
その後、半導体装置ＳＤの製造方法と同様に処理されることにより、半導体装置ＳＤ３が製造される。
コンタクトプラグＣＰ３はＣｏを含む第３層ＣＰＬ３を備えるが、コンタクトプラグＣＰ１と同様に第２層ＣＰＬ２を備えている。そのため、コンタクトプラグＣＰ３の第３面ＳＦ３においてＣｏが含まれる領域は、第２層ＣＰＬ２を備えないコンタクトプラグにおいてＣｏが含まれる領域と比べて、狭小化されている。そのため、半導体装置ＳＤ３も、半導体装置ＳＤと同様の効果を奏することができる。
なお、半導体装置ＳＤ３は、半導体装置ＳＤではなく、半導体装置ＳＤ２と基本的に同様の構成を備えていてもよい。つまり、半導体装置ＳＤ２のコンタクトプラグＣＰ２は、コンタクトホールＣＨの内周面を覆うように配置された第３層ＣＰＬ３をさらに含んでいてもよい。異なる観点から言えば、図１７に示されるように、半導体装置ＳＤ３のコンタクトプラグＣＰ３は、第２層ＣＰＬ２を含んでいなくてもよい。この場合、コンタクトプラグＣＰ３は、ＣＭＰによる研磨後に第１層ＣＰＬ１および第３層ＣＰＬ３中の一部のＣｏを第２層ＣＰＬ２内に拡散させることによって形成されたＡｌＣｏを含む第４層ＣＰＬ４と、残存した第３層ＣＰＬ３との積層体として構成されている。このような半導体装置ＳＤ３は、半導体装置ＳＤ２と同様の効果を奏することができる。
（実施の形態４）
実施の形態４に係る半導体装置ＳＤ４は、実施の形態１に係る半導体装置ＳＤと基本的に同様の構成を備える。実施の形態４に係るコンタクトプラグＣＰ４は、第２層ＣＰＬ２がＡｌではなくＣｕを含む点で、半導体装置ＳＤのコンタクトプラグＣＰ１と異なる。
Ｃｕは、ＣＭＰによって研磨される材料であり、かつＣｏと比べてＣＭＰによって電気化学的に腐食されにくい材料である。さららに、Ｃｕの比抵抗は、Ｗの比抵抗未満であり、具体的には５．６×１０-8Ω・ｍ未満である。第２層ＣＰＬ２は、Ｃｕの合金を含んでいてもよい。第２層ＣＰＬ２は、第１層ＣＰＬ１を構成するＡｌおよびＣｏのいずれも含まない。
半導体装置ＳＤ４においても第２層ＣＰＬ２を構成する材料はＣｏを含まないため、半導体装置ＳＤ４は半導体装置ＳＤと同様の効果を奏することができる。
（実施の形態５）
図１２に示されるように、実施の形態５に係る半導体装置ＳＤ５は、実施の形態１に係る半導体装置ＳＤと基本的に同様の構成を備える。実施の形態５に係るコンタクトプラグＣＰ５は、バリア層ＢＬを介さずに導電領域ＣＲと接している点で、半導体装置ＳＤのコンタクトプラグＣＰ１と異なる。
バリア層ＢＬは、コンタクトホールＣＨの側壁と接するように配置されている。バリア層ＢＬは、コンタクトホールＣＨの底壁上で開口している。バリア層ＢＬの当該開口は、コンタクトホールＣＨの底壁の中央領域上に配置されている。バリア層ＢＬの上記開口の内周面は、例えばバリア層ＢＬの上記内周面と連なるように配置されている。
コンタクトプラグＣＰ５の第１層ＣＰＬ１は、コンタクトホールＣＨ内においてバリア層ＢＬの上記内周面およびバリア層ＢＬの上記開口の内周面よりも内側に配置されている。コンタクトプラグＣＰ５の第１層ＣＰＬ１は、バリア層ＢＬを介さずに、導電領域ＣＲと直接接している。
半導体装置ＳＤ５の製造方法は、半導体装置ＳＤの製造方法と基本的に同様の構成を備える。半導体装置ＳＤ５の製造方法では、バリア層ＢＬを形成する工程において、コンタクトホールＣＨの底壁上に形成されたバリア層ＢＬの一部が除去される点で、半導体装置ＳＤの製造方法と異なる。
具体的には、半導体装置ＳＤの製造方法と同様に、コンタクトホールＣＨ内において側壁および底壁に接するように配置されたバリア層ＢＬが形成される。次に、図１３に示されるように、コンタクトホールＣＨの底壁上に配置されたバリア層ＢＬの一部が除去される。バリア層ＢＬの一部の除去は、例えば半導体基板ＳＵＢにバイアスを印加してコンタクトホールＣＨの底壁上に配置されたバリア層ＢＬの一部をＡｒイオンでスパッタリングすることにより、行われる。このようなスパッタリングは、例えばＴｉＮ膜をスパッタリングにより成膜する場合には、ＴｉＮ膜の成膜に用いたスパッタ装置により実施され得る。このようにして、図１２に示されるバリア層ＢＬが形成される。
次に、図１４に示されるように、第１膜ＣＰＭ１が、導電領域ＣＲに接するように配置される。その後、半導体装置ＳＤの製造方法と同様に処理されることにより、半導体装置ＳＤ５が製造される。
このような半導体装置ＳＤ５も、半導体装置ＳＤと同等の構成を備えるため、半導体装置ＳＤと同等の効果を奏することができる。
さらに、半導体装置ＳＤ５の製造方法では、半導体装置ＳＤの製造方法と同様に、第１膜ＣＰＭ１、第２膜ＣＰＭ２、および第３膜ＣＰＭ３を成膜するときに、ＷＦ6等のフッ素系ガスが用いられない。そのため、半導体装置ＳＤおよび半導体装置ＳＤ５では、半導体基板ＳＵＢへのいわゆるフッ素アタックを防止するためのバリア層は不要とされている。そこで、半導体装置ＳＤ５では、例えば絶縁膜ＩＬからコンタクトプラグＣＰ５への水素の侵入を防止しながらも、半導体装置ＳＤと比べてコンタクト抵抗をより低減する観点から、コンタクトホールＣＨの側壁を覆い、コンタクトホールＣＨの底壁上で開口したバリア層ＢＬが形成されている。つまり、半導体装置ＳＤ５では、半導体装置ＳＤと同様にバリア層ＢＬによって絶縁膜ＩＬからコンタクトプラグＣＰ５への水素の侵入が防止されており、かつ半導体装置ＳＤと比べてコンタクト抵抗がより低減されている。
なお、半導体装置ＳＤ５は、半導体装置ＳＤではなく、半導体装置ＳＤ２と基本的に同様の構成を備えていてもよい。つまり、図１８に示されるように、半導体装置ＳＤ５のコンタクトプラグＣＰ５は、第２層ＣＰＬ２を含んでいなくてもよい。このような半導体装置ＳＤ５は、半導体装置ＳＤ２と同様の効果を奏することができる。
＜変形例＞
半導体装置ＳＤ，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５では、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３，ＣＰ５が電気的に接続される導電部が半導体基板ＳＵＢ内に配置された導電領域ＣＲとして構成されているが、これに限られるものではない。図１５および図１６に示されるように、各実施の形態に係る導電部は、例えばゲート電極ＧＥとして構成されていてもよい。この場合、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３，ＣＰ５は、ゲート電極ＧＥの上面に接続され、ゲート電極ＧＥと電気的に接続されている。さらに、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３，ＣＰ５は配線ＷＬ２と電気的に接続されている。ゲート電極ＧＥは、例えばトレンチＴＲ内に配置されたトレンチゲートとして構成されていてもよい。トレンチＴＲは、第１面ＳＦ１に対して凹状に形成されている。トレンチＴＲは、ソース領域ＳＲ及びベース領域ＢＲを貫通し、ドリフト領域ＤＲに達している。ゲート電極ＧＥとトレンチＴＲの側壁および底壁との間には、ゲート絶縁膜ＧＯが形成されている。
ゲート電極ＧＥを構成する材料は、金属材料を含み、例えばＡｌを含む。この場合、ゲート電極は、Ａｌがトレンチ内にリフローされることにより、形成されてもよい。このような半導体装置も、導電部以外の各構成が半導体装置ＳＤ，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５と同様の構成を備えていることにより、半導体装置ＳＤ，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５と同様の効果を奏することができる。
また、図１５に示されるように、半導体装置ＳＤ５の導電部がＡｌを含むゲート電極ＧＥとして構成されている場合、好ましくは、コンタクトホールＣＨの底壁上に配置されたバリア層ＢＬの一部を除去する工程でのエッチング時間は、バリア層ＢＬの一部を除去するために必要とされるエッチング時間よりも長く設定されている。このオーバーエッチングによりゲート電極上に形成されたＡｌ酸化膜が除去され、コンタクト抵抗がさらに低減される。
また、上記導電部は、例えば半導体基板ＳＵＢ上に配置された電極、または配線であってもよい。つまり、実施の形態に係る貫通孔は電極−配線間、または多層配線間に配置されたビアホールとして構成され、プラグ導電層は電極−配線間、または多層配線間を電気的に接続するプラグとして構成されていてもよい。このような半導体装置も、導電部以外の構成、すなわち絶縁膜ＩＬ、コンタクトホールＣＨ、コンタクトプラグＣＰ、および配線ＷＬ１の各構成が半導体装置ＳＤ，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５と同様の構成を備えていることにより、半導体装置ＳＤ，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５と同様の効果を奏することができる。
半導体装置ＳＤ，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５は、少なくともコンタクトホールＣＨの側壁を覆うように配置されたバリア層ＢＬを備えるが、バリア層ＢＬを備えていなくてもよい。上述のように、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３，ＣＰ５はフッ素系の反応ガスを用いて成膜されるものではないため、バリア層ＢＬにはいわゆるフッ素アタックを防止するバリア性能は要求されない。そのため、信頼性確保などの他の観点を考慮しても、バリア層ＢＬの必要性が低い場合、半導体装置ＳＤ，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５はバリア層ＢＬを備えていなくてもよい。つまり、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３，ＣＰ５は、コンタクトホールＣＨの側壁および底壁に接するように配置されていてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＵＢ 半導体基板、ＣＲ 導電領域、ＩＬ 絶縁膜、ＢＬ バリア層、ＣＨ コンタクトホール、ＣＰ，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５ コンタクトプラグ、ＣＰＬ１ 第１層、ＣＰＬ２ 第２層、ＣＰＬ３ 第３層、ＣＰＭ１ 第１膜、ＣＰＭ２ 第２膜、ＣＰＭ３ 第３膜、ＬＮ 配線、ＳＤ，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５ 半導体装置、ＳＦ１ 第１面、ＳＦ２ 第２面、ＳＦ３ 第３面、ＳＦ４ 第４面。

Claims (18)

  1. 半導体基板の内または上に配置されている導電部と、
    前記導電部上に配置されかつ上面から前記導電部まで達する貫通孔が設けられている絶縁膜と、
    前記貫通孔中に配置され、かつ前記導電部と電気的に接続されているプラグ導電層とを備え、
    前記プラグ導電層は、
    前記貫通孔の側壁と底壁とを覆う第１層と、
    前記貫通孔内において、前記第１層の内側に配置され、かつ前記プラグ導電層の上面に位置する第２層とを含み、
    前記第１層を構成する材料は、アルミニウムおよびコバルトを含み、
    前記第２層を構成する材料は、アルミニウムおよび銅の少なくともいずれかを含み、コバルトを含まない、半導体装置。
  2. 前記第２層を構成する材料の比抵抗は、５．６×１０-8Ω・ｍ未満である、請求項１に記載の半導体装置。
  3. 前記プラグ導電層の前記上面内において、前記第２層は中央領域に配置され、前記第１層は前記中央領域を囲む外周領域に配置されており、前記第２層の占有面積は前記第１層の占有面積超えである、請求項１に記載の半導体装置。
  4. 前記絶縁膜の前記上面における前記貫通孔の開口寸法に対する前記貫通孔の深さで規定されるアスペクト比が５以上である、請求項１に記載の半導体装置。
  5. 前記絶縁膜の前記上面に垂直な方向の前記第１層の幅は、前記垂直な方向の前記第２層の幅超えである、請求項１に記載の半導体装置。
  6. 前記プラグ導電層は、前記貫通孔内において前記第１層よりも外側に配置された第３層をさらに含み、
    前記第３層を構成する材料は、コバルトを含む、請求項１に記載の半導体装置。
  7. 前記貫通孔内において前記側壁に接するように配置されたバリア層をさらに備え、
    前記プラグ導電層は、前記貫通孔内において前記バリア層の内側に配置され、かつ前記導電部と接している、請求項１に記載の半導体装置。
  8. 前記導電部は、前記半導体基板内に配置され、第１の導電型を有する不純物領域である、請求項１に記載の半導体装置。
  9. 前記導電部は、前記半導体基板内に配置されているゲート電極である、請求項１に記載の半導体装置。
  10. 半導体基板の内または上に配置されている導電部と、
    前記導電部上に配置されかつ上面から前記導電部まで達する貫通孔が設けられている絶縁膜と、
    前記貫通孔中に配置され、かつ前記導電部と電気的に接続されているプラグ導電層とを備え、
    前記プラグ導電層を構成する材料は、アルミニウムおよびコバルトを含み、
    前記絶縁膜の前記上面における前記貫通孔の開口寸法に対する前記貫通孔の深さで規定されるアスペクト比が５以上であり、
    前記プラグ導電層は、前記貫通孔内に密実に配置されている、半導体装置。
  11. 前記プラグ導電層は、前記貫通孔の内周面を覆うように配置された第２層をさらに含み、
    前記第２層を構成する材料は、コバルトを含む、請求項１０に記載の半導体装置。
  12. 前記貫通孔の側壁に接するように配置されたバリア層をさらに備え、
    前記プラグ導電層は、前記貫通孔内において前記バリア層の内側に配置され、かつ前記導電部と接している、請求項１０に記載の半導体装置。
  13. 前記導電部は、前記半導体基板内に配置され、第１の導電型を有する不純物領域である、請求項１０に記載の半導体装置。
  14. 前記導電部は、前記半導体基板内に配置されているゲート電極である、請求項１０に記載の半導体装置。
  15. 導電部を含む半導体基板を準備する工程と、
    前記導電部上に絶縁膜を形成する工程と、
    前記絶縁膜の上面から前記導電部に達する貫通孔を形成する工程と、
    前記貫通孔内に前記導電部と電気的に接続されているプラグ導電層を形成する工程とをさらに備え、
    前記プラグ導電層を形成する工程は、
    少なくとも前記貫通孔の側壁および底壁上にコバルトを含む第１膜を形成する工程と、
    前記第１膜上にアルミニウムを含む第２膜を形成する工程と、
    前記第２膜をリフローさせる工程と、
    リフローさせた前記第２膜上にアルミニウムおよび銅の少なくともいずれかを含みコバルトを含まない第３膜を形成する工程と、
    少なくとも前記絶縁膜の前記上面が露出するまで、前記絶縁膜の前記上面側を研磨する工程とを含む、半導体装置の製造方法。
  16. 前記第１膜の厚みは、３ｎｍ以上である、請求項１５に記載の半導体装置の製造方法。
  17. 前記プラグ導電層を形成する工程後に、前記プラグ導電層を加熱して前記プラグ導電層においてコバルトを拡散させる工程をさらに備える、請求項１５に記載の半導体装置の製造方法。
  18. 前記貫通孔を形成する工程の後であって前記プラグ導電層を形成する工程の前に、前記貫通孔内において前記側壁に接するように配置されたバリア層を形成する工程をさらに備え、
    前記プラグ導電層を形成する工程では、前記プラグ導電層が前記導電部に接するように形成される、請求項１５に記載の半導体装置の製造方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335330A (ja) * 1992-05-28 1993-12-17 Sony Corp 接続孔埋め込み形成方法
JPH11220023A (ja) * 1998-02-02 1999-08-10 Sharp Corp 半導体装置及びその製造方法
US20170162393A1 (en) * 2015-12-02 2017-06-08 International Business Machines Corporation Metal reflow for middle of line contacts
JP2017135245A (ja) * 2016-01-27 2017-08-03 株式会社東芝 半導体装置
US20180145034A1 (en) * 2016-11-20 2018-05-24 Applied Materials, Inc. Methods To Selectively Deposit Corrosion-Free Metal Contacts

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335330A (ja) * 1992-05-28 1993-12-17 Sony Corp 接続孔埋め込み形成方法
JPH11220023A (ja) * 1998-02-02 1999-08-10 Sharp Corp 半導体装置及びその製造方法
US20170162393A1 (en) * 2015-12-02 2017-06-08 International Business Machines Corporation Metal reflow for middle of line contacts
JP2017135245A (ja) * 2016-01-27 2017-08-03 株式会社東芝 半導体装置
US20180145034A1 (en) * 2016-11-20 2018-05-24 Applied Materials, Inc. Methods To Selectively Deposit Corrosion-Free Metal Contacts

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