KR20080037725A - 종단 구조체 - Google Patents

종단 구조체 Download PDF

Info

Publication number
KR20080037725A
KR20080037725A KR1020087006620A KR20087006620A KR20080037725A KR 20080037725 A KR20080037725 A KR 20080037725A KR 1020087006620 A KR1020087006620 A KR 1020087006620A KR 20087006620 A KR20087006620 A KR 20087006620A KR 20080037725 A KR20080037725 A KR 20080037725A
Authority
KR
South Korea
Prior art keywords
field plate
polysilicon
semiconductor
semiconductor body
polysilicon field
Prior art date
Application number
KR1020087006620A
Other languages
English (en)
Other versions
KR100990502B1 (ko
Inventor
지안준 차오
나자닌 아마니
Original Assignee
인터내쇼널 렉티파이어 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내쇼널 렉티파이어 코포레이션 filed Critical 인터내쇼널 렉티파이어 코포레이션
Publication of KR20080037725A publication Critical patent/KR20080037725A/ko
Application granted granted Critical
Publication of KR100990502B1 publication Critical patent/KR100990502B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Die Bonding (AREA)

Abstract

다결정실리콘 필드판(polysilicon field plate)과, 금속 필드판과, 다결정실리콘 등전위 링(equipotential ring)을 포함하는 종단 구조체(termination structure)를 갖는 전력 반도체 소자.

Description

종단 구조체{TERMINATION STRUCTURE}
관련 출원
본 출원은 2005년 9월 16일에 출원된 것으로서 발명의 명칭이 TERMINATION STRUCTURE이고 출원번호가 No. 60/717,842인 미국가특허출원에 기초하며, 이에 대한 우선권을 주장하는 것이다.
도 1을 참조해 보면, 선행 기술에 따른 전력 반도체 소자는 활성 영역(12)과 종단 영역(termination region)(14)을 갖는 반도체 바디를 포함한다.
활성 영역(12)은 적어도 하나의 PN 접합을 포함할 수 있는 전력 MOSFET과 같은 전력 반도체 소자의 활성 셀들을 바람직하게 포함한다. 예를 들어, PN 접합은 반도체 바디(10)(예를 들어 에피택셜 방식으로 성장된 실리콘)의 일부분으로서, 이 반도체 바디(10)는 그 내부에 형성된 베이스 영역(16)을 포함한다. 베이스 영역(16)은, 잘 알려진 바와 같이, 반도체 바디(10)의 전도도와 반대되는 전도도의 확산 영역(diffused region)이다. 그래서, 반도체 바디가 N-형일 때는 베이스 영역(16)은 P-형일 수 있고, 반도체 바디가 P-형일 때는 베이스 영역(16)은 N-형일 수 있다.
종단 영역(14)은 활성 영역(12)을 둘러싸고 있으며, 이 종단 영역(14)은 반 도체 바디(10) 위에 형성된 필드 산화 바디(18)와, 제 1 다결정실리콘(polysilicon) 필드판(field plate)(20)과, 산화 바디(22)와, 산화 바디(22) 위에 형성되고 제 1 다결정실리콘 필드판(20)과 전기적 접촉을 일으키기 위해 제 1 다결정실리콘 필드판(20) 내부로 확장되어 있는 제 1 금속 필드판(24)과, 필드 산화 바디(18) 위에 형성되고 제 1 다결정실리콘 필드판(20)으로부터 측면 방향으로 이격되어(spaced) 있는 제 2 다결정실리콘 필드판(26)과, 산화 바디(22) 위에 형성된 제 1 금속 필드판(24)로부터 측면으로 이격되어 있고 필드 산화 바디(18) 위에 형성된 제 2 다결정실리콘 필드판(26)과 전기적 접촉을 일으키기 위해 제 2 다결정실리콘 필드판(26) 내부로 확장되어 있는 제 2 금속 필드판(28)과, 그리고 일부분은 산화 바디(22)위에 놓여 있고 일부분은 반도체 바디(10) 위에 놓여 있는, 예를 들어 반도체 바디(10)와 접촉을 형성하는 제 3 금속 필드판(30)(바람직하게는 전력 접촉(예컨대 소스 접촉)의 확장)을 포함한다.
종단 영역(14)은 또한 반도체 바디(10)에 형성된 복수 개의 가드 링들(32, 32', 32")을 포함한다. 각 가드 링(32, 32', 32")은 종래에 알려진 바와 같이 반도체 바디(10)의 전도도에 반대되는 전도도의 확산부(diffusion)이다. 주목되는 사항으로서, 적어도 하나의 가드 링(32)은 제 1 다결정실리콘 필드판(20)의 바로 밑에 있는 산화 바디(18)의 리세스(34) 아래에 위치하고, 상기 리세스(34)는 제 1 다결정실리콘 필드판(20)으로부터의 다결정실리콘들로 채워져 있다. 또한, 여러 개의 가드 링들(32")은 필드 산화 바디(18)의 개별적 리세스들(34)의 바로 아래에서 형성되고, 이 리세스들은 제 2 다결정실리콘 필드판(26)으로부터의 다결정실리콘으로 채워져 있다. 추가로, 적어도 하나의 가드 링(32')은 가드 링(32)과 가드 링들(32") 사이에 놓여 있고, 제 1 다결정실리콘 필드판(20)의 안쪽 경계(활성 영역(12)에 가장 가까운 경계)로부터 제 2 다결정실리콘 필드판(26)의 바깥쪽 경계(활성 영역(12)로부터 가장 먼 경계) 사이에 측면으로 위치한다.
도 1에 예시된 소자는 필드 산화 바디(18) 위로부터 반도체 바디(10)에까지 확장되는 다결정실리콘 등전위 링(equipotential ring)(36)을 포함한다. 또한, 반도체 바디(10)의 전도도와 반대되는 전도도의 확산부(38)는 종단 영역(14)의 안쪽 경계 근처의 반도체 바디(10)에서 형성된다.
도 2는 선행 기술에 따라 다른 형태의 다결정실리콘 등전위 링(36)을 포함하는 또 다른 전력 반도체 소자를 예시한다.
도면들에 어떤 전형적인 수치들이 나타나 있음을 주목해야 한다. 아래의 표 1은 또한 도 1과 도 2에 나타난 선행 기술에 따른 소자의 전형적인 수치들을 개시한다.
A B C D
도 1 25㎛ 5㎛ 19.6㎛ 20.6㎛
도 2 25㎛ 8㎛ 19.6㎛ 20.6㎛
A= 링(36)으로부터 다결정실리콘 필드판(20)까지의 거리
B= 산화 바디(18) 위의 링(36)의 너비
C= 금속 필드판(24)의 안쪽 경계와 가드 링(32) 사이의 거리
D= 다결정실리콘 필드판(20)의 안쪽 경계와 가드 링(32) 사이의 거리
도 1과 도 2의 선행 기술에 따른 소자는 높은 실패율(failure rate)을 보여왔다. 이를 개선할 필요성이 요구된다.
제 1 실시예에 따른 소자에서, 제 1 금속 필드판은 제 1 다결정실리콘 필드판의 바깥쪽 경계 너머로 확장된다.
제 2 실시예에 따른 소자는, 다결정실리콘 등전위 링이 트렌치(trench) 내부에 위치한다.
제 3 실시예에 따른 소자는, 제 1 금속 필드판이 제 1 다결정실리콘 필드판의 바깥쪽 경계 너머로 확장되고, 다결정실리콘 등전위 링은 트렌치 내부에 위치한다.
선행 기술에 대한 이러한 변화들과 함께, 실패율의 개선이 관찰된다.
본 발명의 다른 구성들과 이점들은, 아래에서 첨부된 도면들을 참조하는 본 발명의 설명으로부터 명확해질 것이다.
도 1은 선행 기술의 소자에 대한 단면도를 개략적으로 보여준다.
도 2는 선행 기술의 소자에 대한 단면도를 개략적으로 보여준다.
도 3은 본 발명의 제 1 실시예에 따른 소자의 단면도를 개략적으로 보여준다.
도 4는 본 발명의 제 2 실시예에 따른 소자의 단면도를 개략적으로 보여준다.
도 5는 본 발명의 제 3 실시예에 따른 소자의 단면도를 개략적으로 보여준다.
도 3을 참조해 보면, 본 발명의 제 1 실시예에 따른 전력 반도체 소자는 활성 영역(12)과 종단 영역(14)을 갖는 반도체 바디를 포함한다.
활성 영역(12)은 적어도 하나의 PN 접합을 포함할 수 있는 전력 MOSFET과 같은 전력 반도체 소자의 활성 셀들을 바람직하게 포함한다. 예를 들어, PN 접합은 반도체 바디(10)(예를 들어 에피택셜 방식으로 성장된 실리콘)의 일부분으로서, 이 반도체 바디(10)는 그 내부에 형성된 베이스 영역(16)을 포함한다. 베이스 영역(16)은, 잘 알려진 바와 같이, 반도체 바디(10)의 전도도와 반대되는 전도도의 확산 영역(diffused region)이다. 그래서, 반도체 바디가 N-형일 때는 베이스 영역(16)은 P-형일 수 있고, 반도체 바디가 P-형일 때는 베이스 영역(16)은 N-형일 수 있다.
종단 영역(14)은 활성 영역(12)을 둘러싸고 있으며, 이 종단 영역(14)은 반도체 바디(10) 위에 형성된 필드 산화 바디(18)와, 제 1 다결정실리콘(polysilicon) 필드판(field plate)(20)과, 산화 바디(22)와, 산화 바디(22) 위에 형성되고 제 1 다결정실리콘 필드판(20)과 전기적 접촉을 일으키기 위해 제 1 다결정실리콘 필드판(20) 내부로 확장되어 있는 제 1 금속 필드판(24)과, 필드 산화 바디(18) 위에 형성되고 제 1 다결정실리콘 필드판(20)으로부터 측면 방향으로 이격되어(spaced) 있는 제 2 다결정실리콘 필드판(26)과, 산화 바디(22) 위에 형성 된 제 1 금속 필드판(24)로부터 측면으로 이격되어 있고 필드 산화 바디(18) 위에 형성된 제 2 다결정실리콘 필드판(26)과 전기적 접촉을 일으키기 위해 제 2 다결정실리콘 필드판(26) 내부로 확장되어 있는 제 2 금속 필드판(28)과, 그리고 일부분은 산화 바디(22)위에 놓여 있고 일부분은 반도체 바디(10) 위에 놓여 있는, 예를 들어 반도체 바디(10)와 접촉을 형성하는 제 3 금속 필드판(30)을 포함한다.
종단 영역(14)은 또한 반도체 바디(10)에 형성된 복수 개의 가드 링들(32, 32', 32")을 포함한다. 각 가드 링(32, 32', 32")은 종래에 알려진 바와 같이 반도체 바디(10)의 전도도에 반대되는 전도도의 확산부(diffusion)이다. 주목되는 사항으로서, 적어도 하나의 가드 링(32)은 제 1 다결정실리콘 필드판(20)의 바로 밑에 있는 산화 바디(18)의 리세스(34) 아래에 위치하고, 상기 리세스(34)는 제 1 다결정실리콘 필드판(20)으로부터의 다결정실리콘들로 채워져 있다. 또한, 여러 개의 가드 링들(32")은 필드 산화 바디(18)의 개별적 리세스들(34)의 바로 아래에서 형성되고, 이 리세스들은 제 2 다결정실리콘 필드판(26)으로부터의 다결정실리콘으로 채워져 있다. 추가로, 적어도 하나의 가드 링(32')은 가드 링(32)과 가드 링들(32") 사이에 놓여 있고, 제 1 다결정실리콘 필드판(20)의 안쪽 경계로부터 제 2 다결정실리콘 필드판(26)의 바깥쪽 경계 사이에 측면으로 위치한다.
도 3에 예시된 소자는 필드 산화 바디(18)의 가장자리 위로부터 반도체 바디(10)에까지 확장되어 있는 다결정실리콘 등전위 링(36)을 포함한다. 또한, 반도체 바디(10)의 전도도와 반대되는 전도도의 확산부(38)는 반도체 바디(10) 내부에서 종단 영역(14)의 안쪽 가장자리 근처에 형성된다.
본 발명의 제 1 실시예에 따른 소자에서, 제 1 금속 필드판(24)은 제 1 다결정실리콘 필드판(20)의 바깥쪽 경계(활성 영역(12)으로부터 가장 먼 경계) 너머로 확장되고 절연 바디(22) 위에 펼쳐져(spread over) 있다. 그러한 구성이 소자의 신뢰도를 향상시킨다는 점이 밝혀져 있다.
도 4를 참조해 보면, 본 발명의 제 2 실시예에 따른 전력 반도체 소자는 활성 영역(12)과 종단 영역(14)을 갖는 반도체 바디를 포함한다.
활성 영역(12)은 적어도 하나의 PN 접합을 포함할 수 있는 전력 MOSFET과 같은 전력 반도체 소자의 활성 셀들을 바람직하게 포함한다. 예를 들어, PN 접합은 반도체 바디(10)(예를 들어 에피택셜 방식으로 성장된 실리콘)의 일부분으로서, 이 반도체 바디(10)는 그 내부에 형성된 베이스 영역(16)을 포함한다. 베이스 영역(16)은, 잘 알려진 바와 같이, 반도체 바디(10)의 전도도와 반대되는 전도도의 확산 영역이다. 그래서, 반도체 바디가 N-형일 때는 베이스 영역(16)은 P-형일 수 있고, 반도체 바디가 P-형일 때는 베이스 영역(16)은 N-형일 수 있다.
종단 영역(14)은 활성 영역(12)을 둘러싸고 있으며, 이 종단 영역(14)은 반도체 바디(10) 위에 형성된 필드 산화 바디(18)와, 제 1 다결정실리콘 필드판(20)과, 산화 바디(22)와, 산화 바디(22) 위에 형성되고 제 1 다결정실리콘 필드판(20)과 전기적 접촉을 일으키기 위해 제 1 다결정실리콘 필드판(20) 내부로 확장되어 있는 제 1 금속 필드판(24)과, 필드 산화 바디(18) 위에 형성되고 제 1 다결정실리콘 필드판(20)으로부터 측면 방향으로 이격되어 있는 제 2 다결정실리콘 필드판(26)과, 산화 바디(22) 위에 형성된 제 1 금속 필드판(24)로부터 측면으로 이격 되어 있고 필드 산화 바디(18) 위에 형성된 제 2 다결정실리콘 필드판(26)과 전기적 접촉을 일으키기 위해 제 2 다결정실리콘 필드판(26) 내부로 확장되어 있는 제 2 금속 필드판(28)과, 그리고 일부분은 산화 바디(22)위에 놓여 있고 일부분은 반도체 바디(10) 위에 놓여 있는, 예를 들어 반도체 바디(10)와 접촉을 형성하는 제 3 금속 필드판(30)을 포함한다.
종단 영역(14)은 또한 반도체 바디(10)에 형성된 복수 개의 가드 링들(32, 32', 32")을 포함한다. 각 가드 링(32, 32', 32")은 종래에 알려진 바와 같이 반도체 바디(10)의 전도도에 반대되는 전도도의 확산부(diffusion)이다. 주목되는 사항으로서, 적어도 하나의 가드 링(32)은 제 1 다결정실리콘 필드판(20)의 바로 밑에 있는 산화 바디(18)의 리세스(34) 아래에 위치하고, 상기 리세스(34)는 제 1 다결정실리콘 필드판(20)으로부터의 다결정실리콘들로 채워져 있다. 또한, 여러 개의 가드 링들(32")은 필드 산화 바디(18)의 개별적 리세스들(34)의 바로 아래에서 형성되고, 이 리세스들은 제 2 다결정실리콘 필드판(26)으로부터의 다결정실리콘으로 채워져 있다. 추가로, 적어도 하나의 가드 링(32')은 가드 링(32)과 가드 링들(32") 사이에 놓여 있고, 제 1 다결정실리콘 필드판(20)의 안쪽 경계로부터 제 2 다결정실리콘 필드판(26)의 바깥쪽 경계 사이에 측면으로 위치한다. 반도체 바디(10)의 전도도와 반대되는 전도도의 확산부(38)는 반도체 바디(10)에서 종단 영역(14) 가장자리 근처에 형성된다.
본 발명의 제 2 실시예에 따른 소자는 필드 산화 바디(18)의 가장자리 위로부터 절연 트렌치(37) 내부에까지 확장되는 다결정실리콘 등전위 링(36)을 포함하 는데, 절연 트렌치(37)는 반도체 바디(10) 내부로 확장되어 있다. 이러한 구성은 소자의 신뢰도를 더욱 향상시킨다는 점이 밝혀져 있다.
도 5를 참조해 보면, 본 발명의 제 3 실시예에 따른 전력 반도체 소자는 활성 영역(12)과 종단 영역(14)을 갖는 반도체 바디를 포함한다.
활성 영역(12)은 적어도 하나의 PN 접합을 포함할 수 있는 전력 MOSFET과 같은 전력 반도체 소자의 활성 셀들을 바람직하게 포함한다. 예를 들어, PN 접합은 반도체 바디(10)(예를 들어 에피택셜 방식으로 성장된 실리콘)의 일부분으로서, 이 반도체 바디(10)는 그 내부에 형성된 베이스 영역(16)을 포함한다. 베이스 영역(16)은, 잘 알려진 바와 같이, 반도체 바디(10)의 전도도와 반대되는 전도도의 확산 영역이다. 그래서, 반도체 바디가 N-형일 때는 베이스 영역(16)은 P-형일 수 있고, 반도체 바디가 P-형일 때는 베이스 영역(16)은 N-형일 수 있다.
종단 영역(14)은 활성 영역(12)을 둘러싸고 있으며, 이 종단 영역(14)은 반도체 바디(10) 위에 형성된 필드 산화 바디(18)와, 제 1 다결정실리콘 필드판(20)과, 산화 바디(22)와, 산화 바디(22) 위에 형성되고 제 1 다결정실리콘 필드판(20)과 전기적 접촉을 일으키기 위해 제 1 다결정실리콘 필드판(20) 내부로 확장되어 있는 제 1 금속 필드판(24)과, 필드 산화 바디(18) 위에 형성되고 제 1 다결정실리콘 필드판(20)으로부터 측면 방향으로 이격되어 있는 제 2 다결정실리콘 필드판(26)과, 산화 바디(22) 위에 형성된 제 1 금속 필드판(24)로부터 측면으로 이격되어 있고 필드 산화 바디(18) 위에 형성된 제 2 다결정실리콘 필드판(26)과 전기적 접촉을 일으키기 위해 제 2 다결정실리콘 필드판(26) 내부로 확장되어 있는 제 2 금속 필드판(28)과, 그리고 일부분은 산화 바디(22)위에 놓여 있고 일부분은 반도체 바디(10) 위에 놓여 있는, 예를 들어 반도체 바디(10)와 접촉을 형성하는 제 3 금속 필드판(30)을 포함한다.
종단 영역(14)은 또한 반도체 바디(10)에 형성된 복수 개의 가드 링들(32, 32', 32")을 포함한다. 각 가드 링(32, 32', 32")은 종래에 알려진 바와 같이 반도체 바디(10)의 전도도에 반대되는 전도도의 확산부(diffusion)이다. 주목되는 사항으로서, 적어도 하나의 가드 링(32)은 제 1 다결정실리콘 필드판(20)의 바로 밑에 있는 산화 바디(18)의 리세스(34) 아래에 위치하고, 상기 리세스(34)는 제 1 다결정실리콘 필드판(20)으로부터의 다결정실리콘들로 채워져 있다. 또한, 여러 개의 가드 링들(32")은 필드 산화 바디(18)의 개별적 리세스들(34)의 바로 아래에서 형성되고, 이 리세스들은 제 2 다결정실리콘 필드판(26)으로부터의 다결정실리콘으로 채워져 있다. 추가로, 적어도 하나의 가드 링(32')은 가드 링(32)과 가드 링들(32") 사이에 놓여 있고, 제 1 다결정실리콘 필드판(20)의 안쪽 경계로부터 제 2 다결정실리콘 필드판(26)의 바깥쪽 경계 사이에 측면으로 위치한다. 반도체 바디(10)의 전도도와 반대되는 전도도의 확산부(38)는 반도체 바디(10)에서 종단 영역(14) 가장자리 근처에 형성된다.
본 발명의 제 3 실시예에 따른 소자에서, 제 1 금속 필드판(24)은 제 1 다결정실리콘 필드판(20)의 바깥쪽 경계(활성 영역(12)으로부터 가장 먼 경계) 너머로 확장되어 있고 절연 바디(22) 위에 펼쳐져 있다. 본 발명의 제 3 실시예에 따른 소자는 또한 필드 산화 바디(18)의 가장자리 위로부터 절연 트렌치(37) 내부에까지 확장되는 다결정실리콘 등전위 링(36)을 포함하는데, 이 절연 트렌치(37)는 바람직하게 반도체 바디(10) 내부로 확장되어 있다. 이러한 구성들이 함께 소자의 신뢰도를 두드러지게 향상시켰음이 밝혀져 있다.
도 3-5에서 몇 가지 전형적인 수치들이 나타나 있음을 주목할 필요가 있다. 아래의 표 2는 또한 도 3, 도 4, 도 5에 개략적으로 예시된 본 발명에 따른 소자들의 전형적인 수치들을 개시한다.
A B C D
도 3 15㎛ 8㎛ 26.6㎛ 10.6㎛
도 4 25㎛ 8㎛ 19.6㎛ 20.6㎛
도 5 15㎛ 8㎛ 26.6㎛ 10.6㎛
A= 도 3과 도 5에서는 링(36)으로부터 금속 필드판(24)까지의 거리이고, 도 4에서는 링(36)으로부터 다결정실리콘 필드판(20)까지의 거리이다.
B= 산화 바디(18) 위의 링(36)의 너비
C= 금속 필드판(24)의 안쪽 가장자리와 가드 링(32) 사이의 거리
D= 다결정실리콘 필드판(20)의 안쪽 가장자리와 가드 링(32) 사이의 거리
본 발명이 그것의 특정한 실시예들과의 관계에서 설명되었으나, 많은 다른 변형예들과 수정예들 그리고 다른 용도들이 당업자에게는 자명해질 것이다. 그러므로, 본 발명은 본 명세서의 특정 개시사항에 한정되어서는 안 되고, 오로지 첨부된 특허청구범위에 의해서만 한정되어야 한다.

Claims (14)

  1. 전력 반도체 소자로서,
    PN 접합을 포함하고 있는 활성 영역(active region)을 포함하는 반도체 바디와; 그리고
    상기 활성 영역 주위에 위치한 종단 영역(termination region)을 포함하여 구성되며,
    상기 종단 영역은:
    상기 반도체 바디 위에 형성되는 필드 절연 바디(field insulation body)와;
    상기 필드 절연 바디 위에 형성되며 안쪽 경계와 바깥쪽 경계를 갖는 다결정실리콘 필드판(polysilicon field plate)으로서, 상기 안쪽 경계는 상기 바깥쪽 경계보다 상기 활성 영역에 더 가까운 다결정실리콘 필드판과;
    상기 다결정실리콘 필드판 위에 위치하는 절연 바디와; 그리고,
    상기 절연 바디 위에 위치하고, 상기 절연 바디를 통하여 상기 다결정실리콘 필드판과 전기적으로 결합된 금속 필드판을 포함하며,
    상기 금속 필드판은 절연 바디 위에 펼쳐져(spread over) 있고 상기 다결정실리콘 필드판의 바깥쪽 경계 너머로 확장되어 있는 것을 특징으로 하는 전력 반도체 소자.
  2. 제 1 항에 있어서,
    등전위 링(equipotential ring)을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  3. 제 2 항에 있어서,
    상기 등전위 링은 다결정실리콘으로 구성된 것을 특징으로 하는 전력 반도체 소자.
  4. 제 2 항에 있어서,
    상기 등전위 링은 다결정실리콘으로 구성됨과 아울러, 상기 반도체 바디 내부로 확장되어 있는 절연 트렌치(insulated trench) 내부에 놓이는 것을 특징으로 하는 전력 반도체 소자.
  5. 제 1 항에 있어서,
    상기 반도체의 전도도와 반대되는 전도도를 가지며, 상기 반도체 바디 내부에서 상기 다결정실리콘 필드판 아래에 형성되는 적어도 하나의 가드 링을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  6. 제 5 항에 있어서,
    상기 다결정실리콘 필드판은 상기 필드 절연 바디 내부의 리세스에 수납되는(received) 것을 특징으로 하는 전력 반도체 소자.
  7. 제 5 항에 있어서,
    상기 반도체 바디 내부에서 상기 필드 절연 바디 아래에 형성되고, 상기 반도체 바디의 전도도와 반대되는 전도도를 갖는 복수 개의 이격된(spaced) 가드 링들(guard rings)과;
    상기 필드 절연 바디에서 상기 복수 개의 이격된 가드 링들 위에 형성되는 또 하나의 다결정실리콘 필드판과; 그리고
    상기 절연 바디 위에 위치하고 상기 절연 바디를 통하여 상기 또 다른 다결정실리콘 필드판에 전기적으로 결합된 또 하나의 금속 필드판을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  8. 제 7 항에 있어서,
    상기 반도체 바디의 전도도와 반대되는 전도도를 가지며, 상기 반도체 바디 내부에서 상기 필드 절연 바디 아래에 형성되고, 상기 적어도 하나의 가드 링과 상기 복수 개의 이격된 가드 링들 사이에 위치하는 적어도 또 하나의 가드 링을 포함하며,
    상기 적어도 또 하나의 가드 링은 상기 다결정실리콘 필드판의 안쪽 경계 너머로부터 상기 또 하나의 다결정실리콘 필드판의 바깥쪽 경계 전까지에 측면으로 위치하는 것을 특징으로 하는 전력 반도체 소자.
  9. 전력 반도체 소자로서:
    PN 접합을 포함하고 있는 활성 영역을 포함하는 반도체 바디와; 그리고
    상기 활성 영역 주위에 위치한 종단 영역(termination region)을 포함하여 구성되며,
    상기 종단 영역은:
    상기 반도체 바디 위에 형성되는 필드 절연 바디와,
    상기 필드 절연 바디 위에 형성되며 안쪽 경계와 바깥쪽 경계를 갖는 다결정실리콘 필드판으로서, 상기 안쪽 경계는 상기 바깥쪽 경계보다 상기 활성 영역에 더 가까운 다결정실리콘 필드판과;
    상기 다결정실리콘 필드판 위에 위치하는 절연 바디와;
    상기 절연 바디 위에 위치하고, 상기 절연 바디를 통하여 상기 다결정실리콘 필드판과 전기적으로 결합된 금속 필드판; 그리고,
    다결정실리콘으로 구성됨과 아울러, 상기 반도체 바디 내부로 확장되어 있는 절연 트렌치 내부에 놓이는 등전위 링을 포함하는 전력 반도체 소자.
  10. 제 9 항에 있어서,
    상기 금속 필드판은 상기 절연 바디 위에 펼쳐져 있고 상기 다결정실리콘 필드판의 바깥쪽 경계 너머로 확장되어 있는 것을 특징으로 하는 전력 반도체 소자.
  11. 제 9 항에 있어서,
    상기 반도체의 전도도와 반대되는 전도도를 가지며, 상기 반도체 바디 내부에서 상기 다결정실리콘 필드판 아래에 형성되는 적어도 하나의 가드 링을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  12. 제 11 항에 있어서,
    상기 다결정실리콘 필드판은 상기 필드 절연 바디 내부의 리세스에 수납되는 것을 특징으로 하는 전력 반도체 소자.
  13. 제 11 항에 있어서,
    상기 반도체 바디 내부에서 상기 필드 절연 바디 아래에 형성되고, 상기 반도체 바디의 전도도와 반대되는 전도도를 갖는 복수 개의 이격된 가드 링들과;
    상기 복수 개의 이격된 가드 링들 위에서 상기 필드 절연 바디에 형성되는 또 하나의 다결정실리콘 필드판, 그리고
    상기 절연 바디 위에 위치하고, 상기 절연 바디를 통하여 상기 또 다른 다결정실리콘 필드판에 전기적으로 결합된 또 하나의 금속 필드판을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  14. 제 13 항에 있어서,
    상기 반도체 바디의 전도도와 반대되는 전도도를 가지며, 상기 반도체 바디 내부에서 상기 필드 절연 바디 아래에 형성되고, 상기 적어도 하나의 가드 링과 상 기 복수 개의 이격된 가드 링들 사이에 위치하는 적어도 또 하나의 가드 링을 포함하며,
    상기 적어도 또 하나의 가드 링은 상기 다결정실리콘 필드판의 안쪽 경계 너머로부터 상기 또 하나의 다결정실리콘 필드판의 바깥쪽 경계 전까지에 측면으로 위치하는 것을 특징으로 하는 전력 반도체 소자.
KR1020087006620A 2005-09-16 2006-09-15 종단 구조체 KR100990502B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US71784205P 2005-09-16 2005-09-16
US60/717,842 2005-09-16
US11/521,100 2006-09-14
US11/521,100 US7679111B2 (en) 2005-09-16 2006-09-14 Termination structure for a power semiconductor device

Publications (2)

Publication Number Publication Date
KR20080037725A true KR20080037725A (ko) 2008-04-30
KR100990502B1 KR100990502B1 (ko) 2010-10-29

Family

ID=37889410

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087006620A KR100990502B1 (ko) 2005-09-16 2006-09-15 종단 구조체

Country Status (6)

Country Link
US (1) US7679111B2 (ko)
JP (1) JP2009509342A (ko)
KR (1) KR100990502B1 (ko)
CN (1) CN101263599B (ko)
DE (1) DE112006002431B4 (ko)
WO (1) WO2007035608A2 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
JP5218474B2 (ja) * 2010-05-27 2013-06-26 富士電機株式会社 半導体装置
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9847411B2 (en) * 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
KR20150011185A (ko) 2013-07-22 2015-01-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11127822B2 (en) * 2016-02-26 2021-09-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP6347308B2 (ja) 2016-02-26 2018-06-27 富士電機株式会社 半導体装置および半導体装置の製造方法
CN117293036B (zh) * 2023-11-22 2024-02-06 深圳市深鸿盛电子有限公司 Vdmos制备方法及其器件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01292862A (ja) * 1988-05-20 1989-11-27 Toshiba Corp 半導体装置
JPH08306911A (ja) * 1995-04-28 1996-11-22 Sanyo Electric Co Ltd 半導体装置とその製造方法
US5894149A (en) * 1996-04-11 1999-04-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having high breakdown voltage and method of manufacturing the same
US5880501A (en) * 1997-02-26 1999-03-09 Nec Corporation Semiconductor integrated circuit and manufacturing method of the same
US6054752A (en) * 1997-06-30 2000-04-25 Denso Corporation Semiconductor device
JP3591301B2 (ja) * 1998-05-07 2004-11-17 富士電機デバイステクノロジー株式会社 半導体装置
US6022790A (en) * 1998-08-05 2000-02-08 International Rectifier Corporation Semiconductor process integration of a guard ring structure
JP3796998B2 (ja) * 1999-02-19 2006-07-12 松下電器産業株式会社 高耐圧半導体装置
JP4357753B2 (ja) * 2001-01-26 2009-11-04 株式会社東芝 高耐圧半導体装置
US6563197B1 (en) * 2001-11-20 2003-05-13 International Rectifier Corporation MOSgated device termination with guard rings under field plate
US6825510B2 (en) * 2002-09-19 2004-11-30 Fairchild Semiconductor Corporation Termination structure incorporating insulator in a trench
JP4417677B2 (ja) * 2003-09-19 2010-02-17 株式会社東芝 電力用半導体装置
JP2005101334A (ja) * 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4731816B2 (ja) * 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
CN101263599A (zh) 2008-09-10
JP2009509342A (ja) 2009-03-05
US20070085111A1 (en) 2007-04-19
DE112006002431T5 (de) 2008-07-17
CN101263599B (zh) 2010-05-19
WO2007035608A3 (en) 2007-06-14
US7679111B2 (en) 2010-03-16
KR100990502B1 (ko) 2010-10-29
WO2007035608A2 (en) 2007-03-29
DE112006002431B4 (de) 2017-01-26

Similar Documents

Publication Publication Date Title
KR100990502B1 (ko) 종단 구조체
US10211299B2 (en) Semiconductor device and semiconductor device manufacturing method
US11031471B2 (en) Semiconductor device
JP3751463B2 (ja) 高耐圧半導体素子
US8633510B2 (en) IE-type trench gate IGBT
JP6406454B2 (ja) 半導体装置
US10256229B2 (en) Semiconductor device and manufacturing method
JP6561611B2 (ja) 半導体装置
US10355082B2 (en) Semiconductor device including active and dummy cell regions
JP2012124329A (ja) ＳｉＣ半導体装置
JP2017135245A (ja) 半導体装置
JP2005322700A (ja) 半導体装置及びその製造方法
JPWO2017098547A1 (ja) 炭化珪素半導体装置
KR100397882B1 (ko) 전계효과-제어가능반도체소자
JP2020191441A (ja) 超接合半導体装置および超接合半導体装置の製造方法
JP4907862B2 (ja) 半導体装置の製造方法
CN109273519A (zh) 半导体装置和半导体装置的制造方法
JP5735611B2 (ja) ＳｉＣ半導体装置
WO2019098270A1 (ja) 半導体装置
CN113614883B (zh) 半导体装置
JP2002026314A (ja) 半導体装置
JP5851717B2 (ja) 半導体装置及びその製造方法
JP5309428B2 (ja) 半導体装置
KR102030463B1 (ko) 레터럴 타입의 전력 반도체 소자
TWI714683B (zh) 具有超晶格結構的表面優化電晶體

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131008

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141008

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151007

Year of fee payment: 6