KR100576303B1 - 절연게이트형 트랜지스터 - Google Patents

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KR100576303B1
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타카하시히데키
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미쓰비시덴키 가부시키가이샤
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Abstract

FWD 내장형의 절연게이트형 트랜지스터에 있어서, 다이오드 동작에서의 리커버리 특성을 개선한다. IGBT 셀마다, 웰형의 P 베이스층(2)을 형성하고, 그 바로 아래의 이면측 부분에 컬렉터 P+층(5) 및 캐소드 N+층(4)을 형성한다. 각 IGBT 셀의 P 베이스층(2)은, 1) 주트렌치(6)에 의해 그 저부(2BF)가 관통되고 또한 에미터영역(3)을 갖는 평탄영역(2FR)과, 2) 평탄영역(2FR)을 사이에 끼우는 제1 및 제2 사이드 확산영역(2SDR1, 2SDR2)을 가지고 있다. 제1 사이드 확산영역(2SDR1)은 캐소드 N+층(4)의 바로 위에 위치하고 있고, 양쪽 사이드 확산영역(2SDR1, 2SDR2)의 저부(2BS1, 2BS2)의 종단면 형상은, 완만하게 변화되는 포물선을 이룬다. 또한, 컬렉터 P+층(5)을 캐소드 N+층(4)으로 치환하면, 본 구조의 특징부는, 파워 MOSFET에도 적용가능하다.
절연게이트, 트랜지스터, 인버터, IGBT, 다이오드, 트렌치, 게이트

Description

절연게이트형 트랜지스터{INSULATED GATE TRANSISTOR}
도 1은 본 발명의 실시예 1에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 2는 본 발명의 실시예 1에 관한 IGBT 장치의 유닛셀의 다른 구조를 나타내는 종단면도이다.
도 3은 본 발명의 실시예 1에 관한 IGBT 장치의 유닛셀의 다른 구조를 나타내는 종단면도이다.
도 4는 본 발명의 실시예 1에 관한 IGBT 장치의 유닛셀의 다른 구조를 나타내는 종단면도이다.
도 5는 본 발명의 실시예 2에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 6은 본 발명의 실시예 2에 관한 IGBT 장치의 유닛셀의 다른 구조를 나타내는 종단면도이다.
도 7은 본 발명의 실시예 3에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 8은 본 발명의 실시예 3에 관한 IGBT 장치의 유닛셀의 다른 구조를 나타 내는 종단면도이다.
도 9는 본 발명의 실시예 3에 관한 IGBT 장치의 유닛셀의 다른 구조를 나타내는 종단면도이다.
도 10은 본 발명의 실시예 3에 관한 IGBT 장치의 유닛셀의 다른 구조를 나타내는 종단면도이다.
도 11은 본 발명의 실시예 3에 관한 IGBT 장치의 유닛셀의 다른 구조를 나타내는 사시도이다.
도 12는 본 발명의 실시예 4에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 13은 본 발명의 실시예 4에 관한 IGBT 장치의 유닛셀의 다른 구조를 나타내는 종단면도이다.
도 14는 본 발명의 실시예 5에 관한 제조공정을 나타내는 종단면도이다.
도 15는 본 발명의 실시예 5에 관한 제조공정을 나타내는 종단면도이다.
도 16은 본 발명의 실시예 5에 관한 제조공정을 나타내는 종단면도이다.
도 17은 본 발명의 실시예 5에 관한 제조공정을 나타내는 종단면도이다.
도 18은 본 발명의 실시예 5에 관한 제조공정을 나타내는 종단면도이다.
도 19는 본 발명의 실시예 5에 관한 제조공정을 나타내는 종단면도이다.
도 20은 본 발명의 실시예 5에 관한 제조공정을 나타내는 종단면도이다.
도 21은 본 발명의 실시예 5에 관한 제조공정을 나타내는 종단면도이다.
도 22는 본 발명의 실시예 5에 관한 제조공정을 나타내는 종단면도이다.
도 23은 본 발명의 실시예 6에 관한 제조공정을 나타내는 종단면도이다.
도 24는 본 발명의 실시예 6에 관한 제조공정을 나타내는 종단면도이다.
도 25는 본 발명의 실시예 6에 관한 제조공정을 나타내는 종단면도이다.
도 26은 본 발명의 실시예 6에 관한 제조공정을 나타내는 종단면도이다.
도 27은 본 발명의 실시예 6에 관한 제조공정을 나타내는 종단면도이다.
도 28은 본 발명의 실시예 6에 관한 제조공정을 나타내는 종단면도이다.
도 29는 본 발명의 실시예 6에 관한 제조공정을 나타내는 종단면도이다.
도 30은 본 발명의 실시예 7에 관한 제조공정을 나타내는 종단면도이다.
도 31은 본 발명의 실시예 7에 관한 제조공정을 나타내는 종단면도이다.
도 32는 본 발명의 실시예 7에 관한 제조공정을 나타내는 종단면도이다.
도 33은 본 발명의 실시예 7에 관한 제조공정을 나타내는 종단면도이다.
도 34는 본 발명의 실시예 7에 관한 제조공정을 나타내는 종단면도이다.
도 35는 본 발명의 실시예 7에 관한 제조공정을 나타내는 종단면도이다.
도 36은 본 발명의 실시예 7에 관한 제조공정을 나타내는 종단면도이다.
도 37은 인버터 회로를 나타내는 블록도이다.
도 38은 다이오드의 리커버리 파형의 모식도이다.
도 39는 종래의 문제 검증에 사용한 시뮬레이션용 모델의 구조를 나타내는 종단면도이다.
도 40은 종래의 문제 검증에 사용한 시뮬레이션의 결과를 나타내는 도면이다.
도 41은 본 발명의 실시예 4의 변형예 1에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 42는 본 발명의 실시예 8에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 43은 본 발명의 실시예 9에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 44는 본 발명의 실시예 10에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 45는 본 발명의 실시예 10의 변형예 1에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 46은 본 발명의 실시예 10의 변형예 2에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 47은 본 발명의 실시예 10의 변형예 3에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 48은 본 발명의 실시예 10의 변형예 4에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 49는 본 발명의 실시예 10의 변형예 5에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 50은 본 발명의 실시예 10의 변형예 6에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 51은 본 발명의 실시예 10의 변형예 7에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 52는 본 발명의 실시예 10의 변형예 8에 관한 IGBT 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 53은 본 발명의 실시예 11에 관한 IGBT 장치의 유닛셀에서의 패턴구조를 나타내는 평면도이다.
도 54는 본 발명의 실시예 11의 변형예 1에 관한 IGBT 장치의 유닛셀에서의 패턴구조를 나타내는 평면도이다.
도 55는 본 발명의 실시예 12에 관한 IGBT 장치의 유닛셀에서의 패턴구조를 나타내는 평면도이다.
도 56은 본 발명의 실시예 12에 관한 IGBT 장치의 유닛셀에서의 패턴구조를 나타내는 평면도이다.
도 57은 본 발명의 실시예 12에 관한 IGBT 장치의 유닛셀에서의 패턴구조를 나타내는 평면도이다.
도 58은 본 발명의 실시예 12에 관한 IGBT 장치의 유닛셀에서의 패턴구조를 나타내는 평면도이다.
도 59는 본 발명의 실시예 13에 관한 제조공정을 나타내는 종단면도이다.
도 60은 본 발명의 실시예 13에 관한 제조공정을 나타내는 종단면도이다.
도 61은 본 발명의 실시예 13에 관한 제조공정을 나타내는 종단면도이다.
도 62는 본 발명의 실시예 13에 관한 제조공정을 나타내는 종단면도이다.
도 63은 본 발명의 실시예 13에 관한 제조공정을 나타내는 종단면도이다.
도 64는 본 발명의 실시예 13에 관한 제조공정을 나타내는 종단면도이다.
도 65는 본 발명의 실시예 13에 관한 제조공정을 나타내는 종단면도이다.
도 66은 본 발명의 실시예 13에 관한 제조공정을 나타내는 종단면도이다.
도 67은 본 발명의 실시예 14에 관한 제조공정을 나타내는 종단면도이다.
도 68은 본 발명의 실시예 14에 관한 제조공정을 나타내는 종단면도이다.
도 69는 본 발명의 실시예 14에 관한 제조공정을 나타내는 종단면도이다.
도 70은 본 발명의 실시예 14에 관한 제조공정을 나타내는 종단면도이다.
도 71은 본 발명의 실시예 14에 관한 제조공정을 나타내는 종단면도이다.
도 72는 본 발명의 실시예 14에 관한 제조공정을 나타내는 종단면도이다.
도 73은 본 발명의 실시예 14에 관한 제조공정을 나타내는 종단면도이다.
도 74는 본 발명의 실시예 14에 관한 제조공정을 나타내는 종단면도이다.
도 75는 본 발명의 실시예 1에 관한 트렌치형 파워 MOSFET 장치의 유닛셀의 구조를 나타내는 종단면도이다.
도 76은 본 발명의 실시예 8에 관한 트렌치형 파워 MOSFET 장치의 유닛셀의 구조를 나타내는 종단면도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : N- 기판 2 : P 베이스영역
3 : 에미터영역 4 : 캐소드 N+층
5 : 컬렉터 P+층 6 : 주트렌치(제1 홈)
7 : 게이트 절연막 8 : 게이트전극
9 : 층간절연막 10 : 에미터전극
11 : 컬렉터전극 12 : 보조 트렌치(제2 홈)
13 : 박막
본 발명은, 절연게이트(MOS 구조)를 갖는 트랜지스터(예를 들면 절연게이트형 바이폴라 트랜지스터(이하, IGBT라고도 칭한다. 또한, 이 종류의 IGBT는 역도통형 IGBT으로도 칭해진다.) 혹은 파워 MOSFET 등)에 관한 것으로, 특히, 프리휠링 다이오드(이하, 간단히 FWD과도 칭한다.)로서 기능하는 다이오드부를 내장한, 트렌치 게이트 구조를 갖는 절연게이트형 트랜지스터의 구조, 및, 그 제조기술에 관한 것이다. 더구나, 본 발명은, 절연게이트형 트랜지스터 내에 내장된 다이오드부의 다이오드 동작에서의 리커버리 특성의 개선을 도모하는 기술이다.
모터 등의 부하를 구동하는 전력용 전자공학에 있어서, 정격전압이 300V 이상의 영역에서는, 그 특성으로부터, IGBT가 스위칭소자로서 사용되어 있고, 더구나, 해당 스위칭소자에 병렬로 접속된 환류용의 다이오드(FWD)가 병용되어 있다.
이하에, 트렌치형의 IGBT의 구조에 대하여 간단하게 기재한다. 즉, 트렌치형의 IGBT에 있어서는, P+ 컬렉터층 상에 N+ 버퍼층이 형성되어, N+ 버퍼층 상에 N- 층이 형성된다. N-층의 표면 상에는, P형의 불순물을 확산함으로써, P 베이스영역이 선택적으로 형성되고 있고, 또한 이 P 베이스영역의 표면 상에는, 고농도의 N형 불순물을 선택적으로 확산함으로써, 에미터영역이 형성된다. 또한 에미터영역으로부터 N-층에까지 도달하는 홈이 형성되고, 이 홈의 내벽에 산화막이 형성되며, 그 중에 폴리실리콘의 게이트전극이, 해당 홈을 충전하도록 형성되어 있다. 에미터영역과 그 바로 아래의 N-층 부분과의 사이에 위치하는 P 베이스영역의 부분이, 채널영역이 된다. 또한, 에미터영역의 표면의 일부영역 상과 P 베이스영역의 표면의 중앙부 영역 상에, 에미터전극이 형성되어 있고, N+ 기판의 이면 상에는 드레인전극이 형성되어 있다.
다음에 상기 구조를 갖는 트렌치형 IGBT의 동작에 대하여, 기재한다. 상기한 구조에서, 에미터전극과 컬렉터전극 사이에 소정의 컬렉터전압 VCE를, 에미터전극과 게이트전극 사이에 소정의 게이트전압 VGE를 인가하면(즉 게이트를 온한다.), 채널영역이 N형으로 반전하여 채널이 형성된다. 이 채널을 통해, 에미터전극으로부터 전자가 N-층에 주입된다. 이 주입된 전자에 의해, P+ 컬렉터층과 N-층(N+ 버퍼) 사이가 순바이어스 되고, 그 결과, P+ 컬렉터층으로부터 홀이 주입되어 N-층의 저항이 대폭 내려가고, IGBT의 전류용량은 증대한다. 이와 같이, IGBT는, P+ 컬렉터층으로부터의 홀의 주입에 의해, N-층의 저항을 하강시키고 있다. 다음에 IGBT의 온상태로부터 오프상태로의 이행동작에 대하여 설명한다. 상기한 구조에 있어서, 에미터전극과 게이트전극 사이에 온상태에서 인가되어 있었던 게이트전압 VGE를, 0V 또는 역바이어스로 하면(요컨대, 게이트를 오프로 함), N형으로 반전하고 있던 채널영역이 P형의 영역에 되돌아오고, 에미터전극으로부터의 전자의 주입이 멈춘다. 이 전자의 주입스톱에 의해, P+ 컬렉터층으로부터의 홀의 주입도 멈춘다. 그 후에 N-층(N+ 버퍼)에 머물러 있던 전자와 홀은, 각각 컬렉터전극과 에미터전극으로 빠져나가거나, 또는, 서로 재결합해서 소멸한다.
다음에 상기 구조를 갖는 IGBT와 병렬접속되는 FWD의 기본구조를 기재한다. 동일 다이오드는, N-층으로 이루어지는 N- 기판의 표면 상에 애노드의 P 영역이 형성되고, 또한 그 표면 상에 애노드전극이 형성된다. N- 기판의 이면 상에는, N+ 캐소드층과 캐소드전극이 이 순서로 형성된다.
이 구조의 다이오드의 동작을 이하에 기재한다. 상기 구조에서, 애노드전극과 N-층 사이에 소정의 애노드전압 VAK(순바이어스)을 인가하면, 애노드전압이 어떠한 임계치를 넘으면, 애노드의 P 영역과 N-층 사이가 순바이어스 되고, 다이오드가 도전한다. 다음에 애노드전극과 N-층 사이에 역바이어스를 인가하면, 애노드 P층으로부터 공핍층이 N-층측에 연장됨으로써 역방향 내압을 유지할 수 있다.
여기서, 상기 구조의 다이오드의 상태를 온상태로부터 오프상태로 변경했을 경우에서의, 해당 다이오드의 역회복시의 전류파형을, 도 38에 나타낸다. 다이오드는, 온상태로부터 오프상태로 이행할 때에, 역방향으로 순간적으로 전류를 흐르게 한다. 이 역방향으로 흐르는 전류의 피크치가 「리커버리 전류 Irr」라 부르고, 해당 전류치가 리커버리 전류 Irr로부터 0값에까지 되돌아갈 때의 전류변화의 경사가 비교적 완만한 다이오드를, 「소프트 리커버리」라 부른다. 또한, 여기에는 도시하지 않지만, 역회복시에 다이오드에 전원전압이 인가되어 가고, 이 전압과 전류와의 곱이 「리커버리 손실」이 된다.
일반적으로, 정류용 다이오드로서는, 온상태의 정상손실(Vf)이 낮고, 역회복시의 손실(리커버리 손실)이 낮으며, 역회복시의 전류의 회복이 원만한(소프트 리커버리) 다이오드가, 필요로 된다.
일반적인 인버터회로는, 직류와 교류와의 교환기이고, 스위칭소자인 IGBT와 플리휠링 다이오드(FWD)로 구성되고, IGBT와 FWD와는, 모두, 4소자 또는 6소자로서, 모터의 제어에 사용된다. 그와 같은 인버터회로의 직류단자는 직류전원에 접속되어 있고, 각 IGBT를 스위칭시킴으로써 인버터회로는 직류전압을 교류전압으로 변환하여, 교류전압을 부하인 모터에 급전한다.
일반적인 인버터회로에서는, 부하인 모터가 유도성이기 때문에, 전술한 프리휠링 다이오드가 필요하다. 부하의 유도성은 전류에 의해 발생하는 자계에 에너지를 축적하고, 전류의 변화는 축적되는 에너지의 변화를 의미한다. 여기서, 부하의 유도성의 에너지 축적능력을 「L」로 표현한다. 부하에 흐르고 있는 전류를 차단하면, L에 축적되어 있는 에너지가 전류를 차단하려고 하는 곳에 개방되어, 전류의 변화를 방해하려고 한다. 모터의 L에 축적되어 있는 에너지가 순시에 개방되면, IGBT의 동작을 열화시키고도 남는 어느 정도의 큰 전력이 되기 때문에, IGBT에 의해 모터를 흐르는 전류를 급격하게 차단하려고 하면, 개방되는 에너지에 의해 IGBT는 동작불능상태가 된다. 그래서, IGBT의 오프 중에 모터에 흐르는 전류를 프리휠링 다이오드에 의해 우회 환류시켜, 모터를 흐르는 전류 자체는 스위칭에 의해 변화되지 않도록 한다. 보다 구체적으로는, 직류전원과 모터를 연결시켜, 모터에 전 압을 인가하고 있었던 IGBT가 오프하면, 모터를 흐르고 있었던 전류는 모터의 L에 축적되어 있는 에너지에 의해 프리휠링 다이오드를 통해 직류전류를 역류하고, 모터는, 반대의 직류전압이 인가되어 있는 것과 등가의 상태가 된다. IGBT의 온과 오프와의 시간의 비율을 바꾸면, 직류전압 인가기간과 역류기간과의 비율이 바뀌기 때문에, 평균적으로 모터에 인가되는 전압을 제어할 수 있다. 그래서, 이 비율을 정현파 모양으로 변화시키면, 모터의 전류를 IGBT의 스위칭에 의해 급격하게 차단하지 않고, 스위칭에 의해 직류전원으로부터 교류전압을 전원공급할 수 있다. 인버터회로는, 이러한 동작을 행하기 때문에, 해당 IGBT와는 역직렬로, 즉 어떤 IGBT와 쌍이 되는 해당 IGBT에 대하여 역병렬로 접속된 프리휠링 다이오드를 필요로 하고 있다. 그런데, IGBT와 같이 스위칭소자로서 관용되어 온 파워 MOSFET는, 역병렬 다이오드를 내장하는 구조를 가지고 있기 때문에, 회로상, 파워 MOSFET의 외부에, 별도, 프리휠링 다이오드를 접속할 필요성을 갖지 않는다. 그러나, MOSFET는, 그 통전가능한 전류밀도가 낮기 때문에, 대전류의 용도에는 부적합하다. 그런데, IGBT는 종형 MOSFET의 기판의 N+층의 저부를 P+층으로 변하게 한 구조를 가지기 때문에 이면의 P+ 컬렉터층과 N+ 버퍼층과의 사이에 다이오드가 형성되어 있고, 이 다이오드의 내압은 20V∼50V의 범위 내의 값 정도가 된다. 이러한 값의 내압은, 해당 다이오드를 내장 FWD로서 사용하는 경우에는, 너무나도 지나치게 높다. 그 때문에 이 내압이, 프리휠링 다이오드로서는 지나치게 높은 배리어가 되고, 환류시에 발생하는 동일전압에 의한 발열 때문에, 도리어, IGBT 동작이 현저하게 열화해 버린다. 이 때문에, 대전류를 소자 내에 흐르는 점에 있어서는, IGBT는 MOSFET보다도 유리 하다고 할 수 있지만, IGBT를 인버터회로의 스위칭소자로서 사용하는 경우에 있어서는, 회로상, 전술한 별개의 프리휠링 다이오드를 IGBT에 접속할 필요성이 있었다.
IGBT는 종형 MOSFET 후에 개발되었다고 하는 경위가 있고, 더욱이, 양자 사이에는 상기한 이점 및 결점이 존재한다는 관점으로부터, 종형 파워 MOSFET과 마찬가지로, IGBT 내부에 프리휠링 다이오드로서 기능하는 다이오드부를 도입하는 것이, IGBT의 당면의 기술적 과제로서 인식되고, 그 결과, 지금까지 몇개의 제안이 이루어져 왔다.
[특허문헌 1] 일본특허공개 2002-314082호 공보
[특허문헌 2] 일본특허공개 2000-307116호 공보
[특허문헌 3] 일본특허공개평 9-82954호 공보
[특허문헌 4] 일본특허공개평 8-116056호 공보
[특허문헌 5] 일본특허공개평 7-153942호 공보
[특허문헌 6] 일본특허공개평 6-53511호 공보
[특허문헌 7] 일본특허공개평 6-196705호 공보
IGBT 내부에 프리휠링 다이오드를 도입한 구조는, 일본특허공개평 7-153942호 공보, 및, 일본특허공개평 6-53511호 공보에 제안되어 있다. 이들 문헌에서 제안되어 있는 구조에서는, 이면측에 전자의 공급원을 형성해 두고, 표면의 P 베이스 를 다이오드의 애노드로서 기능시킨다. 단, IGBT의 P 베이스층은 IGBT의 임계치전압 Vth의 값을 결정하기 때문에, 그 표면농도는 1E18 정도로 설정되지 않으면 안된다.
다른쪽에서, 최근의 다이오드에 있어서는, 그 리커버리 특성을 개선하기 위해, 애노드의 불순물농도는, 1E17 정도로, 비교적 낮은 값으로 설정되어 있다.
그래서, 본원 발명자는, 애노드의 표면농도의 리커버리 특성에의 영향을 조사하기 위해, 도 39에 나타내는 구조로서, 시뮬레이션을 실행했다. 즉 시뮬레이션된 다이오드의 모델 구조는, 170㎛의 두께 및 55-cm의 저항값을 갖는 N- 기판과, 해당 N- 기판의 이면 상에 형성된 두께 3㎛ 및 표면농도 6E18의 N+층과, 해당N- 기판의 표면 상에 형성된 두께 3㎛의 애노드 P층을 구비하고 있다. 그리고, 시뮬레이션에서는, 상기 애노드 P층의 표면농도가 1E17인 경우와, 상기 애노드 P층의 표면농도가 1E18이, 설정되었다. 이때의 라이프타임은 10usec으로 설정했다. 이때의, 다이오드의 순방향전압(VF)은, 상기 애노드 P층의 표면농도가 1E17일 때에는 1.23V이고, 상기 애노드 P층의 표면농도가 1E18일 때에는 1.07V이며, 15% 정도의 차이가 있었다. 특히, 리커버리 특성의 시뮬레이션 결과를, 도 40에 나타낸다. 시뮬레이션 결과로부터, 상기 애노드 P층의 표면농도가 1E17일 때와 1E18일 때에는, 리커버리 전류 Irr은 40% 정도도 다르게 되어 있고, 더욱이, Qrr(역방향으로 흐른 전류의 총 합)은 50% 이상 다른 것이, 이해된다. 이 시뮬레이션 결과가 나타내는 바와 같이, 애노드 P층의 표면농도의 값은, 다이오드의 리커버리 특성에 큰 영향을 미치게 한다.
이 때문에, 일본특허공개평 6-196705호 공보에는, IGBT 내에 다이오드를 도입한 경우에서의 해당 내장 다이오드의 리커버리 특성개선을 위한 구조가, 제안되어 있다. 즉 일본특허공개평 6-196705호 공보에는, 내장된 다이오드의 리커버리 특성을 개선하기 위한 기술로서, 표면의 P층에 P-층을 형성하는 구조가 개시되어 있다. 동일공보의 본문 중에서, IGBT의 채널폭은 17㎛, 다이오드의 채널폭은 5㎛, 베이스층의 표면농도는 5×1E18이고, 또한, 베이스층의 두께는 5㎛인 취지가, 기재되어 있다. 동일공보에는, 베이스층 폭이 기재되어 있지 않지만, 동일공보 중에 개시되어 있는 도면으로부터 고려하면, 베이스층 폭은 전체의 20%이라고 생각된다. 이 때문에, 표면의 P층에 P-층을 형성하는 효과는 적다고, 생각된다. 특히, 대전류시의 리커버리 특성에 있어서는, 고농도의 베이스층으로부터의 홀의 주입이 지배적으로 되므로, 동일공보의 상기 제안에서는, 대전류시에서의 리커버리 특성의 개선의 효과는 적다고, 생각한다. 그러나, 이 영역을 단순하게 크게 설정하면, 역방향 누설전류 및 역방향 내압의 특성의 악화가 야기되어 버린다. 따라서, 동일공보의 상기 제안은, 내장 FWD의 리커버리 특성의 개선에 있어서 유효한 제안이라고는 말하기 어렵다.
또한, 이러한 「피내장 다이오드의 리커버리 특성의 개선」이라는 문제점은, FWD 내장형의 IGBT에 대하여 특히 현저하게 생기지만, 이러한 문제점은 FWD 내장형의 종형 MOSFET(파워 MOSFET)에 있어서도 마찬가지로 생기는 기술적 과제라 할 수 있다.
본 발명은 이러한 기술적 폐색상태를 타파하기 위해 이루어진 것으로, 그 주 목적은, FWD로서 기능하는 다이오드부를 내장함과 동시에, 트렌치 게이트 구조를 갖는, 절연게이트형 트랜지스터 장치(IGBT 또는 종형 MOSFET 등)에서의 상기 다이오드부의 리커버리 특성을 유효하게 개선하는 것에 있다.
본 발명의 주제에 관한 절연게이트형 트랜지스터 장치는, 제1 주표면 및 제2 주표면을 구비하는 제1 도전형의 반도체기판과, 상기 반도체기판의 상기 제1 주표면으로부터 상기 반도체기판 내로 향하여 웰형으로 형성되고 있고, 제1 사이드 확산영역과, 상기 제1 사이드 확산영역에 대향하는 제2 사이드 확산영역과, 상기 제1 사이드 확산영역과 상기 제2 사이드 확산영역과의 사이에 위치하고 있고 또한 상기 제1 주표면과 대략 평행하여 대략 평탄면을 이루는 저면을 구비하는 평탄영역을 구비하는, 제2 도전형의 제1 반도체층과, 상기 제1 주표면으로부터 상기 제1 반도체층의 저면을 관통하고 있고, 상기 반도체기판의 내에서 상기 제1 반도체층의 바로 아래 부분에 위치하는 저부를 구비하는 주트렌치와, 상기 주트렌치의 상기 저부 및 측면 상에 전면적으로 형성된 절연막과, 상기 절연막 상에 전면적으로 형성되어 상기 주트렌치를 충전하는 제어전극과, 상기 제1 주표면으로부터 상기 제1 반도체층의 상기 평탄영역 내로 향하여 형성되어 있고, 상기 제1 주표면에 위치하는 상면과, 상기 상면에 대향하여 저부를 이루는 하면과, 상기 상면과 상기 하면 사이에 끼워져 서로 대향하는 제1 및 제2 측면을 구비하고 있는 상기 제1 도전형의 제2 반도체층과, 상기 제2 반도체층의 상기 상면 상 및 상기 제1 반도체층의 상기 제1 사 이드 확산영역 상에 형성된 제1 주전극과, 상기 반도체기판의 상기 제2 주표면으로부터 상기 반도체기판 내로 향하여 형성된 상기 제1 도전형의 제4 반도체층과, 상기 반도체기판의 상기 제2 주표면 상에 형성되고, 상기 제4 반도체층과 전기적으로 도통한 제2 주전극을 구비하며, 상기 제2 반도체층의 상기 제1 측면은 상기 주트렌치의 상기 측면과 결합되어 있고, 상기 제1 주표면에 대한 상기 제1 사이드 확산영역의 저면의 깊이는, 그 최대깊이위치로부터, 상기 제1 주표면에 위치하여 상기 제1 주전극과 결합된 상기 제1 사이드 확산영역의 표면으로 향하여, 연속적으로 또한 매끄럽게 변화되면서 서서히 얕아져 있는 동시에, 상기 제1 주표면에 대한 상기 제2 사이드 확산영역의 저면의 깊이는, 그 최대깊이위치로부터, 상기 제1 주표면에 위치하여 상기 제1 주전극과 결합된 상기 제2 사이드 확산영역의 표면으로 향하여, 연속적으로 또한 매끄럽게 변화되면서 서서히 얕아져 있는 것을 특징으로 한다.
이하, 본 발명의 주제의 여러가지 구체화를, 첨부된 도면을 의거하여, 그 효과·이점과 함께, 상세히 설명한다.
본 발명의 주제에 의하면, 절연게이트형 트랜지스터 장치의 유닛(예를 들면 IBGT 유닛 또는 종형 MOSFET 유닛)마다 제1 사이드 확산영역이 설치되기 때문에, 해당 유닛 내에 형성된 다이오드부(즉 제1 주전극-제1 반도체층-반도체기판-제4 반도체층-제2 주전극으로 이루어지는 부분)에서의 다이오드 동작일 때에, 제1 반도체층으로부터 주입되는 캐리어(예를 들면 홀)의 양이 비교적 적어져, FWD로서 기능하는 피내장 다이오드의 리커버리 특성을 현격히 개선할 수 있다.
[발명의 실시예]
이하에서는, 본 발명의 각 주제를 트렌치 게이트형 IBGT 장치에 적용했을 경우에 대하여 기재하지만, 이하에 기술하는 각 실시예의 기재로부터 명백해지는 각 기술적 사상은, 후술하는대로, 트렌치 게이트 구조를 갖는 종형 MOSFET에 대해서도 기본적으로 적용가능한 점에 유의해야 한다.
(실시예 1)
본 실시예에 관한 트렌치 게이트형 IBGT 장치의 IBGT 유닛(IBGT 유닛셀+피내장 다이오드부)의 특징점 내지는 중핵부는, 후술하는 종단면도 1을 참조하면 이해되는대로, I) 제1 도전형(여기서는 일례로서 n형)의 반도체기판(1)의 제1 주표면(1US)으로부터 반도체기판(1)의 내부로 향하여 웰형으로 형성되어 있음과 동시에, 그 저면(2BF)이 제1 주표면(1US)과 대략 평행하여 평탄면을 이루는 평탄영역(2FR)과, 평탄영역(2FR)에 결합된 제1 사이드 확산영역(2SDR1)과, 평탄영역(2FR)에 결합되어 또한 평탄영역(2FR)을 통해 제1 사이드 확산영역(2SDR1)에 대향하는 제2 사이드 확산영역(2SDR2)을 구비하는, 제2 도전형(여기서는 일례로서 p형)의 제1 반도체층(여기서는 p 베이스층 내지는 p 베이스영역)(2)과, II) 제1 주표면(1US)으로부터 제1 반도체층(2)의 평탄영역(2FR) 및 그 저면(2BF)을 관통하고 있고, 또한, 반도체기판(1)의 내에서 제1 반도체층(2)의 바로 아래 부분에 위치하는 저부(6B)를 구비하는 주트렌치(6)(그 측면(6S) 상 및 저부(6B) 상에 절연막(7)이 전면적으로 형성되어 있음과 동시에, 주트렌치(6)의 내부가 제어전극(8)으로 충전되어 있음)와, III) 반도체기판(1)의 제2 주표면(1LS)으로부터 반도체기판 내부 로 향하여 형성된 제2 도전형의 제3 반도체층(여기서는 p+ 컬렉터층)(5)과, IV) 반도체기판(1)의 제2 주표면(1LS)으로부터 반도체기판 내부로 향하여 형성되고 또한 제3 반도체층(5)과 인접하는 제1 도전형의 제4 반도체층(여기서는 n+ 캐소드층)(4)을 구비하고 있으며, V) 제1 주표면(1US)에 대한 제1 사이드 확산영역(2SDR1)의 저면(2BS1)의 깊이(DP1)는, 제1 사이드 확산영역(2SDR1)의 저면(2BS1)과 평탄영역(2FR)의 저면(2BF)과의 결합부에서, 즉 그 최대깊이위치로부터, 제1 주표면(1US)에 위치하고 제1 주전극(여기서는 에미터전극)(10)과 결합된 제1 사이드 확산영역(2SDR1)의 표면으로 향하여, 연속적으로 또한 매끄럽게 변화되면서 서서히 얕아져 있음과 동시에, VI) 제1 주표면(1US)에 대한 제2 사이드 확산영역(2SDR2)의 저면(2BS2)의 깊이(DP2)는, 제2 사이드 확산영역(2SDR2)의 저면(2BS2)과 평탄영역(2FR)의 저면(2BF)과의 결합부에서, 즉 그 최대깊이위치로부터, 제1 주표면(1US)에 위치하여 제1 주전극(10)과 결합된 제2 사이드 확산영역(2SDR2)의 표면으로 향하여, 연속적으로 또한 매끄럽게 변화되면서 서서히 얕아져 있는 점에 있다. 더욱이, VII) 제1 사이드 확산영역(2SDR1)은, 다이오드부의 제4 반도체층(4)의 바로 위에 위치하고 있다. 그 밖의 구성 부분은, 다음과 같다. 즉 제1 도전형의 제2 반도체층(여기서는 n+형의 에미터영역)(3)이, 제1 주표면(1US)으로부터 제1 반도체층(2)의 평탄영역(2FR) 내로 향하여 형성되어 있고, 더욱이, 제2 반도체층(3)은, 제1 주표면(1US)에 위치하는 상면(3US)과, 해당 상면(3US)에 대향하여 저부를 이루는 하면(3BS)과, 해당 상면(3US)과 해당하면(3BS) 사이에 끼워져 서로 대향하는 제1 및 제2 측면(3S1, 3S2)을 구비하고 있다. 그리고, 제2 반도체층(3)의 제1 측면(3S1)은, 주트렌치(6)의 측면(6S)과 전면적으로 결합되어 있다. 요컨대, 본 예에서는, 소정의 간격을 두고 제3 방향(D3)에 따라 배열한 각 제2 반도체층(3)은, 주트렌치(6)에 의해 관통됨으로써, 도 1의 지면에서 보아 좌우로 분단되어 있는 것이다. 또한, 제1 주전극(여기서는 에미터전극)(10)이, 제2 반도체층(3)의 상면 상(도면에는 나타내지 않음) 및 제1 반도체층(2)의 제1 및 제2 사이드 확산영역(2SDR1, 2SDR2) 상에 형성되어 있고, 제2 주전극(여기서는 컬렉터전극)(11)이, 반도체기판(1)의 이면에 있어서 제2 주표면(1LS) 상에 형성되어 있고, 그 결과, 제2 주전극(11)은, 제3 및 제4 반도체층(5, 4)과 전기적으로 도통한 상태로 있다. 상기 구성에서, 제3 반도체층 5와 제4 반도체층 4가 서로 인접한다고 하는 경우의 「인접」은, イ(이)) 양자(4, 5)가 그 사이에 반도체기판(1)의 부분을 일절 통하지 않고 서로 접촉하고 있는 경우와, ロ(로))양자(4, 5)가 그 사이에 반도체기판(1)의 부분을 통해 대향배열하고 있는 경우를, 포함하는 개념이다. 이 점의 용어의 의의는, 후술하는 실시예 및 여러가지 변형예의 모두에 타당하다. 이하, 그 점을 답보하여, 보다 상세하게, 해당 IGBT 유닛의 구조를 기재하는 것으로 한다.
도 1은, 본 발명의 실시예 1에 관한 다이오드 내장형의 트렌치 게이트형 IGBT의 구조를 나타내는 종단면도이다. 도 1에서, 제1 방향(D1)은, 게이트전극(8)으로 채워진 주트렌치(6), P 베이스층(2), P+ 컬렉터층(5) 및 n+ 캐소드층(4)의 각각의 배열방향에 해당하고 있고(따라서, 주트렌치 배열방향이라고도 칭함), 그것에 대하여, 동일면 내에서 제1 방향(D1)과 직교하는 제2 방향(D2)은, 주트렌치(6) 및 P 베이스층(2)의 깊이방향 혹은 반도체기판(1)의 두께방향을 나타낸다(그래서, 제2 방향(D2)을 주트렌치 깊이방향이라고도 칭함). 다른쪽, 도 1의 지면에 직교하는 제3 방향(D3)은, 주트렌치(6), P 베이스층(2), P+ 컬렉터층(5) 및 n+ 캐소드층(4)의 각각의 연장방향이고, 따라서, 주트렌치 연장방향이라고도 칭한다. 동종단면에서, N- 기판(1)의 표면 1US 상에는, P형의 불순물을 선택적으로 확산함으로써, 웰형의 P 베이스영역(2)이 선택적으로 형성되어 있고, 또한 해당 P 베이스영역(2)의 표면 상에는, 반도체기판(1)의 불순물농도와 비교하여 고농도의 N형 불순물을 선택적으로 확산함으로써, 에미터영역(3)이 형성된다. 그리고, 에미터영역(3)의 표면으로부터 에미터영역(3) 및 P 베이스영역(2)을 관통해서 N-층(1) 내에까지 이르는 제1 홈 또는 주트렌치(6)가 형성되어 있고, 이 홈(6) 내에, 게이트 절연막(7)을 통해, 게이트전극(8)이 형성되어 있다. 또한 P 베이스층(2)은, 제1 홈(6)으로부터 제1 방향(D1)으로 멀어짐에 따라, 그 확산깊이 DP1, DP2가 얕아지는 사이드 확산영역(2SDR1, 2SDR2)을 갖는다. 상기한 바와 같이, 주트렌치(제1 홈)(6)의 내부에 게이트 산화막(7)이 형성되어, 게이트 절연막(7)의 상부에는, 폴리실리콘의 게이트전극(8)이 형성되어 있다. 제1 방향(D1)에 대하여 게이트전극(8)의 바로 아래에 위치하는 P 베이스영역(2)의 평탄영역(2FR)의 부분이, 해당 IGBT 유닛셀의 채널영역이 된다. 또한, 층간절연막(9)도, 게이트 절연막(7)을 통해, 주트렌치(6) 내의 게이트전극(8)의 상면 및 N+ 에미터영역(3)의 상면 내지는 표면을 피복하도록, 트렌치 연장방향(D3)에 따라 형성되어 있다. 도 1에서는, N+ 에미터영역(3)의 표면 상에는, 게이트 산화막(7)이 형성되어 있지만, 실제로는, 도 1에서 그린 부분 이외의 영역 에서, 해당 영역에서의 층간절연막(9) 및 그 바로 아래의 게이트 산화막(7)이 부분적으로 제거됨으로써 부분적으로 노출된 N+ 에미터영역(3)의 표면 일부(도시하지 않음) 상에, 예를 들면 A1로 이루어지는 에미터전극(제1 주전극)(10)이 형성되어 있다. 부가하여, 도 1에 명시되어 있는 바와 같이, 제1 주표면(1US)에 위치하는 P 베이스영역(2)의 표면 상에, 즉 해당표면 중앙부 영역(평탄영역(2FR)의 상면) 상 및 양쪽 사이드 확산영역(2SDR1, 2SDR2)의 상면 상에도, 에미터전극(10)이 전면적으로 형성되어 있다. 다른쪽, N- 기판(1)의 하면(1LS) 상에는, P+ 컬렉터층(5)과 N+ 캐소드층(4)이 서로 인접하도록 각각 형성되어 있고, 또한 컬렉터전극(제2 주전극)(11)이 P+ 컬렉터층(5)과 N+ 캐소드층(4)에 각각 전기적으로 또한 기계적으로 접속되어 있다.
다음에 본 IGBT 유닛에서의 IGBT 셀 (간단히 IGBT라고도 칭함)의 동작에 대하여 기재한다. 도 1의 구조에서, 에미터전극과 컬렉터전극 사이에 소정의 컬렉터전압 VGE를, 에미터전극(10)과 게이트전극(8)과의 사이에 소정의 게이트전압 VGE를 인가하면, 즉, 게이트를 온하면, 채널영역이 N형으로 반전하여 채널이 형성된다. 이 채널을 통해, 에미터전극(10)으로부터 전자가 N-층(반도체기판)(1)에 주입된다. 이 주입된 전자에 의해 P+ 컬렉터층(5)과 N-층(1)과의 사이가 순바이어스 되고, P+ 컬렉터층(5)으로부터 홀이 N-층(1) 내에 주입되는 결과, N-층(1)의 저항이 대폭 내려가, IGBT의 전류용량은 현격하게 상승한다. 이에 비해 본 IGBT의 온상태로부터 오프상태로의 이행동작은, 이하와 같다. 도 1의 구조에서, 에미터전극(10)과 게이트전극(8)과의 사이에 온기간 동안 인가되어 있었던 게이트전압 VGE를 0V 또는 역 바이어스 값으로 하면, 즉 게이트를 오프하면, N형으로 반전하고 있었던 채널영역이 P형 영역에 되돌아오고, 에미터전극(10)으로부터의 전자의 주입이 멈춘다. 이 전자주입의 스톱에 의해, P+ 컬렉터층(5)으로부터의 홀의 주입도 멈춘다. 그 후에 N-층(1) 내에 머물러 있던 전자와 홀과는, 각각 컬렉터전극(5) 및 에미터전극(10)으로 빠져나가거나, 혹은, 서로 재결합해서 소멸한다. 또한, 오프상태에서, 에미터전극(10)과 컬렉터전극(5) 사이에 인가할 수 있는 컬렉터전압 VCE는, N-층(1)의 불순물농도와 그 두께에 의해, 결정된다.
또한, 본 IGBT 유닛에서는, N+ 캐소드층(4)이, P+ 컬렉터층(5)에 인접하도록, N- 기판 하면(1LS) 상에 형성되어 있다. 이 때문에, 외부의 부하의 L(도시하지 않음)에 축적된 에너지로, 본 IGBT에 전압 VEC가 인가되면, N+ 캐소드층(4)과 N- 기판(1)과 N- 기판(1) 상면(1US)측의 P 베이스층(2)으로부터 형성되는 다이오드부에, 순방향전류가 흐른다. 즉 해당 다이오드부는, 온상태가 되고, 대응하는 IGBT 유닛셀 보호용의 FWD로서 기능한다. 요컨대, 이 N+ 캐소드층(4)에 의해 형성되는 내장 다이오드가, 종래의 역병렬접속되어 있었던 프리휠링 다이오드 대신에 기능한다.
또한, 다이오드부가 온한 상태에서, 그 후 해당 다이오드부에 직렬로 연결된 IGBT(도시하지 않음)가 온상태로 이행하면, 해당 다이오드부에서의, P 베이스층(2)으로부터의 홀의 주입 및 캐소드 N+층(4)으로부터의 전자의 주입이, 모두 멈춘다. 그 후에 N- 기판(1) 내의 잔류 캐리어, 즉 N-층(1) 내에 머물러 있는 전자와 홀은, 각각 컬렉터전극(11) 및 에미터전극(10)측에 빠져나갈지, 또는, 서로 재결합해서 소멸한다. 이때, 해당 다이오드부에는, 전술한 바와 같이, 리커버리 전류가 흐른다.
일반적으로, 다이오드의 리커버리 전류는, 다이오드의 애노드 부근의 캐리어 밀도에 의존하는 것이, 알려져 있다. 이 현상에 의거한 데에 있어서, P 베이스층으로부터의 홀의 주입을 억제할 수 있으면, 애노드 부근의 캐리어 밀도를 하강시킬 수 있게 되므로, 다이오드가 온상태로부터 오프상태로 이행할 때의 리커버리 동작에서, 리커버리 전류가 작아진다.
본 실시예에 관한 IGBT 구조에 있어서는, 종래의 IGBT 구조와 비교하여, 주트렌치(6)마다 내지는 IGBT 유닛셀마다, P 베이스층(2)이 개별로 내지는 부분적으로 형성되어 있고, 더욱이, 주트렌치(6)에 의해 분단되지 않는 P 베이스층(2)의 각 사이드부(2SDR1, 2SDR2)는, 그 저부 단면형상이 최대 저부로부터 완만하게 계속해서 경사지는 포물선을 이루는 사이드 확산영역으로서 형성되고 있고, 더욱이, 각 사이드 확산영역 상면 상에는, 에미터전극(10)이 전면적으로 형성되어 있다. 이 때문에, 해당 다이오드부의 온시에서의, 각 사이드 확산영역(2SDR1, 2SDR2)으로부터의 홀의 주입량이, 종래의 IGBT 구조와 비교하여, 현격히 억제된다. 이 억제된 홀의 주입에 의해, 다이오드부의 애노드 부근에서의 캐리어 밀도가 현격하게 내려가고, 그 결과, 리커버리 전류가 낮아진다.
<실시예 1의 변형예 1>
본 변형예 및 후술하는 변형예 2의 특징점은, 제1 주표면(1US)으로부터 제1 사이드 확산영역(2SDR1)의 저면(2BS1)을 관통하고 있고, 반도체기판(1)의 내에서 제1 사이드 확산영역(2SDR1)의 바로 아래 부분에 위치하는 저부(12B)를 구비하는 보조 트렌치(12)를, 더 설치하는 점에 있다. 물론, 제2 사이드 확산영역(2SDR2)에 대해서도, 동일한 보조 트렌치(12)를 더 설치해도 된다.
예를 들면 도 2의 종단면도에 나타내는 바와 같이, 서로 주트렌치 배열방향(D1)에 따라 서로 대향하는, 각각 따로 따로의 IGBT 유닛셀에 속하는 양쪽 사이드 확산영역(2SDR1, 2SDR1), (2SDR2, 2SDR2)의 사이에 인터럽트하는 형태로서, 바꾸어 말하면, 각 사이드 확산영역(2SDR1, 2SDR2)의 저면(2BS1, 2BS2)과 제1 주표면(1US)과의 결합부 및 그 근방부에서 반도체기판(1) 내부를 향해 서로 대향하는 양쪽 사이드 확산영역의 일부를 관통하면서, 주트렌치 연장방향(D3)에 따라 주트렌치(6)와 평행하게 연장된 제2 홈 또는 보조 트렌치(12)가, 형성되어 있다.
이러한 보조 트렌치(12)를 설치하는 이점 또는 착안점은, 다음과 같다. 즉 각 사이드 확산영역(2SDR1, 2SDR2)에서의 전계는, 사이드 확산이 아닌 영역, 즉 평탄영역(2FR)과 비교하여, 지나치게 강해지기 때문에, 그 결과, 역방향 누설전류 및 내압의 저하를 초래하기 쉽다. 그래서, 상기한 바와 같이, 주트렌치(6)와 보조 트렌치(12)와의 사이에 사이드 확산영역을 형성함으로써 사이드 확산영역에서의 전기장 강도를 보조 트렌치(12)의 홈 형상으로서 완화하는 것이 가능해지고, 역방향누설전류 및 내압의 저하를 막을 수 있다.
여기서, 주트렌치(6)의 중심축과 제1 사이드 확산영역(2SDR1)측의 보조 트렌치(12)의 중심축과의 간격 d1과, 주트렌치(6)의 중심축과 제2 사이드 확산영역(2SDR2)측의 보조 트렌치(12)의 중심축과의 간격 d2와는, 도 2의 예에서는 서로 같지만, 일반적으로는 양쪽 간격 d1, d2는 서로 상위하고 있어도 된다. 또한, 각 보조 트렌치(12)의 제1 방향(D1)에 관한 폭치수 12W는, 주트렌치(6)의 폭치수 6W와 일치할 필요성은 없고, 마찬가지로, 각 보조 트렌치(12)의 제2 방향(D2)에 관한 깊이 치수 D는, 주트렌치(6)의 깊이 치수와 일치하는 필요성도 없다. 단, 도 2에 나타내는 바와 같이, 폭치수 12W와 폭치수 6W를 서로 일치시키는 것은 제조상의 장점을 초래하고, 마찬가지로, 보조 트렌치(12)의 저부(12B)의 깊이 치수 D와 주트렌치(6)의 저부(6B)의 깊이 치수를 서로 일치시키는 것도 또한 제조상의 장점을 초래한다. 또한, 상기한 바와 같이, d1=d2로 설정하는 것도 또한 제조상의 장점을 초래한다. 부가하여, 각 보조 트렌치(12)의 내부를 충전하는 재료는, 금속재료라도 되고, 혹은, 절연성 재료라도 된다. 어느 하나의 경우라도, 상기한 구조상의 장점에 차이점은 없다. 단, 각 보조 트렌치(12)의 저부(12B)상 및 그 측면 상에 전면적으로 게이트 절연막을 형성한 후에, 각 보조 트렌치(12) 내를 폴리실리콘과 같은 도전물질로 채우는 구조는, 주트렌치(6)측의 구조의 제조공정과 매치하기 때문에, 동일하게 제조상의 장점을 초래한다.
<실시예 1의 변형예 2>
각 사이드 확산영역(2SDR1, 2SDR2)에서의 전계강도를 또 한층 완화하기 위해, 도 3의 종단면도에 나타내는 바와 같이, 각각 따로 따로인 IGBT 유닛셀에 속함과 동시에 서로 대향하는 양쪽 사이드 확산영역(2SDR1, 2SDR1), (2SDR2, 2SDR2)을 사이에 끼우도록, 2개의 보조 트렌치(제2 홈)(12)를 형성해도 된다. 이 경우에는, 각 보조 트렌치(12)는, 대응하는 사이드 확산영역(2SDR1, 2SDR2)의 저면(2BS1, 2BS2) 내에서, 해당 사이드 확산영역(2SDR1, 2SDR2)의 저면(2BS1, 2BS2)과 평탄영역(2FR)의 저면(2BF)과의 결합부 근처의 부분만을 관통하고 있고, 제1 및 제2 사이드 확산영역(2SDR1, 2SDR2)의 각 저면(2BS1, 2BS2)은 제1 주표면(1US)에까지 도달하고 있다.
<실시예 1의 변형예 3>
도 4는, 본 변형예에 관한 IGBT 유닛구조를 나타내는 사시도이고, 더욱이, 제1 방향(D1) 및 제2 방향(D2)에서 규정되는 면에서 주트렌치(6)를 종방향으로 절단한 단면구조도 나타내고 있다. 또한, 도 4에서는, 도시한 사정상, P 베이스층(2)의 각부(2FR, 2SDR1, 2SDR2)의 상면과 전면적으로 결합한, 도 1의 전극(10)에 해당하는 에미터전극은, 도시되어 있지 않다.
도 4에 나타나는 구조의 특징점은, 도 1의 구조와는 대조적으로, 각 IGBT 유닛셀은, 주트렌치 연장방향(D3)에 대하여, 평탄영역(2FR)과, 해당 영역(2FR)에 결합한 도 1의 제1 사이드 확산영역에 해당하는 제1 사이드 확산영역(2SDR1)과, 평탄영역(2FR)에 결합되어 또한 평탄영역(2FR)을 통해 주트렌치 연장방향(D3)으로 제1 사이드 확산영역(2SDR1)과 대향한 제2 사이드 확산영역(2SDR2)을 갖는다. 따라서, 주트렌치 연장방향(D3)에 대하여 서로 인접한 양쪽 IGBT 유닛셀의 각각의 제1 사이드 확산영역(2SDR1)은, 대향한 상대방의 IGBT 유닛셀의 제1 사이드 확산영역(2SDR1)과, 서로 제1 주표면(1US) 상에서 접촉하는 형태로, 대향하고 있다. 이 주트렌치 연장방향(D3)에 관한 구조는, 제2 사이드 확산영역(2SDR2)에 대해서도, 타당하다. 더욱이, 제각기 제1 사이드 확산영역(2SDR1)은, 제4 반도체층(4) 의 바로 위에 위치하고 있다. 또한, 도 4에서는, 각 에미터영역(3)은, 대응하는 IGBT 유닛셀에서의 제2 반도체층(2)의 평탄영역(2FR) 내에서만, 주트렌치 연장방향(D3)으로 연장된 형태로 존재하고 있다. 이에 대하여 각 주트렌치(6)는, 주트렌치 연장방향(D3)으로 배열하고 있고 또한 주트렌치 배열방향(D1)에 따라 연장되어 있다, 서로 대향하는 제1 사이드 확산영역(2SDR1) 및 서로 대향하는 제2 사이드 확산영역(2SDR2)의 모두를 횡단 내지 교차하는 형태로서, 주트렌치 연장방향(D3)으로 연장하고 있다.
도 4의 구조에 있어서도, 도 1의 구조와 동일한 작용효과를 얻을 수 있는 것은 물론이다.
(실시예 2)
도 5는, 본 실시예의 일례에 관한 IGBT 유닛셀 근방의 구조를 나타내는 종단면도이다. 도 5의 구조에서는, 도 1의 IGBT 유닛구조와 비교하여, 제1 반도체층(2)의 웰 내에, 2개의 주트렌치(6)가 해당 P 베이스층(2)을 관통하는 형태로 형성되어 있고, 그 결과, 제1 반도체층(2)의 평탄영역(2FR)은, 양쪽 주트렌치(6)에 의해 끼워져 있다. 그리고, n+ 캐소드층(4)의 바로 위에 n 위치하는 제1 사이드 확산영역(2SDR1)의 저면(2BS1)의 깊이 DP1은, 대응하는 주트렌치(6)의 측면과 접합한 최대깊이위치로부터, 저면(2BS1)이 포물선상의 종단면 형상을 이루도록, 제1 주표면(1US)와의 접합부를 향하여, 서서히 얕아지고 있고, 마찬가지로, 제2 사이드 확산영역(2SDR2)의 저면(2BS2)의 깊이 DP2는, 대응하는 주트렌치(6)의 측면과 접합한 최대깊이위치로부터, 저면(2BS2)이 포물선상의 종단면 형상을 이루도록, 제1 주표면(1US)과의 접합부를 향하여, 서서히 얕아지고 있다. 그리고, 2개의 제1 홈(6)에서 사이에 끼워진 평탄영역(2FR)의 상면 위에, 서로 제1 방향(D1)에 대하여 서로 대향하는 2개의 N+ 에미터층(3)(도시하고 있지 않지만, 도 1의 구조와 마찬가지로), 동일층(3)은 직접적으로 에미터전극(10)과 접속되어 있음)이 형성되어 있고, 2 개의 N+ 에미터층(3)의 각각의 제2 측면(3S2) 사이에 끼워진 N-층(1)의 제1 주표면(1US) 상에, 직접, 에미터전극(10)이 형성되어 있고, 전술한 바와 같이, 제1 홈(6)의 반대측에 위치하는 P 베이스층(2) 내에, 제1 및 제2 사이드 확산영역(2SDR1, 2SDR2)이 형성되어 있다.
본 구조에서도, P 베이스층(2)의 사이드 확산영역(2SDR1, 2SDR2) 상에 에미터전극(10)을 형성하고 있으므로, 각 사이드 확산영역(2SDR1, 2SDR2)으로부터의 홀의 주입량이 해당 다이오드부의 온동작시에 억제되고, 해당 다이오드부의 애노드 부근의 캐리어 밀도가 내려가, 리커버리 전류가 낮아진다는 작용효과를 얻을 수 있다.
또한, 도 5의 구조에서는, 다이오드영역 내에, IGBT 소자의 P 베이스층(2)의 사이드 확산영역(2SDR1, 2SDR2)만이 형성되어 있다. 이 때문에, IGBT 소자의 P 베이스층을 형성할 때에, P 베이스층을 부분적으로 형성하는 것만으로 본 구조를 얻는 것이 가능하다.
또한, 사이드 확산영역(2SDR1, 2SDR2)에서는, 통상대로 확산되어 이루어지는, 평탄한 저면을 갖는 P 베이스영역과 비교하여, 홀의 주입량이 현격히 적어지므로, 애노드 부근의 캐리어 밀도가 비약적으로 내려가고, 다이오드부의 리커버리 전 류치가 저하한다.
<실시예 2의 변형예 1>
실시예 1의 각 변형예에서 기재한 보조 트렌치(12)를 도 5에서 예시한 실시예 2의 구조에도 적용가능하고, 동일한 작용효과를 얻을 수 있다. 그와 같은 적용예를, 도 6의 종단면도에 나타낸다. 도 6의 보조 트렌치(제1 및 제2 보조 트렌치)(12)는, 도 2의 보조 트렌치(12)(제1 및 제2 보조 트렌치)에 해당하는 것이다.
또한, 도 6의 구조에서는, 다이오드영역 내에, IGBT 소자의 P 베이스층(2)의 사이드 확산영역(2SDR1, 2SDR2)만이 형성되어 있다. 이 때문에, IGBT 소자의 P 베이스층을 형성할 때에, P 베이스층을 부분적으로 형성하는 것만으로 본 구조를 얻는 것이 가능하다.
또한, 도 6의 구조에서의 사이드 확산영역(2SDR1, 2SDR2)에서는, 통상대로 확산되어 이루어지는, 평탄한 저면을 갖는 P 베이스영역과 비교하여, 홀의 주입량이 현격히 적어지므로, 애노드 부근의 캐리어 밀도가 비약적으로 내려가며, 다이오드부의 리커버리 전류치가 저하한다.
(실시예 3)
본 실시예의 중핵부는, 후술하는 도 7의 종단면도에 예시되는 구조로부터 이해되는 바와 같이, (I) 제1 주표면(1US)으로부터 반도체기판(1) 내로 향하여 형성되어 있고 또한 제1 방향(D1)에 대하여 소정의 거리(13W)를 간격을 두고 제1 사이드 확산영역(2SDR1)에 대향하고 있는 제2 도전형의 웰층(WL)을 더 구비하고 있고, (II) 제1 주표면(1US) 내에, 웰층(WL)의 저면(2BS)과 제1 주표면(1US)과의 결합부와, 제1 사이드 확산영역(2SDR1)의 저면(2BS1)과 제1 주표면(1US)과의 결합부 사이에 끼워진 웰간 영역(1USWR) 상에도, 제1 주전극(10)이 형성되어 있고, 더욱이, (III) 웰간 영역(1USWR) 바로 위의 제1 주전극(10)의 부분과, 해당 웰간 영역(1USWR) 바로 아래에 위치하는 반도체기판(1)의 부분과의 사이에는, 쇼트키 접합을 나타내는 실리사이드 박막(예를 들면 백금과 실리콘으로 이루어지는 실리사이드층)(13)이, 혹은, 제1 반도체층(2) 및 웰층(WL)보다도 작은 불순물농도를 갖고 또한 제1 반도체층(1), 웰층(WL) 및 웰간 영역(1USWR) 바로 위의 제1 주전극(10)의 부분보다도 얇은 두께를 갖는 제2 도전형의 반도체박막(여기서는 얕은 P-층)(13)이, 형성되어 있는 점에 있다. 이하, 도면을 의거하여 구체적으로 기재한다.
도 7은, 본 실시예의 일례에 관한 IGBT 유닛셀 근방의 구조를 나타내는 종단면도이다. 도 7의 구조에서는, 도 1의 IGBT 유닛의 구조와 비교하여, 제1 방향(D1)에 인접하는 양쪽 P 베이스층(2)의 각각의 사이드 확산영역(2SDR1, 2SDR)이 제1 방향(D1)에 대하여 거리 13W를 사이를 두고 서로 대향하고 있고, 그리고, 이들 서로 대향하는 사이드 확산영역(2SDR1, 2SDR) 사이에 끼워진 N-층(1)의 부분의 상면(1USWR) 상에, 직접, 에미터전극(10)이 전면적으로 형성되고 있고, 더욱이, 웰간 영역(1USWR) 바로 아래의 N-층 부분과 웰간 영역(1USWR) 바로 위의 에미터전극 부분과의 사이에는, 예를 들면 실리사이드 막과 같은 쇼트키 접합을 이루는 박막(13), 또는, 상기한 정의로서 의미되는 얕은 P-층을 이루는 반도체박막(13)이 전면적으로 형성되어 있다. 이 때문에, 박막(13)의 이면과 웰간 영역(1USWR) 바로 아래의 N-층 부분과의 계면에는, 쇼트키 접합 또는 그것에 순방향이 아닌 상태가 형성되어 있다. 그 밖의 구조는, 도 1의 구조 중의 대응부분과 동일하다.
도 7의 구조에서의 IGBT 유닛셀의 동작은, 도 1의 IGBT 유닛셀의 동작과 기본적으로 동일하다.
본 실시예는, 도 7의 구조에서의 다이오드부가 FWD로서 다이오드 동작을 행하는 경우에, 그 존재의의를 나타낸다. 즉 도 7의 구조에서는, 우선, 쇼트키 접합을 이루는 실리사이드 박막(13), 또는, 얕은 P-층을 이루는 반도체박막(13)으로부터, 다수 캐리어로서의 전자가, 웰간 영역(1USWR) 바로 아래의 N-층 부분에 주입되고, 그 후에 P 베이스층(2)으로부터, 홀이 주입되고, 주입된 홀의 일부는 실리사이드 박막(13) 또는 반도체박막(13)으로부터 주입된 상기한 전자와 결합해서 소멸한다. 그 결과, 도 7의 구조는, 도 1의 구조와 비교하여, P 베이스층 바로 아래의 캐리어 밀도를, 또 한층 하강시키는 것이 가능해진다. 이 때문에, 박막(13)에 의한 쇼트키 접합 혹은 얕은 P-층을 사용하여 P 베이스층(2)으로부터의 홀의 주입량을 더욱 억제하게 되므로, 애노드 부근의 캐리어 밀도가 또 한층 내려가고, 다이오드부가 온상태로부터 오프상태로 이행할 때의 리커버리 동작에서, 리커버리 전류가 또 한층 작아진다.
또한, 도 7의 구조는, 도 1의 구조와 비교하여, 게이트로서 기능하는 제1 홈(6)의 중심축 간격이 보다 넓어지므로, IGBT의 역내압의 유지의 점에 문제가 있다고 말할 수 있지만, 박막(13)의 표면적 내지는 웰간 영역(1USWR)의 간격(13W)을 자유롭게 설정하는 것을 할 수 있으므로, 이 표면적 내지는 간격(13W)의 적당한 선 택에 의해, 상기한 문제점을 완화할 수 있다.
<실시예 3의 변형예 1>
본 변형예의 골자는, 「제1 주표면(1US)의 웰간 영역(1USWR)에서, 박막(13)(실리사이드 박막(13) 또는 반도체박막(13)) 바로 아래의 반도체기판(1)의 부분에 위치하는 저부(12B)를 구비하는 보조 트렌치(12)」를 더 구비하는 점에 있다.
즉, 도 7의 구조에서는, 사이드 확산영역뿐만 아니라, 쇼트키 접합을 이루는 실리사이드 박막(13) 또는 얕은 P-층을 이루는 반도체박막(13)에서의 전기장강도도 높아지고, 더욱이, 쇼트키 접합을 이루는 실리사이드 박막(13) 혹은 얕은 P-층을 이루는 반도체박막(13)의 일함수는 비교적 작으므로, PN 접합에 비교하여, 캐리어의 누설량이 커진다. 그래서, 도 8에 나타내는 바와 같이, 쇼트키 접합 또는 얕은 P-층이 형성되는 영역에, 제2 홈인 보조 트렌치(12)를, 주트렌치(6)와 평행하게 연장하는 형태로서, 형성한다. 이렇게, 도 8의 보조 트렌치(12)는, 쇼트키 접합 또는 얕은 P-층을 형성하는 박막(13)의 바로 아래로서 또한 양쪽 사이드 확산영역(2SDR, 2SDR1) 사이에 끼워진 N-층(1) 내부에마저 연장되어 있으므로, 해당 보조 트렌치(12)의 존재에 의해, 쇼트키 접합 또는 얕은 P-층에 합류하는 전계의 강도를 완화하는 것이 가능해져, 역방향 누설전류 및 내압의 저하를 유효하게 방지할 수 있다. 또한, 보조 트렌치(12)의 상면과 에미터전극(10)과의 계면에는, 합금막(박막(13)이 실리사이드 박막을 형성할 때) 또는 얕은 P-층(박막(13)이 얕은 P-층을 형성할 때)(도 8에서는 도시하지 않음)이 존재하고 있다(이 점은, 후술하는 도 9 및 도 10의 각 트렌치(12)에 대해서도 타당함). 따라서, 보조 트렌치(12)의 에지부의 주위에 박막(13)이 존재하고 있다.
<실시예 3의 변형예 2>
본 변형예의 포인트는, 「제1 주표면(1US)의 웰간 영역(1USWR)에서, 박막(13)(실리사이드 박막(13) 또는 반도체박막(13)) 바로 아래 근방의 반도체기판(1)의 부분에 위치하는 저부(12B)를 구비하는, 복수의 보조 트렌치(12)」를 더 설치한 점에 있다.
즉 도 8에서 예시한 보조 트렌치(12)를, 도 9의 종단면도에 나타내는 바와 같이, 2개 이상 작성하는 것도 가능하다. 또한, 그 때, 각 보조 트렌치(12)를 대응하는 사이드 확산영역(2SDR1, 2SDR)의 일부를 삭제해버리도록 형성함으로써 또 한층의 전기장 강도의 완화를 실현하는 것도 할 수 있다. 특히, 도 9와 같이, 쇼트키 접합을 이루는 실리사이드 박막(13) 또는 얕은 P-층을 이루는 반도체박막(13)을 제2 홈(12)에서 둘러싸는 구조는, 반도체박막(13)에서의 누설전류의 억제에 대하여, 효과적이다.
<실시예 3의 변형예 3>
본 변형예의 요점은, 「복수의 보조 트렌치(12)의 내에 인접하는 보조 트렌치에서의 중심축간 거리 d2, d3은, 복수의 보조 트렌치(12)의 내에서 제1 반도체층에서의 주트렌치(6)에 가장 가까운 보조 트렌치와 해당 주트렌치(6)와의 사이의 중심축간 거리 d1보다도, 작게 설정되어 있는」 점에 있다(d2 <d1, d3 <d1).
즉, 도 10에 나타내는 바와 같이, 쇼트키 접합을 이루는 실리사이드 박막(13) 또는 얕은 P-층을 이루는 반도체박막(13)을 통해 서로 인접하는 제2 홈(12) 상호간의 간격 d2, d3(여기서는 d2=d3)은, 제1 홈(6)과 그 이웃한 제2 홈(12)의 간격 d1보다도, 좁게 설정되어 있다. 이러한 구성이라고 함으로써 누설전류의 원인이 되는 실리사이드 박막(13) 또는 반도체박막(13)에서의 전기장 강도를 또 한층 완화하는 것이 가능해지고, 쇼트키 접합 또는 얕은 P-층에서의 누설전류를 또 한층 개선할 수 있다.
<실시예 3의 변형예 4>
본 변형예의 구조를, 도 11의 사시도에 나타낸다. 동일구조는, 도 7에서 기재한 특징적 구조(실리사이드 박막(13)또는 반도체박막(13)을 설치하는 점)를 도 4의 구조에 응용한 예이고, 도 7의 구조와 동일한 작용효과를 여기서도 얻을 수 있다.
(실시예 4)
본 실시예는, 실시예 3에서 기재한 특징적 구조(실리사이드 박막(13) 또는 반도체박막(13)을 설치하는 점)를, 도 5 등에서 예시되는 실시예 2의 구조에도 적용한 것으로, 여기서도 실시예 3과 같은 작용효과를 얻을 수 있다. 이하, 도면에 근거하여 상세히 설명한다.
도 12는, 본 실시예에 관한 IGBT 유닛셀 근방의 구조를 나타내는 종단면도이다. 도 12의 구조는, 도 7의 IGBT 유닛셀 구조와 비교하여, P 베이스층(2) 내의 2개의 주트렌치(6) 사이에 끼워진 평탄영역(2FR) 내이고 또한 서로 대향하는 에미터층(3) 사이에 끼워진 제1 주표면(1US) 상에, 직접, 에미터전극(10)이 형성되고, 더욱이, 각 주트렌치(6)의 반대측에서의 P 베이스층(2)의 사이드 부분에 사이드 확산 영역(2SDR1, 2SDR)이 형성되어 있는 점에서, 상위하고 있지만, 그 밖의 점은 도 7의 구조와 동일하다. 따라서, 본 실시예에서도, 도 7의 구조와 마찬가지로, P 베이스층 바로 아래의 캐리어 밀도 컨트롤이 가능해진다. 이 때문에, 쇼트키 접합을 이루는 실리사이드 박막(13) 또는 얕은 P-층을 이루는 반도체박막(13)을 사용하여 P 베이스층으로부터의 홀의 주입을 억제함으로써 애노드 부근의 캐리어 밀도를 하강시킬 수 있고, 다이오드부가 온상태로부터 오프상태로 변할 때의 리커버리 동작에 있어서, 리커버리 전류가 또 한층 작아진다.
또한, 도 12의 구조에서는, 다이오드영역 내에, IGBT 소자의 P 베이스층(2)의 사이드 확산영역 2SDR1, 2SDR2(2SDR)만이 형성되어 있다. 이 때문에, IGBT 소자의 P 베이스층을 형성할 때에, P 베이스층을 부분적으로 형성하는 것만으로 본 구조를 얻는 것이 가능하다.
또한, 도 12의 구조에서의 사이드 확산영역 2SDR1, 2SDR2(2SDR)에서는, 통상대로 확산되어 이루어지는, 평탄한 저면을 갖는 P 베이스영역과 비교하여, 홀의 주입량이 현격히 적어지므로, 애노드 부근의 캐리어 밀도가 비약적으로 내려가고, 다이오드부의 리커버리 전류치가 저하한다.
또한, 도 13에 나타내는 바와 같이, 복수의 보조 트렌치(12)를 도 12의 구조로 설치해도 되고, 이 경우에 있어서도, 전술한 대로, 내압의 저하 및 누설전류의 억제를 행할 수 있다.
또한, 도 13의 구조에서도, 다이오드영역 내에, IGBT 소자의 P 베이스층(2)의 사이드 확산영역 2SDR1, 2SDR2(2SDR)만이 형성되어 있다. 이 때문에, IGBT 소자 의 P 베이스층을 형성할 때에, P 베이스층을 부분적으로 형성하는 것만으로 본 구조를 얻는 것이 가능하다. 더욱이, 도 13의 구조에서의 사이드 확산영역 2SDR1, 2SDR2(2SDR)에서는, 통상대로 확산되어 이루어지는, 평탄한 저면을 갖는 P 베이스영역과 비교하여, 홀의 주입량이 현격히 적어지므로, 애노드 부근의 캐리어 밀도가 비약적으로 내려가고, 다이오드부의 리커버리 전류치가 저하한다.
<실시예 4의 변형예 1>
본 변형예의 구조를 도 41에 나타낸다. 도 41의 구조를 그 기초가 되는 도 12의 구조와 비교하면, 본 변형예에서는, 영역 2FR과 제1 사이드 확산영역 2SDR1을 분리하고 있었던 주트렌치(6)의 이웃에, p웰층을 관통하는 보조 트렌치(12)를 새롭게 설치함과 동시에, 양쪽 트렌치(6, 12) 사이에 끼워진 p형의 영역 14FR을, 그 표면 전체를 절연막에서 피복함으로써 무효화하고 있다.
즉, 보조 트렌치(12)는, 다이오드부의 주요부를 이루는 제1 주사이드 확산영역(14)과, 평탄한 제1 무효화영역(14FR)을 분리하고 있고, 보조 트렌치(12)의 저부(12B) 및 그 측면의 전체면에는 절연막이 형성되며, 폴리실리콘 등의 충전재가 상기 절연막을 통해 보조 트렌치(12)를 충전하고 있다. 제1 무효화영역(14FR)의 저면(14FRBS)은 양쪽 트렌치(6, 12)의 저부(6B, 12B)보다도 얕고, 제1 주표면(1US)에 위치하는 해당 영역 14FR의 표면 14FRUS는 전면적으로 절연막(층간절연막) 14IF로 피복되어, 전기적으로는 제1 주전극(10)과 절연화되어 있다. 또한, 무효화영역(14FR)은, 제1 사이드 확산영역(2SDR1)측 뿐만 아니라, 제2 사이드 확산영역측에도, 마찬가지로 설정된다. 바꾸어 말하면, 보조 트렌치(12) 및 무효화영역(14FR)은 하나의 p형 웰 내에 좌우 대칭으로 설치된다(제1 및 제2 주사이드 확산영역, 제1 및 제2 보조 트렌치, 제1 및 제2 무효화영역, 제1 및 제2 층간절연막).
이상과 같이, 무효화영역(14FR)의 표면(14FRUS) 및 그 양측면을 절연막으로 전체적으로 덮을 경우에는, 무효화영역(14FR)은 이미 다이오드부의 일부로서 동작할 수 없게 되고, 무효화영역(14FR)으로부터의 홀의 주입량이 완전히 없어지는 만큼만, 홀의 반도체기판(1)에의 주입량이 적어져, 애노드 부근의 캐리어 밀도를 하강시킬 수 있는 결과, 다이오드부의 리커버리 전류를 저하시킬 수 있다.
또한, 도 41의 구조에서는, 다이오드영역 내에, IGBT 소자의 P 베이스층(2)의 제1 및 제2 주사이드 확산영역(14)만이 형성되어 있다. 이 때문에, IGBT 소자의 P 베이스층을 형성할 때에, P 베이스층을 부분적으로 형성하는 것만으로 본 구조를 얻는 것이 가능하다.
또한, 도 41의 구조에서의 제1 및 제2 주사이드 확산영역(14)에서는, 통상대로 확산되어 이루어지는, 평탄한 저면을 갖는 P 베이스영역과 비교하여, 홀의 주입량이 현격히 적어지므로, 애노드 부근의 캐리어 밀도가 비약적으로 내려가고, 다이오드부의 리커버리 전류치가 저하한다.
또한, 도 41에 나타낸, 제1 및 제2 주사이드 확산영역(14), 제1 및 제2 트렌치(6), 제1 및 제2 보조 트렌치(12), 제1 및 제2 무효화영역(14FR), 및 제1 및 제2 층간절연막(14IF)의 특징적 구성요소를, 도 13의 구조에도 적용가능하고, 이때에도, 도 41에 관해서 전술한 작용효과를 동일하게 얻을 수 있다. 더욱이, 이러한 변 형예에서도, 다이오드영역 내에, IGBT 소자의 P 베이스층(2)의 제1 및 제2 주사이드 확산영역(14)만이 형성되어 있다. 이 때문에, IGBT 소자의 P 베이스층을 형성할 때에, P 베이스층을 부분적으로 형성하는 것만으로 본 구조를 얻는 것이 가능하다. 또한, 해당 변형예의 구조에서의 제1 및 제2 주사이드 확산영역(14)에서는, 통상대로 확산되어 이루어지는, 평탄한 저면을 갖는 P 베이스영역과 비교하여, 홀의 주입량이 현격히 적어지므로, 애노드 부근의 캐리어 밀도가 비약적으로 내려가고, 다이오드부의 리커버리 전류치가 저하한다.
이하에 있어서, 본 발명의 제조 방법에 대해서 기재한다.
(실시예 5)
도 14∼도 22는, 도 1의 장치를 제조하기 위한 각 공정에서의 장치의 구조를 나타내는 종단면도이다. 도 14에 나타내는 공정에서, 우선, N- 기판 내지는 N-층이 되는 N형 실리콘 기판(1)을 준비한다. 다음에 도 15에 나타내는 공정에서, N-층(1)의 표면 상에, 각 IGBT 유닛셀용의 P 베이스층(2)을 선택적으로 형성한다. 이때, 각 P 베이스층(2)은, 평탄영역(2FR)과 제1 및 제2 사이드 확산영역(2SDR1, 2SDR2)을, 구비한다. 다음에 도 16에 나타내는 공정에서, P 베이스층(2)의 중앙에 해당하는 평탄영역(2FR) 내에, 에미터영역(3)을 선택적으로 형성한다. 다음에 도 17에 나타내는 공정에서, N+ 에미터층(3)으로부터 N- 기판(1)에 도달하는 홈(주트렌치)(6)을 형성하고, 홈(6)의 내부에 절연막(7)을 전면적으로 형성한다. 다음에 도 18에 나타내는 공정에서, 도전물질인 폴리실리콘층을 N- 기판(1)의 표면 상에 형성하고, 그 후에 폴리실리콘층을 에칭함으로써 홈(6) 내를 전체적으로 충전하는 폴리실리콘(8)을 형성한다. 다음에 도 19에 나타내는 공정에서, N+ 에미터층(3)의 표면으로부터 형성된 홈(6)의 상부에, 층간절연막(9)을 형성한다. 다음에 도 20에 나타내는 공정에서, N+ 에미터층(3), P 베이스층(2)의 평탄영역(2FR) 및 양쪽 사이드 확산영역(2SDR1, 2SDR2)에 접속하는 에미터전극(10)을, N- 기판(1)의 표면 상에 형성한다. 다음에, 도 21에 나타내는 공정에서, N- 기판(1)의 이면(1LS) 상에 캐소드 N+층(4)을 형성한다. 다음에 도 22에 나타내는 공정에서, N- 기판(1)의 이면(1LS) 상에 컬렉터 P+층(5)을 형성한다. 그 후에 이면(1LS) 상에 컬렉터전극(도시하지 않음)을 형성함으로써 도 1의 다이오드부 내장형의 IGBT 장치를 얻을 수 있다.
(실시예 6)
도 23∼도 29는, 도 2의 IGBT 장치를 제조하기 위한 각 공정에서의 장치의 구조를 나타내는 종단면도이다. 도 23에 나타내는 공정에서, 우선, N- 기판이 되는 N형 실리콘 기판(1)을 준비한다. 다음에 도 24에 나타내는 공정에서, N-층(1)의 표면 상에 P 베이스층(2)을 선택적으로 형성한다. 다음에 도 25에 나타내는 공정에서, P 베이스층(2)의 중앙부에 에미터영역(3)을 선택적으로 형성한다. 다음에 도 26에 나타내는 공정에서, N+ 에미터층(3)으로부터 N- 기판(1)에 도달하는 제1 홈(6)과, P 베이스층(2)의 사이드 확산영역의 단부에서의 P 베이스층(2)으로부터 N- 기판(1)에 도달하는 제2 홈(보조 트렌치)(12)을 형성하고, 양쪽 홈(6, 12)의 내부에 절연막(7)을 형성한다. 다음에 도 27에 나타내는 공정에서, 도전물질인 폴리실리콘막을 형성하고, 해당 막을 에칭함으로써 양쪽 홈(6, 12) 내에 폴리실리콘(8) 을 형성한다. 다음에 도 28에 나타내는 공정에서, N+ 에미터(3)의 표면으로부터 형성된 주트렌치(6)의 상부에, 층간절연막(9)을 형성한다. 다음에 도 29가 나타내는 공정에서, 각 N+ 에미터층(3), 각 P 베이스층(2)의 평탄영역 및 양쪽 사이드 확산영역에 접속하는 에미터전극(10)을 형성한다. 그 후에 실시예 5와 마찬가지로, 이면 상에, 컬렉터 P+층과 캐소드 N+층을 순서대로 형성한 후에, 또 컬렉터전극을 이면 상에 형성한다.
(실시예 7)
도 30∼도 36은, 도 7(실시예 3)의 IGBT 장치를 제조하기 위한 각 공정에서의 장치의 구조를 나타내는 종단면도이다. 도 30에 나타내는 공정에서, 우선, N- 기판이 되는 N형 실리콘 기판(1)을 준비한다. 다음에 도 31에 나타내는 공정에서, N-층(1)의 표면 상에, 인접하는 P 베이스층끼리가 서로 소정의 간격을 두고 떨어지도록, 각 P 베이스층(2)을 선택적으로 형성한다. 다음에 도 32에 나타내는 공정에서, 각 P 베이스층(2)의 중앙부에 에미터영역(3)을 선택적으로 형성한다. 다음에 도 33에 나타내는 공정에서, N+ 에미터층(3)으로부터 N- 기판(1)에 도달하는 주트렌치(6)를 형성하고, 홈(6)의 내부 및 N-층(1)의 표면 상에 절연막을 전면적으로 형성한다. 다음에, 도 34에 나타내는 공정에서, 도전물질인 폴리실리콘막을 절연막 상에 형성하고, 해당 폴리실리콘막을 에칭함으로써 홈(6) 내에만 폴리실리콘(8)을 형성한다. 다음에 도 35에 나타내는 공정에서, N-층(1)의 표면 상 및 P 베이스층(2)의 표면 상에 위치하는 절연막만을 제거한 후에, 홈(6)의 상부에, 층간절연막(9)을 형성한다. 더욱이, 인접하는 사이드 확산영역 사이에 끼워진 노출된 N-층(1)의 표면으로부터, 백금 등의 쇼트키 접합을 형성하는 도전물질을 해당 표면 바로 아래의 N-층(1) 내에 유입함으로써 해당 도전물질과 실리콘 원자에 의해 생성되는 실리사이드 박막(13)을 형성한다. 이 실리사이드 박막(13)과 그 바로 아래의 N-층(1)과의 계면은, 쇼트키 접합을 이룬다. 혹은, 인접하는 사이드 확산영역 사이에 끼워진 노출된 N-층(1)의 표면으로부터, 해당 표면 바로 아래의 N-층(1) 내에 붕소를 저도즈량으로 주입하고, 그 후 400℃ 정도의 열처리를 가함으로써 저농도가 매우 얇은 P-층(13)을 해당 표면 바로 아래의 N-층(1) 내에 형성한다. 이 얕은 P-층(13)과 그 바로 아래의 N-층(1)과의 계면도 또한 쇼트키 접합에 유사한 PN 접합면을 이룬다. 더욱이, 다음에 도 36에 나타내는 공정에서, N-에미터층(3), 박막(13) 및 P 베이스층(2)의 각부에 접속하는 에미터전극(10)을 알루미늄으로 형성한다. 그 후에는, 실시예 5와 마찬가지로, N-층(1)의 이면 상에 컬렉터 P+층과 캐소드 N+층을 순서대로 형성하고, 그 위에, N-층(1)의 이면 상에 컬렉터전극을 형성한다.
상기 제조방법의 실시예 5∼6에서는, N-층(1)의 이면 상에 컬렉터 P+층을 최초로 형성한 후에, 그 후에 캐소드 N+층을 형성하고 있지만, 양쪽 층의 형성순서에 관해서는, 어느쪽의 층을 최초로 형성해도, 동일한 구조·작용효과를 얻을 수 있는 것은 말할 필요도 없다.
또한, 상기 제조방법에 있어서는, 표면측의 에미터전극(10)의 형성 후에, 컬렉터 +P층과 캐소드 N+층을 이면 상에 형성하고 있지만, 반대로, 에미터전극(10)을 형성하기 전에 컬렉터 +P층과 캐소드 N+층을 이면 상에 형성해도 되고, 이 경우에 도 동일한 구조·작용효과를 얻을 수 있는 것은 물론이다.
(실시예 8)
도 42를 참조하면서 본 실시예의 특징점을 개관하면, 그 중핵부는, (1) 반도체기판(1)의 제1 주표면(1US)으로부터 반도체기판(1) 내로 향하여 형성되고 있고, 제1 주표면(1US)과 대략 평행하여 대략 평탄면을 이루는 제1 저면(2BS)을 갖는, 제2 도전형(여기서는 p형)의 제1 반도체층(p 베이스층)(2)과, (2) 반도체기판(1)의 제1 주표면(1US)으로부터 반도체기판(1) 내로 향하여 형성되어 있고, 제1 주표면(1US)과 대략 평행하여 대략 평탄면을 이룸과 동시에 제1 저면(2BS)보다도 얕은 제2 저면(14BS)을 구비한다(저농도 때문에 필연적으로 제2 저면(14BS)은 비교적 얕아짐), 더욱이, 제1 주전극(에미터전극)(10)과 도통한, 제2 도전형의 제5 반도체층(피내장 다이오드부의 p-층)(14)과, (3) 제1 주표면(1US)으로부터 반도체기판(1) 내로 향하여 형성되어 또한 제1 반도체층(2)과 제5 반도체층(14)을 서로 분리함과 동시에, 제1 저면(2BS)보다도 깊은 저부(6B)를 구비하는 주트렌치(6)를 구비하는 점에 있다. 그리고, 그 핵심부는, (4) 제5 반도체층(14)의 제2 저면(14BS)은, 반도체기판(1)을 통해, 제4 반도체층(n+)(4)과 대향하고 있고, 3개의 층 14, 1, 4는, 비내장형의 PIN 다이오드를 이루고 있음과 동시에, 제5 반도체층(14)의 불순물농도(p-)는 제1 반도체층(p)(2)의 불순물농도(<제3 반도체층 (p+)(5)의 불순물농도)보다도 낮은 점에 있다. 도 42에서, 그 밖의 점은, 예를 들면 도 5에서 예시되는 IGBT 유닛의 구조의 각 구성요소와 변함은 없다.
도 42에 나타나 있는 바와 같이, IGBT 유닛의, 절연게이트 구조부 내지는 MOS 구조부(주로 구성요소 2, 3, 7, 8로 이루어지는 영역)와, 피내장형 다이오드부의 애노드 P-층(14)과는, 제1 주표면(1US)에서, 주트렌치(6)에 의해 서로 물리적으로 분리되어 있다. 즉 IGBT의 MOS 구조부는, 주트렌치(6)에 의해 끼워진 반도체기판(1)의 메사 영역 내에 형성되어 있고, 다른쪽 피내장형 다이오드부의 애노드 P-층(14)은, 양쪽 주트렌치(6)를 개재시켜 서로 인접시킨 메사영역의 사이에, 형성되어 있다. 그리고, 애노드 P-층(14)의 불순물농도는, IGBT의 MOS 구조부의 P 베이스층(2)의 그것(p)보다도 낮게 설정되어 있다.
상기한 바와 같이, 본 실시예에서는, IGBT의 MOS 구조부와 피내장형 다이오드부의 애노드 P-층(14)과는 주트렌치(6)를 통해 서로 분리되어 있고, 또한, 피내장형 다이오드부의 애노드 P-층(14)은 MOS 구조부의 P 베이스층(2)과 비교하여 저농도층으로 설정되어 있다. 이 때문에, 다이오드부가 온상태에 있을 때의, 피내장형 다이오드부의 다이오드영역, 즉 애노드 P-층(14)으로부터의 홀의 주입량이, 다이오드부의 애노드층의 농도가 MOS 구조부의 P 베이스층(2)의 농도(p)와 동일한 종래구조와 비교하여, 억제된다. 따라서, 이렇게 불순물농도차에 의거해서 주입량이 종래구조보다도 억제된 홀의 n-층(1)으로의 주입 내지는 확산에 의해, 다이오드부의 애노드 부근 영역에서의 캐리어 밀도가 종래구조보다도 감소하고, 그 결과, 다이오드부의 리커버리 전류가 종래 구조보다도 저하한다(이점 1). 거듭 기술하면, 다이오드부의 반도체기판(1)에의 홀의 주입 효율이 낮으므로, 다이오드 동작시에 제5 반도체층(14)으로부터 주입되는 홀의 양이 적어져, 리커버리 특성이 개선된다.
또한, 제1 주표면(1US)에서 IGBT의 MOS 구조부와 다이오드부의 다이오드영역 이 각각 차지하는 면적비율은, 주트렌치(6)의 형성 위치에 따라, 자유롭게 설정가능하다. 이 때문에, 최적의 면적비율을 설정할 수 있다 (이점 2).
또한, 전술한 대로, 주트렌치(6)에 의해 MOS 구조부와 다이오드영역(14)을 분리하고 있으므로, IGBT 소자의 동작과 그것에 대응하는 다이오드부의 동작을 제1 주표면(1US)측의 반도체기판(1)의 부분에서 분리하는 것이 가능해진다. 이러한 분리구조는, 다이오드부의 동작 중에 게이트전극(8)에 온전압이 인가된다고 했을 경우에, 장치의 오동작을 방지 할 수 있다고 하는 장점을 초래한다(이점 3).
(실시예 9)
도 43을 참조하면서, 도 5 및 도 42의 양쪽 구조와 상위하는 본 실시예의 특징점을 기술하면, 그 중핵부와는, (1) 제1 주표면(1US)으로부터 제1 반도체층(2)을 통해 반도체기판(1)의 내부로 향하여 형성되고, 제1 반도체층(2)의 제1 사이드 확산영역(2SDR1)과 평탄영역(2FR)을 서로 분리하고 있으며, 제1 저면(2BS)보다도 깊은 저부(6B)를 갖는 주트렌치(6)와, (2) 제1 주표면(1US)으로부터 반도체기판(1) 내로 향하여 형성되어 있고 또한 제1 사이드 확산영역(2SDR1)에 대향하고 있는 제2 도전형 (여기서는 p형)의 다른 웰층(WL)과, (3) 제1 주표면(1US)의 내에서 제1 사이드 확산영역(2SDR1)과 이웃한 웰층(WL)의 사이드 확산영역(2SDR2) 사이에 끼워진 영역(1USS)으로부터 반도체기판(1) 내로 향하여 형성되고, 제1 사이드 확산영역(2SDR1)의 제1 주표면측 일부 및 웰층(WL)의 사이드 확산영역(2SDR2)의 제1 주표면측 일부에 결합하고 있고, 제1 주표면(1US)과 대략 평행하여 대략 평탄면을 이룸과 동시에 제1 저면(2BS)보다도 얕은 제2 저면(14BS)을 구비하고 있음과 동시에, 제1 주전극(10)과 도통한 상면을 더 구비하는, 제2 도전형의 제5 반도체층(p-)(14)을 구비하고 있고, 더욱이, (4) 제5 반도체층(14)의 제2 저면(14BS)은 반도체기판(1)의 벌크부를 통해 제4 반도체층(n+)(4)과 대향하고 있으며, 또한, 제5 반도체층(14)의 불순물농도(p-)는 제1 반도체층(2)의 불순물농도(p)보다도 낮은 점에 있다. 도 43에서, 그 밖의 점은, 예를 들면 도 5에서 예시되는 IGBT 유닛의 구조의 각 구성요소와 변함은 없다.
도 43에 나타나 있는 바와 같이, 본 실시예에서는, 주트렌치(6)에서 평탄영역(2FR)과 분리된 제1 사이드 확산영역(2SDR1)이, 다이오드부의 메사영역에까지 연장되어 있고, 그 결과, 동일영역(2SDR1)의 제1 주표면측 부분은, 평탄영역(2FR) 및 제1 사이드 확산영역(2SDR1)보다도 저농도 p-에 설정된 제5 반도체층(14)과 물리적으로 결합하고 있다(그 결과, 중첩층 14, 2SDR1은 전기적으로 서로 도통하고 있음). 이 점은, 이웃한 유닛에서의 웰영역(WL)의 사이드 확산영역과의 관계에서도 동일하다.
이상의 구조에 의해, 본 실시예는, (1) 제5 반도체층(14)의 존재에 기인한 실시예 8과 동일한 작용효과를 나타낼 뿐만 아니라, (2) 다이오드영역 내의 제1 사이드 확산영역(2SDR1)으로부터 반도체기판(1)으로의 홀의 주입량도 적어지는 만큼만, 또 한층에 애노드영역 부근의 캐리어 밀도를 저감시켜, 더욱 리커버리 전류의 감소화를 도모하고, 따라서, 역방향 내압의 저하를 또 한층 발생하기 어렵게 할 수 있고, 더욱이, (3) 다이오드영역 내의 제1 사이드 확산영역(2SDR1) 및 인접하는 웰영역(WL)의 사이드 확산영역(2SDR2)의 양쪽 스페이스만큼만, 제5 반도체층(14)이 다이오드영역 내에 차지하는 비율이 도 42의 구조와 비교하여 적어지므로, 그 점유 면적의 감소만큼만, 제5 반도체층(14)으로부터 반도체기판(1)으로의 홀의 주입량도 적어질 수 없게 되고, 따라서, 더욱 리커버리 전류의 감소화를 도모하는 것이 가능하다. 부가하여, 본 실시예는, (4) 다음과 같은 특유한 작용효과도 발휘한다. 즉 본 실시예에서는, 도 43에 나타내는 바와 같이, 다이오드영역에서의 제1 사이드 확산영역(2SDR1)의 저면(2BS1)과 주트렌치(6)의 측면과의 결합부에서 주트렌치(6)의 저부(6B)까지의 거리, 즉 주트렌치(6)의 저부(6B)의 돌출량 AP가, 도 42의 경우와 비교하여, 현격히 적다. 이 때문에, 도 42의 경우보다도, 다이오드부의 내압을 보다 안정적으로 유지하기 쉽다는 이점이 있다. (5) 또한 본 구조에 의하면, 제1 반도체층(2)을 작성하는 제조상의 여유도가 증대한다.
(실시예 10)
본 실시예에 관한 절연게이트형 반도체장치는, 도 42에 예시한 실시예 8에 관한 절연게이트형 반도체장치를 개량한 것으로, 그 개량점의 요점은, 도 44에 나타내는 바와 같이, 도 42에서는 인접하는 주트렌치(6) 사이에 끼워진 영역으로서 또한 제1 반도체층(2)이 설치된 영역 전체를, 「반도체기판(1)의 불순물농도(n-)보다도 높은 불순물농도(n)를 갖는 제1 도전형 (여기서는 n형)의 제6 반도체층(15)과, 그 바로 위에 배치된 제2 도전형 (여기서는 p형)의 제1 반도체층(2)으로 이루어지는 2중 구조」로 치환한 점에 있다. 바꾸어 말하면, 제1 반도체층(2)의 제1 저면(2BS)과 그 바로 아래의 반도체기판(1)의 부분에서 샌드위치된, 기판 불순물농도(n-)보다도 높은 불순물농도(n)를 갖는 제1 도전형의 제6 반도체층(15) 을 배치한 점에, 그 특징점이 있다. 그 밖의 각 구조는, 실시예 8에서의 대응하는 구조와 변함은 없다. 따라서, 양쪽 실시예에서 공통의 각부의 참조부호에 관해서는, 도 42 및 도 5에서의 대응참조부호를 도 44에서 원용한다.
즉, 본 장치는, (1) 반도체기판(1)의 제1 주표면(1US)으로부터 반도체기판(1) 내로 향하여 형성되어 있고, 제1 주표면(1US)과 대략 평행하여 대략 평탄면을 이루는 제1 저면(2BS)을 구비하는, 제2 도전형의 제1 반도체층(2)과, (2) 제1 주표면(1US)으로부터 반도체기판(1) 내로 향하여 형성되어 있고, 제1 반도체층(2)과 이하의 제6 반도체층(15)을 각각의 측면 사이에 끼움과 동시에, 제1 저면(2BS) 및 제6 반도체층(15)의 제3 저면(15BS)보다도 깊은 저부(6B)를 갖는, 서로 대향하는 2개의 주트렌치(6)와, (3) 제1 반도체층(2)의 제1 저면(2BS)과 계면을 이루는 표면과, 해당 계면과 대향하고 또한 주트렌치(6)의 저부(6B)보다도 얕은 제3 저면(15BS)과, 상기 계면과 제3 저면(15BS) 사이에 끼워진 제3 측면(15SS1) 및 제4 측면(15SS2)을 갖는, 제1 도전형(n)의 제6 반도체층(15)을, 그 중핵부로서 구비하고 있다. 그리고, 제2 반도체층(3)의 제1 측면(3S1), 제2 반도체층(3)의 하면(3BS)과 결합하는 제1 반도체층(2)의 측면, 및, 제6 반도체층(15)의 제3 측면(15SS1)의 각각은, 주트렌치(6)의 상기 측면과 결합하고 있고, 또한 제6 반도체층(15)의 불순물농도(n)는, 반도체기판(1)의 불순물농도(n-)보다도 높고, 또한, 제4 반도체층(4)의 불순물농도(n+)보다도 낮다.
또한, 도 44의 예시와는 달리, 제6 반도체층(15)의 제3 저면(15BS)은, 주트렌치(6)의 저부(6B)보다도 약간 깊어도 된다(제3 저면(15BS)의 깊이>저부(6B)의 깊 이). 이러한 변형예에서도, 후술하는 작용효과가 동일하게 얻을 수 있고, 따라서, 해당 변형은 기술적으로 문제없는 것이 발명자에 의해 실험적으로 확인되어 있다. 따라서, 도 44에서의 제3 저면(15BS)의 구조는 어디까지나 일례로서, 제3 저면(15BS)이, 주트렌치(6)의 저부(6B)보다도 얕은 위치에 설정될 필연성은, 없다(이 점은, 후술하는 각 변형예에서도 성립됨).
본 실시예에서 새롭게 부가된 제6 반도체층(n층)(15)은, 다음 2개의 작용효과를 나타낸다. 그 제1은, IGBT 소자의 온전압을 감소화에 기여하는 점이다. 즉 기판농도(n-)보다도 고농도의 제6 반도체층(n층)(15)은, IGBT 소자가 온상태에 있을 때에, 이면측의 제3 반도체층(5)으로부터 주입되는 홀이 IGBT 소자의 P 베이스층(2)을 통해 에미터전극(10)에 도달하는 것을 막는 배리어로서 작용하고, 그 결과, IGBT 소자의 온상태 하에, 주입된 상기 홀은 P 베이스층(2)의 제3 저면(2BS) 바로 아래의 제6 반도체층(n층)(15) 내에 축적한다. 이 홀의 축적에 따른, IGBT 소자의 온상태 하에서 제6 반도체층(n층)(15) 내의 전자농도도 증대한다. 이 때문에, IGBT 소자의 온상태 하에서의 온저항이 감소하고, IGBT 소자의 온전압이 더욱 저하한다. 그 제2 작용효과(이점)는, 제6 반도체층(n층)(15)의 배리어로서의 존재에 의해, 피내장 다이오드부의 온상태 하에서, 제5 반도체층(14)과 함께 해당 다이오드부의 P 애노드층의 일부로서 기능하는, IGBT 소자의 P 베이스층(2)으로부터의 과잉한 홀의 주입을 억제할 수 있는 것에 있다. 이 홀의 주입량의 억제에 따른, 다이오드부의 리커버리 전류의 감소화가 또 한층 촉진된다. 또한, 제2 이점은, IGBT 대신에 종형 MOSFET를 사용하는 경우에서도, 성립할 수 있는 이점이다.
전술한 대로, 도 44의 유닛 구조에서도, 도 42와 마찬가지로, 「반도체기판(1)의 제1 주표면(1US)으로부터 반도체기판(1) 내로 향하여 형성되어 있고, 주트렌치(6)를 그 사이에 통해 제2 반도체층(3)의 제1 측면(3S1) 및 제1 반도체층(2)의 상기 측면과 대향하는 한쪽의 측면(14S1)과, 제1 주표면(1US)과 대략 평행하여 대략 평탄면을 이룸과 동시에 제3 저면(15BS)보다도 얕은 제2 저면(14BS)을 구비하고 음과 동시에, 제1 주표면(1US)에서 제1 주전극(10)과 결합된, 제1 반도체층(2)의 불순물농도(p)보다도 낮은 불순물농도(p-)를 갖는,」 제2 도전형의 제5 반도체층(14)이 설치된다. 그 때문에 본 실시예에서도, 도 42의 구조에 대하여 전술한 작용효과가, 동일하게 얻을 수 있다. 따라서, 제5 반도체층(14)의 저농도(p-)화에 기인하는 전술의 작용효과와, 제6 반도체층(15)의 배치에 의한 상기 제2 이점과의 중첩에 의해, 또 한층의 다이오드부의 리커버리 전류의 감소화를 달성하는 것이 가능해진다.
(실시예 10의 변형예 1)
본 변형예에 관한 IGBT 유닛의 종단면도를, 도 45에 나타낸다. 도 45의 구조로부터 명백한 대로, 본 변형예의 특징점은, 도 43에 예시한 실시예 9의 구조에 대하여, 전술한 실시예 10의 특징적 구조(제6 반도체층(15)의 배치)를 가미한 점에 있다.
따라서, 본 변형예에 의하면, 실시예 9 및 실시예 10의 각각에서 전술한 작용효과가 동시에 발휘될 수 있다.
(실시예 10의 변형예 2)
본 변형예에 관한 IGBT 유닛의 종단면도를, 도 46에 나타낸다. 도 46의 구조로부터 명백한 대로, 본 변형예의 특징점은, 실시예 2에서의, 도 5에 예시한 구조에 대하여, 전술한 실시예 10의 특징적 구조(제6 반도체층(15)의 배치)를 가미한 점에 있다.
따라서, 본 변형예에 의하면, 실시예 2 및 실시예 10의 각각에서 전술한 작용효과가 모두 발휘될 수 있다.
(실시예 10의 변형예 3)
본 변형예에 관한 IGBT 유닛의 종단면도를, 도 47에 나타낸다. 도 47의 구조로부터 명백한 대로, 본 변형예의 특징점은, 실시예 2에서의, 도 6에 예시한 구조에 대하여, 전술한 실시예 10의 특징적 구조(제6 반도체층(n)(15)의 배치)를 가미한 점에 있다.
실시예 2의 도 6에서 전술한 대로, 보조 트렌치(12)는, 제1 주표면(1US) 내에서의, 제1 사이드 확산영역(2SDR1)의 저면(2BS1)과 웰층(WL)의 사이드 확산영역(2SDR1)의 저면(2BS1)과의 결합부와 해당 결합부의 근방 영역으로부터, 반도체기판(1) 내로 향하여 연장 형성되어, 제1 사이드 확산영역(2SDR1)과 웰층(WL)의 사이드 확산영역(2SDR1)을, 서로 분리하고 있다.
따라서, 본 변형예에 의하면, 실시예 2의 도 6 및 실시예 10의 각각에서 전술한 작용효과가 모두 발휘될 수 있다.
(실시예 10의 변형예 4)
본 변형예에 관한 IGBT 유닛의 종단면도를, 도 48에 나타낸다. 도 48의 구조 로부터 명백한 대로, 본 변형예의 특징점은, 실시예 3에서의 도 7에 예시한 구조에 대하여, 전술한 실시예 10의 특징적 구조(제6 반도체층(n)(15)의 배치)를 적용한 점에 있다.
따라서, 본 변형예에 의하면, 실시예 3의 도 7 및 실시예 10의 각각에서 전술한 작용효과가 모두 발휘될 수 있다.
(실시예 10의 변형예 5)
본 변형예의 특징점은, 도 48의 구조에 대하여, 적어도 1개의 보조 트렌치(12)를 더 배치한 점에 있다. 바꾸어 말하면, 본 변형예의 특징점은, 도 49에 예시하는 대로, 실시예 3에서의 도 8 혹은 도 9에 예시한 구조에 대하여, 전술한 실시예 10의 특징적 구조(제6 반도체층(n)(15)의 배치)를 적용한 점에 있다. 도 49에서의 각 보조 트렌치(12)는, 제1 주표면(1US)의 웰간 영역으로부터 연장되고, 박막(13) 아래쪽의 반도체기판(1)의 부분에 위치하는 저부(12B)를 구비한다.
따라서, 본 변형예에 의하면, 실시예 3의 도 8 등 및 실시예 10의 각각에서 전술한 작용효과가 모두 발휘될 수 있다.
(실시예 10의 변형예 6) : 도 50
본 변형예의 특징점은, 도 48의 구조(변형예 4)에 대하여, 도 41에 관해서 전술한 구조(주트렌치와 보조 트렌치 사이에 끼워진 무효영역을 배치하는 점)를 적용한 점에 있다. 그와 같은 적용예의 일례를 도 50에 나타낸다.
즉, 본 IGBT 유닛은, 적어도, 그 특징적 구성요소로서, (1) 제1 주표면(1US)으로부터 반도체기판(1) 내로 향하여 형성되어 있고, 제3 저면(15BS)보다도 깊은 저부(12B)를 가짐과 동시에, 주트렌치(6)와 인접하는 보조 트렌치(12)와, (2) 보조트렌치(12)의 저부(12B) 및 그 측면 상에 전면적으로 형성된 다른 절연막(7)과, (3) 주트렌치(6)의 측면과 보조 트렌치(12)의 측면 사이에 끼워져 있고, 반도체기판(1)의 제1 주표면(1US)에 위치하는 상면(14FRUS)과, 제1 저면(2BS)보다도 깊고 또한 제3 저면(15BS)보다도 얕은 제4 저면(14FRBS)을 갖는 제2 도전형(p형)의 평탄영역(14FR)과, (4) 평탄영역(14FR)의 상면(14FRUS) 상에 전면적으로 형성된 층간절연막(14IF)과, (5) 제1 주표면(1US)보다 보조 트렌치(12)의 측면에 따라 반도체기판(1)의 내부로 향하여 형성되고, 그 사이에 보조 트렌치(12)를 통해 평탄영역(14FR)과 서로 대향하고 있으며, 또한, 제1 주표면(1US)에서 제1 주전극(10)과 결합하고 있는 상면을 구비하고 있고, 더욱이, 매끄럽게 서서히 깊어져 또한 보조 트렌치(12)의 저부(12B)보다도 얕은 최대깊이를 구비하는 저면(14BS)을 구비하고 있는, 제2 도전형 (p형)의 제1 사이드 확산영역(14)을, 구비한다.
따라서, 본 변형예에 의하면, 실시예 3의 도 48에 관해서 전술한 작용효과가 동일하게 발휘될 수 있음과 동시에, 도 41의 변형예에 관해서 전술한 작용효과도 얻을 수 있다. 후자에 관해서 중복해서 기재하면, 양쪽 트렌치(6, 12)에 의해 둘러싸여진 P형의 불순물영역(평탄영역)(14FR)의 상면(14FRUS) 및 그 양 측면은 모두 전면적으로 절연막 14IF, 7로 피복되어 제1 주전극(10)과는 전기적으로 절연된 상태이므로, 최초 다이오드부의 일부로서 일체 동작할 수 없게 되어 있다. 즉 평탄영역(14FR)은, 다이오드부의 동작의 관점에서 보아, 무효영역화된 상태에 있다. 따라서, 내장된 다이오드부의 P형 영역으로부터 반도체기판(1) 내부에의 홀(캐리어)의 주입량이 비교적으로 적어지고, 애노드 부근의 캐리어 밀도가 내려가고, 다이오드부의 리커버리 전류가 비교적 낮아질 수 있다.
(실시예 10의 변형예 7) : 도 51
본 변형예는, 도 50(변형예 6)의 수정 구조에 관해서 있고, 그 일례인 도 51에 표시되는 대로, N형 층인 제6 반도체층(15)의 일단부가, 도 50에서의 양쪽 트렌치(6, 12) 사이에 끼워진 평탄영역(14FR) 내에까지 연장 형성되어 있다. 즉 본 변형예는, 변형예 6의 구조에 대하여, 도 50의 평탄영역(14FR)의 제4 저면(14FRBS)의 전체면으로부터 평탄영역(14FR)의 내부를 향하여 형성된 제1 도전형(n형)의 제7 반도체층(15E)을 더 구비하고 있다. 이 때문에, 도 50의 평탄영역(14FR)은, 도 51에 나타내는 바와 같이, (1) 주트렌치(6)의 측면측에서 보조 트렌치(12)의 측면측을 향하여 서서히 또한 연속적으로 작아져 가는 두께를 갖는 제7 반도체층(제6 반도체층(15)의 연장영역)(15E)과, (2) 제7 반도체층(15E)과 제1 주표면(1US) 사이에 끼워진 제2 도전형(p형)의 무효화영역(14SR)으로 이루어진다.
이러한 제7 반도체층(15E)이 배치되는 이유는, 다음과 같다. 즉 n형의 제6 반도체층(15)을, 서로 제1 반도체층(2) 사이에 끼워 서로 대향하는 양쪽 주트렌치(6) 사이에만, 항상 형성하는 것은, 제조상, 현실에는 어렵다. 그 때문에 주트렌치(6)를 넘어 p형의 영역 내에까지, 제6 반도체층(15)이 형성될 경우가 생긴다. 라고 하는 것은, n층을 부분적으로 이온주입공정 등으로 형성하고, 그 후에, 주입된 n형의 불순물을 확산시킴으로써 n-의 반도체기판(1) 내에, 제6 반도체층(15)을 형성하고 있다. 이 때문에, 제조시에서의 n층의 유입 개소로부터, 사이드 확산현상에 의해, 깊이방향뿐만 아니라, 횡방향에도, n층이 형성되어버려, 이 횡방향으로 사이드 확산한 부분이 제7 반도체층(15E)으로 이루어진다.
이러한, 제6 반도체층(15)이 주트렌치(6)를 넘어 p형 영역 내에까지 확산함으로써 형성된, 제7 반도체층(15E)은, 에미터전극(10)-컬렉터전극(11) 사이에 컬렉터전압 VCE가 인가되었을 경우에는, 주트렌치(6)에서의 다이오드부측의 전계의 강도를 높이는 것이 되므로, IGBT 소자 및 다이오드부의 각 내압의 저하를 초래하는 경우가 있다. 그러나, 본 변형예에서는, 주트렌치(6)의 외측 옆에 보조 트렌치(12)를 적극적으로 설치함으로써 제7 반도체층(15E)의 존재영역을 양쪽 트렌치(6, 12) 사이에만 한정하고 있다. 이 때문에, 본 변형예에서는, 피내장 다이오드부의 주요부를 이루는 사이드 확산영역(14) 내에는, 제7 반도체층(15E)은 일체 존재할 수 없고, 따라서, 주트렌치(제1트렌치)(6)만이 p형 웰영역 내에 형성되어 있는 도 48의 경우와 비교하여, 본 변형예는, IGBT 소자의 내압의 저하 및 다이오드부의 순방향내압의 저하를 야기하지 않는다는 이점을 갖는다.
또한, 가령, 제6 반도체층(15)의 n층이 보조 트렌치(제2 트렌치)(12)를 넘어 사이드 확산영역(14) 내에 형성되는 것이 있었다고 해도, 다이오드부의 주요한 p형 영역은 n층이 부분적으로 형성되어 있는 영역(15)으로부터 비교적 떨어져 있으므로, 보조 트렌치(12)를 넘어 사이드 확산영역(14) 내에 형성된 n층의 부분의 농도는, 양쪽 트렌치(6, 12) 사이에 위치하는 n층(15E)의 농도보다도 낮아진다. 그 때문에 이러한 경우에서도, 주트렌치(제1트렌치)(6)만이 p형 웰영역 내에 형성되어 있는 도 48의 경우와 비교하여, 상기 내압 저하가 야기되기 어렵다고 할 수 있다.
(실시예 10의 변형예8) : 도 52
본 변형예는, 도 49(변형예 5)의 구조의 수정예에 해당하고 있고, 그 구조의 일례를 도 52에 나타낸다. 본 변형예에서는, p형의 사이드 확산영역(14)의 저면(14BS) 중, 주트렌치(6) 근처 부분의 바로 아래에, 저면(14BS)과의 계면에 따라, n형의 제8 반도체층(15E)이 반도체기판(1) 내에 형성되어 있고, 동일층(15E)의 저면(15EBS)은 주트렌치(6)의 저부(6B)보다도 얕다.
본 변형예에서는, n층이 주트렌치(6)를 넘어 형성된 제8 반도체층(15E)은 n층(15)과 비교하여 저농도층이고, 또한, 사이드 확산영역(14)의 저면(14BS)의 일부 상에만 형성되어 있으므로, 제8 반도체층(15E)에 의한 내압저하의 영향은 비교적 작다고 할 수 있다.
(실시예 11)
본 실시예는, 전술한 실시예 2(예를 들면 도 5 및 도 6의 구조), 실시예 4(예를 들면 도 12, 도 13 및 도 41의 구조), 실시예 8(예를 들면 도 42의 구조), 실시예 9(예를 들면 도 43의 구조), 및 실시예 10(예를 들면 도 44 내지 도 52의 구조)의 각각에 적용된다.
여기서, 도 53 및 도 54의 각각은, 상기 각 실시예의 어느 하나에 관한 IGBT 유닛셀 근방의 평면도이다. 즉 양쪽 도면 53, 54의 각각은, (1) 반도체기판(1)의 제1 주표면(1US) 상에서 MOS 구조가 차지하는 영역(MOS 구조영역이라 칭함)(16R)과, (2) 반도체기판(1)의 제1 주표면(1US) 상에서 주트렌치(6)가 차지하는 영역(보조 트렌치(12)가 p형 웰영역 내에 배치되는 경우에는, 주트렌치(6)와 양쪽 트렌치(6, 12) 사이에 끼워진 무효영역(14FR, 14SR)과 보조 트렌치(12)가 차지하는 영역에 해당함)(트렌치 영역이라 칭함)(6R)과, (3) 반도체기판(1)의 제1 주표면(1US) 상에서 피내장 다이오드부가 차지하는 영역(다이오드부 영역이라 칭함)(17R)으로 이루어지는, 반도체기판(1)의 제1 주표면(1US) 상의 패턴을 나타내고 있다.
도 53 및 도 54에 나타내는대로, MOS 구조영역(16R)과 다이오드부 영역(17R)과는, 그 사이에 트렌치 영역(6R)을 끼우면서, 제3 방향(D3)으로 스트라이프 모양으로 연장하고 또한 제1 방향(D1)에 따라 교대로 배열되어 있다.
이렇게, 교대로 스트라이프 모양으로 양쪽 영역(16R, 17R)을 형성함으로써, 본 장치가 절연게이트형 트랜지스터 혹은 다이오드부로서 기능할 때에, 반도체기판(1) 내에서, 절연게이트형 트랜지스터 및 다이오드부의 각각을, 거의 균일하게 동작시키는 것이 가능해진다.
또한, 도 53 및 도 54에서는, MOS 구조영역(16R)의 면적과 다이오드부 영역(17R)의 면적과는, 모두 임의값으로 설정될 수 있다.
또한, 절연게이트형 트랜지스터(IGBT 등)의 동작특성을, 특히 그 온전압값의 저하화를 촉진하기 위해서는, 반도체기판(1)의 제1 주표면(1US) 상에 형성되는 다이오드부의 P형 층(애노드 영역)이 제1 주표면(1US) 상에서 차지하는 면적을 적게 하는 것이 유효하다. 이 경우, 다이오드부의 리커버리 전류도 감소화된다. 이러한 관점을 고려하면, 다이오드부 영역(17R)의 아래쪽에 박막(13)을 형성하는 구조(예를 들면 도 12, 도 13, 도 41, 도 48-도 52에 예시되는 구조)에서는, 다이오드부 영역(17R)의 면적이 MOS 구조영역(16R)의 면적보다도 큰, 도 54에 표시되는, 패턴을 채용하는 것을 할 수 있고, 그 결과, p형의 사이드 확산영역이 제1 주표면에서 차지하는 면적을 보다 작게 설정하는 것이 가능해지므로, 절연게이트형 트랜지스터의 동작특성을 보다 양호한 것으로 얻을 수 있다. 이 의미에서, 도 54의 패턴을 채용하는 것은, 성능향상에 대하여, 종합적으로 유리하게 작용한다.
(실시예 12)
본 실시예에서도, 전술한 실시예 2(예를 들면 도 5 및 도 6의 구조), 실시예 4(예를 들면 도 12, 도 13 및 도 41의 구조), 실시예 8(예를 들면 도 42의 구조), 실시예 9(예를 들면 도 43의 구조), 및 실시예 10(예를 들면 도 44 내지 도 52의 구조)의 각각에 적용된다.
여기서, 도 55 및 도 56의 각각은, 상기 각 실시예의 어느 하나에 관한 IGBT 유닛셀 근방의 패턴을 나타내는 평면도이다. 또한, 도 56의 패턴에서는, 도 55의 패턴과 비교하고, MOS 구조영역(16R)과 다이오드부 영역(17R)과의 배치위치가 반대로 설정되어 있다. 즉 양쪽 도면 55, 56의 각각에서는, MOS 구조영역(16R) 및 다이오드부 영역(17R)의 어느 한쪽이 사각형이고, 그 주연부를 전체적으로 트렌치영역(6R)이 둘러싸며, 또한 트렌치 영역(6R)의 주연부를 MOS 구조영역(16R) 및 다이오드부 영역(17R)의 다른쪽이 전체적으로 둘러싸여져 있다.
이러한 패턴구조를 채용함으로써, 도 53 및 도 54의 스트라이프 형상의 패턴과 비교하고, 절연게이트형 트랜지스터의 채널을 2차원적으로 배치하는 것이 가능해져, 해당 채널을 유효적으로 사용 할 수 있다.
단, 도 55 및 도 56의 각 구조를 채용할 때에는, 도 57에 나타내는 바와 같이, 각 사각형 상의 트렌치를 연결하는 연결용 트렌치를 설치함과 동시에, 도 58에 나타내는 바와 같이, 트렌치 영역에서 그 주위가 둘러싸여진 상기 일방의 영역의 각 표면을 서로 전기적으로 서로 연결시키기 위한, 예를 들면 폴리실리콘층(18)과 같은 연결부재를, 상기 연결용 트렌치를 이용하여 배치하는 것이 필요하다.
(실시예 13)
도 59 내지 도 66은, 실시예 8(도 42)의 반도체장치를 제조할 때의 각 공정단계에서의 장치의 구조를 나타내는 종단면도이다. 우선, 도 59의 공정에서, n- 기판(1)으로 이루어지는 n형 실리콘기판을 준비한다. 다음 도 60의 공정에서, n-기판(1)의 표면 상에 p 베이스층(2)을 선택적으로 형성한다. 다음 도 61의 공정에서, p 베이스층(2)의 표면 상에 n+ 에미터영역(3)을 선택적으로 형성한다. 다음 도 62의 공정에서, 인접하는 p 베이스층(2) 사이의 n- 기판(1)의 표면 상에, 애노드 p-층(14)을 선택적으로 형성한다. 다음 도 63의 공정에서, n+ 에미터영역(3)으로부터 n- 기판(1)에 도달하는 홈(주트렌치)(6)을 형성하고, 각 홈(6)의 내부에 절연막(7)을 전면적으로 형성한다. 다음 도 64의 공정에서, 도전성 물질인 폴리실리콘막을 형성하고, 그 후에 에칭함으로써 각 홈(6)의 내부를 충전하는 폴리실리콘 전극층(8)을 형성한다. 다음 도 65의 공정에서, n+ 에미터영역(3)의 표면으로부터 형성된 각 홈(6)의 상부에 층간절연막(9)을 형성한다. 다음 도 66의 공정에서, n+ 에미터영역(3), p 베이스층(2) 및 애노드 p-층(14)에 접속하는 에미터전극(10)을 형성한다. 그 후에는, 실시예 5와 마찬가지로, n- 기판(1)의 이면 상에 컬렉터 p+ 층(5), 캐소드 n+층(4) 및 컬렉터전극(11)을 형성함으로써 도 42의 구조를 갖는 반도체장치를 얻을 수 있다.
(실시예 14)
도 67 내지 도 74는, 실시예 10의 변형예 4(도 48)의 반도체장치를 제조할 때의 각 공정단계에서의 장치의 구조를 나타내는 종단면도이다. 우선, 도 67의 공정에서, n- 기판(1)으로 이루어지는 n형 실리콘 기판을 준비한다. 다음 도 68의 공정에서, n- 기판(1)의 표면 상에, n층(15)을 선택적으로 형성한다. 다음 도 69의 공정에서, n- 기판(1)의 표면으로부터 내부를 향하여 형성된 n층(15)을 둘러싸도록, p 베이스층을 n- 기판(1)의 표면 상에 선택적으로 형성한다. 다음 도 70의 공정에서, p 베이스층의 표면 상에 에미터 n+층(3)을 선택적으로 형성한다. 다음 도 71의 공정에서, 에미터 n+층(3)의 일부를 제거하도록, 에미터 n+층(3)으로부터 n- 기판(1) 내부에 도달하는 홈(주트렌치)(6)을 형성하고, 홈(6)의 내부에 전면적으로 절연막(7)을 형성한다. 다음 도 72의 공정에서, 도전성 물질인 폴리실리콘막을 형성하고, 그 후에 에칭함으로써 각 홈(6)의 내부를 충전하는 폴리실리콘 전극층(8)을 형성한다. 다음 도 73의 공정에서, 각 홈(6)의 상부에 층간절연막(9)을 형성한다. 다음 도 74의 공정에서, n+ 에미터영역(3), p 베이스층(2) 및 p 베이스 사이드 확산영역(14)에 접속하는 에미터전극(10)을 형성한다. 이 전극(10)의 형성 전에 백금 등의 쇼트키 접합을 형성하는 물질을 형성하면, 도 74에 나타내는 바와 같이, 쇼트키 접합(13)을 할 수 있다. 그 후에는, 실시예 5와 마찬가지로, n- 기판(1)의 이면 상에 컬렉터 p+층(5), 캐소드 n+층(4) 및 컬렉터전극(11)을 형성함으로써 도 48의 구조를 갖는 반도체장치를 얻을 수 있다.
(각 실시예에 공통의 변형예)
또한, 각 실시예 1∼14에서의 일례에서는, N채널의 IGBT 장치에 대하여 기재되어 있지만, P채널의 IGBT 장치에 대해서도, 각 실시예 1∼7에서의 기술적 특징을 적용할 수 있는 것은 말할 필요도 없다.
또한, 전술한 대로, 각 실시예에서의 기술적 특징점을, N채널 또는 P채널의 종형 MOSFET 장치(다이오드부 내장형의 트렌치형 MOSFET)에도 적용 할 수 있다. 이 경우, 제3 반도체층(5)은 불필요하게 되고, 반도체기판(1)의 제2 주표면(1LS) 상에 제4 반도체층(4)이 전면적으로 형성되게 된다. 본 발명을 종형 MOSFET 장치에 적용한 대표예를 도 75 및 도 76에 나타낸다.
(부기)
이상, 본 발명의 실시예를 상세하게 개시해 기술했지만, 이상의 기술은 본 발명의 적용가능한 국면을 예시한 것으로서, 본 발명은 이것에 한정되는 것은 아니다. 즉 기술한 국면에 대한 여러가지 수정이나 변형예를, 본 발명의 범위로부터 일탈하지 않는 범위 내에서 생각하는 것이 가능하다.
본 발명에 관한 파워 반도체장치, 즉 다이오드 내장형의 절연게이트형 트랜지스터는, 전력변환장치, 예를 들면 모터 등의 부하를 구동하는 인버터회로에서의 FWD 내장형 스위칭소자로서, 산업상 이용될 수 있다. 그와 같은, 3상 교류모터용 인버터회로에의 응용예를, 도 37의 블록도에 나타낸다.
본 발명에 의하면, 절연게이트형 트랜지스터 장치의 유닛(예를 들면 IBGT 유닛 또는 종형 MOSFET 유닛)마다 제1 사이드 확산영역이 설치되기 때문에, 해당 유닛 내에 형성된 다이오드부(즉 제1 주전극-제1 반도체층-반도체기판-제4 반도체층-제2 주전극으로 이루어지는 부분)에서의 다이오드 동작일 때에, 제1 반도체층으로부터 주입되는 캐리어(예를 들면 홀)의 양이 비교적 적어져, FWD로서 기능하는 피내장 다이오드의 리커버리 특성을 현격히 개선할 수 있다.

Claims (4)

  1. 제1 주표면 및 제2 주표면을 구비하는 제1 도전형의 반도체기판과,
    상기 반도체기판의 상기 제1 주표면으로부터 상기 반도체기판 내로 향하여 웰형으로 형성되어 있고, 제1 사이드 확산영역과, 상기 제1 사이드 확산영역에 대향하는 제2 사이드 확산영역과, 상기 제1 사이드 확산영역과 상기 제2 사이드 확산영역과의 사이에 위치하고 있고 상기 제1 주표면과 대략 평행하여 대략 평탄면을 이루는 저면을 구비하는 평탄영역을 구비하는, 제2 도전형의 제1 반도체층과,
    상기 제1 주표면으로부터 상기 제1 반도체층의 저면을 관통하고 있고, 상기 반도체기판의 내에서 상기 제1 반도체층의 바로 아래 부분에 위치하는 저부를 구비하는 주트렌치와,
    상기 주트렌치의 상기 저부 및 측면 상에 전면적으로 형성된 절연막과,
    상기 절연막 상에 전면적으로 형성되어 상기 주트렌치를 충전하는 제어전극과,
    상기 제1 주표면으로부터 상기 제1 반도체층의 상기 평탄영역 내로 향하여 형성되어 있고, 상기 제1 주표면에 위치하는 상면과, 상기 상면에 대향하여 저부를 이루는 하면과, 상기 상면과 상기 하면 사이에 끼워져 서로 대향하는 제1 및 제2 측면을 구비하고 있는 상기 제1 도전형의 제2 반도체층과,
    상기 제2 반도체층의 상기 상면 상 및 상기 제1 반도체층의 상기 제1 사이드 확산영역 상에 형성된 제1 주전극과,
    상기 반도체기판의 상기 제2 주표면으로부터 상기 반도체기판 내로 향하여 형성된 상기 제1 도전형의 제4 반도체층과,
    상기 반도체기판의 상기 제2 주표면 상에 형성되고, 상기 제4 반도체층과 전기적으로 도통한 제2 주전극을 구비하며,
    상기 제2 반도체층의 상기 제1 측면은 상기 주트렌치의 상기 측면과 결합하고 있고,
    상기 제1 주표면에 대한 상기 제1 사이드 확산영역의 저면의 깊이는, 그 최대깊이위치로부터, 상기 제1 주표면에 위치하여 상기 제1 주전극과 결합된 상기 제1 사이드 확산영역의 표면으로 향하여, 연속적으로 매끄럽게 변화되면서 서서히 얕아져 있는 동시에,
    상기 제1 주표면에 대한 상기 제2 사이드 확산영역의 저면의 깊이는, 그 최대깊이위치로부터, 상기 제1 주표면에 위치하여 상기 제1 주전극과 결합된 상기 제2 사이드 확산영역의 표면으로 향하여, 연속적으로 매끄럽게 변화되면서 서서히 얕아져 있는 것을 특징으로 하는 절연게이트형 트랜지스터.
  2. 제1 주표면 및 제2 주표면을 구비하는 제1 도전형의 반도체기판과,
    상기 반도체기판의 상기 제1 주표면으로부터 상기 반도체기판 내로 향하여 형성되어 있고, 상기 제1 주표면과 대략 평행하여 대략 평탄면을 이루는 제1 저면을 구비하는, 제2 도전형의 제1 반도체층과,
    상기 반도체기판의 상기 제1 주표면으로부터 상기 반도체기판 내로 향하여 형성되어 있고, 상기 제1 주표면과 대략 평행하여 대략 평탄면을 이룸과 동시에 상기 제1 저면보다도 얕은 제2 저면을 구비하는, 상기 제2 도전형의 제5 반도체층과,
    상기 제1 주표면으로부터 상기 반도체기판 내로 향하여 형성되어 상기 제1 반도체층과 상기 제5 반도체층을 서로 분리하고 있고, 상기 제1 저면보다도 깊은 저부를 구비하는 주트렌치와,
    상기 주트렌치의 상기 저부 및 측면 상에 전면적으로 형성된 절연막과,
    상기 절연막 상에 전면적으로 형성되어 상기 주트렌치를 충전하는 제어전극과,
    상기 제1 주표면으로부터 상기 제1 반도체층 내로 향하여 형성되어 있고, 상기 제1 주표면에 위치하는 상면과, 상기 상면에 대향하여 저부를 이루는 하면과, 상기 상면과 상기 하면 사이에 끼워져 서로 대향하는 제1 및 제2 측면을 구비하고 있는 상기 제1 도전형의 제2 반도체층과,
    상기 제2 반도체층의 상기 상면 상 및 상기 제5 반도체층의 상면 상에 형성된 제1 주전극과,
    상기 반도체기판의 상기 제2 주표면으로부터 상기 반도체기판 내로 향하여 형성된 상기 제1 도전형의 제4 반도체층과,
    상기 반도체기판의 상기 제2 주표면 상에 형성되고, 상기 제4 반도체층과 전기적으로 도통한 제2 주전극을 구비하며,
    상기 제2 반도체층의 상기 제1 측면은 상기 주트렌치의 상기 측면과 결합하 고 있고,
    상기 제5 반도체층의 상기 제2 저면은 상기 반도체기판을 통해 상기 제4 반도체층과 대향하고 있으며,
    상기 제5 반도체층의 불순물농도는 상기 제1 반도체층의 불순물농도보다도 낮은 것을 특징으로 하는 절연게이트형 트랜지스터.
  3. 제1 주표면 및 제2 주표면을 구비하는 제1 도전형의 반도체기판과,
    상기 반도체기판의 상기 제1 주표면으로부터 상기 반도체기판 내로 향하여 웰형으로 형성되어 있고, 제1 사이드 확산영역과, 상기 제1 사이드 확산영역에 대향하는 제2 사이드 확산영역과, 상기 제1 사이드 확산영역과 상기 제2 사이드 확산영역과의 사이에 위치하고 있고 상기 제1 주표면과 대략 평행하여 대략 평탄면을 이루는 제1 저면을 구비하는 평탄영역을 구비하는, 제2 도전형의 제1 반도체층과,
    상기 제1 주표면으로부터 상기 제1 반도체층을 통해 상기 반도체기판의 내부로 향하여 형성되어 상기 제1 사이드 확산영역과 상기 평탄영역을 서로 분리하고 있고, 상기 제1 저면보다도 깊은 저부를 구비하는 주트렌치와,
    상기 주트렌치의 상기 저부 및 측면 상에 전면적으로 형성된 절연막과,
    상기 절연막 상에 전면적으로 형성되어 상기 주트렌치를 충전하는 제어전극과,
    상기 제1 주표면으로부터 상기 제1 반도체층 내로 향하여 형성되어 있고, 상 기 제1 주표면에 위치하는 상면과, 상기 상면에 대향하여 저부를 이루는 하면과, 상기 상면과 상기 하면 사이에 끼워져 서로 대향하는 제1 및 제2 측면을 구비하고 있는 상기 제1 도전형의 제2 반도체층과,
    상기 제1 주표면으로부터 상기 반도체기판 내로 향하여 형성되어 있고 상기 제1 사이드 확산영역에 대향하고 있는 상기 제2 도전형의 웰층과,
    상기 제1 주표면의 내에서 상기 제1 사이드 확산영역과 상기 웰층의 사이드 확산영역 사이에 끼워진 영역으로부터 상기 반도체기판 내로 향하여 형성되어 상기 제1 사이드 확산영역의 일부 및 상기 웰층의 상기 사이드 확산영역의 일부에 결합하고 있고, 상기 제1 주표면과 대략 평행하여 대략 평탄면을 이룸과 동시에 상기 제1 저면보다도 얕은 제2 저면을 구비하는, 상기 제2 도전형의 제5 반도체층과,
    상기 반도체기판의 상기 제2 주표면으로부터 상기 반도체기판 내로 향하여 형성된 상기 제1 도전형의 제4 반도체층과,
    상기 제2 반도체층의 상기 상면 상 및 상기 제5 반도체층의 상면 상에 형성된 제1 주전극과,
    상기 반도체기판의 상기 제2 주표면 상에 형성되고, 상기 제4 반도체층과 전기적으로 도통한 제2 주전극을 구비하며,
    상기 제2 반도체층의 상기 제1 측면은 상기 주트렌치의 상기 측면과 결합하고 있고,
    상기 제5 반도체층의 상기 제2 저면은 상기 반도체기판을 통해 상기 제4 반도체층과 대향하고 있으며,
    상기 제5 반도체층의 불순물농도는 상기 제1 반도체층의 불순물농도보다도 낮은 것을 특징으로 하는 절연게이트형 트랜지스터.
  4. 제1 주표면 및 제2 주표면을 구비하는 제1 도전형의 반도체기판과,
    상기 반도체기판의 상기 제1 주표면으로부터 상기 반도체기판 내로 향하여 형성되어 있고, 상기 제1 주표면과 대략 평행하여 대략 평탄면을 이루는 제1 저면을 구비하는, 제2 도전형의 제1 반도체층과,
    상기 제1 주표면으로부터 상기 반도체기판 내로 향하여 형성되어 있고, 상기 제1 저면보다도 깊은 저부를 구비하는 주트렌치와,
    상기 주트렌치의 상기 저부 및 측면 상에 전면적으로 형성된 절연막과,
    상기 절연막 상에 전면적으로 형성되어 상기 주트렌치를 충전하는 제어전극과,
    상기 제1 주표면으로부터 상기 제1 반도체층 내로 향하여 형성되어 있고, 상기 제1 주표면에 위치하는 상면과, 상기 상면에 대향하여 저부를 이루는 하면과, 상기 상면과 상기 하면 사이에 끼워져 서로 대향하는 제1 및 제2 측면을 구비하고 있는 상기 제1 도전형의 제2 반도체층과,
    상기 제1 반도체층의 상기 제1 저면과 계면을 이루는 표면과, 상기 계면과 대향하는 제3 저면과, 상기 계면과 상기 제3 저면 사이에 끼워진 제3 측면 및 제4 측면을 구비하는, 상기 제1 도전형의 제6 반도체층과,
    상기 제1 주표면에서의 상기 제1 반도체층의 상면 상 및 상기 제2 반도체층의 상기 상면 상에 형성된 제1 주전극과,
    상기 반도체기판의 상기 제2 주표면으로부터 상기 반도체기판 내로 향하여 형성된 상기 제1 도전형의 제4 반도체층과,
    상기 반도체기판의 상기 제2 주표면 상에 형성되고, 상기 제4 반도체층과 전기적으로 도통한 제2 주전극을 구비하고,
    상기 제2 반도체층의 상기 제1 측면, 상기 제2 반도체층의 상기 하면과 결합하는 상기 제1 반도체층의 측면, 및, 상기 제6 반도체층의 상기 제3 측면의 각각은 상기 주트렌치의 상기 측면과 결합하고 있고,
    상기 제6 반도체층의 불순물농도는, 상기 반도체기판의 불순물농도보다도 높고, 상기 제4 반도체층의 불순물농도보다도 낮은 것을 특징으로 하는 절연게이트형 트랜지스터.
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