KR102382846B1 - SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치 - Google Patents

SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치 Download PDF

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Abstract

SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치가 개시된다. 본 발명의 일실시예에 따른, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법은, 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하는 단계; 상기 P well의 제1 영역으로 P+ 이온을 주입하여 p+ 층을 형성하는 단계; 상기 p+ 층의 형성 후, 상기 P well의 전체에 SiN 층을 증착한 후 평탄화하는 단계; 상기 SiN 층이 증착된 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하는 단계; 상기 n+ 층의 형성 후, 상기 P well의 전체에 Oxide 층을 증착한 후 평탄화하는 단계; 상기 Oxide 층이 증착된 P well 상으로, 트렌치를 형성하는 단계; 및 상기 트렌치에, BPW(Bottom Protection Well) 및 게이트(Gate)를 형성하는 단계를 포함한다.

Description

SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치{METHOD AND DEVICE FOR SELF-ALIGNED PROCESSING TO REDUCE A CRITICAL DIMENSION OF SiC TRENCH GATE MOSFET STRUCTURE}
본 발명은, 트렌치 게이트 구조를 가지는 MOSFET의 제조 공정에서, 포토 공정을 통해 발생하는 임계 치수(Critical Dimension) 변화를 줄이기 위한, 자기 정렬 공정 방법 및 자기 정렬 공정 장치에 관한 것이다.
특히, 본 발명에서는, 선택성(Selectivity)이 서로 다른, 실리콘 다이옥사이드(SiO2)와 실리콘 나이트나이드(SiN 층)의 두 유전물질을 이용하여, 활성영역의 p+ 영역, n+ 영역, 및 트렌치 형성에 대한 선폭 변화를 줄일 수 있는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치를 제공한다.
트렌치 게이트 MOSFET 구조의 p+ 영역, n+ 영역, 및 트렌치를 형성하기 위해서는, 필수적으로 포토 공정이 사용되고 있다. 포토 공정은 웨이퍼의 표면에 포토레지스트를 증착하고, 원하는 영역의 길이만큼 UV beam과 디벨로퍼(developer) 공정을 통한 패터닝을 하여 수행될 수 있다.
이러한 포토 공정의 방식은, 포토레지스트의 두께 및 점성, 노광 시간, 광학적 반응, 식각 공정 동안의 포토레지스트의 부식, 식각 공정 시간 및 비율 등에 따라, 선폭의 변화가 초래되는 원인이 될 수 있다.
선폭의 변화는, 다중 마스크(mask)를 사용하는 소자설계 시 치명적인 오정렬(misalignment)을 발생시킬 수 있고, 이러한 오정렬로 인해 초기 소자설계 계획과 다른 소자가 생산되어지는 문제가 야기될 수 있다.
따라서, 활성영역의 p+ 영역, n+ 영역, 및 트렌치 형성에 대한 선폭 변화를 줄일 수 있는, 개선된 방법이 절실히 요구된다.
본 발명의 실시예는 실리콘 다이옥사이드(SiO2)와 실리콘 나이트나이드(SiN 층)의 두 가지 유전물을 이용하여, 선폭 변화(CD)를 크게 줄일 수 있는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치를 제공하는 것을 해결 과제로 한다.
또한, 본 발명의 실시예는, 선폭의 변화(CD)를 줄이기 위해 두 개의 서로 다른 선택성(Selectivity)을 가지는 유전물질을 이용한 자기 정렬 공정 모델을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따른, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법은, 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하는 단계; 상기 P well의 제1 영역으로 P+ 이온을 주입하여 p+ 층을 형성하는 단계; 상기 p+ 층의 형성 후, 상기 P well의 전체에 SiN 층을 증착한 후 평탄화하는 단계; 상기 SiN 층이 증착된 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하는 단계; 상기 n+ 층의 형성 후, 상기 P well의 전체에 Oxide 층을 증착한 후 평탄화하는 단계; 상기 Oxide 층이 증착된 P well 상으로, 트렌치를 형성하는 단계; 및 상기 트렌치에, BPW(Bottom Protection Well) 및 게이트(Gate)를 형성하는 단계를 포함할 수 있다.
또한, 다른 실시예에 따른, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법은, 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하는 단계; 상기 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하는 단계; 상기 n+ 층의 형성 후, 상기 P well의 전체에 제1 SiN 층을 증착한 후 평탄화하는 단계; 상기 제1 SiN 층이 증착된 P well의 제1 영역으로 p+ 이온을 주입하여 p+ 층을 형성하는 단계; 상기 p+ 층의 형성 후, 상기 P well의 전체에 제2 SiN 층을 증착한 후 평탄화하는 단계; 상기 제2 SiN 층이 증착된 P well 상으로, 트렌치를 형성하는 단계; 및 상기 트렌치에, BPW 및 게이트를 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치는, 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하고, 상기 P well의 제1 영역으로 P+ 이온을 주입하여 p+ 층을 형성하는 형성부; 및 상기 p+ 층의 형성 후, 상기 P well의 전체에 SiN 층을 증착한 후 평탄화하는 증착부를 포함하고, 상기 형성부는, 상기 SiN 층이 증착된 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하고, 상기 증착부에 의해, 상기 n+ 층의 형성 후, 상기 P well의 전체에 Oxide 층을 증착한 후 평탄화 함에 따라, 상기 Oxide 층이 증착된 P well 상으로, 트렌치를 형성하고, 상기 트렌치에, BPW 및 게이트를 형성하여 구성할 수 있다.
또한, 다른 실시예에 따른 SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치는, 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하고, 상기 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하는 형성부; 및 상기 n+ 층의 형성 후, 상기 P well의 전체에 제1 SiN 층을 증착한 후 평탄화하는 증착부를 포함하고, 상기 형성부는, 상기 제1 SiN 층이 증착된 P well의 제1 영역으로 p+ 이온을 주입하여 p+ 층을 형성하고, 상기 증착부에 의해, 상기 p+ 층의 형성 후, 상기 P well의 전체에 제2 SiN 층을 증착한 후 평탄화 함에 따라, 상기 제2 SiN 층이 증착된 P well 상으로, 트렌치를 형성하고, 상기 트렌치에, BPW 및 게이트를 형성하여 구성할 수 있다.
본 발명의 일실시예에 따르면, 실리콘 다이옥사이드(SiO2)와 실리콘 나이트나이드(SiN 층)의 두 가지 유전물을 이용하여, 선폭 변화(CD)를 크게 줄일 수 있는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치를 제공할 수 있다.
또한, 본 발명의 일실시예에 따르면, 선폭의 변화(CD)를 줄이기 위해 두 개의 서로 다른 선택성을 가지는 유전물질을 이용한 자기 정렬 공정 모델을 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치의 구성을 도시한 블록도이다.
도 2는 기존 트렌치 게이트 MOSFET 구조를 형성하는 공정 순서를 설명하기 위한 도면이다.
도 3은 도 2c에서, p+ 영역을 형성하는 과정에서 발생하는 임계 치수의 일례를 보여주기 위한 도이다.
도 4는 본 발명의 제1 실시예에 따른, 자기 정렬 트렌치 게이트 MOSFET 구조의 공정 순서를 설명하기 위한 도면이다.
도 5는 본 발명의 제2 실시예에 따른, 자기 정렬 트렌치 게이트 MOSFET 구조의 공정 순서를 설명하기 위한 도면이다.
도 6은 본 발명의 일실시예에 따른, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법을 도시한 흐름도이다.
도 7은 본 발명의 다른 실시예에 따른, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법을 도시한 흐름도이다.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 그러나, 실시예들에는 다양한 변경이 가해질 수 있어서 특허출원의 권리 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 실시예들에 대한 모든 변경, 균등물 내지 대체물이 권리 범위에 포함되는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 설명을 목적으로 사용된 것으로, 한정하려는 의도로 해석되어서는 안된다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 본 발명의 일실시예에 따른 SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치의 구성을 도시한 블록도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치(이하, '자기 정렬 공정 장치'이라 함)(100)는, 형성부(110) 및 증착부(120)를 포함하여 구성할 수 있다.
우선, 형성부(110)는 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성한다. 즉, 형성부(110)는 생산된 n type 기판(substrate) 내 일정 영역에 대해, p- 이온을 주입하여 P type 영역을 형성하는 역할을 할 수 있다.
또한, 형성부(110)는 상기 P well의 제1 영역으로 P+ 이온을 주입하여 p+ 층을 형성한다. 즉, 형성부(110)는 P well의 일부에, P+ 층을 형성하기 위한 이온을 넣음으로써, P+ 활성영역을 결정하는 역할을 할 수 있다. 이때, 형성부(110)는 P well의 제2 영역에, Oxide 층을 잔여시킨다. 상기 제2 영역은 상기 제1 영역과 경계를 이루어 접하나 서로 상이한 P well 내의 다른 영역일 수 있다.
증착부(120)는 상기 p+ 층의 형성 후, 상기 P well의 전체에 SiN 층을 증착한다. 즉, 증착부(120)는 제1 영역으로 P+ 층이 형성되고, 제2 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, SiN 층을 덮어 증착시키는 역할을 할 수 있다.
또한, 증착부(120)는 상기 p+ 층을 형성하는 과정에서 상기 제2 영역에 남겨진 Oxide 층의 상단을 기준으로, 증착된 상기 SiN 층을 평탄화 함으로써, 상기 Oxide 층이 상기 SiN 층에 의해 덮여지지 않게 할 수 있다. 즉, 증착부(120)는 덮여지는 SiN 층이 평평해지도록 하는 기준을, Oxide 층의 상단으로 하여, 증착되는 상기 SiN 층이 제1 영역에 한해 남겨지도록 할 수 있다.
이후, 형성부(110)는 상기 SiN 층이 증착된 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성한다.
상기 n+ 층의 형성에 있어, 형성부(110)는, 상기 SiN 층이 증착된 P well의 전체에 포토레지스트를 도포한다. 즉, 형성부(110)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, 포토레지스트를 도포할 수 있다.
이후, 형성부(110)는 상기 제2 영역에 대해, 노광 및 디벨로퍼(developer)로 패터닝을 형성할 수 있다. 즉, 형성부(110)는 제2 영역에 도포된 포토레지스트를 제거하여, Oxide 층이 노출되게 패터닝 할 수 있다.
또한, 형성부(110)는 상기 패터닝을 따른, HF(불산)을 이용한 습식 에칭으로, 상기 제2 영역의 Oxide 층을 제거할 수 있다. 즉, 형성부(110)는 설계된 패터닝에 기초하여, 제2 영역에서 Oxide 층과 그 아래의 P well 일부를 에칭할 수 있다. 여기서, 습식 에칭은 HF(불산) 용액을 이용하여 화학적인 반응을 통해, Oxide 층을 식각하는 방법일 수 있다.
또한, 형성부(110)는 상기 Oxide 층이 제거된 상기 제2 영역으로, 상기 n+ 이온을 주입하여 상기 n+ 층을 형성한다. 즉, 형성부(110)는 P well의 다른 일부인 제2 영역에, n+ 층을 형성하기 위한 이온을 넣음으로써, n+ 활성영역을 결정할 수 있다.
이후, 형성부(110)는 제1 영역에 남겨져 있는 포토레지스트를 제거할 수 있다.
이를 통해, 자기 정렬 공정 장치(100)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 n+ 층이 형성되는 P well을 마련할 수 있다.
상기 n+ 층을 형성하는 다른 실시예로서, 형성부(110)는, 상기 SiN 층이 증착된 P well의 전체에 Oxide 층과 포토레지스트를 순차적으로 도포한다. 즉, 형성부(110)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, Oxide 층과 포토레지스트를 연속하여 도포할 수 있다. 이에 따라, 제2 영역에는, 상기 p+ 층을 형성하는 과정에서 상기 제2 영역에 남겨진 Oxide 층과 추가적인 Oxide 층이 적층되는 구조가 될 수 있다.
이후, 형성부(110)는 상기 제2 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성할 수 있다. 즉, 형성부(110)는 제2 영역에 도포된 포토레지스트를 제거하여, Oxide 층이 노출되게 패터닝 할 수 있다.
또한, 형성부(110)는 상기 패터닝을 따른, HF(불산)을 이용한 습식 에칭으로, 상기 제2 영역의 Oxide 층을 제거할 수 있다. 즉, 형성부(110)는 설계된 패터닝에 기초하여, HF(불산) 용액을 이용하여 화학적인 반응을 통해, 제2 영역에서 적층되는 Oxide 층과 그 아래의 P well 일부를 에칭할 수 있다.
또한, 형성부(110)는 상기 Oxide 층이 제거된 상기 제2 영역으로, 상기 n+ 이온을 주입하여 상기 n+ 층을 형성한다. 즉, 형성부(110)는 P well의 다른 일부인 제2 영역에, n+ 층을 형성하기 위한 이온을 넣음으로써, n+ 활성영역을 결정할 수 있다.
이후, 형성부(110)는 제1 영역에 남겨져 있는 포토레지스트를 제거할 수 있다.
이를 통해, 자기 정렬 공정 장치(100)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 n+ 층이 형성되는 P well을 마련할 수 있다.
또한, 증착부(120)는 상기 n+ 층의 형성 후, 상기 P well의 전체에 Oxide 층을 증착한다. 즉, 증착부(120)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 n+ 층이 형성되어 있는 P well의 상단 전체로, Oxide 층을 덮어 증착시킬 수 있다.
또한, 증착부(120)는 상기 제1 영역에 형성된 상기 SiN 층의 상단을 기준으로, 증착된 상기 Oxide 층을 평탄화 함으로써, 상기 제2 영역에 대해, 상기 n+ 층 위에 상기 Oxide 층이 남겨지게 할 수 있다. 즉, 증착부(120)는 덮여지는 Oxide 층이 평평해지도록 하는 기준을, SiN 층의 상단으로 하여, 증착되는 상기 Oxide 층이 제2 영역에 한해 남겨지도록 할 수 있다.
또한, 형성부(110)는 상기 Oxide 층이 증착된 P well 상으로, 트렌치를 형성한다. 트렌치(trench)는 반도체 칩 평면을 아래로 파내서 만든 공간에 셀을 배치해 집적도를 높이는 것일 수 있다.
상기 트렌치의 형성에 있어, 형성부(110)는 상기 P well의 전체에 포토레지스트를 도포한다. 즉, 형성부(110)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 n+ 층과 Oxide 층이 형성되어 있는 P well의 상단 전체로, 포토레지스트를 도포할 수 있다.
이후, 형성부(110)는 상기 트렌치를 형성할 제1 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성할 수 있다. 즉, 형성부(110)는 트렌치할 것으로 설계된 일부의 제1 영역에 도포된 포토레지스트를 제거하여, 그 아래의 SiN 층이 노출되게 패터닝 할 수 있다.
또한, 형성부(110)는 상기 패터닝을 따른, H3PO4(열 인산액)을 이용한 습식 에칭으로 상기 제1 영역의 SiN 층을 제거하여 상기 트렌치를 형성할 수 있다. 즉, 형성부(110)는 설계된 패터닝에 기초하여, 일부의 제1 영역에서 SiN 층을 에칭할 수 있다. 여기서, 습식 에칭은 H3PO4(열 인산액)을 이용하여 화학적인 반응을 통해, SiN 층을 식각하는 방법일 수 있다.
이후, 형성부(110)는 남겨져 있는 포토레지스트를 제거할 수 있다.
이를 통해, 자기 정렬 공정 장치(100)는 일부의 제1 영역으로 트렌치를 갖는 P+ 층이 형성되는 P well을 마련할 수 있다.
상기 트렌치를 형성하는 다른 실시예로서, 형성부(110)는, 상기 P well의 전체에 SiN 층과 포토레지스트를 순차적으로 도포한다. 즉, 형성부(110)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 n+ 층과 Oxide 층이 형성되어 있는 P well의 상단 전체로, SiN 층과 포토레지스트를 연속하여 도포할 수 있다.
이에 따라, 제1 영역에는, 상기 p+ 층을 덮는 기존 SiN 층과 추가적인 SiN 층이 적층되는 구조가 될 수 있다.
이후, 형성부(110)는 상기 트렌치를 형성할 제1 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성할 수 있다. 즉, 형성부(110)는 트렌치할 것으로 설계된 일부의 제1 영역에 도포된 포토레지스트를 제거하여, 그 아래의 적층되어 있는 SiN 층이 노출되게 패터닝 할 수 있다.
또한, 형성부(110)는 상기 패터닝을 따른, H3PO4을 이용한 습식 에칭으로 상기 제1 영역의 SiN 층을 제거하여 상기 트렌치를 형성할 수 있다. 즉, 형성부(110)는 설계된 패터닝에 기초하여, H3PO4(열 인산액)을 이용하여 화학적인 반응을 통해, 일부의 제1 영역에서 적층되어 있는 SiN 층을 에칭할 수 있다.
이후, 형성부(110)는 남겨져 있는 포토레지스트를 제거할 수 있다.
또한, 형성부(110)는 상기 트렌치에, BPW(Bottom Protection Well) 및 게이트(Gate)를 형성한다. 즉, 형성부(110)는 형성된 트렌치를 통해, BPW와 게이트를 마련하여 SiC 트렌치 게이트 MOSFET를 완성할 수 있다.
본 발명의 일실시예에 따르면, 실리콘 다이옥사이드(SiO2)와 실리콘 나이트나이드(SiN 층)의 두 가지 유전물을 이용하여, 선폭 변화(CD)를 크게 줄일 수 있는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치를 제공할 수 있다.
또한, 본 발명의 일실시예에 따르면, 선폭의 변화(CD)를 줄이기 위해 두 개의 서로 다른 선택성을 가지는 유전물질을 이용한 자기 정렬 공정 모델을 제공할 수 있다.
이하, 본 발명의 다른 실시예에 따른 자기 정렬 공정 장치를 설명한다.
형성부(110)는 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성한다. 즉, 형성부(110)는 생산된 n type 기판(substrate) 내 일정 영역에 대해, p- 이온 주입하여 P type 영역을 형성하는 역할을 할 수 있다.
또한, 형성부(110)는 상기 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성한다. 즉, 형성부(110)는 P well의 일부에, n+ 층을 형성하기 위한 이온을 넣음으로써, n+ 활성영역을 결정하는 역할을 할 수 있다. 이때, 형성부(110)는 P well의 제1 영역과 제3 영역에, Oxide 층을 잔여시킨다. 상기 제1 영역은 후속하는 설명에서 P+ 층이 형성되는 영역이고, 제3 영역은 후속하는 설명에서 트렌치가 형성되는 영역일 수 있다. 상기 제1 영역과 상기 제3 영역은, 상기 제2 영역과 경계를 이루어 접하나 서로 상이한 P well 내의 다른 영역일 수 있다.
증착부(120)는 상기 n+ 층의 형성 후, 상기 P well의 전체에 제1 SiN 층을 증착한다. 즉, 증착부(120)는 제2 영역으로 n+ 층이 형성되고, 제1, 3 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, 첫번째 SiN 층을 덮어 증착시키는 역할을 할 수 있다.
또한, 증착부(120)는 상기 n+ 층을 형성하는 과정에서 상기 제1 영역에 남겨진 Oxide 층의 상단을 기준으로, 증착된 상기 제1 SiN 층을 평탄화 함으로써, 상기 Oxide 층이 상기 제1 SiN 층에 의해 덮여지지 않게 할 수 있다. 즉, 증착부(120)는 덮여지는 제1 SiN 층이 평평해지도록 하는 기준을, Oxide 층의 상단으로 하여, 증착되는 상기 제1 SiN 층이 제2 영역에 한해 남겨지도록 할 수 있다.
이후, 형성부(110)는 상기 제1 SiN 층이 증착된 P well의 제1 영역으로 p+ 이온을 주입하여 p+ 층을 형성한다.
상기 p+ 층의 형성에 있어, 형성부(110)는, 상기 제1 SiN 층이 증착된 P well의 전체에 포토레지스트를 도포한다. 즉, 형성부(110)는 제2 영역으로 n+ 층과 제1 SiN 층이 형성되고, 제1, 3 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, 포토레지스트를 도포할 수 있다.
이후, 형성부(110)는 상기 제1 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성할 수 있다. 즉, 형성부(110)는 제1 영역에 도포된 포토레지스트를 제거하여, Oxide 층이 노출되게 패터닝 할 수 있다. 여기서, 형성부(110)는 제3 영역에 도포된 포토레지스트에 대해서는 제거하지 않고, 상기 Oxide 층을 유지시킨다.
또한, 형성부(110)는 상기 패터닝을 따른, HF을 이용한 습식 에칭으로, 상기 제1 영역의 Oxide 층을 제거할 수 있다. 즉, 형성부(110)는 설계된 패터닝에 기초하여, 제1 영역에서 Oxide 층과 그 아래의 P well 일부를 에칭할 수 있다. 여기서, 습식 에칭은 HF(불산) 용액을 이용하여 화학적인 반응을 통해, Oxide 층을 식각하는 방법일 수 있다.
또한, 형성부(110)는 상기 Oxide 층이 제거된 상기 제1 영역으로, 상기 p+ 이온을 주입하여 상기 p+ 층을 형성한다. 즉, 형성부(110)는 P well의 다른 일부인 제1 영역에, p+ 층을 형성하기 위한 이온을 넣음으로써, p+ 활성영역을 결정할 수 있다.
이후, 형성부(110)는 제2, 3 영역에 남겨져 있는 포토레지스트를 제거할 수 있다.
이를 통해, 자기 정렬 공정 장치(100)는 제2 영역으로 n+ 층과 제1 SiN 층이 형성되고, 제1 영역으로 p+ 층이 형성되며, 제3 영역으로 Oxide 층이 형성되는 P well을 마련할 수 있다.
또한, 증착부(120)는 상기 p+ 층의 형성 후, 상기 P well의 전체에 제2 SiN 층을 증착한다. 즉, 증착부(120)는 제2 영역으로 n+ 층과 제1 SiN 층이 형성되고, 제1 영역으로 p+ 층이 형성되며, 제3 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, 두번째 SiN 층을 덮어 증착시킬 수 있다.
또한, 증착부(120)는 상기 제2 영역에 형성된 상기 제1 SiN 층의 상단을 기준으로, 증착된 상기 제2 SiN 층을 평탄화 함으로써, 상기 제1 영역에 대해, 상기 p+ 층 위에 상기 제2 SiN 층이 남겨지게 할 수 있다. 즉, 증착부(120)는 덮여지는 제2 SiN 층이 평평해지도록 하는 기준을, 제1 SiN 층의 상단으로 하여, 증착되는 상기 제2 Sin 층이 제1 영역에 한해 남겨지도록 할 수 있다.
이에 따라, 제1 영역에는 p+ 층과 제2 SiN이 형성되고, 제2 영역에는 n+ 층과 제1 SiN 층이 형성되며, 제3 영역으로 Oxide 층이 형성된다.
또한, 형성부(110)는 상기 제2 SiN 층이 증착된 P well 상으로, 트렌치를 형성한다.
상기 트렌치의 형성에 있어, 형성부(110)는 상기 P well의 전체에 포토레지스트를 도포한다. 즉, 형성부(110)는 제1 영역으로 p+ 층과 제2 SiN이 형성되고, 제2 영역으로 n+ 층과 제1 SiN 층이 형성되며, 제3 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, 포토레지스트를 도포할 수 있다.
이후, 형성부(110)는 상기 트렌치를 형성할 제3 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성할 수 있다. 즉, 형성부(110)는 트렌치할 것으로 설계된 제3 영역에 도포된 포토레지스트를 제거하여, 그 아래의 Oxide 층이 노출되게 패터닝 할 수 있다.
또한, 형성부(110)는 상기 패터닝을 따른, HF을 이용한 습식 에칭으로 상기 제3 영역에 남겨진 Oxide 층을 제거하여 상기 트렌치를 형성할 수 있다. 즉, 형성부(110)는 설계된 패터닝에 기초하여, 제3 영역에서 Oxide 층을 에칭할 수 있다. 여기서, 습식 에칭은 HF(불산)을 이용하여 화학적인 반응을 통해, Oxide 층을 식각하는 방법일 수 있다.
이후, 형성부(110)는 제1 영역과 제2 영역에 남겨져 있는 포토레지스트를 제거할 수 있다.
이를 통해, 자기 정렬 공정 장치(100)는 제3 영역으로 트렌치를 갖는 P well을 마련할 수 있다.
또한, 형성부(110)는 상기 트렌치에, BPW(Bottom Protection Well) 및 게이트(Gate)를 형성한다. 즉, 형성부(110)는 형성된 트렌치를 통해, BPW와 게이트를 마련하여 SiC 트렌치 게이트 MOSFET를 완성할 수 있다.
본 발명의 일실시예에 따르면, 실리콘 다이옥사이드(SiO2)와 실리콘 나이트나이드(SiN 층)의 두 가지 유전물을 이용하여, 선폭 변화(CD)를 크게 줄일 수 있는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치를 제공할 수 있다.
또한, 본 발명의 일실시예에 따르면, 선폭의 변화(CD)를 줄이기 위해 두 개의 서로 다른 선택성을 가지는 유전물질을 이용한 자기 정렬 공정 모델을 제공할 수 있다.
포토 공정에서는 포토레지스트의 특성, 공정 조건 및 환경에 따라 선폭의 변화(CD)가 크게 발생할 수 있다.
기존의 사용되던 트렌치 게이트 MOSFET 구조 공정 방식은, 선폭의 변화(CD)를 초래할 수 있다. 선폭의 변화(CD)는 초기 소자설계 목적과 다른 소자를 생산하는 원인이 될 수 있고 이는 반도체 신뢰성 문제를 야기할 수 있다.
위 문제를 해결하기 위해 본 발명에서는 선폭의 변화(CD)를 줄이기 위해 두 개의 서로 다른 선택성(Selectivity)을 가지는 유전물질을 이용한 자기 정렬 공정 방법을 제안한다.
본 발명은 서로 다른 선택성을 가지는 두 가지 유전물질(실리콘 다이옥사이드와 실리콘 나이트나이드)을 사용하는 자기 정렬 공정 방식을 포함할 수 있다.
도 2는 기존 트렌치 게이트 MOSFET 구조를 형성하는 공정 순서를 설명하기 위한 도면이다.
도 2a 내지 도 2f에서는 기존의 자기 정렬 방식 공정에 따라, n+ 영역 및 트렌치 형성을 예시한다.
기존의 자기 정렬 방식 공정에서는, p+ 영역을 형성하면서 사용된 유전물을 제거하지 않고, 그 위에 또 다른 유전물을 이용하면서 p+ 영역 이외에 다른 영역을 오차없이 만들 수 있다.
이러한 기존의 자기 정렬 방식 공정은 기존의 트렌치 게이트 MOSFET 구조 공정에 사용되는 마스크 수와 동일하며 선폭의 변화(CD)를 줄일 수 있는 큰 장점을 가진다.
기존의 트렌치 게이트 MOSFET 구조에 관한 공정 1은 1번째 Mask 를 사용하여 Align key를 형성하는 공정일 수 있다.
공정 2는 2번째 Mask를 사용하여 P well을 형성(활성영역)하는 공정일 수 있다.
공정 2에서는 Oxide 및 포토레지스트를, SiO2 가 층배열된 기판에 증착할 수 있다. 또한, 공정 2에서는 노광 및 developer로 패터닝을 형성할 수 있다. 또한, 공정 2에서는 P 이온에 의한 이온주입공정을 실시할 수 있다. 또한, 공정 2에서는 에싱으로 포토레지스트를 모두 제거할 수 있다. 또한, 공정 2에서는 클리닝 공정을 수행할 수 있다.
이를 통해, 공정 2는 도 2a에 도시한 바와 같이, SiO2 의 일부를 P well로 형성하여 Active region으로 하고, 나머지 일부를 Oxide 가 증착된 Edge termination의 구조를 구현할 수 있다.
공정 3은 3번째 Mask를 사용하여 n+를 형성(활성영역)하는 공정일 수 있다.
공정 3에서는 Oxide 및 포토레지스트를, P well이 형성된 기판에 증착할 수 있다. 또한, 공정 3에서는 노광 및 developer로 패터닝을 형성할 수 있다. 또한, 공정 3에서는 n 이온에 의한 이온주입공정을 실시할 수 있다. 또한, 공정 3에서는 에싱으로 포토레지스트를 모두 제거할 수 있다. 또한 공정 3에서는 클리닝 공정을 수행할 수 있다.
이를 통해, 공정 3은 도 2b에 도시한 바와 같이, P well 일부로 n+가 형성된 구조를 구현할 수 있다.
공정 4는 4번째 Mask를 사용하여 p+를 형성(활성영역 및 종단영역)하는 공정일 수 있다.
공정 4에서는 Oxide 및 포토레지스트를, P well 일부로 n+가 형성된 기판에 증착할 수 있다. 또한, 공정 4에서는 노광 및 developer로 패터닝을 형성할 수 있다. 또한, 공정 4에서는 p 이온에 의한 이온주입공정을 실시할 수 있다. 또한, 공정 4에서는 에싱으로 포토레지스트를 모두 제거할 수 있다. 또한, 공정 4에서는 클리닝 공정을 수행할 수 있다.
이를 통해, 공정 4는 도 2c에 도시한 바와 같이, P well의 다른 일부로 P+가 형성된 구조를 구현할 수 있다.
공정 5는 5번째 Mask를 사용하여 Trench를 형성(활성영역)하는 공정일 수 있다.
공정 5에서는 Oxide를, P well의 다른 일부로 P+가 형성된 기판에 증착할 수 있다. 또한, 공정 5에서는 포토레지스트를 증착할 수 있다. 또한, 공정 5에서는 노광 및 developer로 패터닝을 형성할 수 있다. 또한, 공정 5에서는 Oxide dry에 의한 에칭을 할 수 있다. 또한, 공정 5에서는 SiC dry에 의한 에칭으로 트렌치를 형성할 수 있다. 또한, 공정 5에서는 Oxide mask를 제거할 수 있다.
이를 통해, 공정 5는 도 2d에 도시한 바와 같이, 트렌치가 형성된 구조를 구현할 수 있다.
공정 6은 Bottom protection well을 형성(활성영역)하는 공정일 수 있다.
공정 6에서는 Sacrificial oxide를, 트렌치가 형성된 기판에 증착할 수 있다. 공정 6에서는 Bottom protection well의 형성을 위해, p 이온주입 공정을 수행할 수 있다.
이를 통해, 공정 6은 도 2e에 도시한 바와 같이, Bottom protection well이 형성된 구조를 구현할 수 있다.
공정 7은 Gate를 형성(활성영역)하는 공정일 수 있다.
공정 7에서는 상술의 공정 6에서 증착했던 Sacrificial oxide를 제거할 수 있다. 또한, 공정 7에서는 Thermal oxidation, PECVD, 또는 LPCVD 공정으로 gate oxide를 형성할 수 있다. 또한, 공정 7에서는 Polysilicon 증착으로 gate를 형성할 수 있다.
이를 통해 공정 7은 도 2f에 도시한 바와 같이, Gate가 형성된 구조를 구현할 수 있다.
도 3은 도 2c에서, p+ 영역을 형성하는 과정에서 발생하는 임계 치수의 일례를 보여주기 위한 도이다.
도 3에는 Critical Dimension 변화(CD)를 보여준다.
도 3에 도시한 바와 같이, p+ 영역이 본 설계 목적인 ①번 영역까지가 아닌, ②번 영역 밖에까지 도핑이 일어 남으로써, 선폭이 변화하는 오류가 발생한다.
이러한 선폭 변화를 방지하기 위해, 본 발명에서는 아래의 개선된 공정 순서를 제시한다.
도 4는 본 발명의 제1 실시예에 따른, 자기 정렬 트렌치 게이트 MOSFET 구조의 공정 순서를 설명하기 위한 도면이다.
제1 실시예에서, 본 발명의 자기 정렬 공정 장치(100)는 기존의 트렌치 게이트 MOSFET 구조 공정의 공정 1, 2와 동일하게, 1번째 Mask 를 사용하여 Align key를 형성하고, 2번째 Mask를 사용하여 P well을 형성(활성영역)할 수 있다.
제1 실시예의 공정 3은 3번?? Mask를 사용하여 p+ 영역을 형성(활성영역 및 종단영역)하는 공정일 수 있다.
제1 실시예의 공정 3에서는 Oxide(or SiN) 및 포토레지스트를 기판에 증착할 수 있다. 또한, 제1 실시예의 공정 3에서는 노광 및 developer로 패터닝을 형성할 수 있다. 또한, 제1 실시예의 공정 3에서는 Oxide dry에 의한 etching을 수행할 수 있다. 또한, 제1 실시예의 공정 3에서는 P+ 이온주입을 수행할 수 있다. 또한, 제1 실시예의 공정 3에서는 에싱 공정으로 포토레지스트를 제거할 수 있다.
이를 통해, 제1 실시예의 공정 3은 도 4a에 도시한 바와 같이, P well의 제1 영역으로 p+가 형성되고, 제2 영역으로 Oxide가 형성된 구조를 구현할 수 있다.
제1 실시예의 공정 4는 SiN(실리콘 나이트나이드) 유전물을 증착하고, 평탄화하는 공정일 수 있다.
제1 실시예의 공정 4에서는 SiN(실리콘 나이트나이드) 유전물을 기판에 증착할 수 있다. 또한, 제1 실시예의 공정 4에서는 CMP 공정 또는 planarization etching을 이용하여 SiN 평탄화를 수행할 수 있다
이를 통해, 제1 실시예의 공정 4는 도 4b에 도시한 바와 같이, 제1 영역으로 평탄화 된 SiN과 P+가 형성되고, 제2 영역으로 Oxide가 형성된 구조를 구현할 수 있다.
제1 실시예의 공정 5는 4번째 Mask를 사용하여 n+ 영역을 형성(활성영역)하는 공정일 수 있다.
N+ 영역을 형성하는 공정은, 본 발명에서 두 가지 방법을 제시될 수 있다.
첫번째 방법으로, 제1 실시예의 공정 5에서는 포토레지스트를 기판에 증착할 수 있다. 또한, 제1 실시예의 공정 5에서는 n 소스를 형성할 영역에 대해, 노광 및 developer로 패터닝을 형성할 수 있다. 제1 실시예의 공정 5에서는 HF(불산)을 이용한 습식 에칭으로 Oxide를 제거할 수 있다. Oxide와 SiN의 etching rate는 서로 다르며, Oxide의 etching rate가 SiN의 etching rate 보다 우세하다. 또한, 제1 실시예의 공정 5에서는 n+ 이온주입 공정을 수행할 수 있다. 또한 제1 실시예의 공정 5에서는 에싱 공정으로 포토레지스트를 제거할 수 있다.
이를 통해, 제1 실시예의 공정 5는 도 4c의 (ⅰ)에 도시한 바와 같이, 제1 영역으로 SiN과 P+가 형성되고, 제2 영역으로 n+가 형성된 구조를 구현할 수 있다.
두번째 방법으로, 제1 실시예의 공정 5에서는 Oxide 및 포토레지스트를 순차적으로 기판에 증착할 수 있다. 또한, 제1 실시예의 공정 5에서는 n 소스를 형성할 영역에 대해, 노광 및 developer로 패터닝을 형성할 수 있다. 또한, 제1 실시예의 공정 5에서는 HF(불산)을 이용한 습식 에칭으로 Oxide를 제거할 수 있다. 또한, 제1 실시예의 공정 5에서는 n+ 이온주입 공정을 수행할 수 있다. 또한, 제1 실시예의 공정 5에서는 포토레지스트 및 모든 mask를 제거할 수 있다.
이를 통해, 제1 실시예의 공정 5는 도 4c의 (ⅱ)에 도시한 바와 같이, 제1 영역으로 SiN과 P+가 형성되고, 제2 영역으로 n+가 형성된 구조를 구현할 수 있다.
제1 실시예의 공정 6은 Oxide 증착 및 평탄화하는 공정일 수 있다.
제1 실시예의 공정 6에서는 기판에 Oxide를 증착할 수 있다. 또한, 제1 실시예의 공정 6에서는 CMP 공정 또는 planarization etching을 이용하여 Oxide 평탄화를 수행할 수 있다.
이를 통해, 제1 실시예의 공정 6은 도 4d에 도시한 바와 같이, 제1 영역으로 평탄화 된 SiN과 P+가 형성되고, 제2 영역으로 평탄화 된 Oxide와 n+가 형성된 구조를 구현할 수 있다.
제1 실시예의 공정 7은 5번째 Mask를 사용하여 Trench 를 형성(활성영역)하는 공정일 수 있다.
Trench 를 형성하는 공정은, 본 발명에서 두 가지 방법을 제시될 수 있다.
첫번째 방법으로, 제1 실시예의 공정 7에서는 포토레지스트를 기판에 증착할 수 있다. 또한, 제1 실시예의 공정 7에서는 Trench를 형성할 영역에 대해, 노광 및 developer로 패터닝을 형성할 수 있다. 여기서, Trench를 형성할 영역으로는, 평탄화 된 SiN과 P+가 형성된 제1 영역 중 일부일 수 있고, 본 발명에서는 제3 영역으로 지칭한다. 또한, 제1 실시예의 공정 7에서는 H3PO4(열 인산액)을 이용한 습식 에칭으로 SiN를 제거할 수 있다.
이를 통해, 제1 실시예의 공정 7은 도 4e의 (ⅰ)에 도시한 바와 같이, 제3 영역으로 SiN가 제거되어 형성되는 Trench에 의해 P+가 노출되는 구조를 구현할 수 있다.
두번째 방법으로, 제1 실시예의 공정 7에서는 SiN 및 포토레지스트를 기판에 증착할 수 있다. 또한, 제1 실시예의 공정 7에서는 Trench를 형성할 영역에 대해, 노광 및 developer로 패터닝을 형성할 수 있다. 또한, 제1 실시예의 공정 7에서는 H3PO4(열 인산액)을 이용한 습식 에칭으로 SiN를 제거할 수 있다.
이를 통해, 제1 실시예의 공정 7은 도 4e의 (ⅱ)에 도시한 바와 같이, 제3 영역으로 SiN가 제거되어 형성되는 Trench에 의해 P+가 노출되는 구조를 구현할 수 있다. 여기서, 제1 영역과 제2 영역은 도 4e의 (ⅱ)에서와 같이, 증착된 SiN에 의해 적층된 상태가 될 수 있다.
제1 실시예의 공정 8은 트렌치의 형성을 완료하는 공정일 수 있다.
제1 실시예의 공정 8에서는, Dry etching을 통해 Trench를 형성할 수 있다. 또한, 제1 실시예의 공정 8에서는 포토레지스트 및 모든 mask를 제거할 수 있다. 또한, 제1 실시예의 공정 8에서는 클리닝 공정을 수행할 수 있다. 또한, 제1 실시예의 공정 8에서는 Bottom protection well을 형성하기 위한 보호층으로서 Sacrificial oxide를 형성할 수 있다.
이를 통해, 제1 실시예의 공정 8은 도 4f에 도시한 바와 같이, 트렌치가 형성된 구조를 구현할 수 있다.
제1 실시예의 공정 9는 Bottom protection well을 형성(활성영역)하는 공정일 수 있다.
제1 실시예의 공정 9에서는 P 이온주입 공정으로 BPW를 형성할 수 있다. 또한, 제1 실시예의 공정 9에서는 Sacrificial oxide를 제거할 수 있다. 또한, 제1 실시예의 공정 9에서는 Thermal oxidation, PECVD, LPCVD 등으로 gate oxide를 형성할 수 있다.
이를 통해, 제1 실시예의 공정 9는 도 4g에 도시한 바와 같이, Bottom protection well이 형성된 구조를 구현할 수 있다.
제1 실시예의 공정 10은 Gate를 형성(활성영역)하는 공정일 수 있다.
제1 실시예의 공정 10에서는 Polysilicon의 증착 공정을 하면서 gate를 형성할 수 있다.
이를 통해, 제1 실시예의 공정 10은 도 4h에 도시한 바와 같이, Gate가 형성된 구조를 구현할 수 있다.
도 5는 본 발명의 제2 실시예에 따른, 자기 정렬 트렌치 게이트 MOSFET 구조의 공정 순서를 설명하기 위한 도면이다.
제2 실시예에서, 본 발명의 자기 정렬 공정 장치(100)는 기존의 트렌치 게이트 MOSFET 구조 공정의 공정 1, 2와 동일하게, 1번째 Mask 를 사용하여 Align key를 형성하고, 2번째 Mask를 사용하여 P well을 형성(활성영역)할 수 있다.
제2 실시예의 공정 3은 3번?? Mask를 사용하여 n+ 영역을 형성(활성영역 및 종단영역)하는 공정일 수 있다.
제2 실시예의 공정 3에서는 Oxide(or SiN) 및 포토레지스트를 기판에 증착할 수 있다. 또한, 제2 실시예의 공정 3에서는 노광 및 developer로 패터닝을 형성할 수 있다. 또한, 제2 실시예의 공정 3에서는 Oxide dry에 의한 etching을 수행할 수 있다. 또한, 제2 실시예의 공정 3에서는 n+ 이온주입을 수행할 수 있다. 또한, 제2 실시예의 공정 3에서는 에싱 공정으로 포토레지스트를 제거할 수 있다.
이를 통해, 제2 실시예의 공정 3은 도 5a에 도시한 바와 같이, P well의 제2 영역으로 n+가 형성되고, 제1 영역으로 Oxide가 형성된 구조를 구현할 수 있다.
제2 실시예의 공정 4는 SiN(실리콘 나이트나이드) 유전물을 증착하고, 평탄화하는 공정일 수 있다.
제2 실시예의 공정 4에서는 SiN(실리콘 나이트나이드) 유전물을 기판에 증착할 수 있다. 또한, 제2 실시예의 공정 4에서는 CMP 공정 또는 planarization etching을 이용하여 SiN 평탄화를 수행할 수 있다.
이를 통해, 제2 실시예의 공정 4는 도 5b에 도시한 바와 같이, 제2 영역으로 평탄화 된 SiN과 n+가 형성되고, 제1 영역으로 Oxide가 형성된 구조를 구현할 수 있다.
제2 실시예의 공정 5는 4번째 Mask를 사용하여 p+ 영역을 형성(활성영역)하는 공정일 수 있다.
제2 실시예의 공정 5에서는 포토레지스트를 기판에 증착할 수 있다. 또한, 제2 실시예의 공정 5에서는 p 소스를 형성할 영역에 대해, 노광 및 developer로 패터닝을 형성할 수 있다. 제2 실시예의 공정 5에서는 HF(불산)을 이용한 습식 에칭으로 Oxide를 제거할 수 있다. 또한, 제2 실시예의 공정 5에서는 p+ 이온주입 공정을 수행할 수 있다. 또한 제2 실시예의 공정 5에서는 에싱 공정으로 포토레지스트를 제거할 수 있다.
이를 통해, 제2 실시예의 공정 5는 도 5c에 도시한 바와 같이, 제2 영역으로 SiN과 n+가 형성되고, 제1 영역으로 p+가 형성되며, 제3 영역으로 Oxide가 형성된 구조를 구현할 수 있다.
제2 실시예의 공정 6은 SiN 증착 및 평탄화하는 공정일 수 있다.
제2 실시예의 공정 6에서는 기판에 SiN 를 증착할 수 있다. 또한, 제2 실시예의 공정 6에서는 CMP 공정 또는 planarization etching을 이용하여 SiN 평탄화를 수행할 수 있다.
이를 통해, 제2 실시예의 공정 6은 도 5d에 도시한 바와 같이, 제1 영역으로 평탄화 된 SiN과 P+가 형성되고, 제2 영역으로 평탄화 된 SiN 와 n+가 형성되며, 제3 영역으로 Oxide가 형성된 구조를 구현할 수 있다.
제2 실시예의 공정 7은 5번째 Mask를 사용하여 Trench 를 형성(활성영역)하는 공정일 수 있다.
제2 실시예의 공정 7에서는 포토레지스트를 기판에 증착할 수 있다. 또한, 제2 실시예의 공정 7에서는 Trench를 형성할 영역(제3 영역)에 대해, 노광 및 developer로 패터닝을 형성할 수 있다. 또한, 제2 실시예의 공정 7에서는 HF(불산)을 이용한 습식 에칭으로 Oxide를 제거할 수 있다. 또한, 제2 실시예의 공정 7에서는 SiC 웨이퍼 drying etching으로 trench를 형성할 수 있다.
이를 통해, 제2 실시예의 공정 7은 도 5e에 도시한 바와 같이, 제3 영역으로 Oxide가 제거되어 Trench가 형성되는 구조를 구현할 수 있다.
제2 실시예의 공정 8는 Bottom protection well을 형성(활성영역)하는 공정일 수 있다.
제2 실시예의 공정 8에서는 포토레지스트 및 모든 Mask를 제거할 수 있다. 또한, 제2 실시예의 공정 8에서는 BPW를 위한 Sacrificial oxide의 증착 및 p 이온주입 공정을 수행할 수 있다.
이를 통해, 제2 실시예의 공정 8는 도 5f에 도시한 바와 같이, Bottom protection well이 형성된 구조를 구현할 수 있다.
제2 실시예의 공정 9는 6번째 Mask를 사용하여 종단 영역을 형성하는 공정일 수 있다.
제2 실시예의 공정 9에서는 Oxide 및 포토레지스트를 순차적으로 기판에 증착할 수 있다. 또한, 제2 실시예의 공정 9에서는 Oxide drying etching을 실시할 영역에 대해, 노광 및 developer로 패터닝을 형성할 수 있다. 또한, 제2 실시예의 공정 9에서는 Oxide drying etching을 수행할 수 있다. 또한, 제2 실시예의 공정 9에서는 p+ 이온주입 공정을 수행할 수 있다.
이를 통해, 제2 실시예의 공정 9는 도 5g 에 도시한 바와 같이, Edge termination의 일부로 p+가 형성된 구조를 구현할 수 있다.
제2 실시예의 공정 10은 Gate를 형성(활성영역)하는 공정일 수 있다.
제2 실시예의 공정 10에서는 모든 mask를 제거할 수 있다. 또한, 제2 실시예의 공정 10에서는 Thermal oxidation, PECVD, or LPCVD으로 Gate oxide를 형성할 수 있다. 또한, 제2 실시예의 공정 10에서는 Polysilicon 증착 공정하면서 gate를 형성할 수 있다.
이를 통해, 제2 실시예의 공정 10은 도 5h에 도시한 바와 같이, Gate가 형성된 구조를 구현할 수 있다.
이하, 도 6, 7에서는 본 발명의 실시예들에 따른 SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치(100)의 작업 흐름을 상세히 설명한다.
본 실시예에 따른 SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법은 자기 정렬 공정 장치(100)에 의해 수행될 수 있다.
도 6은 본 발명의 일실시예에 따른, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법을 도시한 흐름도이다.
우선, 자기 정렬 공정 장치(100)는 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성한다(610). 단계(610)은 생산된 n type 기판 내 일정 영역에 대해, p- 이온을 주입하여 type 영역을 형성하는 과정일 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 P well의 제1 영역으로 P+ 이온을 주입하여 p+ 층을 형성한다(620). 단계(620)은 P well의 일부에, P+ 층을 형성하기 위한 이온을 넣음으로써, P+ 활성영역을 결정하는 과정일 수 있다. 이때, 자기 정렬 공정 장치(100)는 P well의 제2 영역에, Oxide 층을 잔여시킨다. 상기 제2 영역은 상기 제1 영역과 경계를 이루어 접하나 서로 상이한 P well 내의 다른 영역일 수 있다.
계속해서, 자기 정렬 공정 장치(100)는 상기 p+ 층의 형성 후, 상기 P well의 전체에 SiN 층을 증착한다(630). 단계(630)은 제1 영역으로 P+ 층이 형성되고, 제2 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, SiN 층을 덮어 증착시키는 과정일 수 있다.
단계(630)에서, 자기 정렬 공정 장치(100)는 상기 p+ 층을 형성하는 과정에서 상기 제2 영역에 남겨진 Oxide 층의 상단을 기준으로, 증착된 상기 SiN 층을 평탄화 함으로써, 상기 Oxide 층이 상기 SiN 층에 의해 덮여지지 않게 할 수 있다. 즉, 자기 정렬 공정 장치(100)는 덮여지는 SiN 층이 평평해지도록 하는 기준을, Oxide 층의 상단으로 하여, 증착되는 상기 SiN 층이 제1 영역에 한해 남겨지도록 할 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 SiN 층이 증착된 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성한다(640).
상기 n+ 층의 형성에 있어, 자기 정렬 공정 장치(100)는, 상기 SiN 층이 증착된 P well의 전체에 포토레지스트를 도포한다. 즉, 자기 정렬 공정 장치(100)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, 포토레지스트를 도포할 수 있다.
이후, 자기 정렬 공정 장치(100)는 상기 제2 영역에 대해, 노광 및 디벨로퍼(developer)로 패터닝을 형성할 수 있다. 즉, 자기 정렬 공정 장치(100)는 제2 영역에 도포된 포토레지스트를 제거하여, Oxide 층이 노출되게 패터닝 할 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 패터닝을 따른, HF(불산)을 이용한 습식 에칭으로, 상기 제2 영역의 Oxide 층을 제거할 수 있다. 즉, 자기 정렬 공정 장치(100)는 설계된 패터닝에 기초하여, 제2 영역에서 Oxide 층과 그 아래의 P well 일부를 에칭할 수 있다. 여기서, 습식 에칭은 HF(불산) 용액을 이용하여 화학적인 반응을 통해, Oxide 층을 식각하는 방법일 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 Oxide 층이 제거된 상기 제2 영역으로, 상기 n+ 이온을 주입하여 상기 n+ 층을 형성한다. 즉, 자기 정렬 공정 장치(100)는 P well의 다른 일부인 제2 영역에, n+ 층을 형성하기 위한 이온을 넣음으로써, n+ 활성영역을 결정할 수 있다.
이후, 자기 정렬 공정 장치(100)는 제1 영역에 남겨져 있는 포토레지스트를 제거할 수 있다.
이를 통해, 자기 정렬 공정 장치(100)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 n+ 층이 형성되는 P well을 마련할 수 있다.
상기 n+ 층을 형성하는 다른 실시예로서, 자기 정렬 공정 장치(100)는, 상기 SiN 층이 증착된 P well의 전체에 Oxide 층과 포토레지스트를 순차적으로 도포한다. 즉, 자기 정렬 공정 장치(100)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, Oxide 층과 포토레지스트를 연속하여 도포할 수 있다. 이에 따라, 제2 영역에는, 상기 p+ 층을 형성하는 과정에서 상기 제2 영역에 남겨진 Oxide 층과 추가적인 Oxide 층이 적층되는 구조가 될 수 있다.
이후, 자기 정렬 공정 장치(100)는 상기 제2 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성할 수 있다. 즉, 자기 정렬 공정 장치(100)는 제2 영역에 도포된 포토레지스트를 제거하여, Oxide 층이 노출되게 패터닝 할 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 패터닝을 따른, HF(불산)을 이용한 습식 에칭으로, 상기 제2 영역의 Oxide 층을 제거할 수 있다. 즉, 자기 정렬 공정 장치(100)는 설계된 패터닝에 기초하여, HF(불산) 용액을 이용하여 화학적인 반응을 통해, 제2 영역에서 적층되는 Oxide 층과 그 아래의 P well 일부를 에칭할 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 Oxide 층이 제거된 상기 제2 영역으로, 상기 n+ 이온을 주입하여 상기 n+ 층을 형성한다. 즉, 자기 정렬 공정 장치(100)는 P well의 다른 일부인 제2 영역에, n+ 층을 형성하기 위한 이온을 넣음으로써, n+ 활성영역을 결정할 수 있다.
이후, 자기 정렬 공정 장치(100)는 제1 영역에 남겨져 있는 포토레지스트를 제거할 수 있다.
이를 통해, 자기 정렬 공정 장치(100)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 n+ 층이 형성되는 P well을 마련할 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 n+ 층의 형성 후, 상기 P well의 전체에 Oxide 층을 증착한다(650). 단계(650)은 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 n+ 층이 형성되어 있는 P well의 상단 전체로, Oxide 층을 덮어 증착시키는 과정일 수 있다.
단계(650)에서, 자기 정렬 공정 장치(100)는 상기 제1 영역에 형성된 상기 SiN 층의 상단을 기준으로, 증착된 상기 Oxide 층을 평탄화 함으로써, 상기 제2 영역에 대해, 상기 n+ 층 위에 상기 Oxide 층이 남겨지게 할 수 있다. 즉, 자기 정렬 공정 장치(100)는 덮여지는 Oxide 층이 평평해지도록 하는 기준을, SiN 층의 상단으로 하여, 증착되는 상기 Oxide 층이 제2 영역에 한해 남겨지도록 할 수 있다.
계속해서, 자기 정렬 공정 장치(100)는 상기 Oxide 층이 증착된 P well 상으로, 트렌치를 형성한다(670). 트렌치(trench)는 반도체 칩 평면을 아래로 파내서 만든 공간에 셀을 배치해 집적도를 높이는 것일 수 있다.
상기 트렌치의 형성에 있어, 자기 정렬 공정 장치(100)는 상기 P well의 전체에 포토레지스트를 도포한다. 즉, 자기 정렬 공정 장치(100)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 n+ 층과 Oxide 층이 형성되어 있는 P well의 상단 전체로, 포토레지스트를 도포할 수 있다.
이후, 자기 정렬 공정 장치(100)는 상기 트렌치를 형성할 제1 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성할 수 있다. 즉, 자기 정렬 공정 장치(100)는 트렌치할 것으로 설계된 일부의 제1 영역에 도포된 포토레지스트를 제거하여, 그 아래의 SiN 층이 노출되게 패터닝 할 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 패터닝을 따른, H3PO4(열 인산액)을 이용한 습식 에칭으로 상기 제1 영역의 SiN 층을 제거하여 상기 트렌치를 형성할 수 있다. 즉, 자기 정렬 공정 장치(100)는 설계된 패터닝에 기초하여, 일부의 제1 영역에서 SiN 층을 에칭할 수 있다. 여기서, 습식 에칭은 H3PO4(열 인산액)을 이용하여 화학적인 반응을 통해, SiN 층을 식각하는 방법일 수 있다.
이후, 자기 정렬 공정 장치(100)는 남겨져 있는 포토레지스트를 제거할 수 있다.
이를 통해, 자기 정렬 공정 장치(100)는 일부의 제1 영역으로 트렌치를 갖는 P+ 층이 형성되는 P well을 마련할 수 있다.
상기 트렌치를 형성하는 다른 실시예로서, 자기 정렬 공정 장치(100)는, 상기 P well의 전체에 SiN 층과 포토레지스트를 순차적으로 도포한다. 즉, 자기 정렬 공정 장치(100)는 제1 영역으로 P+ 층과 SiN 층이 형성되고, 제2 영역으로 n+ 층과 Oxide 층이 형성되어 있는 P well의 상단 전체로, SiN 층과 포토레지스트를 연속하여 도포할 수 있다.
이에 따라, 제1 영역에는, 상기 p+ 층을 덮는 기존 SiN 층과 추가적인 SiN 층이 적층되는 구조가 될 수 있다.
이후, 자기 정렬 공정 장치(100)는 상기 트렌치를 형성할 제1 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성할 수 있다. 즉, 자기 정렬 공정 장치(100)는 트렌치할 것으로 설계된 일부의 제1 영역에 도포된 포토레지스트를 제거하여, 그 아래의 적층되어 있는 SiN 층이 노출되게 패터닝 할 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 패터닝을 따른, H3PO4을 이용한 습식 에칭으로 상기 제1 영역의 SiN 층을 제거하여 상기 트렌치를 형성할 수 있다. 즉, 자기 정렬 공정 장치(100)는 설계된 패터닝에 기초하여, H3PO4(열 인산액)을 이용하여 화학적인 반응을 통해, 일부의 제1 영역에서 적층되어 있는 SiN 층을 에칭할 수 있다.
이후, 자기 정렬 공정 장치(100)는 남겨져 있는 포토레지스트를 제거할 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 트렌치에, BPW(Bottom Protection Well) 및 게이트(Gate)를 형성한다(670). 단계(670)은 형성된 트렌치를 통해, BPW와 게이트를 마련하여 SiC 트렌치 게이트 MOSFET를 완성하는 과정일 수 있다.
본 발명의 일실시예에 따르면, 실리콘 다이옥사이드(SiO2)와 실리콘 나이트나이드(SiN 층)의 두 가지 유전물을 이용하여, 선폭 변화(CD)를 크게 줄일 수 있는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치를 제공할 수 있다.
또한, 본 발명의 일실시예에 따르면, 선폭의 변화(CD)를 줄이기 위해 두 개의 서로 다른 선택성을 가지는 유전물질을 이용한 자기 정렬 공정 모델을 제공할 수 있다.
도 7은 본 발명의 다른 실시예에 따른, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법을 도시한 흐름도이다.
자기 정렬 공정 장치(100)는 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성한다(710). 단계(710)은 생산된 n type 기판내 일정 영역에 대해, p- 이온을 주입하여P type 영역을 형성하는 과정일 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성한다(720). 단계(720)은 P well의 일부에, n+ 층을 형성하기 위한 이온을 넣음으로써, n+ 활성영역을 결정하는 과정일 수 있다. 이때, 자기 정렬 공정 장치(100)는 P well의 제1 영역과 제3 영역에, Oxide 층을 잔여시킨다. 상기 제1 영역은 후속하는 설명에서 P+ 층이 형성되는 영역이고, 제3 영역은 후속하는 설명에서 트렌치가 형성되는 영역일 수 있다. 상기 제1 영역과 상기 제3 영역은, 상기 제2 영역과 경계를 이루어 접하나 서로 상이한 P well 내의 다른 영역일 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 n+ 층의 형성 후, 상기 P well의 전체에 제1 SiN 층을 증착한다(730). 단계(730)은 제2 영역으로 n+ 층이 형성되고, 제1, 3 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, 첫번째 SiN 층을 덮어 증착시키는 과정일 수 있다.
단계(730)에서, 자기 정렬 공정 장치(100)는 상기 n+ 층을 형성하는 과정에서 상기 제1 영역에 남겨진 Oxide 층의 상단을 기준으로, 증착된 상기 제1 SiN 층을 평탄화 함으로써, 상기 Oxide 층이 상기 제1 SiN 층에 의해 덮여지지 않게 할 수 있다. 즉, 자기 정렬 공정 장치(100)는 덮여지는 제1 SiN 층이 평평해지도록 하는 기준을, Oxide 층의 상단으로 하여, 증착되는 상기 제1 SiN 층이 제2 영역에 한해 남겨지도록 할 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 제1 SiN 층이 증착된 P well의 제1 영역으로 p+ 이온을 주입하여 p+ 층을 형성한다(740).
상기 p+ 층의 형성에 있어, 자기 정렬 공정 장치(100)는, 상기 제1 SiN 층이 증착된 P well의 전체에 포토레지스트를 도포한다. 즉, 자기 정렬 공정 장치(100)는 제2 영역으로 n+ 층과 제1 SiN 층이 형성되고, 제1, 3 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, 포토레지스트를 도포할 수 있다.
이후, 자기 정렬 공정 장치(100)는 상기 제1 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성할 수 있다. 즉, 자기 정렬 공정 장치(100)는 제1 영역에 도포된 포토레지스트를 제거하여, Oxide 층이 노출되게 패터닝 할 수 있다. 여기서, 자기 정렬 공정 장치(100)는 제3 영역에 도포된 포토레지스트에 대해서는 제거하지 않고, 상기 Oxide 층을 유지시킨다.
또한, 자기 정렬 공정 장치(100)는 상기 패터닝을 따른, HF을 이용한 습식 에칭으로, 상기 제1 영역의 Oxide 층을 제거할 수 있다. 즉, 자기 정렬 공정 장치(100)는 설계된 패터닝에 기초하여, 제1 영역에서 Oxide 층과 그 아래의 P well 일부를 에칭할 수 있다. 여기서, 습식 에칭은 HF(불산) 용액을 이용하여 화학적인 반응을 통해, Oxide 층을 식각하는 방법일 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 Oxide 층이 제거된 상기 제1 영역으로, 상기 p+ 이온을 주입하여 상기 p+ 층을 형성한다. 즉, 자기 정렬 공정 장치(100)는 P well의 다른 일부인 제1 영역에, p+ 층을 형성하기 위한 이온을 넣음으로써, p+ 활성영역을 결정할 수 있다.
이후, 자기 정렬 공정 장치(100)는 제2, 3 영역에 남겨져 있는 포토레지스트를 제거할 수 있다.
이를 통해, 자기 정렬 공정 장치(100)는 제2 영역으로 n+ 층과 제1 SiN 층이 형성되고, 제1 영역으로 p+ 층이 형성되며, 제3 영역으로 Oxide 층이 형성되는 P well을 마련할 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 p+ 층의 형성 후, 상기 P well의 전체에 제2 SiN 층을 증착한다(750). 단계(750)은 제2 영역으로 n+ 층과 제1 SiN 층이 형성되고, 제1 영역으로 p+ 층이 형성되며, 제3 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, 두번째 SiN 층을 덮어 증착시키는 과정일 수 있다.
단계(750)에서, 자기 정렬 공정 장치(100)는 상기 제2 영역에 형성된 상기 제1 SiN 층의 상단을 기준으로, 증착된 상기 제2 SiN 층을 평탄화 함으로써, 상기 제1 영역에 대해, 상기 p+ 층 위에 상기 제2 SiN 층이 남겨지게 할 수 있다. 즉, 자기 정렬 공정 장치(100)는 덮여지는 제2 SiN 층이 평평해지도록 하는 기준을, 제1 SiN 층의 상단으로 하여, 증착되는 상기 제2 Sin 층이 제1 영역에 한해 남겨지도록 할 수 있다.
이에 따라, 제1 영역에는 p+ 층과 제2 SiN이 형성되고, 제2 영역에는 n+ 층과 제1 SiN 층이 형성되며, 제3 영역으로 Oxide 층이 형성된다.
또한, 자기 정렬 공정 장치(100)는 상기 제2 SiN 층이 증착된 P well 상으로, 트렌치를 형성한다(760).
상기 트렌치의 형성에 있어, 자기 정렬 공정 장치(100)는 상기 P well의 전체에 포토레지스트를 도포한다. 즉, 자기 정렬 공정 장치(100)는 제1 영역으로 p+ 층과 제2 SiN이 형성되고, 제2 영역으로 n+ 층과 제1 SiN 층이 형성되며, 제3 영역으로 Oxide 층이 형성되어 있는 P well의 상단 전체로, 포토레지스트를 도포할 수 있다.
이후, 자기 정렬 공정 장치(100)는 상기 트렌치를 형성할 제3 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성할 수 있다. 즉, 자기 정렬 공정 장치(100)는 트렌치할 것으로 설계된 제3 영역에 도포된 포토레지스트를 제거하여, 그 아래의 Oxide 층이 노출되게 패터닝 할 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 패터닝을 따른, HF을 이용한 습식 에칭으로 상기 제3 영역에 남겨진 Oxide 층을 제거하여 상기 트렌치를 형성할 수 있다. 즉, 자기 정렬 공정 장치(100)는 설계된 패터닝에 기초하여, 제3 영역에서 Oxide 층을 에칭할 수 있다. 여기서, 습식 에칭은 HF(불산)을 이용하여 화학적인 반응을 통해, Oxide 층을 식각하는 방법일 수 있다.
이후, 자기 정렬 공정 장치(100)는 제1 영역과 제2 영역에 남겨져 있는 포토레지스트를 제거할 수 있다.
이를 통해, 자기 정렬 공정 장치(100)는 제3 영역으로 트렌치를 갖는 P well을 마련할 수 있다.
또한, 자기 정렬 공정 장치(100)는 상기 트렌치에, BPW(Bottom Protection Well) 및 게이트(Gate)를 형성한다(770). 즉, 자기 정렬 공정 장치(100)는 형성된 트렌치를 통해, BPW와 게이트를 마련하여 SiC 트렌치 게이트 MOSFET를 완성할 수 있다.
본 발명의 일실시예에 따르면, 실리콘 다이옥사이드(SiO2)와 실리콘 나이트나이드(SiN 층)의 두 가지 유전물을 이용하여, 선폭 변화(CD)를 크게 줄일 수 있는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치를 제공할 수 있다.
또한, 본 발명의 일실시예에 따르면, 선폭의 변화(CD)를 줄이기 위해 두 개의 서로 다른 선택성을 가지는 유전물질을 이용한 자기 정렬 공정 모델을 제공할 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 청구범위의 범위에 속한다.
100 : 자기 정렬 공정 장치
110 : 형성부 120 : 증착부

Claims (17)

  1. 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하는 단계;
    상기 P well의 제1 영역으로 P+ 이온을 주입하여 p+ 층을 형성하는 단계;
    상기 p+ 층의 형성 후, 상기 P well의 전체에 SiN 층을 증착한 후 평탄화하는 단계;
    상기 SiN 층이 증착된 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하는 단계;
    상기 n+ 층의 형성 후, 상기 P well의 전체에 Oxide 층을 증착한 후 평탄화하는 단계;
    상기 Oxide 층이 증착된 P well 상으로, 트렌치를 형성하는 단계; 및
    상기 트렌치에, BPW(Bottom Protection Well) 및 게이트(Gate)를 형성하는 단계
    를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법.
  2. 제1항에 있어서,
    상기 SiN 층을 증착한 후 평탄화하는 단계는,
    상기 p+ 층을 형성하는 과정에서 상기 제2 영역에 남겨진 Oxide 층의 상단을 기준으로, 증착된 상기 SiN 층을 평탄화 함으로써, 상기 Oxide 층이 상기 SiN 층에 의해 덮여지지 않게 하는 단계
    를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법.
  3. 제2항에 있어서,
    상기 n+ 층을 형성하는 단계는,
    상기 SiN 층이 증착된 P well의 전체에 포토레지스트를 도포하는 단계;
    상기 제2 영역에 대해, 노광 및 디벨로퍼(developer)로 패터닝을 형성하는 단계;
    상기 패터닝을 따른, HF(불산)을 이용한 습식 에칭으로, 상기 제2 영역의 Oxide 층을 제거하는 단계; 및
    상기 Oxide 층이 제거된 상기 제2 영역으로, 상기 n+ 이온을 주입하여 상기 n+ 층을 형성한 후, 상기 포토레지스트를 제거하는 단계
    를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법.
  4. 제2항에 있어서,
    상기 n+ 층을 형성하는 단계는,
    상기 SiN 층이 증착된 P well의 전체에 Oxide 층과 포토레지스트를 순차적으로 도포하는 단계;
    상기 제2 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성하는 단계;
    상기 패터닝을 따른, HF을 이용한 습식 에칭으로, 상기 제2 영역의 Oxide 층을 제거하는 단계; 및
    상기 Oxide 층이 제거된 상기 제2 영역으로, 상기 n+ 이온주입을 수행하여 상기 n+ 층을 형성한 후, 상기 포토레지스트를 제거하는 단계
    를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법.
  5. 제1항에 있어서,
    상기 Oxide 층을 증착한 후 평탄화하는 단계는,
    상기 제1 영역에 형성된 상기 SiN 층의 상단을 기준으로, 증착된 상기 Oxide 층을 평탄화 함으로써, 상기 제2 영역에 대해, 상기 n+ 층 위에 상기 Oxide 층이 남겨지게 하는 단계
    를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법.
  6. 제5항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 P well의 전체에 포토레지스트를 도포하는 단계;
    상기 트렌치를 형성할 제1 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성하는 단계; 및
    상기 패터닝을 따른, H3PO4(열 인산액)을 이용한 습식 에칭으로 상기 제1 영역의 SiN 층을 제거하여 상기 트렌치를 형성하는 단계
    를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법.
  7. 제5항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 P well의 전체에 SiN 층과 포토레지스트를 순차적으로 도포하는 단계;
    상기 트렌치를 형성할 제1 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성하는 단계; 및
    상기 패터닝을 따른, H3PO4을 이용한 습식 에칭으로 상기 제1 영역의 SiN 층을 제거하여 상기 트렌치를 형성한 후, 상기 포토레지스트를 제거하는 단계
    를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법.
  8. 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하는 단계;
    상기 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하는 단계;
    상기 n+ 층의 형성 후, 상기 P well의 전체에 제1 SiN 층을 증착한 후 평탄화하는 단계;
    상기 제1 SiN 층이 증착된 P well의 제1 영역으로 p+ 이온을 주입하여 p+ 층을 형성하는 단계;
    상기 p+ 층의 형성 후, 상기 P well의 전체에 제2 SiN 층을 증착한 후 평탄화하는 단계;
    상기 제2 SiN 층이 증착된 P well 상으로, 트렌치를 형성하는 단계; 및
    상기 트렌치에, BPW 및 게이트를 형성하는 단계
    를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법.
  9. 제8항에 있어서,
    상기 제1 SiN 층을 증착한 후 평탄화하는 단계는,
    상기 n+ 층을 형성하는 과정에서 상기 제1 영역에 남겨진 Oxide 층의 상단을 기준으로, 증착된 상기 제1 SiN 층을 평탄화 함으로써, 상기 Oxide 층이 상기 제1 SiN 층에 의해 덮여지지 않게 하는 단계
    를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법.
  10. 제9항에 있어서,
    상기 p+ 층을 형성하는 단계는,
    상기 제1 SiN 층이 증착된 P well의 전체에 포토레지스트를 도포하는 단계;
    상기 제1 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성하는 단계;
    상기 패터닝을 따른, HF을 이용한 습식 에칭으로, 상기 제1 영역의 Oxide 층을 제거하는 단계; 및
    상기 Oxide 층이 제거된 상기 제1 영역으로, 상기 p+ 이온을 주입하여 상기 p+ 층을 형성한 후, 상기 포토레지스트를 제거하는 단계
    를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법.
  11. 제8항에 있어서,
    상기 제2 SiN 층을 증착한 후 평탄화하는 단계는,
    상기 제2 영역에 형성된 상기 제1 SiN 층의 상단을 기준으로, 증착된 상기 제2 SiN 층을 평탄화 함으로써, 상기 제1 영역에 대해, 상기 p+ 층 위에 상기 제2 SiN 층이 남겨지게 하는 단계
    를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법.
  12. 제11항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 P well의 전체에 포토레지스트를 도포하는 단계;
    상기 트렌치를 형성할 제3 영역에 대해, 노광 및 디벨로퍼로 패터닝을 형성하는 단계; 및
    상기 패터닝을 따른, HF을 이용한 습식 에칭으로 상기 제3 영역에 남겨진 Oxide 층을 제거하여 상기 트렌치를 형성하는 단계
    를 포함하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법.
  13. 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하고, 상기 P well의 제1 영역으로 P+ 이온을 주입하여 p+ 층을 형성하는 형성부; 및
    상기 p+ 층의 형성 후, 상기 P well의 전체에 SiN 층을 증착한 후 평탄화하는 증착부
    를 포함하고,
    상기 형성부는,
    상기 SiN 층이 증착된 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하고,
    상기 증착부에 의해, 상기 n+ 층의 형성 후, 상기 P well의 전체에 Oxide 층을 증착한 후 평탄화 함에 따라,
    상기 Oxide 층이 증착된 P well 상으로, 트렌치를 형성하고, 상기 트렌치에, BPW 및 게이트를 형성하는
    SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치.
  14. 제13항에 있어서,
    상기 증착부는,
    상기 p+ 층을 형성하는 과정에서 상기 제2 영역에 남겨진 Oxide 층의 상단을 기준으로, 증착된 상기 SiN 층을 평탄화 함으로써, 상기 Oxide 층이 상기 SiN 층에 의해 덮여지지 않게 하는
    SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치.
  15. 제13항에 있어서,
    상기 증착부는,
    상기 제1 영역에 형성된 상기 SiN 층의 상단을 기준으로, 증착된 상기 Oxide 층을 평탄화 함으로써, 상기 제2 영역에 대해, 상기 n+ 층 위에 상기 Oxide 층이 남겨지게 하는
    SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치.
  16. 기판 상의 SiO2 층 중 적어도 일부를, P well로 형성하고, 상기 P well의 제2 영역으로 n+ 이온을 주입하여 n+ 층을 형성하는 형성부; 및
    상기 n+ 층의 형성 후, 상기 P well의 전체에 제1 SiN 층을 증착한 후 평탄화하는 증착부
    를 포함하고,
    상기 형성부는,
    상기 제1 SiN 층이 증착된 P well의 제1 영역으로 p+ 이온을 주입하여 p+ 층을 형성하고,
    상기 증착부에 의해, 상기 p+ 층의 형성 후, 상기 P well의 전체에 제2 SiN 층을 증착한 후 평탄화 함에 따라,
    상기 제2 SiN 층이 증착된 P well 상으로, 트렌치를 형성하고, 상기 트렌치에, BPW 및 게이트를 형성하는, SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 장치.
  17. 제1항 내지 제12항 중 어느 한 항의 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터 판독 가능한 기록매체.
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