JP2010016221A - 双方向スイッチ、及び半導体装置 - Google Patents
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Abstract
【課題】オン抵抗を低減することのできる安定したスレッショールド電圧の双方向スイッチ、及び半導体装置を提供すること
【解決手段】本発明にかかる双方向スイッチは、Ｐ半導体基板１上に形成され、第１及び第２ＭＯＳスイッチＭ１、Ｍ２のドレインとなるＮウェル領域２と、Ｎウェル領域２に設けられた第１トレンチ３内にゲート絶縁膜６を介して形成された第１ゲート電極７１ａと、Ｎウェル領域２に第１トレンチ３と離間して設けられた第２トレンチ３内にゲート絶縁膜６を介して形成された第２ゲート電極７２ａと、第１トレンチ３の側壁においてＮウェル領域２の表面にＰオフセット領域５を介して形成された第１Ｎ＋ソース領域９と、第２トレンチ３の側壁においてＮウェル領域２の表面にＰオフセット領域５を介して形成された第２Ｎ＋ソース領域１０と、を備え、第１トレンチ３と第２トレンチ３との間の領域には、Ｎウェル領域２が形成されているものである。
【選択図】図２
【解決手段】本発明にかかる双方向スイッチは、Ｐ半導体基板１上に形成され、第１及び第２ＭＯＳスイッチＭ１、Ｍ２のドレインとなるＮウェル領域２と、Ｎウェル領域２に設けられた第１トレンチ３内にゲート絶縁膜６を介して形成された第１ゲート電極７１ａと、Ｎウェル領域２に第１トレンチ３と離間して設けられた第２トレンチ３内にゲート絶縁膜６を介して形成された第２ゲート電極７２ａと、第１トレンチ３の側壁においてＮウェル領域２の表面にＰオフセット領域５を介して形成された第１Ｎ＋ソース領域９と、第２トレンチ３の側壁においてＮウェル領域２の表面にＰオフセット領域５を介して形成された第２Ｎ＋ソース領域１０と、を備え、第１トレンチ３と第２トレンチ３との間の領域には、Ｎウェル領域２が形成されているものである。
【選択図】図２
Description
本発明は、双方向スイッチ、及び半導体装置に関し、特に詳しくは双方向のスイッチを別々に制御可能な双方向スイッチ、及び半導体装置に関する。
リチウムイオン電池などの電源装置では、リチウムイオン電池を充電する場合と、リチウムイオン電池を放電する場合の双方を制御して、リチウムイオン電池の過充電や過放電を防いでいる。そのため、双方向に電流を流すことができる双方向スイッチを備えた半導体装置が必要となっている。双方向スイッチを備えた半導体装置では、充電、放電をより精度よく行うため、双方向のスイッチを別々に制御することがさらに求められている。
従来、このような双方向スイッチを備えた半導体装置には、単方向半導体素子を逆直列に接続した双方向素子が用いられる。しかし、単方向半導体素子は、それぞれにドレイン抵抗があるため、逆直列接続するとドレイン抵抗が２倍になりオン抵抗を小さくできない。これを回避した双方向スイッチは、例えば特許文献１に開示されている。
図５は、特許文献１に開示された従来の半導体装置の構成図である。図５（ａ）は要部平面図、図５（ｂ）は図５（ａ）のVB部拡大図、図５（ｃ）は図５（ａ）のVC−VC線で切断した要部断面図である。
図５において、特許文献１の半導体装置は、ｐ半導体基板３１にｎウェル領域３２を形成し、このｎウェル領域３２にトレンチ３３を形成し、このトレンチ底面３３ａ下にｎ拡張ドレイン領域３４を形成し、ｎウェル領域３２の表面層にｐオフセット領域３５を形成する。
トレンチ３３内壁にゲート絶縁膜３６を形成し、トレンチ側壁３３ｂにゲート絶縁膜３６を介してゲート電極３７を形成する。トレンチ３３に囲まれたｐオフセット領域３５の表面にトレンチ３３と接するように選択的に第１ｎソース領域３９と第２ｎソース領域３１０を形成する。この第１ｎソース領域３９と第２ｎソース領域３１０はトレンチ３３を挟んで交互に形成される。ゲート電極３７上とトレンチ３３内部を層間絶縁膜３８で充填し平坦化する。全面に層間絶縁膜３８ａを形成した後、この層間絶縁膜３８ａにコンタクトホールを開口して、第１ｎソース領域３９上と第２ｎソース領域３１０上に第１ソース電極３１１と第２ソース電極３１２をそれぞれ形成する。第１ソース電極３１１同士、第２ソース電極３１２同士は第１ソース配線３１３、第２ソース配線３１４でそれぞれ接続する。また、ゲート電極３７は図示しないゲートパッドとゲート配線を介して接続する。
上述したように、特許文献１では、２つのＭＯＳスイッチのドレインをｎウェル領域３２で共通にしている。これにより、単方向半導体素子を逆直列に接続して双方向素子とした従来の半導体装置より、ドレイン抵抗を低減できる。また、特許文献１では、ｎ拡張ドレイン領域３４をトレンチ３３底部に形成することによって、高耐圧化を図っている。
特開２００４−２７４０３９号公報
しかしながら、特許文献１では、トレンチ３３の底部にｎ拡張ドレイン領域３４を配設する必要がある。そのため、一定幅のトレンチ３３を形成しなければならず、トレンチ３３幅を狭くすることができない。形成するトレンチ３３の幅が広いと、平坦なトレンチ３３底部を得ることが難しく、トレンチ３３に形成されるゲート絶縁膜３６の品質が劣化してしまう。また、ゲート電極３７が形成された後のトレンチ３３内は、熱伝導率の悪い層間絶縁膜３８によって充填されるため、電流経路近傍の熱放散性が悪くなってしまう。これらにより、スレッショールド電圧Ｖｔが不安定となり、オン抵抗が大きくなるという問題がある。
また、特許文献１では、１つのトレンチ３３内においてゲート電極３７を２つに分離して形成する必要があり、工程が複雑となってしまう。
本発明にかかる双方向スイッチは、第１スイッチと第２スイッチとを有する双方向スイッチであって、半導体基板上に形成され、前記第１スイッチ及び前記第２スイッチのドレインとなる第１導電型のウェル領域と、前記ウェル領域に設けられた第１トレンチ内に、ゲート絶縁膜を介して形成された前記第１スイッチのゲート電極と、前記ウェル領域に前記第１トレンチと離間して設けられた第２トレンチ内に、ゲート絶縁膜を介して形成された前記第２スイッチのゲート電極と、前記第１トレンチの側壁において、前記ウェル領域の表面に第２導電型のチャネル領域を介して形成された前記第１スイッチのソース領域と、前記第２トレンチの側壁において、前記ウェル領域の表面に第２導電型のチャネル領域を介して形成された前記第２スイッチのソース領域と、を備え、前記第１トレンチと前記第２トレンチとの間の領域には、前記ウェル領域が形成されているものである。
このような構成により、第１スイッチのトレンチゲートと第２スイッチのトレンチゲート間の領域を、ドレインと同じウェル領域によって形成することができ、電流経路付近の熱放散性が向上する。また、幅の広いトレンチを形成する必要がなくなるので、平坦なトレンチ底部を得ることができ、ゲート絶縁膜の品質が向上する。
本発明によれば、オン抵抗を低減することのできる安定したスレッショールド電圧の双方向スイッチ素子、及び半導体装置を提供することができる。
以下に、本発明の好ましい実施の形態を説明する。以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
実施の形態１．
初めに、本実施の形態に係る双方向スイッチ１００の構成について、図１及び図２を用いて説明する。図１は、本実施の形態１に係る双方向スイッチ１００の平面図である。図２は、本実施の形態１に係る双方向スイッチ１００の断面図である。図２は、図１のII−II断面図を示している。本実施の形態に係る双方向スイッチ１００は、図１及び図２に示すように、第１ＭＯＳスイッチＭ１と第２ＭＯＳスイッチＭ２とを備えた双方向半導体素子である。
初めに、本実施の形態に係る双方向スイッチ１００の構成について、図１及び図２を用いて説明する。図１は、本実施の形態１に係る双方向スイッチ１００の平面図である。図２は、本実施の形態１に係る双方向スイッチ１００の断面図である。図２は、図１のII−II断面図を示している。本実施の形態に係る双方向スイッチ１００は、図１及び図２に示すように、第１ＭＯＳスイッチＭ１と第２ＭＯＳスイッチＭ２とを備えた双方向半導体素子である。
図１及び図２において、Ｐ半導体基板１上に、所定の不純物濃度に調整されたＮウェル領域２が形成されている。このＮウェル領域２には、トレンチ３が所定の間隔で形成されている。本実施の形態では、４つのトレンチ３が形成されている。そして、このトレンチ３の側壁３ｂに、ゲート絶縁膜（ゲート酸化膜）６が形成されている。
ゲート絶縁膜６を介してトレンチ３の内側には、ゲート電極７がそれぞれ形成されている。すなわち、１つのトレンチ３内に、１つのゲート電極７が配設されている。図１及び図２において、右側の２つのトレンチ３内に、第１ＭＯＳスイッチＭ１のゲート電極７１となる第１ゲート電極７１ａ、７１ｂがそれぞれ配設されている。ここでは、第１ゲート電極７１ａが第２ＭＯＳスイッチＭ２側に、第１ゲート電極７１ｂが第２ＭＯＳスイッチＭ２とは反対側に配置されているとする。一方、図中左側の２つのトレンチ３内に、第２ＭＯＳスイッチＭ２のゲート電極７２となる第２ゲート電極７２ａ、７２ｂがそれぞれ配設されている。ここでは、第２ゲート電極７２ａが第１ＭＯＳスイッチＭ１側に、第２ゲート電極７２ｂが第１ＭＯＳスイッチＭ１とは反対側に配置されているとする。
このように、本実施の形態では、それぞれのゲート電極７に対応してトレンチ３が設けられている。従って、第１ＭＯＳスイッチＭ１と第２ＭＯＳスイッチＭ２との間の隣接するトレンチ３間の領域、すなわち第１ゲート電極７１ａの設けられたトレンチ３と第２ゲート電極７２ａの設けられたトレンチ３との間の領域は、Ｎウェル領域２となる。
第１ＭＯＳスイッチＭ１及び第２ＭＯＳスイッチＭ２のそれぞれにおいて、一方のゲート電極７が設けられたトレンチ３と他方のゲート電極７が設けられたトレンチ３との間のＮウェル領域２の表面層には、Ｐオフセット領域５が選択的に形成されている。すなわち、第１ゲート電極７１ａが設けられたトレンチ３と第１ゲート電極７１ｂが設けられたトレンチ３との間の領域では、Ｎウェル領域２の表面層に、Ｐオフセット領域５が選択的に形成されている。同様に、第２ゲート電極７２ｂが設けられたトレンチ３と第２ゲート電極７２ａが設けられたトレンチ３との間の領域では、Ｎウェル領域２の表面層に、Ｐオフセット領域５が選択的に形成されている。このＰオフセット領域５は、後述するように、ゲート電極７に電圧が印加されたときにチャネルが形成されるチャネル領域である。
さらに、Ｐオフセット領域５の表面には、第１Ｎ＋ソース領域９と第２Ｎ＋ソース領域１０がトレンチ３と接するように選択的に形成されている。第１Ｎ＋ソース領域９は、第１ＭＯＳスイッチＭ１側に設けられ、第１ゲート電極７１ａ、７１ｂの設けられたトレンチ３と接するように形成されている。一方、第２Ｎ＋ソース領域１０は、第２ＭＯＳスイッチＭ２側に設けられ、第２ゲート電極７２ａ、７２ｂの設けられたトレンチ３と接するように形成されている。第１Ｎ＋ソース領域９、及び第２Ｎ＋ソース領域１０は、Ｎウェル領域２より高い不純物濃度を有している。
これらの上に、層間絶縁膜８形成されている。層間絶縁膜８には、第１Ｎ＋ソース領域９上と第２Ｎ＋ソース領域１０上に、コンタクトホールが開口されている。層間絶縁膜８上には、第１ＭＯＳスイッチＭ１の第１ソース配線１１と、第２ＭＯＳスイッチＭ２の第２ソース配線１２とが形成されている。第１ソース配線１１は、コンタクトホールを介して第１Ｎ＋ソース領域９と接続するように設けられている。同様に、第２ソース配線１２は、コンタクトホールを介して第２Ｎ＋ソース領域１０と接続するように設けられている。
第１ゲート電極７１ａ、７１ｂは、図１に示すように、第１ゲート配線１３とそれぞれ接続される。また、第２ゲート電極７２ａ、７２ｂは、第２ゲート配線１４とそれぞれ接続される。
このように、本実施の形態では、ゲート電極７のそれぞれにトレンチ３を設け、第１ゲート電極７１ａの設けられたトレンチ３と第２ゲート電極７２ａの設けられたトレンチ３との間の領域をＮウェル領域２にしている。
これにより、第１ゲート電極７１ａの設けられたトレンチ３と第２ゲート電極７２ａの設けられたトレンチ３との間の領域が、特許文献１の層間絶縁膜３８よりも熱伝導率のよいＮウェル領域２となる。特許文献１の層間絶縁膜３８に、例えばシリコン酸化膜（熱伝導率０．０１４Ｗ／ｃｍ・Ｋ）が用いられているとすると、Ｎウェル領域２であるシリコン（熱伝導率１．５Ｗ／ｃｍ・Ｋ）の熱伝導率は、その１００倍以上である。よって、電流経路付近の熱放散性を向上することができる。
また、トレンチ３の幅が特許文献１のトレンチ３３より狭くなる。そのため、平坦なトレンチ３底部を得ることが容易になり、このトレンチ３に形成されるゲート絶縁膜６の品質が向上する。さらに、ゲート電極７を１つのトレンチ３内において分離して形成する必要がないため、工程が簡略化できる。すなわち、Ｐ半導体基板１上にＮウェル領域２を形成し、このＮウェル領域２にトレンチ３を形成する。そして、トレンチ３にゲート絶縁膜６を形成した後、ゲート電極７となるポリシリコンを全面に成長させ、エッチバックするだけでゲート電極７が形成可能である。その後、Ｎウェル領域２の表面層にＰオフセット領域５と、このPオフセット領域５の表面に第１Ｎ＋ソース領域９と第２Ｎ＋ソース領域１０と、を選択的に形成する。これらの上に層間絶縁膜８を形成した後、層間絶縁膜８のコンタクトホールを介して第１Ｎ＋ソース領域９、第２Ｎ＋ソース領域１０と接続する第１ソース配線１１、第２ソース配線１２をそれぞれ形成すればよい。
このような構成の双方向スイッチ１００では、第１ＭＯＳスイッチＭ１のドレインと第２ＭＯＳスイッチＭ２のドレインとがＮウェル領域２で共通となる。ゲート電極７１に電圧が印加されると、第１Ｎ＋ソース領域９とＮウェル領域２に挟まれたＰオフセット領域５側面にチャネルが形成される。また、ゲート電極７２に電圧が印加されると、第２Ｎ＋ソース領域１０とＮウェル領域２に挟まれたＰオフセット領域５側面にチャネルが形成される。
次に、本実施の形態に係る双方向スイッチ１００を備えた半導体装置２００の動作について、図３を用いて説明する。図３は、本実施の形態１に係る半導体装置２００の回路図である。図３では、半導体装置２００が携帯電話用リチウムイオン電池に搭載される場合について例示的に示している。
図３に示すように、本実施の形態に係る半導体装置２００は、双方向スイッチ１００と充放電制御回路部１１０とを備えている。充放電制御回路部１１０は、双方向スイッチ１００を制御する。充放電制御回路部１１０は、双方向スイッチ１００の第１ゲート端子Ｇ１と第２ゲート端子Ｇ２とにそれぞれ接続されている。第１ゲート端子Ｇ１は、第１ゲート配線１３を介して第１ＭＯＳスイッチＭ１のゲート（ゲート電極７１）と電気的に接続している。第２ゲート端子Ｇ２は、第２ゲート配線１４を介して第２ＭＯＳスイッチＭ２のゲート（ゲート電極７２）と電気的に接続している。
双方向スイッチ１００は、上述したように、第１ＭＯＳスイッチＭ１と第２ＭＯＳスイッチＭ２のドレインを共通に抱き合わせて形成されている。また、第１ＭＯＳスイッチＭ１のソースは、第１ソース配線１１を介して第１ソース端子Ｓ１と電気的に接続する。第２ＭＯＳスイッチＭ２のソースは、第２ソース配線１２を介して第２ソース端子Ｓ２と電気的に接続している。そして、双方向スイッチ１００は、第１ソース端子Ｓ１がリチウムイオン電池２１０側、第２ソース端子Ｓ２が負荷２２０側となるように接続されている。
このような半導体装置２００は、第１ＭＯＳスイッチＭ１が放電ＭＯＳＦＥＴ、第２ＭＯＳスイッチＭ２が充電ＭＯＳＦＥＴとして機能する。充放電制御回路部１１０が第１ゲート端子Ｇ１と第２ゲート端子Ｇ２に高電圧Ｈを印加すると、第１ＭＯＳスイッチＭ１及び第２ＭＯＳスイッチＭ２がオンとなり双方向スイッチ１００が導通状態となる。これにより、リチウムイオン電池２１０へ充電電流が流れるとともに、リチウムイオン電池２１０から負荷２２０へ放電電流が流れる。すなわち、半導体装置２００は、リチウムイオン電池２１０に対して充電と放電の両方を行うことができる。
これとは逆に、充放電制御回路部１１０が第１ゲート端子Ｇ１と第２ゲート端子Ｇ２に低電圧Ｌを印加すると、第１ＭＯＳスイッチＭ１及び第２ＭＯＳスイッチＭ２がオフとなり、オープン状態となる。これにより、半導体装置２００は、リチウムイオン電池２１０に対して充電と放電の両方を停止することができる。
一方、充放電制御回路部１１０が第１ゲート端子Ｇ１に高電圧Ｈ、第２ゲート端子Ｇ２に低電圧Ｌをそれぞれ印加すると、第１ＭＯＳスイッチＭ１がオン、第２ＭＯＳスイッチＭ２がオフとなる。これにより、充電電流は停止するが、放電電流は第２ＭＯＳスイッチＭ２の寄生ダイオードを通って負荷２２０へ流れる。すなわち、半導体装置２００は、リチウムイオン電池２１０に対して、充電を停止し、放電のみを行うことができる。
また、充放電制御回路部１１０が第１ゲート端子Ｇ１に低電圧Ｌ、第２ゲート端子Ｇ２に高電圧Ｈをそれぞれ印加すると、第１ＭＯＳスイッチＭ１がオフ、第２ＭＯＳスイッチＭ２がオンとなる。これにより、放電電流は停止するが、充電電流は第１ＭＯＳスイッチＭ１の寄生ダイオードを通ってリチウムイオン電池２１０へ流れる。すなわち、半導体装置２００は、リチウムイオン電池２１０に対して、放電を停止し、充電のみを行うことができる。
このようにして半導体装置２００のゲートを制御することにより、電流のオン、オフを制御でき、双方向のスイッチを別々に制御できる。
なお、第１ＭＯＳスイッチＭ１、第２ＭＯＳスイッチＭ２間に流れる電流は、図２に示す断面図において、ゲート電極７の下を通って横方向に流れ、第１ゲート電極７１ａと第２ゲート電極７２ａとに挟まれた領域に電流は流れ込まない。すなわち、耐圧の観点から、この領域が層間絶縁膜３８で形成される必要はなく、Ｎウェル領域２で形成されてもよい。本実施の形態では、第１ゲート電極７１ａと第２ゲート電極７２ａとの間の間隔を広げることにより耐圧を確保できる。すなわち、トレンチの幅を広げることなく隣接する素子との耐圧向上が可能となる。よって、耐圧向上のためにトレンチの幅を広げる必要がない。従って、ゲート絶縁膜６の膜厚、Ｎウェル領域２の濃度、及び第１ゲート電極７１ａと第２ゲート電極７２ａ間距離を調整することにより、所望の耐圧を確保できる。例えば、双方向スイッチ１００は、携帯電話用リチウムイオン電池に搭載される場合、車のバッテリーで充電する用途などから、耐圧３０Ｖ以上の要求がある。
以上のように、本実施の形態では、ゲート電極７のそれぞれにトレンチ３を設け、第１ゲート電極７１ａの設けられたトレンチ３と第２ゲート電極７２ａの設けられたトレンチ３との間の領域をＮウェル領域２にしている。すなわち、第１ＭＯＳスイッチＭ１のトレンチゲートと第２ＭＯＳスイッチＭ２のトレンチゲートの間を、ドレインと同じＮウェル領域２によって形成する。これにより、電流経路付近の熱放散性を向上することができる。また、幅の広いトレンチ３を形成する必要がなくなるので、平坦なトレンチ３底部を得ることができ、ゲート絶縁膜６の品質が向上する。従って、スレッショールド電圧Ｖｔを安定にすることができ、かつオン抵抗の低減を図ることができる。
実施の形態２．
本実施の形態に係る双方向スイッチ１００の構成について、図４を用いて説明する。図４は、本実施の形態２に係る双方向スイッチ１００の断面図である。図４は、図２と同様、図１のII−II断面図を示している。
本実施の形態に係る双方向スイッチ１００の構成について、図４を用いて説明する。図４は、本実施の形態２に係る双方向スイッチ１００の断面図である。図４は、図２と同様、図１のII−II断面図を示している。
図４に示すように、本実施の形態では、Ｐ半導体基板１とＮウェル領域２の間にさらにＮ＋埋め込み拡散層４が形成されている。Ｎ＋埋め込み拡散層４は、Ｎウェル領域２より高い不純物濃度を有している。それ以外の構成については実施の形態１と同様であるため説明を省略する。これにより、実施の形態１と同様な効果に加え、素子分離を良好にできる。
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
１ Ｐ半導体基板、２ Ｎウェル領域、
３ トレンチ、３ｂ 側壁、
４ Ｎ＋埋め込み拡散層、５ Ｐオフセット領域、
６ ゲート絶縁膜、７ ゲート電極、８ 層間絶縁膜、
９ 第１Ｎ＋ソース領域、１０ 第２Ｎ＋ソース領域、
１１ 第１ソース配線、１２ 第２ソース配線、
１３ 第１ゲート配線、１４ 第２ゲート配線、
３１ ｐ半導体基板、３２ ｎウェル領域、
３３ トレンチ、３３ａ トレンチ底面、３３ｂ トレンチ側壁、
３４ ｎ拡張ドレイン領域、３５ ｐオフセット領域、
３６ ゲート絶縁膜、３７ ゲート電極、
３８、３８ａ 層間絶縁膜、３９ 第１ｎソース領域、
７１ ゲート電極、７１ａ、７１ｂ 第１ゲート電極、
７２ ゲート電極、７２ａ、７２ｂ 第２ゲート電極、
１００ 双方向スイッチ、１１０ 充放電制御回路部、
２００ 半導体装置、２１０ リチウムイオン電池、
２２０ 負荷、３１０ 第２ｎソース領域、
３１１ 第１ソース電極、３１２ 第２ソース電極、
３１３ 第１ソース配線、３１４ 第２ソース配線、
Ｇ１ 第１ゲート端子、Ｇ２ 第２ゲート端子、
Ｍ１ 第１ＭＯＳスイッチ、Ｍ２ 第２ＭＯＳスイッチ、
Ｓ１ 第１ソース端子、Ｓ２ 第２ソース端子
３ トレンチ、３ｂ 側壁、
４ Ｎ＋埋め込み拡散層、５ Ｐオフセット領域、
６ ゲート絶縁膜、７ ゲート電極、８ 層間絶縁膜、
９ 第１Ｎ＋ソース領域、１０ 第２Ｎ＋ソース領域、
１１ 第１ソース配線、１２ 第２ソース配線、
１３ 第１ゲート配線、１４ 第２ゲート配線、
３１ ｐ半導体基板、３２ ｎウェル領域、
３３ トレンチ、３３ａ トレンチ底面、３３ｂ トレンチ側壁、
３４ ｎ拡張ドレイン領域、３５ ｐオフセット領域、
３６ ゲート絶縁膜、３７ ゲート電極、
３８、３８ａ 層間絶縁膜、３９ 第１ｎソース領域、
７１ ゲート電極、７１ａ、７１ｂ 第１ゲート電極、
７２ ゲート電極、７２ａ、７２ｂ 第２ゲート電極、
１００ 双方向スイッチ、１１０ 充放電制御回路部、
２００ 半導体装置、２１０ リチウムイオン電池、
２２０ 負荷、３１０ 第２ｎソース領域、
３１１ 第１ソース電極、３１２ 第２ソース電極、
３１３ 第１ソース配線、３１４ 第２ソース配線、
Ｇ１ 第１ゲート端子、Ｇ２ 第２ゲート端子、
Ｍ１ 第１ＭＯＳスイッチ、Ｍ２ 第２ＭＯＳスイッチ、
Ｓ１ 第１ソース端子、Ｓ２ 第２ソース端子
Claims (6)
- 第１スイッチと第２スイッチとを有する双方向スイッチであって、
半導体基板上に形成され、前記第１スイッチ及び前記第２スイッチのドレインとなる第１導電型のウェル領域と、
前記ウェル領域に設けられた第１トレンチ内に、ゲート絶縁膜を介して形成された前記第１スイッチのゲート電極と、
前記ウェル領域に前記第１トレンチと離間して設けられた第２トレンチ内に、ゲート絶縁膜を介して形成された前記第２スイッチのゲート電極と、
前記第１トレンチの側壁において、前記ウェル領域の表面に第２導電型のチャネル領域を介して形成された前記第１スイッチのソース領域と、
前記第２トレンチの側壁において、前記ウェル領域の表面に第２導電型のチャネル領域を介して形成された前記第２スイッチのソース領域と、を備え、
前記第１トレンチと前記第２トレンチとの間の領域には、前記ウェル領域が形成されている双方向スイッチ。 - 前記第１トレンチは、前記第１スイッチのゲート電極に対応して設けられ、
前記第２トレンチは、前記第２スイッチのゲート電極に対応して設けられている請求項１に記載の双方向スイッチ。 - 前記半導体基板と前記ウェル領域との間に、前記ウェル領域より高い第１導電型不純物濃度を有する拡散層をさらに備える請求項１又は２に記載の双方向スイッチ。
- 前記第１スイッチのソース領域、及び前記第２スイッチのソース領域は、前記ウェル領域より高い第１導電型不純物濃度を有する請求項１乃至３のいずれか１項に記載の双方向スイッチ。
- 請求項１乃至４のいずれか１項に記載の双方向スイッチと、
前記双方向スイッチを制御する制御回路部と、を有する半導体装置。 - 前記制御回路部は、前記第１スイッチのゲート電極と前記第２スイッチのゲート電極とにそれぞれ電気的に接続されている請求項５に記載の半導体装置。
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| JP2012064651A (ja) * | 2010-09-14 | 2012-03-29 | Seiko Instruments Inc | 半導体装置 |
| JP2012064652A (ja) * | 2010-09-14 | 2012-03-29 | Seiko Instruments Inc | 半導体装置 |
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2008
- 2008-07-04 JP JP2008175524A patent/JP2010016221A/ja active Pending
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2009
- 2009-07-02 US US12/458,201 patent/US20100001314A1/en not_active Abandoned
Cited By (4)
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