CN117238971A - 半导体器件及其制作方法 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本申请提供了一种半导体器件及其制作方法，该半导体器件中，基底具有沟槽；第一阱区位于基底中且与沟槽的底部接触，第二阱区位于沟槽至少一侧的基底中，第一阱区与第二阱区的掺杂类型相同；第一掺杂区位于第一阱区中，第二掺杂区位于第二阱区中，第一掺杂区、第二掺杂区和基底的掺杂类型相同，且不同于第一阱区，第一掺杂区和第一阱区的部分表面构成沟槽的部分底壁，第二掺杂区和第二阱区的部分表面构成沟槽的部分侧壁；栅极结构至少覆盖沟槽的侧壁、沟槽的底壁中第一阱区的部分表面和第一掺杂区的部分表面；第一金属层位于基底远离沟槽的表面上，第二金属层位于第一掺杂区和第二掺杂区远离第一金属层的表面上。本申请的半导体器件的导通阻抗低。
Description
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体器件及其制作方法。
背景技术
电力电子器件是现代电力电子技术的核心，它作为能源转换装置最基础的元件之一，决定着系统的整体性能。电力电子器件性能的好坏，将直接影响整个能源转换装置的转换效率。
宽禁带半导体材料碳化硅SiC MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管）非常适合用于研制高温、大功率、高频功率器件，用SiC材料制备的器件比Si器件的功耗降低了50%，并且在峰值功率下，工作效率大于96%，开关频率比硅器件提高数十倍，同时，碳化硅的热导率高达4.9J.K.cm，甚至优于金属铜，又可以在更高的温度下（300℃以上）工作，散热系统可以大大简化甚至可以完全取消，最终使整个系统的体积和重量显著降低。
目前SiC MOSFET有平面栅和沟槽栅两种不同的结构类型。平面栅结构具有结构简单、容易制造、高可靠性等优点，是行业内应用最早、最广泛、最可靠的架构。然而在减小芯片尺寸和提高产能的驱动下，平面栅其横向拓扑结构限制了它最终可以缩小的程度。沟槽栅结构是一种改进的技术，与平面栅相比，沟槽栅MOSFET去除了JFET区，不存在JFET（Junction Field-Effect Transistor，结型场效应晶体管）电阻，所以沟槽栅的特征电阻比平面栅要小，因此可以使用更少的SiC原材料制备沟槽栅MOSFET，从而提高产量。
然而，沟槽栅型SiC MOSFET也存在一些问题，比如，现有的沟槽栅型SiC MOSFET的导通电阻较高。
发明内容
本申请的主要目的在于提供一种半导体器件及其制作方法，以至少解决现有技术中沟槽型MOSFET的导通电阻较高，影响器件性能的技术问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件，包括：基底，具有沟槽；第一阱区以及第二阱区，所述第一阱区位于所述基底中且与所述沟槽的底部接触，所述第二阱区位于所述沟槽至少一侧的所述基底中，所述第一阱区与所述第二阱区的掺杂类型相同；第一掺杂区和第二掺杂区，所述第一掺杂区位于第一阱区中，所述第二掺杂区位于所述第二阱区中，所述第一掺杂区、所述第二掺杂区以及所述基底的掺杂类型相同，且不同于所述第一阱区的掺杂类型，所述第一掺杂区以及所述第一阱区的部分表面构成所述沟槽的部分底壁，所述第二掺杂区以及所述第二阱区的部分表面构成所述沟槽的部分侧壁；栅极结构，所述栅极结构至少覆盖所述沟槽的侧壁、所述沟槽的底壁中所述第一阱区的部分表面以及所述第一掺杂区的部分表面；第一金属层和第二金属层，所述第一金属层位于所述基底远离所述沟槽的表面上，所述第二金属层位于所述第一掺杂区和所述第二掺杂区远离所述第一金属层的表面上。
可选地，所述基底包括：衬底，所述第一金属层位于所述衬底的表面上；外延层，位于所述衬底远离所述第一金属层的表面上，所述沟槽、所述第一阱区以及所述第二阱区分别位于所述外延层中，所述外延层与所述衬底的掺杂类型相同，且不同于第一阱区的掺杂类型，所述外延层的掺杂浓度小于所述衬底的掺杂浓度。
可选地，所述第二掺杂区远离所述衬底的表面构成所述外延层远离所述衬底的部分表面，所述栅极结构包括：栅氧化层，位于所述第二掺杂区远离所述衬底的部分表面上、所述沟槽的侧壁上、所述第一阱区远离所述衬底的表面上以及所述第一掺杂区远离所述衬底的部分表面上；栅极，位于所述栅氧化层远离所述沟槽侧壁的部分表面上以及所述第一掺杂区远离所述衬底的部分表面上，所述半导体器件还包括：介质层，位于所述外延层与所述第一掺杂区的远离所述衬底的部分表面上、所述栅氧化层与所述栅极的远离所述衬底的表面上以及所述栅氧化层与所述栅极的远离所述沟槽侧壁的表面上。
可选地，所述第一掺杂区以及所述第二掺杂区的掺杂浓度分别大于所述外延层的掺杂浓度。
可选地，所述半导体器件还包括：第三掺杂区，位于所述第一阱区中，且与所述第一掺杂区接触；第四掺杂区，位于所述第二阱区中，且与所述第二掺杂区接触，所述第三掺杂区与所述第四掺杂区的掺杂类型相同，且不同于所述第一掺杂区的掺杂类型，所述第二金属层还覆盖所述第三掺杂区的部分表面。
可选地，所述第三掺杂区的掺杂浓度大于所述第一阱区的掺杂浓度，所述第四掺杂区的掺杂浓度大于所述第二阱区的掺杂浓度。
可选地，所述第一金属层包括沿远离所述基底方向依次叠置的第一金属子层、第二金属子层、第三金属子层和第四金属子层，所述第二金属层包括沿远离所述基底方向依次叠置的第五金属子层、第六金属子层和第七金属子层，其中，所述第一金属子层、所述第三金属子层和所述第五金属子层的材料分别包括镍，所述第二金属子层以及所述第六金属子层的材料分别包括钛，所述第四金属子层的材料包括银，所述第七金属子层的材料包括铝。
根据本申请的另一方面，提供了一种所述的半导体器件的制作方法，包括：提供具有沟槽的初始基底；对所述初始基底进行离子注入，以在所述初始基底中形成第一初始阱区以及第二初始阱区，剩余的所述初始基底形成基底，所述第一初始阱区与所述沟槽的底部接触，所述第二初始阱区位于所述沟槽的至少一侧；对所述第一初始阱区和所述第二初始阱区进行离子注入，以至少在所述第一初始阱区中形成第一掺杂区，以及在所述第二初始阱区中形成第二掺杂区，剩余的所述第一初始阱区形成第一阱区，剩余的所述第二初始阱区形成第二阱区，其中，所述第一阱区与所述第二阱区的掺杂类型相同，所述第二掺杂区位于所述第二阱区中，所述第一掺杂区、所述第二掺杂区以及所述基底的掺杂类型相同，且不同于所述第一阱区的掺杂类型，所述第一掺杂区以及所述第一阱区的部分表面构成所述沟槽的部分底壁，所述第二掺杂区以及所述第二阱区的部分表面构成所述沟槽的部分侧壁；至少在所述沟槽的侧壁、所述沟槽的底壁中所述第一阱区的裸露表面以及所述第一掺杂区的部分裸露表面上形成栅极结构；在所述基底远离所述沟槽的表面上形成第一金属层，以及在所述第一掺杂区和所述第二掺杂区的裸露表面上形成第二金属层。
可选地，提供具有沟槽的初始基底，包括：提供衬底；在所述衬底的表面上形成初始外延层，所述初始外延层与所述衬底的掺杂类型相同，且不同于第一阱区的掺杂类型；去除部分的所述初始外延层，以形成伸入所述初始外延层中的所述沟槽，剩余的所述初始外延层形成中间外延层，对所述初始基底进行离子注入，以在所述初始基底中形成第一初始阱区以及第二初始阱区，包括：在所述沟槽两侧的所述中间外延层远离所述衬底的表面上形成第一阻挡层；对形成有所述第一阻挡层的所述中间外延层进行离子注入，以在所述沟槽底部的所述中间外延层中形成所述第一初始阱区，以及在所述沟槽两侧的所述中间外延层中形成所述第二初始阱区，剩余的所述中间外延层形成所述外延层；去除所述第一阻挡层。
可选地，至少在所述沟槽的侧壁、所述沟槽的底壁中所述第一阱区的裸露表面以及所述第一掺杂区的部分裸露表面上形成栅极结构，包括：在所述沟槽的侧壁和底壁、所述第二掺杂区的裸露表面以及所述外延层的裸露表面上形成初始栅氧化层；对所述初始栅氧化层进行刻蚀操作，保留位于所述第二掺杂区远离所述衬底的部分表面上、所述沟槽的侧壁上、所述第一阱区远离所述衬底的表面上以及所述第一掺杂区远离所述衬底的部分表面上的所述初始栅氧化层，得到所述栅氧化层；在所述栅氧化层的至少部分裸露表面上形成栅极，得到所述栅极结构。
应用本申请的技术方案，半导体器件中，沟槽底部的基底中设置有与基底的掺杂类型不同的第一阱区，第一阱区中形成有与第一阱区掺杂类型不同的第一掺杂区，通过栅极结构连接该第一阱区和第一掺杂区，从而在栅极结构与第一阱区接触的表面形成第一个沟道区；沟槽一侧的基底中设置有与基底的掺杂类型不同的第二阱区，第二阱区中形成有与第二阱区掺杂类型不同的第二掺杂区，通过栅极结构连接第二阱区和第二掺杂区，从而在栅极结构与第二阱区接触的表面形成第二个沟道区，因此，本申请的所述半导体器件实现了双沟道区域，可以降低整个半导体器件的导通电阻，提升半导体器件的整体性能。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的实施例中提供的一种半导体器件的结构示意图；
图2示出了根据本申请的实施例中提供的一种半导体器件的制作方法的流程示意图；
图3至图10分别示出了根据本申请的实施例提供的半导体器件的制作方法在各工艺步骤之后得到的结构示意图。
其中，上述附图包括以下附图标记：
10、基底；11、沟槽；12、第一阱区；13、第二阱区；14、第一掺杂区；15、第二掺杂区；16、栅极结构；17、第一金属层；18、第二金属层；19、衬底；20、外延层；21、栅氧化层；22、栅极；23、介质层；24、第三掺杂区；25、第四掺杂区；26、初始基底；27、第一初始阱区；28、第二初始阱区；29、中间外延层；30、第一阻挡层；31、第二阻挡层；32、第一初始掺杂区；33、第三阻挡层。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及所述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，现有技术中沟槽型MOSFET的导通电阻较高，影响器件性能，为解决如上的技术问题，本申请的实施例提供了一种半导体器件及其制作方法。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
本申请的实施例提供了一种如图1所示的半导体器件，该半导体器件包括：
基底10，具有沟槽11；
第一阱区12以及第二阱区13，所述第一阱区12位于所述基底10中且与所述沟槽11的底部接触，所述第二阱区13位于所述沟槽11至少一侧的所述基底10中，所述第一阱区12与所述第二阱区13的掺杂类型相同；
具体地，所述第二阱区13可以仅位于所述沟槽一侧的基底10中，也可以一一对应地位于所述沟槽两侧的基底10中。
第一掺杂区14和第二掺杂区15，所述第一掺杂区14位于第一阱区12中，所述第二掺杂区15位于所述第二阱区13中，所述第一掺杂区14、所述第二掺杂区15以及所述基底10的掺杂类型相同，且不同于所述第一阱区12的掺杂类型，所述第一掺杂区14以及所述第一阱区12的部分表面构成所述沟槽11的部分底壁，所述第二掺杂区15以及所述第二阱区13的部分表面构成所述沟槽11的部分侧壁；
具体地，所述第一掺杂区14靠近所述沟槽底部的表面（图1中第一掺杂区14的上表面）以及所述第一阱区12靠近所述沟槽底部的表面（图1中第一阱区12的上表面）均与所述沟槽的部分底壁重合，即所述沟槽的部分底壁就是所述第一掺杂区14以及所述第一阱区12的部分表面；所述第二掺杂区15靠近所述沟槽侧壁的表面（图1中第二掺杂区15的侧面）以及所述第二阱区13靠近所述沟槽侧壁的表面（图1中第二阱区13的侧面）均与所述沟槽的侧壁重合，即所述沟槽的部分侧壁就是所述第二掺杂区15和所述第二阱区13的部分表面。此外，所述第二掺杂区15和所述第二阱区13的部分表面还与所述基底10远离沟槽底部的部分表面（图1中基底10的部分上表面）重合。
栅极结构16，所述栅极结构16至少覆盖所述沟槽11的侧壁、所述沟槽11的底壁中所述第一阱区12的部分表面以及所述第一掺杂区14的部分表面；
具体地，所述栅极结构16覆盖所述沟槽的侧壁，则所述栅极结构16与所述第二掺杂区15以及所述第二阱区13分别接触。所述栅极结构16作为所述半导体器件的栅极。
第一金属层17和第二金属层18，所述第一金属层17位于所述基底10远离所述沟槽11的表面上，所述第二金属层18位于所述第一掺杂区14和所述第二掺杂区15远离所述第一金属层17的表面上。
具体地，所述第一金属层17作为所述半导体器件的漏极，所述第二金属层18与所述第一掺杂区14以及所述第二掺杂区15接触，作为所述半导体器件的源极，其中，所述第一掺杂区14和所述第二掺杂区15为所述半导体器件的源区。
所述的半导体器件中，沟槽底部的基底中设置有与基底的掺杂类型不同的第一阱区，第一阱区中形成有与第一阱区掺杂类型不同的第一掺杂区，通过栅极结构连接该第一阱区和第一掺杂区，从而在栅极结构与第一阱区接触的表面形成第一个沟道区；沟槽一侧的基底中设置有与基底的掺杂类型不同的第二阱区，第二阱区中形成有与第二阱区掺杂类型不同的第二掺杂区，通过栅极结构连接第二阱区和第二掺杂区，从而在栅极结构与第二阱区接触的表面形成第二个沟道区，因此，本申请的所述半导体器件实现了双沟道区域，可以降低整个半导体器件的导通电阻，提升半导体器件的整体性能。
具体地，当栅极和源极之间施加一定偏压，第一个沟道区和第二个沟道区进入弱反型状态，当栅极和漏极之间的偏压达到半导体器件的阈值电压，沟道区进入强反型状态后半导体器件开始工作，多数载流子从所述第二金属层流经第二掺杂区、第二阱区、基底到达第一金属层，多数载流子还从所述第二金属层流经第一掺杂区、第一阱区、基底达到第一金属层，从而形成了双沟道导通机制。
以所述基底的掺杂类型为N型为例，那么所述第一阱区和所述第二阱区则均为P型阱区，所述第一掺杂区和所述第二掺杂区均为N型掺杂区，此时所述偏压为正向偏压，所述漏极与所述源极之间施加的电流为正向电流，所述多数载流子为电子，即电子从第二金属层开始沿所述的两条路径移动至第一金属层。所述基底的掺杂类型为P型的情况与掺杂类型为N型时原理相似，此处不再赘述。
一种具体的实施例中，本申请的所述半导体器件为沟槽栅型碳化硅MOSFET器件。
在实际的应用过程中，现有技术的沟槽栅型MOSFET在反向偏置过程中，沟槽底部栅氧化层处有更高的电场，器件可靠性较差，为了解决该技术问题，根据本申请的另一些可选实施例，如图1所示，所述基底10包括：
衬底19，所述第一金属层17位于所述衬底19的表面上；
外延层20，位于所述衬底19远离所述第一金属层17的表面上，所述沟槽11、所述第一阱区12以及所述第二阱区13分别位于所述外延层20中，所述外延层20与所述衬底19的掺杂类型相同，且不同于第一阱区12的掺杂类型，所述外延层20的掺杂浓度小于所述衬底19的掺杂浓度。
所述实施例中，基底包括依次叠置的衬底和外延层，第一阱区和第二阱区位于外延层中，且外延层与第一阱区以及第二阱区的掺杂类型不同，这样，在半导体器件反向工作时，第一阱区与外延层之间的PN结以及第二阱区与外延层之间的PN结可以进入反向偏置状态，从而可以有效屏蔽栅极结构中栅氧化层的高电场问题，使得栅氧化层处的电场大大降低，从而提升半导体器件的可靠性。
本申请的一种示例性实施例中，所述衬底的掺杂浓度为1E19cm-3~1E20cm-3，所述外延层的掺杂浓度为1E15cm-3~1E16cm-3。所述第一掺杂区以及所述第二掺杂区的掺杂浓度分别为1E19cm-3~1E20cm-3。
可选地，如图1所示，所述第二掺杂区15远离所述衬底19的表面构成所述外延层20远离所述衬底19的部分表面，所述栅极结构16包括：
栅氧化层21，位于所述第二掺杂区15远离所述衬底19的部分表面上、所述沟槽11的侧壁上、所述第一阱区12远离所述衬底19的表面上以及所述第一掺杂区14远离所述衬底19的部分表面上；
栅极22，位于所述栅氧化层21远离所述沟槽11侧壁的部分表面上以及所述第一掺杂区14远离所述衬底19的部分表面上。
所述实施例中，通过所述栅氧化层实现栅极与沟道区之间的电隔离，来控制沟道区中电子或者空穴的流动。
此外，如图1所示，所述半导体器件还包括：介质层23，位于所述外延层20与所述第一掺杂区14的远离所述衬底19的部分表面上、所述栅氧化层21与所述栅极22的远离所述衬底19的表面上以及所述栅氧化层21与所述栅极22的远离所述沟槽11侧壁的表面上。通过所述介质层，实现对栅极结构的隔离防护。
具体地，所述第一掺杂区以及所述第二掺杂区的掺杂浓度分别大于所述外延层的掺杂浓度。所述第一掺杂区与所述第二掺杂区的浓度更高，进一步地保证了半导体器件的源极导电性能较好。
所述栅极、栅氧化层以及介质层的材料可以选择现有技术中任意可行的材料，一种示例性实施例中，所述栅极的材料包括多晶硅，所述栅氧化层的材料包括氧化硅，所述介质层的材料包括氧化硅、氮化硅以及碳氮化硅中的一种或者多种。
本申请的又一些可选方案中，如图1所示，所述半导体器件还包括：第三掺杂区24，位于所述第一阱区12中，且与所述第一掺杂区14接触；第四掺杂区25，位于所述第二阱区13中，且与所述第二掺杂区15接触，所述第三掺杂区24与所述第四掺杂区25的掺杂类型相同，且不同于所述第一掺杂区14的掺杂类型，所述第二金属层18还覆盖所述第三掺杂区24的部分表面，如图1所示，具体是所述第二金属层18覆盖所述第三掺杂区24的远离衬底19的表面，即所述第三掺杂区24的上表面。
具体地，所述第三掺杂区24的掺杂浓度大于所述第一阱区12的掺杂浓度，所述第四掺杂区25的掺杂浓度大于所述第二阱区13的掺杂浓度。
在实际的应用过程中，所述第一金属层和所述第二金属层可以为单层结构，也可以为叠层结构。为了进一步地实现金属材料与半导体材料形成较好的欧姆接触，一些其他实施例中，所述第一金属层和所述第二金属层均为叠层结构，具体地，所述第一金属层包括沿远离所述基底方向依次叠置的第一金属子层、第二金属子层、第三金属子层和第四金属子层，所述第二金属层包括沿远离所述基底方向依次叠置的第五金属子层、第六金属子层和第七金属子层。本实施例中采用叠层金属材料作为漏极金属接触以及源极金属接触，可以使得第一金属层与漏区半导体材料以及第二金属层与源区半导体材料形成良好欧姆接触，进一步地保证半导体器件整体性能较好。
本领域技术人员可以采用任意合适的材料来作为所述第一金属子层、所述第二金属子层、所述第三金属子层、所述第四金属子层、所述第五金属子层以及所述第六金属子层。示例性地，所述第一金属子层、所述第三金属子层和所述第五金属子层的材料分别包括镍，所述第二金属子层以及所述第六金属子层的材料分别包括钛，所述第四金属子层的材料包括银，所述第七金属子层的材料包括铝。
更为具体地一种实施例中，所述第一金属子层为镍层，所述第二金属子层为钛层，所述第三金属子层为镍层，所述第四金属子层为银层。所述第五金属子层为镍层，所述第六金属子层为钛层，所述第七金属子层为铝层。
在本实施例中还提供了一种用于制作所述半导体器件的制作方法，需要说明的是，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
图2是根据本申请实施例的半导体器件的制作方法的流程图。如图2所示，该方法包括以下步骤：
步骤S201，提供如图3所示的具有沟槽11的初始基底26；
步骤S202，如图3和图4所示，对所述初始基底26进行离子注入，以在所述初始基底26中形成第一初始阱区27以及第二初始阱区28，剩余的所述初始基底26形成基底10，所述第一初始阱区27与所述沟槽11的底部接触，所述第二初始阱区28位于所述沟槽11的至少一侧；
具体地，所述第二初始阱区28可以位于所述沟槽11一侧的所述基底10中，也可以如图4所示的位于所述沟槽11两侧的所述基底10中。
步骤S203，如图5至图7所示，对所述第一初始阱区27和所述第二初始阱区28进行离子注入，以至少在所述第一初始阱区27中形成第一掺杂区14，以及在所述第二初始阱区28中形成第二掺杂区15，剩余的所述第一初始阱区27形成第一阱区12，剩余的所述第二初始阱区28形成第二阱区13，其中，所述第一阱区与所述第二阱区的掺杂类型相同，所述第二掺杂区位于所述第二阱区中，所述第一掺杂区、所述第二掺杂区以及所述基底的掺杂类型相同，且不同于所述第一阱区的掺杂类型，所述第一掺杂区以及所述第一阱区的部分表面构成所述沟槽的部分底壁，所述第二掺杂区以及所述第二阱区的部分表面构成所述沟槽的部分侧壁；
具体地，所述第一掺杂区14靠近所述沟槽11底部的表面（图5中第一掺杂区14的上表面）以及所述第一阱区12靠近所述沟槽11底部的表面（图5中第一阱区12的上表面）均与所述沟槽11的部分底壁重合，即所述沟槽11的部分底壁就是所述第一掺杂区14以及所述第一阱区12的部分表面，即所述第一掺杂区14以及所述第一阱区12的上表面；所述第二掺杂区15靠近所述沟槽11侧壁的表面（图5中第二掺杂区15的侧面）以及所述第二阱区13靠近所述沟槽11侧壁的表面（图5中第二阱区13的侧面）均与所述沟槽11的侧壁重合，即所述沟槽11的部分侧壁就是所述第二掺杂区15和所述第二阱区13的部分表面。此外，所述第二掺杂区15和所述第二阱区13的部分表面还与所述基底10远离沟槽11底部的部分表面（图5中基底的部分上表面）重合。
步骤S204，至少在所述沟槽11的侧壁、所述沟槽11的底壁中所述第一阱区12的裸露表面以及所述第一掺杂区14的部分裸露表面上形成栅极结构16，得到如图9所示的结构；
具体地，所述栅极结构16覆盖所述沟槽11的侧壁，则所述栅极结构16与所述第二掺杂区15以及所述第二阱区13分别接触。所述栅极结构16作为所述半导体器件的栅极。
步骤S205，在所述基底10远离所述沟槽11的表面上形成第一金属层17，以及在所述第一掺杂区14和所述第二掺杂区15的裸露表面上形成第二金属层18，得到如图1所示的结构。
通过所述实施例，先在基底中形成与基底的掺杂类型不同的第一阱区和第二阱区，之后在第一阱区中对应形成与第一阱区掺杂类型不同的第一掺杂区，在第二阱区中对应形成与第二阱区掺杂类型不同的第二掺杂区，再通过栅极结构连接第一阱区和第一掺杂区，以及连接第二阱区和第二掺杂区，从而在栅极结构与第一阱区接触的表面形成第一个沟道区，在栅极结构与第二阱区接触的表面形成第二个沟道区，因此，本申请的所述半导体器件实现了双沟道区域，可以降低整个半导体器件的导通电阻，提升半导体器件的整体性能。
具体地，所述半导体器件为沟槽栅型碳化硅MOSFET器件。
在实际的应用过程中，沟槽栅型MOSFET在反向偏置过程中，沟槽底部栅氧化层处有更高的电场，器件可靠性较差，为了解决该技术问题，一种可选方案中，步骤S201：提供具有沟槽的初始基底，包括：如图3所示，提供衬底19；在所述衬底19的表面上形成初始外延层，所述初始外延层与所述衬底的掺杂类型相同，且不同于第一阱区的掺杂类型；去除部分的所述初始外延层，以形成伸入所述初始外延层中的所述沟槽，剩余的所述初始外延层形成中间外延层29，得到如图3所示的所述初始基底26。
所述实施例中，基底包括依次叠置的衬底和外延层，第一阱区和第二阱区位于外延层中，且外延层与第一阱区以及第二阱区的掺杂类型不同，这样，在半导体器件反向工作时，第一阱区与外延层之间的PN结以及第二阱区与外延层之间的PN结可以进入反向偏置状态，从而可以有效屏蔽栅极结构中栅氧化层的高电场问题，使得栅氧化层处的电场大大降低，从而提升半导体器件的可靠性。
步骤S202：对所述初始基底进行离子注入，以在所述初始基底中形成第一初始阱区以及第二初始阱区，包括：如图3所示，在所述沟槽11两侧的所述中间外延层29远离所述衬底19的表面上形成第一阻挡层30，也就是说，所述第一阻挡层30不覆盖所述沟槽11的侧壁和底壁；对形成有所述第一阻挡层30的所述中间外延层29进行离子注入，以在所述沟槽11底部的所述中间外延层29中形成所述第一初始阱区27，以及在所述沟槽11两侧的所述中间外延层29中形成所述第二初始阱区28，剩余的所述中间外延层29形成所述外延层20；去除所述第一阻挡层30，得到如图4所示的结构。
所述实施例中，通过依次叠置衬底、外延层和第一阻挡层，再对形成有第一阻挡层的外延层进行离子注入来形成位于外延层中的第一阱区和第二阱区，且外延层与第一阱区以及第二阱区的掺杂类型不同，这样，在半导体器件反向工作时，第一阱区与外延层之间的PN结以及第二阱区与外延层之间的PN结可以进入反向偏置状态，从而可以有效屏蔽栅极结构中栅氧化层的高电场问题，使得栅氧化层处的电场大大降低，从而提升半导体器件的可靠性。
本领域技术人员可以根据实际情况选择合适的方式来生长所述第一初始阻挡层，本申请中，在所述沟槽两侧的所述中间外延层远离所述衬底的表面上形成第一阻挡层，包括：采用CVD（Chemical Vapor Deposition，化学气相沉积）方式在所述沟槽两侧的所述中间外延层远离所述衬底的表面上形成第一阻挡层。
当然，除了所述方式外，提供具有沟槽的初始基底，还可以包括：提供依次叠置的衬底和初始外延层。对所述初始基底进行离子注入，以在所述初始基底中形成第一初始阱区以及第二初始阱区，还可以包括：在所述初始外延层远离所述衬底的表面上形成第一初始阻挡层；对所述第一初始阻挡层和所述初始外延层进行刻蚀，以去除部分的所述第一初始阻挡层和部分的所述初始外延层，形成所述沟槽，剩余的所述第一初始阻挡层形成所述第一阻挡层，剩余的所述初始外延层形成中间外延层；对形成有所述第一阻挡层的所述中间外延层进行离子注入，以在所述沟槽底部的所述中间外延层中形成第一初始阱区，以及在所述沟槽两侧的所述中间外延层中形成第二初始阱区。
在所述第一初始阱区和所述第二初始阱区均为P型阱区的情况下，对形成有所述第一阻挡层的所述中间外延层进行离子注入，以在所述沟槽底部的所述中间外延层中形成所述第一初始阱区，以及在所述沟槽两侧的所述中间外延层中形成所述第二初始阱区，可以包括：对形成有所述第一阻挡层的所述中间外延层进行铝离子注入，得到所述第一初始阱区和所述第二初始阱区。当然，除了铝离子之外，所述离子注入的类型还可以为其他质量适中的离子，如硼离子等。
在所述第一初始阱区和所述第二初始阱区均为N型阱区的情况下，对形成有所述第一阻挡层的所述中间外延层进行离子注入，以在所述沟槽底部的所述中间外延层中形成所述第一初始阱区，以及在所述沟槽两侧的所述中间外延层中形成所述第二初始阱区，可以包括：对形成有所述第一阻挡层的所述中间外延层进行氮离子注入，得到所述第一初始阱区和所述第二初始阱区。当然，除了氮离子之外，所述离子注入的类型还可以为其他质量适中的离子，如磷离子等。
本申请的实施例中，步骤S203：对所述第一初始阱区27和所述第二初始阱区28进行离子注入，以至少在所述第一初始阱区27中形成第一掺杂区14，以及在所述第二初始阱区28中形成第二掺杂区15，可以包括：在所述外延层20的裸露表面上形成第二初始阻挡层；如图5所示，去除部分的所述第二初始阻挡层，使得所述第一初始阱区27远离所述衬底19的部分表面以及所述第二初始阱区28远离所述衬底19的部分表面裸露，剩余的所述第二初始阻挡层形成第二阻挡层31；对形成有所述第二阻挡层31的所述外延层20进行离子注入，以在所述第一初始阱区27中形成第一初始掺杂区32，以及在所述第二初始阱区28中一一对应地形成第二掺杂区15，得到如图5所示的结构；去除所述第二阻挡层31，并在所述外延层20的裸露表面上形成第三初始阻挡层；去除部分的所述第三初始阻挡层，保留覆盖所述第二掺杂区15、所述沟槽11的侧壁以及所述第一初始掺杂区32的部分的所述第三初始阻挡层，得到如图6所示的第三阻挡层33；对形成有所述第三阻挡层33的所述外延层进行离子注入，以在所述第一初始掺杂区32中形成第三掺杂区24，剩余的所述第一初始掺杂区32位于所述第三掺杂区24的两侧且与所述第三掺杂区24接触，得到两个所述第一掺杂区14，剩余的所述第一初始阱区27形成所述第一阱区12，以及在所述第二初始阱区中形成与所述第二掺杂区15接触的第四掺杂区25，剩余的所述第二初始阱区28形成所述第二阱区13；去除所述第三阻挡层33，得到如图7所示的结构。
进一步地，可以通过CVD方式来形成所述的第二初始阻挡层和第三初始阻挡层，也可以通过现有其他膜层生长工艺来形成，如ALD（Atomic Layer Deposition，原子层沉积）以及PVD（Physical Vapor Deposition，物理气相沉积）等。对形成有所述第二阻挡层的所述外延层进行离子注入，可以包括：对形成有所述第二阻挡层的所述外延层进行高温氮离子注入。对形成有所述第三阻挡层的所述外延层进行离子注入，可以包括：对形成有所述第三阻挡层的所述外延层进行高温铝离子注入。
此外，在对所述第一初始阱区和所述第二初始阱区进行离子注入，以至少在所述第一初始阱区中形成第一掺杂区，以及在所述第二初始阱区中形成第二掺杂区之后，在至少在所述沟槽的侧壁、所述沟槽的底壁中所述第一阱区的裸露表面以及所述第一掺杂区的部分裸露表面上形成栅极结构之前，所述方法还包括：在形成有所述第一掺杂区、所述第二掺杂区、所述第三掺杂区以及所述第四掺杂区的所述外延层的裸露表面上溅射碳膜；对形成有所述碳膜的半导体结构进行高温退火，退火温度可以为1700℃~1800℃；向退火后的半导体结构所在的反应室通入氧气，来去除残余碳膜。通过溅射碳膜并进行高温退火，可以细化半导体结构的晶粒，消除缺陷，从而保证后续在外延层的裸露表面上形成的栅极结构的质量较好。
又一种可选实施例中，步骤S204：至少在所述沟槽的侧壁、所述沟槽的底壁中所述第一阱区的裸露表面以及所述第一掺杂区的部分裸露表面上形成栅极结构，包括：如图7至图9所示，在所述沟槽11的侧壁和底壁、所述第二掺杂区15的裸露表面以及所述外延层20的裸露表面上形成初始栅氧化层（图中未示出），也就是说，将外延层的裸露表面和沟槽内都覆盖初始栅氧化层；对所述初始栅氧化层进行刻蚀操作，保留位于所述第二掺杂区15远离所述衬底19的部分表面上、所述沟槽11的侧壁上、所述第一阱区12远离所述衬底19的表面上以及所述第一掺杂区14远离所述衬底19的部分表面上的所述初始栅氧化层，得到如图8所示的所述栅氧化层21；在所述栅氧化层21的至少部分裸露表面上形成栅极22，得到如图9所示的所述栅极结构16。通过所述栅氧化层实现栅极与沟道区之间的电隔离，来控制沟道区中电子或者空穴的流动。
具体地，除了在所述第二掺杂区远离所述衬底的部分表面上、所述沟槽的侧壁上、所述第一阱区远离所述衬底的表面上以及所述第一掺杂区远离所述衬底的部分表面上形成所述栅氧化层外，也可以仅保留位于所述沟槽的侧壁上、所述第一阱区远离所述衬底的表面上以及所述第一掺杂区远离所述衬底的部分表面上的所述栅氧化层。
本领域技术人员具体可以通过热氧化的方式形成所述初始栅氧化层，通过CVD方式来在栅氧化层的部分表面上沉积形成所述栅极。
进一步地，在至少在所述沟槽的侧壁、所述沟槽的底壁中所述第一阱区的裸露表面以及所述第一掺杂区的部分裸露表面上形成栅极结构之后，在所述基底远离所述沟槽的表面上形成第一金属层，以及在所述第一掺杂区和所述第二掺杂区的裸露表面上形成第二金属层之前，所述方法还包括：如图9和图10所示，在外延层20的远离所述衬底19的部分裸露表面上以及所述栅氧化层21、所述栅极22与所述第一掺杂区14的裸露表面上形成介质层23。通过所述介质层，实现对栅极结构的隔离防护。
在实际的应用过程中，可以先在外延层、栅极结构以及沟槽的裸露表面上形成初始介质层，再通过刻蚀掉部分的初始介质层来得到所述介质层，具体地，所述介质层的生长方式可以为任意可行的生长方式，示例性的，采用LPCVD（Low Pressure Chemical VaporDeposition，低压化学气相沉积）方式形成所述介质层。
如图10和图1所示，步骤S205：在所述基底10远离所述沟槽11的表面上形成第一金属层17，以及在所述第一掺杂区14和所述第二掺杂区15的裸露表面上形成第二金属层18，包括：形成覆盖所述衬底19远离所述外延层20的表面的所述第一金属层17，以及形成覆盖所述第一掺杂区14的裸露部分、所述第二掺杂区15的裸露部分、裸露的第三掺杂区24以及裸露的第四掺杂区25的所述第二金属层18。
具体地，可以通过溅射方式来生长所述第一金属层和所述第二金属层。
在实际的应用过程中，所述第一金属层和所述第二金属层可以为单层结构，也可以为叠层结构。为了进一步地实现金属材料与半导体材料形成较好的欧姆接触，一些其他实施例中，所述第一金属层和所述第二金属层均为叠层结构，所述第一金属层包括沿远离所述衬底方向依次叠置的镍层、钛层、镍层和银层，所述第二金属层包括沿远离所述衬底方向依次叠置的镍层、钛层和铝层。
以所述基底的掺杂为N型、所述第一阱区以及所述第二阱区的掺杂类型为P型、所述第一掺杂区以及所述第二掺杂区的掺杂类型为N型以及所述第三掺杂区以及所述第四掺杂区的掺杂类型为P型为例，对所述半导体器件的工作原理说明如下：
当栅-源电极施加正偏压，第一阱区和第二阱区处的沟道区域进入弱反型状态；当栅-源电极所施加的电压超过阈值电压后，沟道区域进入强反型状态，器件开始工作，电子运动方向为第二金属层流经N型的第一掺杂区以及N型的第二掺杂区，接着流经第一阱区以及第二阱区处的沟道区域，最后流入漏极区域，形成了双沟道导通机制。双沟道包括：（1）与栅氧化层接触的第一阱区的表面处；（2）与栅氧化层分别接触的沟道两侧的两个第二阱区的表面处。半导体器件在沟槽处有四个地方的沟道区域，且是对称的，一般称为双沟道。当半导体器件反向工作时，P型的第一阱区与N型的外延层形成的PN结以及P型的第二阱区与N型的外延层形成的PN结进入反向偏置状态，能够有效屏蔽沟槽底部栅氧化层高电场的问题。
所述基底的掺杂类型为P型的情况与掺杂类型为N型时原理相似，此处不再赘述。
此外，还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
从以上的描述中，可以看出，本申请所述的实施例实现了如下技术效果：
1）、本申请的半导体器件中，沟槽底部的基底中设置有与基底的掺杂类型不同的第一阱区，第一阱区中形成有与第一阱区掺杂类型不同的第一掺杂区，通过栅极结构连接该第一阱区和第一掺杂区，从而在栅极结构与第一阱区接触的表面形成第一个沟道区；沟槽一侧的基底中设置有与基底的掺杂类型不同的第二阱区，第二阱区中形成有与第二阱区掺杂类型不同的第二掺杂区，通过栅极结构连接第二阱区和第二掺杂区，从而在栅极结构与第二阱区接触的表面形成第二个沟道区，因此，本申请的所述半导体器件实现了双沟道区域，可以降低整个半导体器件的导通电阻，提升半导体器件的整体性能。
2）、本申请的半导体器件的制作方法中，先在基底中形成与基底的掺杂类型不同的第一阱区和第二阱区，之后在第一阱区中对应形成与第一阱区掺杂类型不同的第一掺杂区，在第二阱区中对应形成与第二阱区掺杂类型不同的第二掺杂区，再通过栅极结构连接第一阱区和第一掺杂区，以及连接第二阱区和第二掺杂区，从而在栅极结构与第一阱区接触的表面形成第一个沟道区，在栅极结构与第二阱区接触的表面形成第二个沟道区，因此，本申请的所述半导体器件实现了双沟道区域，可以降低整个半导体器件的导通电阻，提升半导体器件的整体性能。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种半导体器件，其特征在于，包括：
基底，具有沟槽；
第一阱区以及第二阱区，所述第一阱区位于所述基底中且与所述沟槽的底部接触，所述第二阱区位于所述沟槽至少一侧的所述基底中，所述第一阱区与所述第二阱区的掺杂类型相同；
第一掺杂区和第二掺杂区，所述第一掺杂区位于第一阱区中，所述第二掺杂区位于所述第二阱区中，所述第一掺杂区、所述第二掺杂区以及所述基底的掺杂类型相同，且不同于所述第一阱区的掺杂类型，所述第一掺杂区以及所述第一阱区的部分表面构成所述沟槽的部分底壁，所述第二掺杂区以及所述第二阱区的部分表面构成所述沟槽的部分侧壁；
栅极结构，所述栅极结构至少覆盖所述沟槽的侧壁、所述沟槽的底壁中所述第一阱区的部分表面以及所述第一掺杂区的部分表面；
第一金属层和第二金属层，所述第一金属层位于所述基底远离所述沟槽的表面上，所述第二金属层位于所述第一掺杂区和所述第二掺杂区远离所述第一金属层的表面上。
2.根据权利要求1所述的半导体器件，其特征在于，所述基底包括：
衬底，所述第一金属层位于所述衬底的表面上；
外延层，位于所述衬底远离所述第一金属层的表面上，所述沟槽、所述第一阱区以及所述第二阱区分别位于所述外延层中，所述外延层与所述衬底的掺杂类型相同，且不同于第一阱区的掺杂类型，所述外延层的掺杂浓度小于所述衬底的掺杂浓度。
3.根据权利要求2所述的半导体器件，其特征在于，所述第二掺杂区远离所述衬底的表面构成所述外延层远离所述衬底的部分表面，
所述栅极结构包括：
栅氧化层，位于所述第二掺杂区远离所述衬底的部分表面上、所述沟槽的侧壁上、所述第一阱区远离所述衬底的表面上以及所述第一掺杂区远离所述衬底的部分表面上；
栅极，位于所述栅氧化层远离所述沟槽侧壁的部分表面上以及所述第一掺杂区远离所述衬底的部分表面上，
所述半导体器件还包括：
介质层，位于所述外延层与所述第一掺杂区的远离所述衬底的部分表面上、所述栅氧化层与所述栅极的远离所述衬底的表面上以及所述栅氧化层与所述栅极的远离所述沟槽侧壁的表面上。
4.根据权利要求2所述的半导体器件，其特征在于，所述第一掺杂区以及所述第二掺杂区的掺杂浓度分别大于所述外延层的掺杂浓度。
5.根据权利要求1至4中任一项所述的半导体器件，其特征在于，所述半导体器件还包括：
第三掺杂区，位于所述第一阱区中，且与所述第一掺杂区接触；
第四掺杂区，位于所述第二阱区中，且与所述第二掺杂区接触，所述第三掺杂区与所述第四掺杂区的掺杂类型相同，且不同于所述第一掺杂区的掺杂类型，
所述第二金属层还覆盖所述第三掺杂区的部分表面。
6.根据权利要求5所述的半导体器件，其特征在于，所述第三掺杂区的掺杂浓度大于所述第一阱区的掺杂浓度，所述第四掺杂区的掺杂浓度大于所述第二阱区的掺杂浓度。
7.根据权利要求1至4中任一项所述的半导体器件，其特征在于，所述第一金属层包括沿远离所述基底方向依次叠置的第一金属子层、第二金属子层、第三金属子层和第四金属子层，所述第二金属层包括沿远离所述基底方向依次叠置的第五金属子层、第六金属子层和第七金属子层，其中，所述第一金属子层、所述第三金属子层和所述第五金属子层的材料分别包括镍，所述第二金属子层以及所述第六金属子层的材料分别包括钛，所述第四金属子层的材料包括银，所述第七金属子层的材料包括铝。
8.一种权利要求1至7中任一项所述的半导体器件的制作方法，其特征在于，包括：
提供具有沟槽的初始基底；
对所述初始基底进行离子注入，以在所述初始基底中形成第一初始阱区以及第二初始阱区，剩余的所述初始基底形成基底，所述第一初始阱区与所述沟槽的底部接触，所述第二初始阱区位于所述沟槽的至少一侧；
对所述第一初始阱区和所述第二初始阱区进行离子注入，以至少在所述第一初始阱区中形成第一掺杂区，以及在所述第二初始阱区中形成第二掺杂区，剩余的所述第一初始阱区形成第一阱区，剩余的所述第二初始阱区形成第二阱区，其中，所述第一阱区与所述第二阱区的掺杂类型相同，所述第二掺杂区位于所述第二阱区中，所述第一掺杂区、所述第二掺杂区以及所述基底的掺杂类型相同，且不同于所述第一阱区的掺杂类型，所述第一掺杂区以及所述第一阱区的部分表面构成所述沟槽的部分底壁，所述第二掺杂区以及所述第二阱区的部分表面构成所述沟槽的部分侧壁；
至少在所述沟槽的侧壁、所述沟槽的底壁中所述第一阱区的裸露表面以及所述第一掺杂区的部分裸露表面上形成栅极结构；
在所述基底远离所述沟槽的表面上形成第一金属层，以及在所述第一掺杂区和所述第二掺杂区的裸露表面上形成第二金属层。
9.根据权利要求8所述的方法，其特征在于，
提供具有沟槽的初始基底，包括：
提供衬底；
在所述衬底的表面上形成初始外延层，所述初始外延层与所述衬底的掺杂类型相同，且不同于第一阱区的掺杂类型；
去除部分的所述初始外延层，以形成伸入所述初始外延层中的所述沟槽，剩余的所述初始外延层形成中间外延层，
对所述初始基底进行离子注入，以在所述初始基底中形成第一初始阱区以及第二初始阱区，包括：
在所述沟槽两侧的所述中间外延层远离所述衬底的表面上形成第一阻挡层；
对形成有所述第一阻挡层的所述中间外延层进行离子注入，以在所述沟槽底部的所述中间外延层中形成所述第一初始阱区，以及在所述沟槽两侧的所述中间外延层中形成所述第二初始阱区，剩余的所述中间外延层形成所述外延层；
去除所述第一阻挡层。
10.根据权利要求9所述的方法，其特征在于，至少在所述沟槽的侧壁、所述沟槽的底壁中所述第一阱区的裸露表面以及所述第一掺杂区的部分裸露表面上形成栅极结构，包括：
在所述沟槽的侧壁和底壁、所述第二掺杂区的裸露表面以及所述外延层的裸露表面上形成初始栅氧化层；
对所述初始栅氧化层进行刻蚀操作，保留位于所述第二掺杂区远离所述衬底的部分表面上、所述沟槽的侧壁上、所述第一阱区远离所述衬底的表面上以及所述第一掺杂区远离所述衬底的部分表面上的所述初始栅氧化层，得到所述栅氧化层；
在所述栅氧化层的至少部分裸露表面上形成栅极，得到所述栅极结构。
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