JP2011044455A - 半導体装置、半導体装置の製造方法 - Google Patents

Abstract

【課題】 ゲート電極下部のダメージを低減することによって高いデバイス特性が得られることができる半導体装置の製造方法を提供する。
【解決手段】 基板１０１上にＧａＮ緩衝層１０２を形成する工程と、ＧａＮ緩衝層１０２上にｕｎ−ＡｌＧａＮ障壁層１０３を形成する工程と、ｕｎ−ＡｌＧａＮ障壁層１０３上に再成長用マスク１１０を形成する工程と、ｕｎ−ＡｌＧａＮ障壁層１０３上に、ｎ−ＩｎＡｌＮコンタクト層１０９を再成長させる工程と、ｕｎ−ＡｌＧａＮ障壁層１０３上の再成長用マスク１１０を除去する工程と、ｎ−ＩｎＡｌＮコンタクト層１０９上にソース電極１０７及びドレイン電極１０８を形成する工程と、再成長用マスク１１０が除去されたｕｎ−ＡｌＧａＮ障壁層１０３上の領域に、ゲート電極１０６を形成する工程と、によって半導体装置を製造する。
【選択図】 図２

Description

本発明は、半導体装置、半導体装置の製造方法に係り、特に、窒化物半導体材料を使った半導体装置、半導体装置の製造方法に関する。

現在、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ（High-Electron-Mobility-Transistor）、あるいはヘテロＦＥＴ(HFET、hetero-FET））において、高い相互コンダクタンス（ｇ_ｍ）、高い周波数特性を得るため、ゲートリセス構造を持った変調ドープＡｌＧａＮ／ＧａＮヘテロ構造のトランジスタがある。

図１３（ａ）、（ｂ）は、ゲートリセスＦＥＴ構造を持った一般的な変調ドープＡｌＧａＮ／ＧａＮヘテロ構造のトランジスタを示した図である。図１３（ａ）、（ｂ）のいずれにおいても、基板１上にＧａＮ緩衝層２、アンドープのＡｌＧaＮ障壁層３が形成されている。図１３（ａ）に示したトランジスタではＡｌＧaＮ障壁層３上にｎ型の不純物がドーピングされたＡｌＧａＮ層４がコンタクト層として形成されていて、ＡｌＧａＮ層４にはゲートリセス４ａが形成されている。ＡｌＧａＮ層４上にはソース電極７、ドレイン電極８が形成されている。

また、図１３（ｂ）では、ｎ型の不純物がドーピングされたＧａＮ層５がコンタクト層として形成されていて、ＧａＮ層５にはゲートリセス５ａが形成されている。ＧａＮ層５上にはソース電極７、ドレイン電極８が形成されている。

このようなトランジスタは、例えば、非特許文献１に記載されている。非特許文献１に記載されているトランジスタは、ゲート長０．１５μｍのゲートリセスＦＥＴである。非特許文献１によれば、このゲートリセスＦＥＴは、４５０ｍＳ／ｍｍという高いｇ_m、遮断周波数ｆ_T６７ＧＨｚ、最大発振周波数ｆ_max１２６ＧＨｚと、優れた特性が得られることが報告されている。

また、このゲートリセスＦＥＴでは、ゲート直下のゲートリセスにより、６００−７００ｍＳ／ｍｍという高い真性ｇ_mが得られる。また、ソース電極７、ドレイン電極８とコンタクト層との接合面に高濃度のｎ型不純物がドーピングされているため、接触抵抗が低減されて、１Wｍｍ以下という低いソース抵抗が得られる。

H.Okita et al. High transconductance AlGaN/GaN-HMET with recessed gate onsapphire substrate, Phys. Stat. Sol. (a) 200 (2003) p. 187-190

しかしながら、窒化物半導体材料は、他のＩＩＩ−Ｖ族半導体材料と異なり、ウェットエッチングすることが不可能である。このため、ゲートリセスの形成にあたってドライエッチングを用いざるを得ない。ドライエッチングは、周知のように、ウェットエッチングよりも被エッチング物に与えるダメージが大きい。

そして、ゲートリセスの形成時にゲート電極下部にダメージを与えると、そのダメージの程度によってゲートのしきい値電圧や相互コンダクタンス、周波数特性等にばらつきが生じるという不具合がある。したがって、窒化物半導体材料のゲートリセス形成のエッチングには、よりエッチングダメージを低減することが望まれている。

また、図１３（ａ）、（ｂ）に示したように、ゲートリセスは、ＡｌＧaＮ障壁層３をその途中までエッチングすることによって形成される。このため、ゲートリセスの形成には、その深さの制御が困難であるという欠点がある。

本発明は、このような点に鑑みてなされたものであって、ゲート電極下部のダメージを低減することによって高いデバイス特性が得られ、しかもゲートリセスの深さを正確に制御することができる半導体装置、半導体装置の製造方法を提供することを目的とする。

以上の課題を解決するため、本発明の請求項１に記載の半導体装置の製造方法は、基板（例えば図１に示した基板１０１）上に窒化物半導体材料でなる緩衝層（例えば図１に示したＧａＮ緩衝層１０２）を形成する工程と、前記緩衝層上に窒化物半導体材料でなる第１窒化物半導体層（例えば図１に示したｕｎ−ＡｌＧａＮ障壁層１０３）を形成する工程と、前記第１窒化物半導体層上においてゲート電極が形成される領域に再成長用マスク（例えば図２（ｂ）に示した再成長用マスク１１０）を形成する工程と、前記第１窒化物半導体層上の前記再成長用マスクを除く領域に、窒化物半導体材料でなる第２窒化物半導体層（例えば図１に示したｎ−ＩｎＡｌＮコンタクト層１０９）を再成長させる工程と、前記第２窒化物半導体層の再成長後、前記第１窒化物半導体層上の前記再成長用マスクを除去する工程と、前記第２窒化物半導体層上にソース電極（例えば図１に示したソース電極１０７）及びドレイン電極（例えば図１に示したドレイン電極１０８）を形成する工程と、前記再成長用マスクが除去された前記第１窒化物半導体層上の領域に、ゲート電極（例えば図１に示したゲート電極１０６）を形成する工程と、を含むことを特徴とする。

請求項１の発明によれば、第１窒化物半導体層上においてゲート電極が形成される領域に再成長用マスクを形成し、再成長用マスクを除く領域に第２窒化物半導体層を再成長させ、再成長用マスクが除去された第１窒化物半導体層上の領域にゲート電極を形成しているため、ゲート電極下の第１窒化物半導体層にプラズマエッチングのダメージを与えることがない。

このため、ゲートのしきい値電圧や相互コンダクタンス、周波数特性等のばらつきを防ぎ、高いデバイス特性の半導体装置が得られる半導体装置の製造方法を提供することができる。また、ゲートリセスの深さを第２窒化物半導体層の厚さによって高精度に制御できる半導体装置の製造方法を提供することができる。

本発明の請求項２に記載の半導体装置の製造方法は、請求項１において、前記緩衝層がＧａＮを材料とし、前記第１窒化物半導体層がＡｌＧａＮを材料とする障壁層であり、前記第２窒化物半導体層がＩｎＡｌＮを材料とするコンタクト層であることを特徴とする。

請求項２の発明によれば、適切な材料によって本発明の半導体装置を製造することができる。

請求項３に記載の半導体装置の製造方法は、請求項１または２において、前記第２窒化物半導体層を再成長させる工程は、前記再成長用マスクを除く領域において、前記第１窒化物半導体層上に不純物を含まないアンドープ第２窒化物半導体層を再成長させる工程と、前記アンドープ第２窒化物半導体層上に、不純物を含むドープ第２窒化物半導体層を再成長させる工程と、を含むことを特徴とする。

請求項３の発明によれば、第２窒化物半導体層の表面から前記第１窒化物半導体層との界面まで不純物を注入する場合には、第２窒化物半導体層を低抵抗化することができる。また、第２窒化物半導体層の下層にアンドープ層を形成する場合には、第１窒化物半導体層への不純物の拡散を防ぎ、電子走行層における電子の走行速度の低下を防ぐことができる。

請求項４に記載の半導体装置の製造方法は、請求項１から３のいずれか１項において、前記第１窒化物半導体層上の前記再成長用マスクが除去された領域及び前記第２窒化物半導体層上に、絶縁膜（例えば図１１に示した絶縁膜１１２）を形成する工程をさらに含み、前記ゲート電極を形成する工程において、前記ゲート電極は前記絶縁膜に接して形成されることを特徴とする。

請求項４の発明によれば、ゲート電極下のリーク電流をさらに低減することができる。

請求項５に記載の半導体装置は、基板上に形成されたＧａＮを材料とする緩衝層と、前記緩衝層上に形成されたＡｌＧａＮを材料とする障壁層と、前記障壁層上に再成長された、ＩｎＡｌＮを材料とするコンタクト層と、前記コンタクト層の前記再成長によって形成されたゲートリセス内に形成されたゲート電極と、前記コンタクト層上に設けられたソース電極及びドレイン電極と、を備えることを特徴とする。

請求項５の発明によれば、第１窒化物半導体層上に第２窒化物半導体層を再成長させているため、ゲート電極下の第１窒化物半導体層にプラズマエッチングのダメージを与えることがない。このため、ゲートのしきい値電圧や相互コンダクタンス、周波数特性等のばらつきを防ぎ、高いデバイス特性の半導体装置を提供することができる。

請求項６に記載の半導体装置は、請求項５において、前記コンタクト層は、表面から前記障壁層との界面まで不純物を含む、または表面から所定の深さまで不純物を含み、前記障壁層との界面との間に不純物を含まないアンドープ層を含むことを特徴とする。

請求項６の発明によれば、第２窒化物半導体層の表面から前記第１窒化物半導体層との界面まで不純物を注入する場合には、第２窒化物半導体層を低抵抗化することができる。また、第２窒化物半導体層の下層にアンドープ層を形成する場合には、第１窒化物半導体層への不純物の拡散を防ぎ、電子走行層における電子の走行速度の低下を防ぐことができる。

請求項７に記載の半導体装置は、請求項５または６において、前記ゲートゲートリセスの内面及び前記コンタクト層上の前記ソース電極及び前記ドレイン電極を含まない領域に、絶縁膜を有することを特徴とする。

請求項７の発明によれば、ゲート電極下のリーク電流をさらに低減することができる。

本発明は、再成長用マスクを使ってゲートリセスを有するコンタクト層を形成している。このため、ゲートリセスの形成にあたってプラズマによるドライエッチング処理する必要がなく、ゲート直下にプラズマダメージを与えず、ゲートしきい値電圧の制御を容易にすることができる。そのため、高いデバイス性能及び、この特性の高い再現性を実現できる半導体装置、この半導体装置の製造方法を提供することができる。

また、コンタクト層の膜厚をそのままゲートリセスの深さとすることができる。このため、ゲートリセスの深さを正確に制御することができる。

本発明の一実施形態の窒化物半導体ＦＥＴの断面を模式的に示した図である。 図１に示した窒化物ＦＥＴの製造方法を説明するための図である。 本発明の一実施形態の窒化物半導体ＦＥＴのしきい値電圧とｕｎ−ＡｌＧａＮ障壁層の厚さとの関係を示した図である。 窒化物半導体ＦＥＴのチャネルのシート抵抗の、ｎ−ＩｎＡｌＮコンタクト層の厚さ依存性を調べるために行った実験の結果を説明するための図である。 窒化物半導体ＦＥＴのチャネルのシート抵抗の、ｎ−ＩｎＡｌＮコンタクト層のＩｎ組成に対する依存性を調査するために行った実験の結果を説明するための図である。 本発明の一実施形態の窒化物半導体ＦＥＴの、ｎ−ＩｎＡｌＮコンタクト層へのＳｉドーピング濃度とチャネルの接触抵抗率との関係を調べるために行った実験の結果を説明するための図である。 本実施形態の窒化物半導体ＦＥＴの、ｎ−ＩｎＡｌＮコンタクト層へのＳｉドーピング濃度とチャネルの接触抵抗との関係を調べるために行った実験の結果を説明するための図である。 本実施形態の窒化物半導体ＦＥＴの、寄生成分であるソース抵抗と、ｎ−ＩｎＡｌＮコンタクト層へのＳｉドーピング濃度との関係を調査するために行った実験の結果を示した図である。 本発明の一実施形態の窒化物半導体ＦＥＴと従来の窒化物半導体ＦＥＴとの特性を比較して示したテーブルを表している。 本発明の一実施形態の変形例を説明するための図である。 本発明の一実施形態の他の変形例を説明するための図である。 本発明の一実施形態の他の変形例を説明するための図である。 ゲートリセスＦＥＴ構造を持った一般的な変調ドープＡｌＧａＮ／ＧａＮヘテロ構造のトランジスタを示した図である。

以下、本発明の一実施形態の半導体装置、半導体装置の製造方法ついて説明する。

（素子構造）
図１は、本実施形態の半導体装置である、窒化物でなる電界効果トランジスタ（以下、窒化物半導体ＦＥＴ（Field-Effect
Transistor）とも記す）の断面を模式的に示した図である。本実施形態の窒化物半導体ＦＥＴは、基板１０１上に設けられたＧａＮ緩衝層１０２、ＧａＮ緩衝層１０２上に設けられたアンドープのＡｌＧａＮ障壁層（以下、ｕｎ−ＡｌＧａＮ障壁層と記す）１０３を有している。

さらに、本実施形態の窒化物半導体ＦＥＴは、ｕｎ−ＡｌＧａＮ障壁層１０３上に設けられたＩｎＡｌＮコンタクト層が設けられている。ＩｎＡｌＮコンタクト層にはｎ型の不純物がドーピングされていて、以降、ｎ型の不純物がドーピングされているＩｎＡｌＮコンタクト層を、ｎ−ＩｎＡｌＮコンタクト層１０９と記す。

ｎ−ＩｎＡｌＮコンタクト層１０９にはゲートリセス１０９ａが形成されていて、ゲート電極１０６がゲートリセス１０９ａを通じてｕｎ−ＡｌＧａＮ障壁層１０３にコンタクトされている。ｎ−ＩｎＡｌＮコンタクト層１０９上には、ソース電極１０７、ドレイン電極１０８が形成されている。ｎ−ＩｎＡｌＮコンタクト層１０９のソース電極１０７、ドレイン電極１０８下の領域ａは、窒化物半導体ＦＥＴのアクセス領域となっている。

以上の構造により、ＧａＮ緩衝層１０２とｕｎ−ＡｌＧａＮ障壁層１０３のヘテロ界面には、２次元電子ガスが形成される。２次元電子ガスが形成された界面は、電子走行層（チャネル）となる。

（製造方法）
図２（ａ）〜（ｇ）は、本実施形態の窒化物半導体ＦＥＴの製造工程を説明するための図である。先ず、本実施形態では、基板１０１上にＧａＮ緩衝層１０２、ｕｎ−ＡｌＧａＮ障壁層１０３が順に形成される。この結果、ＧａＮ緩衝層１０２、ｕｎ−ＡｌＧａＮ障壁層１０３の界面にＡｌＧａＮ／ＧａＮヘテロ構造が形成される。

次に、本実施形態では、再成長用マスク１１０が形成される。この形成にあたっては、先ず、酸化ケイ素、窒化ケイ素等のアモルファス膜またはタングステンを材料にして再成長用マスクがアクティブ領域の全面に堆積される。そして、ゲート領域にのみ再成長用マスクのエッチングの保護膜（図示せず）を形成し、保護膜上からエッチングすることによって再成長用マスクを形成する。さらに、ゲート領域に残った再成長用マスク１１０上の保護膜（図示せず）を除去する。保護膜の除去後の状態を、図２（ｂ）に示す。

本実施形態では、再成長用マスク１１０の長さを０．４μｍ、幅を１１０μｍとしている。なお、本実施形態の再成長用マスク１１０は、このようなサイズに限定されるものでなく、任意のサイズに設定されるものであってよい。

次に、本実施形態では、図２（ｂ）に示した状態の再成長用マスク１１０上から、ＭＯＣＶＤ（metal organic chemical vapor deposition）によって格子整合近傍のｎ−ＩｎＡｌＮコンタクト層１０９を再成長させる。原料分解の選択性により、再成長用マスク１１０上にはｎ−ＩｎＡｌＮコンタクト層１０９は再成長せず、ＡｌＧａＮ１０３上にのみｎ−ＩｎＡｌＮコンタクト層１０９が再成長する。この結果、ＭＯＣＶＤの工程後に得られる形状を、図２（ｃ）として示す。

なお、本実施形態では、ＭＯＣＶＤの際、不純物としてＳｉを導入して、ＳｉドープのＩｎＡｌＮを再成長させるものとする。この結果、本実施形態では、ｎ−ＩｎＡｌＮコンタクト層１０９の表面からｕｎ−ＡｌＧａＮ障壁層１０３との界面までが、ＳｉドープのＩｎＡｌＮとなっている。

図２（ｄ）は、再成長用マスク１１０を取り除いた状態を示している。再成長用マスク１１０の除去により、ｎ−ＩｎＡｌＮコンタクト層１０９にゲートリセス１０９ａが形成される。再成長用マスク１１０の除去後、図２（ｅ）に示すように、ＦＥＴのデザインに合わせメサエッチングが行われる。

次に、本実施形態では、フォトリソグラフィー工程、リフトオフ工程を経てｎ−ＩｎＡｌＮコンタクト層１０９上にソース電極１０７、ドレイン電極１０８が形成される。ソース電極１０７、ドレイン電極１０８を図２（ｆ）に示す。ソース電極１０７、ドレイン電極１０８は、必要に応じて熱処理が行われることにより、オーミック電極となる。

オーミック電極形成の条件としては、ソース電極１０７、ドレイン電極１０８をＴｉ／Ａｌとし、６００℃で熱処理するものがある。また、ソース電極１０７、ドレイン電極１０８をＴｉ／Ａｌ／Ｎｉ／Ａｕとし、７００〜８５０℃で熱処理するものがある。ただし、本実施形態は、このような電極材料や熱処理のプロセスに限定されるものでなく、オーミック電極を形成できる条件であればどのようなプロセスを用いるものであってもよい。

次に、本実施形態では、図２（ｇ）に示すように、フォトリソグラフィー工程、リフトオフ工程によってゲートリセス１０９ａ内にゲート電極１０６が形成される。なお、本実施形態では、Ｎｉ／Ａｕを用い、ゲート長０．１５μｍ、ゲート幅１００μｍのゲート電極１０６を形成した。ただし、本実施形態は、このようなゲート電極材料やサイズに限定されるものでなく、任意の材料で適正なサイズのゲート電極を形成することができる。

（実験）
次に、以上述べた本実施形態が窒化物半導体ＦＥＴの素子特性に与える効果を説明するため行った実験の結果について説明する。

図３は、本実施形態の窒化物半導体ＦＥＴのしきい値電圧とｕｎ−ＡｌＧａＮ障壁層１０３の厚さとの関係を示した図である。図３の縦軸はしきい値電圧（Ｖ）、横軸はｕｎ−ＡｌＧａＮ障壁層１０３の厚さ（ｎｍ）を表している。また、図中に示した４つの直線は、各々Ａｌ組成が異なる４種類のｕｎ−ＡｌＧａＮ障壁層１０３のデータを示している。

図示するように、本実施形態の窒化物半導体ＦＥＴのしきい値電圧は、ｕｎ−ＡｌＧａＮ障壁層１０３のＡｌ組成や厚さによって変化する。ｕｎ−ＡｌＧａＮ障壁層１０３のＡｌ組成が高くなると、ｕｎ−ＡｌＧａＮ障壁層１０３の分極電荷が増すため、しきい値電圧の絶対値が高くなる。一方、ｕｎ−ＡｌＧａＮ障壁層１０３の厚さが薄くなると、しきい値電圧は空乏化の影響によって絶対値が小さくなる。本実施形態では、窒化物半導体ＦＥＴの目的等に応じてしきい値電圧を図３に示した範囲内で制御することが可能である。

図４は、窒化物半導体ＦＥＴのチャネルのシート抵抗（以下、単にシート抵抗とも記す）の、ＩｎＡｌＮコンタクト層１０９の厚さ依存性を調べるために行った実験の結果を説明するための図である。図４の縦軸はシート抵抗（Ｒsh：W／ｓｑ．）、横軸はＩｎＡｌＮ層の厚さ（ｎｍ）を表している。

プロット●で示すデータは、ＩｎＡｌＮ層を５ｎｍ〜１５ｎｍ再成長させた場合のものである。図４では、ＩｎＡｌＮ層は、ＧａＮ上に設けられた厚さ５ｎｍのＡｌＧａＮ層上に形成されている。ＡｌＧａＮ層のＡｌ組成は０．２５に固定されている。

また、プロット○で示すデータは、ＩｎＡｌＮ層のデータと比較するためのデータであって、ＧａＮ上に設けられた厚さ５ｎｍのＡｌＧａＮ層上に、さらにＡｌＧａＮ層を５ｎｍ〜１５ｎｍ再成長させた構成のシート抵抗を示している。

プロット○で示したように、ＧａＮ層上に厚さ５ｎｍのＡｌＧａＮ層を設けたＡｌＧａＮ／ＧａＮへテロ構造では、表面の空乏化の影響によってチャネルでのキャリア濃度が低くなるので、その抵抗値は約２５００W／ｓｑ．であった。しかし、ＡｌＧａＮ層を１５ｎｍの厚さまで再成長させた場合には、ＡｌＧａＮ層の分極電荷のためにキャリア濃度が上昇し、シート抵抗は５２０W／ｓｑ．まで低減した。

一方、プロット●で示したように、厚さ５ｎｍのＡｌＧａＮ層上にＩｎＡｌＮ層（Ｉｎ組成０．１７）を再成長させると、ＩｎＡｌＮ層の厚さによらず、シート抵抗をＩｎＡｌＮ層を設けない場合よりも低下させられることが分かった。

このような現象は、格子整合のＩｎＡｌＮの分極電荷が０．０４６Ｃ／ｍ²とＡｌＧａＮの２倍近く大きいために起こる。さらに、ＩｎＡｌＮはＡｌＧａＮ層と異なり格子整合であるため、格子歪みによるデバイスの劣化が抑制されるという利点もある。

以上の実験により、本実施形態は、ｎ−ＩｎＡｌＮコンタクト層１０９を１５ｎｍの厚さに再成長することにより、窒化物半導体ＦＥＴのチャネルのシート抵抗を２４０W／ｓｑ．にまで低減し得ることが分かる。

図５は、窒化物半導体ＦＥＴのチャネルのシート抵抗の、ｎ−ＩｎＡｌＮコンタクト層１０９のＩｎ組成に対する依存性を調査するために行った実験の結果を説明するための図である。図５の縦軸はシート抵抗（Ｒsh：W／ｓｑ．）、横軸はＩｎＡｌＮ層のＩｎ組成を表している。

プロット●で示すデータは、Ａｌ組成０．２５、厚さ５ｎｍのＡｌＧａＮ層上に、Ｉｎ組成０．１３〜０．２５までのＩｎＡｌＮ層を厚さ１５ｎｍ再成長させた構成のシート抵抗を示したものである。また、図５中に示したプロットが示されていない直線は、本実施形態の結果と比較するためのものであり、厚さ５ｎｍのＡｌＧａＮ層上に、さらにＡｌＧａＮを厚さ１５ｎｍ再成長させた場合のシート抵抗を示したデータである。

図５によれば、ＩｎＡｌＮ層のＩｎ組成が低いほど、ピエゾ分極、自発分極電荷が共に向上するため、より高濃度のキャリア濃度が誘起されてシート抵抗が低下することが分かる。また、ＩｎＡｌＮ層のＩｎ組成を０．２５から０．１３まで低減することにより、シート抵抗を５５０Ω／ｓｑ．から１９０Ω／ｓｑ．まで低減させることができることが分かった。

また、ＩｎＡｌＮ層のＩｎ組成が０．２４以下であれば、ＡｌＧａＮ障壁層を再成長させた場合よりもシート抵抗を低減できることが確認できた。

なお、本実施形態のＩｎＡｌＮ層のＩｎ組成は、格子歪みの生じない０．１７〜０．１８が好ましいものの、図５に示したＩｎ組成の範囲で本実施形態は有効であることが分かった。

図６は、本実施形態の窒化物半導体ＦＥＴの、ｎ−ＩｎＡｌＮコンタクト層１０９へのＳｉドーピング濃度とチャネルの接触抵抗率との関係を調べるために行った実験の結果を説明するための図である。図６は、格子整合のＩｎＡｌＮ層（再成長によって形成されている）に対して行われたＳｉドーピングの不純物濃度と接触低効率との関係を示していて、縦軸は接触抵抗率（ρc：Ωｃｍ²）を、横軸はＳｉドーピング濃度（×１０¹⁸ｃｍ^-3）を表している。

図６に結果を示した実験では、Ｓｉドーピングによってｎ型になったＩｎＡｌＮ層は、ノンドープのＡｌＧａＮ層上に設けられている。また、本実施形態では、ＩｎＡｌＮ層の結果との比較のため、ノンドープのＡｌＧａＮ層上に設けられたＡｌＧａＮにＳｉをドーピングした場合の接触抵抗率を調べている。図６中の実線はＩｎＡｌＮ層についての接触抵抗率を示し、図６中の破線は、ＡｌＧａＮ層についての接触低効率を示している。

Ｓｉドープが行われていない状態では、ＩｎＡｌＮ層の接触抵抗率は約１×１０^-5Wｃｍ²であり、この接触抵抗率はＡｌＧａＮ層の接触抵抗率は約２×１０^-6Wｃｍ²と比べて約一桁高い。これは、ＩｎＡｌＮの障壁高さがＡｌＧａＮよりも高いことによるものと考えられる。Ｓｉのドーピングにより、ＩｎＡｌＮ層内の空乏層の薄層化が起こる。空乏層の薄層化によってトンネル効果が生じ、接触抵抗率が低減する。

本実施形態では、図６に示したように、１×１０¹⁸ｃｍ^-3以上の濃度のＳｉをＩｎＡｌＮにドーピングすることにより、接触抵抗率を１×１０^-6Wｃｍ²以下にすることができた。また、ＩｎＡｌＮに１×１０¹⁹ｃｍ^-3以上の濃度のＳｉドーピングすることにより、接触抵抗率を３×１０^-7Wｃｍ²以下にすることができた。

なお、破線で示したＡｌＧａＮも、Ｓｉドーピングによって接触抵抗率を低減することが可能である。ＡｌＧａＮにＳｉドーピングするとＩｎＡｌＮにＳｉドーピングした場合に得られる接触抵抗率以下の接触抵抗率が得られるが、ドーピングによって得られるＡｌＧａＮとＩｎＡｌＮとの接触抵抗の差は、ドーピングを行わない場合に比べて小さくなる。

図７は、本実施形態の窒化物半導体ＦＥＴの、ｎ−ＩｎＡｌＮコンタクト層１０９へのＳｉドーピング濃度とチャネルの接触抵抗との関係を調べるために行った実験の結果を説明するための図である。図７の縦軸は接触抵抗（Ｒc：Ωｃｍ）を、横軸はＳｉドーピング濃度（×１０¹⁸ｃｍ^-3）を表している。

図７に結果を示した実験では、Ｓｉドーピングによってｎ型になったＩｎＡｌＮ層は、ノンドープのＡｌＧａＮ層上に設けられている。また、ＩｎＡｌＮ層の結果との比較のため、ノンドープのＡｌＧａＮ層上に設けられたＡｌＧａＮにＳｉをドーピングした場合の接触抵抗を調べている。図７中の実線はＩｎＡｌＮ層についての接触抵抗を示し、図７中の破線は、ＡｌＧａＮ層についての接触低効を示している。

図示したように、本実施形態では、ＩｎＡｌＮ層を１×１０¹⁸ｃｍ^-3以上の濃度にＳｉドーピングすることにより、ＡｌＧａＮよりも低い接触抵抗を得られることが分かった。１×１０¹⁸ｃｍ^-3以上の濃度にＳｉドーピングされたＩｎＡｌＮ層の接触抵抗は、約０．１Wｍｍと極めて低い値であった。このような結果は、図６に示した接触低効率ρcの低減及び、図４に示したシート抵抗Ｒshの低減によって得られたものである。接触抵抗Ｒ_Ｃは近似的に（Ｒsh・ρc）^1/2に等しく、ＩｎＡｌＮの接触低効率ρcはＡｌＧａＮとほぼ同等の値である。したがって、ＩｎＡｌＮのシート抵抗ＲshがＡｌＧａＮのシート抵抗と比べて極めて低い値であったため、本実施形態はＡｌＧａＮよりも低い接触抵抗Ｒ_Ｃを得ることができる。

図８は、本実施形態の窒化物半導体ＦＥＴの、寄生成分であるソース抵抗と、図１に示したｎ−ＩｎＡｌＮコンタクト層１０９へのＳｉドーピング濃度との関係を調査するために行った実験の結果を示した図である。図８の縦軸は窒化物半導体ＦＥＴのソース抵抗Ｒsを、横軸はＳｉのドーピング濃度を表している。図８中の実線はＡｌＧａＮ層上に設けられたＩｎＡｌＮ層についての結果を示している。また、本実施形態では、ＩｎＡｌＮについての結果と比較するため、ＡｌＧａＮ層上にさらに設けられたＡｌＧａＮ層にＳｉドーピングを行い、対応するソース抵抗を調べている。破線は、ＡｌＧａＮ層上についての実験の結果を示している。

なお、図８に結果を示した実験では、ＩｎＡｌＮ層にＳｉドーピングしたＦＥＴもＡｌＧａＮ層にＳｉドーピングしたＦＥＴもソースとゲート電極との間隔は０．５μｍである。本実施形態の窒化物半導体ＦＥＴ（ＩｎＡｌＮ層にＳｉドーピングしたＦＥＴ）では、図４に示した低いシート抵抗Ｒsh、図７に示した低い接触抵抗Ｒcにより、１×１０¹⁸ｃｍ^-3以上のＳｉドーピング濃度において、０．２Ωｍｍのソース抵抗が得られた。このソース抵抗は、ＡｌＧａＮ層にＳｉドーピングしたＦＥＴのソース抵抗の約１／２である。

以上の実験から、本実施形態の窒化物半導体ＦＥＴの構造は、ｎ−ＩｎＡｌＮコンタクト層１０９へのＳｉドーピング濃度を１×１０¹⁸ｃｍ^-3以上とすることにより、図１３（ａ）に示した従来技術よりも低いソース抵抗が得られることが確かめられた。

（素子特性）
図９は、本実施形態の半導体装置である窒化物半導体ＦＥＴと従来の窒化物半導体ＦＥＴとの特性を比較して示したテーブルを表している。なお、従来の窒化物半導体ＦＥＴは、図１３（ａ）に示したコンタクト層にＡｌＧａＮ層を用いたゲートリセスを有する（ゲートリセス構造の）ＦＥＴである。本実施形態の窒化物半導体ＦＥＴと、従来の窒化物半導体ＦＥＴとで比較された特性は、最大相互コンダクタンス（ｇｍ）、ウェハ面内におけるしきい値電圧のばらつき、リーク電流の３項目である。

本実施形態の窒化物半導体ＦＥＴは、上記したソース抵抗の低減により、従来技術の４２０ｍＳ／ｍｍよりも高い５００ｍＳ／ｍｍの最大相互コンダクタンスを得た。また、従来の窒化物半導体ＦＥＴのしきい値電圧のウェハ面内のばらつきが±０．６４Ｖであるのに対し、本実施形態は、しきい値電圧のウェハ面内のばらつきを、±０．１１Ｖに抑えることができる。さらに、従来の窒化物半導体ＦＥＴのリーク電流が１×１０^-3Ａ／ｍｍであったのに対し、本実施形態は、リーク電流を１×１０^-5Ａ／ｍｍに低減させることができた。なお、リーク電流の低減は、本実施形態が従来よりもゲートリセス形成時のプラズマエッチングによるダメージを低減することができたことによると考えられる。

（変形例）
図１０〜１２は、以上説明した本実施形態の窒化物半導体ＦＥＴの変形例を説明するための図である。なお、図１０〜図１２のいずれにおいても、図１に示した部材と同様の部材については同様の符号を付して説明を一部略すものとする。

図１０に示した窒化物半導体ＦＥＴは、図１に示した窒化物半導体ＦＥＴと同様に、基板１０１上にＧａＮ緩衝層１０２、ｕｎ−ＡｌＧａＮ障壁層１０３が形成されている。そして、ｕｎ−ＡｌＧａＮ障壁層１０３上には、再成長されたＩｎＡｌＮコンタクト層１１９が設けられている。

ただし、図１０に示した窒化物半導体ＦＥＴは、窒化物半導体ＦＥＴのＩｎＡｌＮコンタクト層１１９が、上層（表面に近い層）が、不純物がドーピングされたドーピング層１１９ａとなり、下層（ｕｎ−ＡｌＧａＮ障壁層１０３との界面に近い層）が不純物のドーピングがされていないアンドープ層１１９ｂとなっている。なお、このような構成は、ＭＯＣＶＤによってｕｎ−ＡｌＧａＮ障壁層１０３上にアンドープ層１１９ｂを再成長させる工程の後、ドープ層１１９ａを再成長させる工程を実施することによって実現される。

なお、図１０に示した構成は、本発明によって得られる効果をなんら損なうものではない。また、図１０に示した構成によれば、電子供給層であるＩｎＡｌＮコンタクト層１１９から電子走行層であるｕｎ−ＡｌＧａＮ障壁層１０３への不純物の拡散を抑えることができる。したがって、図１０に示した変形例は、電子走行層における電子の走行速度を高いまま維持して高速応答を得ることができる。

図１１に示した窒化物半導体ＦＥＴは、図１に示した窒化物半導体ＦＥＴと同様に、基板１０１上にＧａＮ緩衝層１０２、ｕｎ−ＡｌＧａＮ障壁層１０３が形成されている。ｕｎ−ＡｌＧａＮ障壁層１０３上には、ゲートリセス１０９ａを有するｎ−ＩｎＡｌＮコンタクト層１０９が形成されている。ただし、図１１に示した窒化物半導体ＦＥＴは、ゲート電極１０６とｕｎ−ＡｌＧａＮ障壁層１０３との間と、ゲート電極１０６とｎ−ＩｎＡｌＮコンタクト層１０９との間に絶縁膜１１２が挿入されている点で図１に示した窒化物半導体ＦＥＴと相違する。

図１１に示した窒化物半導体ＦＥＴによれば、図１に示した窒化物半導体ＦＥＴよりもゲートリーク電流を抑制することができる。絶縁膜１１２の材料としては、例えば、窒化珪素、酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジリコニウムを適用することができる。このような材料のうち、絶縁膜１１２として、いずれの材料を用いても、本実施形態の効果を損なうことはない。

なお、図１１に示した窒化物ＦＥＴは、図２に示した窒化物半導体ＦＥＴの製造工程に、ｕｎ−ＡｌＧａＮ障壁層１０３上の再成長用マスク１１０が除去された領域及びｎ−ＩｎＡｌＮコンタクト層１０９上に、絶縁膜１１２を形成する工程を加え、この工程において、ゲート電極１０６が絶縁膜１１２に接して形成されることによって実現する。

図１２に示した窒化物半導体ＦＥＴは、図１０に示した窒化物半導体ＦＥＴ同様に、基板１０１上にＧａＮ緩衝層１０２、ｕｎ−ＡｌＧａＮ障壁層１０３が形成されている。そして、ｕｎ−ＡｌＧａＮ障壁層１０３上には、再成長されたＩｎＡｌＮコンタクト層１１９が設けられている。ＩｎＡｌＮコンタクト層１１９は、アンドープ層１１９ｂ、ドーピング層１１９ａを含んでいる。

図１２に示した窒化物半導体ＦＥＴでは、ゲート電極１０６がゲートリセスの内面に接触していて、再成長されたＩｎＡｌＮコンタクト層１１９に接触するように構成されている。このため、図１に示した窒化物半導体ＦＥＴよりもリーク電流が若干増えるものの、ソースからゲート下のチャネル部分へ流れ込むキャリアの振舞を反映する指標である、アクセス抵抗をさらに低減することができる。このような本実施形態によれば、格子整合系ＩｎＡｌＮの高い自発分極電荷により、アクセス抵抗が低い窒化物半導体を提供することができる。

以上説明したように、本実施形態は、従来のゲートリセスＦＥＴと異なり、再成長用マスクを使ってゲートリセスを有するＩｎＡｌＮコンタクト層を形成している。このため、プラズマによるドライエッチング処理する必要がなく、ゲート直下にプラズマダメージを与えず、ゲートしきい値電圧の制御を容易にすることができる。そのため、高い再現性の下、高い相互コンダクタンス、高い周波数特性といった高いデバイス性能を持った半導体装置を提供することができる。

また、ＩｎＡｌＮコンタクト層の膜厚をそのままゲートリセスの深さとすることができる。このため、ゲートリセスの深さを正確に制御することができる。

本発明は、ＧａＮ系の高電子移動度トランジスタにおいて、ゲートリセス構造を有する半導体装置に適用することができる。

１０１ 基板
１０２ ＧａＮ緩衝層
１０３ ｕｎ−ＡｌＧａＮ障壁層
１０６ ゲート電極
１０７ ソース電極
１０８ ドレイン電極
１０９，１１９ ｎ−ＩｎＡｌＮコンタクト層
１０９ａ ゲートリセス
１１０ 再成長用マスク
１１２ 絶縁膜
１１９ａ ドーピング層
１１９ｂ アンドープ層

Claims (7)

1. 基板上に窒化物半導体材料でなる緩衝層を形成する工程と、
   前記緩衝層上に窒化物半導体材料でなる第１窒化物半導体層を形成する工程と、
   前記第１窒化物半導体層上においてゲート電極が形成される領域に再成長用マスクを形成する工程と、
   前記第１窒化物半導体層上の前記再成長用マスクを除く領域に、窒化物半導体材料でなる第２窒化物半導体層を再成長させる工程と、
   前記第２窒化物半導体層の再成長後、前記第１窒化物半導体層上の前記再成長用マスクを除去する工程と、
   前記第２窒化物半導体層上にソース電極及びドレイン電極を形成する工程と、
   前記再成長用マスクが除去された前記第１窒化物半導体層上の領域に、ゲート電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記緩衝層がＧａＮを材料とし、前記第１窒化物半導体層がＡｌＧａＮを材料とする障壁層であり、前記第２窒化物半導体層がＩｎＡｌＮを材料とするコンタクト層であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第２窒化物半導体層を再成長させる工程は、
   前記再成長用マスクを除く領域において、前記第１窒化物半導体層上に不純物を含まないアンドープ第２窒化物半導体層を再成長させる工程と、前記アンドープ第２窒化物半導体層上に、不純物を含むドープ第２窒化物半導体層を再成長させる工程と、を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記第１窒化物半導体層上の前記再成長用マスクが除去された領域及び前記第２窒化物半導体層上に、絶縁膜を形成する工程をさらに含み、
   前記ゲート電極を形成する工程において、前記ゲート電極は前記絶縁膜に接して形成されることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
5. 基板上に形成されたＧａＮを材料とする緩衝層と、
   前記緩衝層上に形成されたＡｌＧａＮを材料とする障壁層と、
   前記障壁層上に再成長された、ＩｎＡｌＮを材料とするコンタクト層と、
   前記コンタクト層の前記再成長によって形成されたゲートリセス内に形成されたゲート電極と、
   前記コンタクト層上に設けられたソース電極及びドレイン電極と、
   を備えることを特徴とする半導体装置。
6. 前記コンタクト層は、
   表面から前記障壁層との界面まで不純物を含む、または表面から所定の深さまで不純物を含み、前記障壁層との界面との間に不純物を含まないアンドープ層を含むことを特徴とする請求項５に記載の半導体装置。
7. 前記ゲートゲートリセスの内面及び前記コンタクト層上の前記ソース電極及び前記ドレイン電極を含まない領域に、絶縁膜を有することを特徴とする請求項５または６に記載の半導体装置。

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