CN103930978A - 场效应晶体管及其制造方法 - Google Patents

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Abstract

根据该GaN类HFET，形成栅极绝缘膜(17)的半绝缘膜的电阻率ρ为3.9×109Ωcm，该电阻率ρ的值是电流密度为6.25×10-4(A/cm2)时的值。通过具有电阻率ρ＝3.9×109Ωcm的半绝缘膜构成的栅极绝缘膜(17)，能够得到1000V的耐受电压。如图所示，在栅极绝缘膜的电阻率超过1×1011Ωcm时耐受电压急剧降低，在栅极绝缘膜的电阻率低于1×107Ωcm时，栅极泄漏电流增大。

Description

场效应晶体管及其制造方法
技术领域
本发明涉及例如MIS(金属/绝缘体/半导体)结构的HFET(异质结FET)的场效应晶体管及其制造方法。
背景技术
目前，在专利文献1(日本特开2009－76673号公报)中，作为MIS结构的HFET场效应晶体管，公开有GaN类MOSFET。该GaN类MOSFET在硅基板上经由AlN缓冲层形成p型GaN层，在该p型GaN层上经由栅极绝缘膜形成栅极电极。在该GaN类MOSFET上，采用电阻率为1012Ωcm以上、非常高的SiO2膜作为栅极绝缘膜。
现有技术文件
专利文献1:(日本)特开2009－76673号公报
发明内容
发明要解决的技术问题
然而，在上述现有的GaN类MOSFET中，虽然使用电阻率非常高的SiO2膜作为栅极绝缘膜，但是耐受电压不够高，例如为100V左右。
因此，本发明的课题在于提供能够进一步提高耐受电压的场效应晶体管及其制造方法。
用于解决技术问题的技术方案
本发明的发明者们发现，关于栅极绝缘膜，与目前的电阻率越高、耐受电压就越高这样的现有常识相反，通过使用电阻率为1011Ωcm以下的半绝缘膜，与采用电阻率为1012Ωcm以上的SiO2膜的情况相比，耐受电压将格外提高。
虽然降低栅极绝缘膜的电阻率，但耐受电压反而提高的现象与通常的思维相反，是意料之外的现象，但是本发明的发明者们通过实验已经判明，作为栅极绝缘膜，通过使用电阻率为1011Ωcm以下的半绝缘膜，耐受电压将大幅度提高。
本发明根据本发明的发明者们基于实验的发现，提出:通过使上述栅极绝缘膜为电阻率为1×1011Ωcm以下的半绝缘膜，耐受电压将大幅度提高。
即本发明的场效应晶体管的特征在于，具有:
氮化物半导体层；
源极电极及漏极电极，该源极电极及漏极电极至少有一部分形成在上述氮化物半导体层上或上述氮化物半导体层内，并且配置成彼此隔开间隔；
栅极电极，形成在上述氮化物半导体层上且配置在上述源极电极与上述漏极电极之间；
栅极绝缘膜，形成在上述栅极电极与上述氮化物半导体层之间；
上述栅极绝缘膜是电阻率为107Ωcm至1011Ωcm的半绝缘膜。
根据本发明的场效应晶体管，可以判明:利用形成栅极绝缘膜的半绝缘膜的电阻率为1011Ωcm以下的构成，如图3所示的特性J那样，与栅极绝缘膜的电阻率超过1011Ωcm的情况相比，能够显著地提高耐受电压。
另外，在图3中，纵轴的耐受电压(V)为在常温(25℃)下，向源极电极施加0V、向栅极电极施加－10V的条件下，在被击穿之前以50V的间隔增加漏极电极-源极电极间的电压Vds的、击穿前的电压Vds(V)。另外，在本发明中，形成栅极绝缘膜的半绝缘膜的电阻率(107Ωcm～1011Ωcm)的值为将该半绝缘膜夹在两个电极间所测得的值，是在该电极间导通的电流密度为6.25×10-4(A/cm2)时的值。
另外，已经判明:利用形成上述栅极绝缘膜的半绝缘膜的电阻率为107Ωcm以上这样的构成，与上述栅极绝缘膜的电阻率不足107Ωcm的情况相比，能够降低栅极泄漏电流。
另外，上述栅极泄漏电流为在常温(25℃)下，向源极电极施加0V、向漏极电极施加600V、向栅极电极施加－10V的条件下测量的栅极泄漏电流的值。
另外，在一实施方式中，上述氮化物半导体层为GaN类半导体层。
根据该实施方式，利用上述GaN类半导体层，与砷化镓(GaAs)类材料相比，带隙能量增大，而且耐热性良好，能够在高温下进行动作。
此外，在一实施方式中，在上述源极电极与上述漏极电极之间还具有形成在上述氮化物半导体层上且用来抑制电流崩塌的绝缘膜。
根据该实施方式，利用上述绝缘膜，能够抑制电流崩塌。所谓的上述电流崩塌，是指在GaN类半导体元件中尤其成为问题的、与在低电压动作下的晶体管的导通电阻相比、在高电压动作下的晶体管的导通电阻明显增大的现象。
另外，本发明的场效应晶体管的制造方法的特征在于，形成源极电极及漏极电极，上述源极电极及漏极电极至少有一部分形成在氮化物半导体层上或上述氮化物半导体层内，配置成彼此隔开间隔；
在上述氮化物半导体层上且在上述源极电极与上述漏极电极之间，以电阻率为107Ωcm至1011Ωcm的半绝缘膜形成栅极绝缘膜；
在上述栅极绝缘膜上形成栅极电极。
根据本发明的场效应晶体管的制造方法，因为以电阻率为107Ωcm至1011Ωcm的半绝缘膜形成栅极绝缘膜，所以，与栅极绝缘膜的电阻率超过1011Ωcm的情况相比，能够显著地提高耐受电压，并且与上述栅极绝缘膜的电阻率不足107Ωcm的情况相比，能够降低栅极泄漏电流。
此外，一实施方式的场效应晶体管的制造方法的特征在于，在氮化物半导体层上形成用来抑制电流崩塌的第一绝缘膜；
通过蚀刻除去上述第一绝缘膜中预先确定的区域，使上述氮化物半导体层的预先确定的区域露出；
在上述第一绝缘膜上及从上述第一绝缘膜露出的上述氮化物半导体层上形成第二绝缘膜；
通过蚀刻除去上述第二绝缘膜中预先确定的区域，使上述氮化物半导体层的上述预先确定的区域露出；
在上述第二绝缘膜上以及从上述第二绝缘膜露出的上述氮化物半导体层的上述预先确定的区域上形成电阻率为107Ωcm至1011Ωcm的半绝缘膜构成的栅极绝缘膜；
在上述栅极绝缘膜上对栅极金属进行蒸镀，形成栅极电极。
根据本发明的场效应晶体管的制造方法，在依次形成上述第一、第二绝缘膜并进行蚀刻加工后，形成上述栅极绝缘膜。因此，为了在上述第二绝缘膜上形成用于栅极电极的开口部而对上述第二绝缘膜进行蚀刻加工的工序是在形成上述栅极绝缘膜前进行的。由此，不必在上述栅极绝缘膜形成后进行蚀刻加工上述第二绝缘膜的工序，因而能够避免因上述第二绝缘膜的蚀刻加工而导致上述栅极绝缘膜的膜厚不均。因为栅极绝缘膜的膜厚是规定阈值的极重要的因素，所以，强烈要求抑制栅极绝缘膜的膜厚不均。
根据本发明的场效应晶体管的制造方法，能够精确地设定栅极绝缘膜的膜厚，能够得到稳定的阈值电压。
另外，根据本发明的场效应晶体管的制造方法，因为形成电阻率为107Ωcm至1011Ωcm的半绝缘膜构成的栅极绝缘膜，所以，如前上述，与栅极绝缘膜的电阻率超过1011Ωcm的情况相比，能够显著地提高耐受电压，并且能够降低栅极泄漏电流。
此外，利用上述第一绝缘膜，能够抑制电流崩塌。所谓的上述电流崩塌，是指在GaN类半导体元件中尤其成为问题的、与在低电压动作下的晶体管的导通电阻相比、在高电压动作下的晶体管的导通电阻显著增大的现象。上述第一绝缘膜例如由富含Si的SiN膜构成。富含Si的SiN膜是指与化学计量的氮化硅膜相比、硅Si的比率较大的SiN膜。另外，利用在上述第一绝缘膜上形成的第二绝缘膜，能够进一步降低栅极泄漏电流。该第二绝缘膜例如由化学计量的氮化硅膜制作而成。
根据本发明的场效应晶体管，已经判明:通过使形成栅极绝缘膜的半绝缘膜的电阻率为1011Ωcm以下这样的结构，与栅极绝缘膜的电阻率超过1011Ωcm的情况相比，能够显著地提高耐受电压。
附图说明
图1是表示本发明场效应晶体管的第一实施方式的GaN类HFET的剖面图；
图2A是说明上述第一实施方式的GaN类HFET的制造工序的剖面图；
图2B是说明图2A的工序的后续工序的剖面图；
图2C是说明图2B的工序的后续工序的剖面图；
图3是表示栅极绝缘膜的电阻率与耐受电压的关系的特性图；
图4是表示特性K1与特性K2的I-V特性图，其中特性K1表示施加于形成上述第一实施方式所具有的栅极绝缘膜的半绝缘膜的电场强度改变时的电流密度变化特性，特性K2表示上述所施加的电场强度改变时的电阻率的变化特性；
图5是表示特性K101及特性K102的I－V特性图，特性K101表示施加于高绝缘性膜(SiO2)的电场强度改变时的电流密度的变化特性，特性K102表示上述电场强度改变时的电阻率的变化特性；
图6是表示本发明场效应晶体管的第二实施方式的GaN类HFET的剖面图；
图7A是说明上述第一实施方式的GaN类HFET的制造工序的剖面图；
图7B是说明图7A的工序的后续工序的剖面图；
图7C是说明图7B的工序的后续工序的剖面图；
图7D是说明图7C的工序的后续工序的剖面图。
具体实施方式
下面利用图示的实施方式详细说明本发明。
(第一实施方式)
图1是表示本发明场效应晶体管的第一实施方式即常开式GaN类HFET(异质结场效应晶体管)的剖面图。
如图1所示，该第一实施方式的GaN类HFET在Si基板(未图示)上依次形成有无掺杂GaN层11和无掺杂AlGaN层12。在该无掺杂GaN层11与无掺杂AlGaN层12的界面上产生2DEG(二维电子气)19，由该无掺杂GaN层11和无掺杂AlGaN层12构成氮化物半导体层积体。另外，上述基板不限于Si基板，可以使用蓝宝石基板或SiC基板，也可以在蓝宝石基板或SiC基板上使氮化物半导体层生长，或者像在GaN基板上使AlGaN层生长等那样，在由氮化物半导体形成的基板上使氮化物半导体层生长。另外，也可以在基板与各层间适当形成缓冲层。此外，也可以在上述无掺杂GaN层11与无掺杂AlGaN层12之间形成层厚为1nm的AlN层。
在上述无掺杂AlGaN层12上隔着预先设定的间隔形成有源极电极13和漏极电极14，在上述无掺杂AlGaN层12上的源极电极13与漏极电极14之间且源极电极13侧形成有栅极电极15。在此，上述无掺杂AlGaN层12的厚度例如为10nm，通过对源极电极13和漏极电极14进行退火而能够实现欧姆接触。需要说明的是，也可以上述无掺杂AlGaN层12的厚度例如为30nm，通过在无掺杂AlGaN层12的欧姆接触部分预先掺杂Si而使之n型化来实现电极的欧姆接触。另外，也可以在无掺杂AlGaN层12的源极电极和漏极电极下预先形成凹槽，通过对源极电极和漏极电极进行蒸镀、退火来实现欧姆接触。
如图1所示，在上述栅极电极15与无掺杂AlGaN层12之间形成有栅极绝缘膜17，作为一例，该栅极绝缘膜17由作为半绝缘膜的富含Si的氮化硅膜制作而成。该富含Si的氮化硅膜是指与Si:N＝0.75:1的化学计量的氮化硅膜相比硅Si的比率较大的SiN膜，例如Si与N的组成比为Si:N＝1.1～1.9:1。另外，作为优选的一例，Si与N的组成比为Si:N＝1.3～1.5:1。
另外，在栅极绝缘膜17与源极电极13之间的无掺杂AlGaN层12上以及栅极绝缘膜17与漏极电极14之间的无掺杂AlGaN层12上形成有保护膜18，该保护膜18是用来抑制电流崩塌的绝缘膜，作为一例，由富含Si的氮化硅膜制作而成。
此外，在栅极绝缘膜17与源极电极13之间的保护膜18上以及栅极绝缘膜17与漏极电极14之间的保护膜18上形成有处理(プロセス)绝缘膜20。作为一例，该处理绝缘膜20由Si:N＝0.75:1的化学计量的氮化硅膜制作而成。
在该第一实施方式中，作为一例，上述栅极绝缘膜17的膜厚为20nm，上述保护膜18的膜厚为30nm，处理绝缘膜20的膜厚为150nm。
接着，依次参照图2A～图2C，说明上述GaN类HFET的制造方法。
首先，如图2A所示，利用MOCVD(有机金属气相沉积)法，在未图示的Si基板上依次形成无掺杂GaN层11和无掺杂AlGaN层12。该无掺杂GaN层11与无掺杂AlGaN层12构成氮化物半导体层积体。
然后，如图2A所示，利用等离子体CVD法，在上述无掺杂AlGaN层12上形成成为保护膜18的氮化硅膜28。作为一例，成为该保护膜18的氮化硅膜28的生长温度为225℃，但也可以在200℃～400℃的范围内进行设定。另外，作为一例，成为上述保护膜18的氮化硅膜28的膜厚为30nm，但也可以在20nm～250nm的范围内进行设定。
另外，作为一例，利用上述等离子体CVD法形成氮化硅膜28时的气体流量比为N2/NH3/SiH4＝300sccm/40sccm/35sccm。由此，能够形成与化学计量的氮化硅膜相比硅Si的比率较大的氮化硅膜28。利用该氮化硅膜28，与化学计量的氮化硅膜相比，能够进一步抑制电流崩塌。此外，例如如果成为保护膜18的氮化硅膜28的Si与N的组成比为Si:N＝1.1～1.9:1，则比Si:N＝0.75:1的化学计量的氮化硅膜对电流崩塌的抑制更有效。该电流崩塌是指在GaN类半导体元件中表现尤其明显的、与在低电压动作下的晶体管的导通电阻相比、在高电压动作下的晶体管的导通电阻明显增大的现象。
接着，在成为上述保护膜18的氮化硅膜28上形成光致抗蚀层(未图示)，通过曝光、显影，除去应该形成源极电极13、漏极电极14的区域的上述光致抗蚀层及应该形成栅极绝缘膜17的区域的上述光致抗蚀层，将该光致抗蚀层作为掩模，进行干式蚀刻。由此，如图2A所示，除去成为上述保护膜18的氮化硅膜28中应该形成源极电极13、漏极电极14的区域及应该形成栅极绝缘膜17的区域，在该区域上露出无掺杂AlGaN层12。
然后，对成为上述保护膜18的氮化硅膜28进行热处理，该热处理例如在温度为500℃下进行30分钟。需要说明的是，作为一例，上述热处理的温度也可以在500℃～700℃的范围内进行设定。
之后，如图2B所示，利用等离子体CVD(化学气相沉积)法，在上述保护膜18上形成成为栅极绝缘膜17的、作为半绝缘膜的氮化硅膜27。成为该栅极绝缘膜17的氮化硅膜27比化学计量的氮化硅膜增大了硅Si的比率。
在此，作为形成成为上述栅极绝缘膜17的氮化硅膜27时的等离子体CVD的成膜条件，作为一例，RF功率为50(W)，SiH4与NH3的流量比(SiH4/NH3)为0.92，压力为0.7Torr，基板温度为225℃。
接着，如图2B所示，通过使用抗蚀剂的构图，使覆盖露出在上述氮化硅膜27中的开口22的AlGaN层12以及上述开口22周缘的保护膜18的部分残留，形成栅极绝缘膜17。
然后，如图2C所示，利用等离子体CVD法，在形成成为处理绝缘膜20的化学计量的氮化硅膜29后，通过光刻与蚀刻，在形成栅极电极15的部分形成开口21。
之后，整面溅射TiN，通过光刻在应该形成栅极电极15的电极形成区域形成抗蚀图案(未图示)，将该抗蚀图案作为掩模，进行干式蚀刻或湿式蚀刻，除去上述电极形成区域以外其他区域的TiN膜，如图2C所示，形成由TiN电极形成的栅极电极15。栅极绝缘膜17位于该栅极电极15的正下方。
接着，如图2C所示，通过光刻和蚀刻，在形成源极电极13、漏极电极14的部分的氮化硅膜29上形成开口31,32。
然后，通过光刻，形成应该形成源极电极13、漏极电极14的区域(在上述开口31,32上露出的AlGaN层12的区域)开口了的光致抗蚀层(未图示)，在该光致抗蚀层上依次蒸镀Ti，Al，通过剥离，如图1所示，在上述露出的AlGaN层12上形成由Ti/Al电极形成的源极电极13、漏极电极14。上述Ti/Al电极为Ti层、Al层依次层积的层积结构的电极。接着，对上述源极电极13、漏极电极14进行热处理，使之成为欧姆电极。作为一例，该热处理(欧姆退火)的条件为在500℃下进行30分钟，但上述热处理的条件不限于此，例如可以在400℃～600℃的范围内设定上述热处理温度。
根据按照上述方式制作的上述第一实施方式的GaN类HFET，形成栅极绝缘膜15的半绝缘膜的电阻率ρ为3.9×109Ωcm。上述电阻率ρ的值(3.9×109Ωcm)是将上述半绝缘膜夹在两个电极之间所测得的值，是在该电极间导通的电流密度为6.25×10－4(A/cm2)时的值。
在该第一实施方式中，如图3所示，通过具有由电阻率ρ＝3.9×109Ωcm的半绝缘膜形成的栅极绝缘膜15，可以得到1000V的耐受电压。需要说明的是，图3的横轴为电阻率(Ωcm)，横轴刻度1.E+06、1.E+07、1.E+08、1.E+09、…、1.E+13分别表示106、107(Ωcm)、108(Ωcm)、109(Ωcm)、…1013(Ωcm)。另外，在图3中，纵轴的耐受电压(V)为在常温(25℃)下，向源极电极施加0V、向栅极电极施加－10V的条件下，在被绝缘击穿之前以50V的间隔增加漏极电极－源极电极间的电压Vds的、被绝缘击穿之前的电压Vds(V)。
由图3可知，在栅极绝缘膜的电阻率超过1×1011Ωcm时，耐受电压急剧减小。另外，已经判明：在栅极绝缘膜的电阻率低于1×107Ωcm时，栅极泄漏电流增大。该栅极泄漏电流是在常温(25℃)下，向源极电极施加0V、向漏极电极施加600V、向栅极电极施加－10V的条件下所测量的栅极泄漏电流的值。
另外，在图3中，方块P表示在形成栅极绝缘膜17的半绝缘膜的电阻率ρ约为1×1010(Ωcm)的情况下，在680℃下对该半绝缘膜进行一小时的退火情况下的耐受电压与电阻率。如方块P所示，通过对栅极绝缘膜17进行退火(680℃、一小时)，与未进行退火情况下的耐受电压800V相比，即使在相同电阻率条件下也能够将耐受电压提高200V以上。
接着，参照图4，说明上述电阻率ρ＝3.9×109Ωcm的半绝缘膜的I－V特性K1。
该半绝缘膜的I－V特性K1是表示在将上述半绝缘膜夹在两个电极间并改变施加于上述半绝缘膜的电场强度时、在上述两个电极间导通的电流密度的变化曲线。需要说明的是，图4左侧纵轴为电流密度(A/cm2)，纵轴刻度1.E-09、1.E-08、1.E-07、1.E-06、…、1.E+01分别表示10-9(A/cm2)、10-8(A/cm2)、10-7(A/cm2)、10-6(A/cm2)、…10+1(A/cm2)。
在上述半绝缘膜中，如I－V特性K1所示，在电场强度为5～15(MV/cm)的范围内，电流密度基本与电场强度的增大成正比地增加，但是即使电场强度超过15(MV/cm)，也不至于绝缘击穿。
另外，图4的特性K2表示随着横轴的所施加的电场强度的变化，由右侧的纵轴所表示的电阻率(Ωcm)如何改变。需要说明的是，图4右侧的纵轴刻度1.E+05、1.E+06、1.E+07、1.E+08、…、1.E+15分别表示105(Ωcm)、106(Ωcm)、107(Ωcm)、108(Ωcm)、…1015(Ωcm)。该特性K2的电阻率(Ωcm)为上述I－V特性K1的电场强度除以电流密度所得到的值。由图可知，对于上述半绝缘膜而言，通过使所施加的电场强度增加，上述特性K2的电阻率降低。
接着，参照图5，说明高绝缘性膜(SiO2)的I－V特性K101。该高绝缘性膜(SiO2)的I－V特性K101是表示在将上述高绝缘性膜(SiO2)夹在两个电极间并改变施加于上述高绝缘性膜(SiO2)的电场强度时，在上述两个电极间导通的电流的密度变化的曲线。需要说明的是，图5左侧的纵轴为电流密度(A/cm2)，纵轴刻度1.E－09、1.E－08、1.E－07、1.E－06、…、1.E+01分别表示10-9(A/cm2)、10-8(A/cm2)、10-7(A/cm2)、10-6(A/cm2)、…10+1(A/cm2)。
在该高绝缘性膜(SiO2)中，如I－V特性K101所示，在所施加的电场强度超过8(MV/cm)时，电流密度急剧增加，在施加的电场强度超过10(MV/cm)时，被绝缘击穿。另一方面，图5的特性K102表示随着横轴的电场强度的变化，由右侧的纵轴所表示的电阻率(Ωcm)如何改变。该特性K102的电阻率(Ωcm)为上述I－V特性K101的电场强度除以电流密度得到的值。需要说明的是，图5右侧的纵轴刻度1.E+05、1.E+06、1.E+07、1.E+08、…、1.E+15分别表示105(Ωcm)、106(Ωcm)、107(Ωcm)、108(Ωcm)、…1015(Ωcm)。该高绝缘性膜(SiO2)在所施加的电场强度不超过8(MV/cm)时，电阻率没有较大的变化，在所施加的电场强度超过8(MV/cm)时，电阻率急剧降低，在所施加的电场强度超过10(MV/cm)，被绝缘击穿。
这样，针对如图5的特性K101所示，高绝缘性膜(SiO2)在施加的电场强度超过10(MV/cm)时会被绝缘击穿的情况，在本实施方式中，在作为栅极绝缘膜15而采用的上述半绝缘膜(电阻率ρ＝3.9×109Ωcm)中，如图4的特性K1所示，表示电流密度与所施加的电场强度的增大成比例地增加的I－V特性，即使所施加的电场强度超过15(MV/cm)也不至于被绝缘击穿。
即，已经判明:通过像本实施方式的GaN类HFET那样，采用电流密度为6.25×10-4(A/cm2)时、电阻率为3.9×109Ωcm的半绝缘膜作为栅极绝缘膜15，与采用电阻率超过1×1012(Ωcm)的高绝缘性膜(SiO2)作为栅极绝缘膜的情况相比，能够显著地提高耐受电压。
另外，如前述的图3所示，通过将作为上述栅极绝缘膜的半绝缘膜的电阻率设定在107Ωcm～1011Ωcm的范围内，与栅极绝缘膜的电阻率超过1011Ωcm的情况相比，能够显著地提高耐受电压，并且与栅极绝缘膜的电阻率不足107Ωcm的情况相比，能够降低栅极泄漏电流。
(第二实施方式)
图6是表示本发明场效应晶体管的第二实施方式的常开式GaN类HFET(异质结场效应晶体管)的剖面图。
如图6所示，该第二实施方式的GaN类HFET在Si基板(未图示)上依次形成无掺杂GaN层51和无掺杂AlGaN层52。在该无掺杂GaN层51与无掺杂AlGaN层52的界面上产生2DEG(二维电子气)59。由该无掺杂GaN层51与无掺杂AlGaN层52构成氮化物半导体层积体。
在上述无掺杂AlGaN层52上隔着预先确定的间隔形成源极电极53和漏极电极54。在上述无掺杂AlGaN层52上的源极电极53与漏极电极54之间且源极电极53侧形成栅极电极55。在此，上述无掺杂AlGaN层52的厚度例如为10nm，通过对源极电极53和漏极电极54进行退火，能够形成欧姆接触。另外，也可以上述无掺杂AlGaN层52的厚度例如为30nm，通过在无掺杂AlGaN层52的欧姆接触部分预先掺杂Si并使之n型化来实现电极的欧姆接触。另外，也可以在无掺杂AlGaN层52的源极电极与漏极电极下预先形成凹槽，通过对源极电极及漏极电极进行蒸镀、退火来实现欧姆接触。
如图6所示，在该第二实施方式中，在上述栅极电极55与无掺杂AlGaN层52之间形成有栅极绝缘膜57。另外，在由上述栅极电极55与上述无掺杂AlGaN层52夹着且上述栅极绝缘膜57与上述源极电极53之间及上述栅极绝缘膜57与漏极电极54之间，在上述无掺杂AlGaN层52上形成有作为第一绝缘膜的保护膜58。作为一例，该保护膜58由富含Si的氮化硅膜制作，是用来抑制电流崩塌的绝缘膜。该富含Si的氮化硅膜是指与化学计量的氮化硅膜相比、硅Si的比率较大的SiN膜，例如Si与N的组成比为Si:N＝1.1～1.9:1。此外，在优选的一例中，Si与N的组成比为Si:N＝1.3～1.5:1。
另外，在该第二实施方式中，在上述保护膜58上形成有作为第二绝缘膜的处理绝缘膜60，在该处理绝缘膜60上形成有上述栅极绝缘膜57及上述栅极电极55。另外，在上述栅极电极55及栅极绝缘膜57上形成有层间绝缘膜61。此外，在源极电极53及漏极电极54上形成有供电用金属81,82。
在该第二实施方式中，作为一例，上述栅极绝缘膜57的膜厚为20nm，上述保护膜58的膜厚为30nm，处理绝缘膜60的膜厚为150nm。
接着，依次参照图7A～图7D，说明上述GaN类HFET的制造方法。
首先，如图7A所示，利用MOCVD(有机金属气相沉积)法，在未图示的Si基板上依次形成无掺杂GaN层51和无掺杂AlGaN层52，由该无掺杂GaN层51和无掺杂AlGaN层52构成化合物半导体层积体。需要说明的是，上述基板不限于Si基板，可以使用蓝宝石基板或SiC基板，也可以在蓝宝石基板或SiC基板上使氮化物半导体层生长、或者像在GaN基板上使AlGaN层生长等那样，在由氮化物半导体形成的基板上使氮化物半导体层生长。另外，也可以在基板与各层间适当地形成缓冲层。
然后，如图7A所示，利用等离子体CVD法，在上述无掺杂AlGaN层52上形成氮化硅膜68，该氮化硅膜67成为作为第一绝缘膜的保护膜58。作为一例，成为该保护膜58的氮化硅膜68的生长温度为225℃，但也可以在200℃～400℃的范围内进行设定。另外，作为一例，成为上述保护膜58的氮化硅膜68的厚度为30nm，但也可以在20nm～250nm的范围内进行设定。
另外，作为一例，利用上述等离子体CVD法形成氮化硅膜68时的气体流量比为N2/NH3/SiH4＝300sccm/40sccm/35sccm。由此，能够形成与化学计量的氮化硅膜相比硅Si的比率较大的氮化硅膜68。利用该氮化硅膜68，与化学计量的氮化硅膜相比，能够进一步抑制电流崩塌。此外，例如如果使成为作为第一绝缘膜的保护膜58的氮化硅膜68的Si与N的组成比Si:N＝1.1～1.9:1，则比Si:N＝0.75:1的化学计量的氮化硅膜对电流崩塌的抑制更有效。该电流崩塌是指在GaN类半导体元件中表现尤为明显的、与在低电压动作下的晶体管的导通电阻相比、在高电压动作下的晶体管的导通电阻显著增大的现象。
接着，在成为上述保护膜58的氮化硅膜68上形成光致抗蚀层(未图示)，通过曝光、显影，除去应该形成源极电极53、漏极电极54的区域上的上述光致抗蚀层、以及应该形成栅极绝缘膜57的区域上的上述光致抗蚀层，将该光致抗蚀层作为掩模，进行干式蚀刻。由此，如图7A所示，从成为作为上述第一绝缘膜的保护膜58的氮化硅膜68露出应该形成源极电极53、漏极电极54的区域以及应该形成栅极绝缘膜57的区域的无掺杂AlGaN层52。
接着，对成为作为上述第一绝缘膜的保护膜58的氮化硅膜68进行热处理。该热处理例如在温度为500℃下进行30分钟。需要说明的是，作为一例，上述热处理的温度可以在500℃～700℃的范围内进行设定。
之后，如图7B所示，利用等离子体CVD(化学气相沉积)法，在从上述保护膜58露出的AlGaN层52上形成氮化硅膜70，氮化硅膜70成为作为第二绝缘膜的处理绝缘膜60。成为该处理绝缘膜60的氮化硅膜70为化学计量的氮化硅膜。然后，通过光刻，由光致抗蚀层形成掩模，通过湿式蚀刻各向同性地对成为作为上述第二绝缘膜的处理绝缘膜60的氮化硅膜70进行蚀刻。由此，如图7B所示，除去上述氮化硅膜70中应该形成栅极电极55、栅极绝缘膜57的区域，朝向AlGaN层52形成前端变细的形状的开口部77。
接着，如图7C所示，利用等离子体CVD(化学气相沉积)法，在作为上述第二绝缘膜的处理绝缘膜60上以及处理绝缘膜60的开口部77所露出的AlGaN层52上形成成为栅极绝缘膜57的、作为半绝缘膜的氮化硅膜。作为该栅极绝缘膜57的氮化硅膜与化学计量的氮化硅膜相比，增大了硅Si的比率。
在此，作为形成成为上述栅极绝缘膜57的氮化硅膜时的等离子体CVD的成膜条件，作为一例，使RF功率为50(W)，使SiH4与NH3的流量比(SiH4/NH3)为0.92，使压力为0.7Torr，使基板温度为225℃。
之后，整面溅射Tin，通过光刻在应该形成栅极电极55的电极形成区域形成抗蚀图案(未图示)，将该抗蚀图案作为掩模，进行干式蚀刻或湿式蚀刻，除去上述电极形成区域以外其他区域的TiN膜，如图7D所示，由TiN电极形成栅极电极55。成为栅极绝缘膜57的氮化硅膜67位于该栅极电极55的正下方。
接着，在上述栅极电极55上形成抗蚀图案(未图示)，将该抗蚀图案作为掩模，对上述栅极电极55下以外的区域的氮化硅膜67进行蚀刻，作为栅极绝缘膜57。
然后，通过光刻形成应该形成源极电极53、漏极电极54的区域开口了的抗蚀图案(未图示)，将该抗蚀图案作为掩模，对上述氮化硅膜70进行蚀刻，作为处理绝缘膜60。
接着，通过光刻，形成应该形成源极电极53、漏极电极54的区域(露出的AlGaN层52的区域)开口了的光致抗蚀层(未图示)，在该光致抗蚀层上依次蒸镀Ti，Al，通过剥离，如图6所示，在上述露出的AlGaN层52上形成由Ti/Al电极形成的源极电极53、漏极电极54。上述Ti/Al电极是Ti层、Al层依次层积的层积结构的电极。然后，对上述源极电极53、漏极电极54进行热处理，形成欧姆电极。作为一例，该热处理(欧姆退火)的条件为在500℃下进行30分钟，但上述热处理的条件不限于此，例如可以在400℃～600℃的范围内设定上述热处理温度。
然后，通过等离子体CVD法，形成成为层间绝缘膜61的化学计量的氮化硅膜，通过CMP(化学机械抛光)法等方法使之平坦化。接着，形成源极电极53、漏极电极54上的区域开口了的光致抗蚀层(未图示)，在该光致抗蚀层上依次蒸镀供电金属，形成供电金属81,82。作为上述供电金属，例如可以使用Al、Cu等。
根据按照上述方式制作的上述第二实施方式的GaN类HFET，形成栅极绝缘膜57的半绝缘膜的电阻率ρ为3.9×109Ωcm。上述电阻率ρ的值(3.9×109Ωcm)是将上述半绝缘膜夹在两个电极间而测得的值，是在该电极间导通的电流密度为6.25×10-4(A/cm2)时的值。该半绝缘膜的I－V特性与前述的图4所示的I－V特性K1相同。
在该第二实施方式中，通过具有电阻率ρ＝3.9×109Ωcm的半绝缘膜形成的栅极绝缘膜57，如图3所示，能够得到1000V的耐受电压。
即根据该第二实施方式，形成栅极绝缘膜57的半绝缘膜的电阻率为3.9×109Ωcm，上述半绝缘膜的电阻率在107Ωcm以上且1011Ωcm以下，因此，如前上述，与栅极绝缘膜的电阻率超过1011Ωcm的情况相比，能够显著地提高耐受电压，并且与栅极绝缘膜的电阻率低于107Ωcm的情况相比，能够降低栅极泄漏电流。
另外，根据依次参照图7A～图7D而说明的上述第二实施方式GaN类HFET的制造方法，如图7A～图7C所示，依次形成作为上述第一绝缘膜的保护膜58和作为上述第二绝缘膜的处理绝缘膜60，在进行蚀刻加工后，形成上述栅极绝缘膜57。因此，因为在AlGaN层52露出的状态下层积栅极绝缘膜57，之后没有蚀刻工序，所以，栅极电极55下的栅极绝缘膜57的厚度只由利用等离子体CVD法形成的栅极绝缘膜57的层积膜厚决定。
由此，能够避免因蚀刻加工而导致上述栅极绝缘膜57的膜厚不均。因此，能够得到稳定的阈值电压。
另外，利用由上述富含硅的氮化硅膜制作的保护膜58，能够抑制电流崩塌，并且利用由上述化学计量的氮化硅膜制作的处理绝缘膜60，能够进一步降低栅极泄漏电流。
另外，在上述第一、第二实施方式中，虽然使形成栅极绝缘膜的半绝缘膜为硅Si的比率比化学计量的氮化硅膜大的SiN膜，但也可以为SiON膜。另外，在上述第一、第二实施方式中，通过在形成栅极绝缘膜后对栅极绝缘膜进行退火，能够进一步提高耐受电压。
另外，在上述第一、第二实施方式中，虽然由GaN层和AlGaN层构成该GaN类半导体层积体，但也可以为含有由AlxInyGa1-x-yN(x≥0、y≥0、0≤x+y＜1)所表示的GaN类半导体层的结构。即，上述GaN类半导体层积体可以为含有AlGaN、GaN、InGaN等的结构。此外，在上述实施方式中，虽然针对常开式HFET进行了说明，但常闭式也能够得到相同的效果。
此外，在上述第一、第二实施方式中，虽然使用Si基板作为基板，但也可以使用蓝宝石基板或SiC基板。而且，也可以像在上述GaN基板上使AlGaN层生长等那样，在由氮化物半导体形成的基板上使氮化物半导体层生长。此外，也可以在基板与各层间适当地形成缓冲层。另外，也可以在GaN层11,51与AlGaN层12,52之间形成例如膜厚为1nm左右的由AlN制作的异质结改良层。此外，也可以在上述AlGaN层12,52上形成GaN覆盖层。而且，在上述实施方式中，虽然由TiN制作栅极电极15,55，但也可以由WN进行制作。此外，也可以由Pt/Au或Ni/Au制作栅极电极15,55。另外，作为上述栅极材料，在与上述氮化物半导体接合的情况下，也可以使用成为肖特基结的材料。
另外，在上述第一、第二实施方式中，虽然作为上述欧姆电极的源极电极13,53和漏极电极14,54为Ti层、Al层依次层积而成的Ti/Al电极，但是也可以是Ti层、Al层、TiN层依次层积而成的Ti/Al/TiN电极。另外，也可以使用AlSi层或AlCu层来代替上述Al层。此外，作为源极电极、漏极电极，可以为Hf/Al电极。作为源极电极、漏极电极，可以是在Ti/Al或Hf/Al上层积Ni/Au的电极，也可以是在Ti/Al或Hf/Al上层积Pt/Au的电极，还可以是在Ti/Al或Hf/Al上层积Au的电极。
虽然针对本发明的具体实施方式进行了说明，但本发明不限于上述实施方式，能够在本发明的范围内进行各种变更来实施。
附图标记说明
11,51 无掺杂GaN层
12,52 无掺杂AlGaN层
13,53 源极电极
14,54 漏极电极
15,55 栅极电极
17,57 栅极绝缘膜
18,58 保护膜
19,59 二维电子气
20,60 处理绝缘膜
22,62,77 开口部
27,28,68,70 氮化硅膜
61 层间绝缘膜。

Claims (5)

1.一种场效应晶体管，其特征在于，具有:
氮化物半导体层(12，52)；
源极电极(13，53)及漏极电极(14，54)，上述源极电极(13，53)与上述漏极电极(14，54)至少有一部分形成在上述氮化物半导体层(12，52)上或上述氮化物半导体层(12，52)内，并且配置成彼此隔开间隔；
栅极电极(15，55)，形成在上述氮化物半导体层(12，52)上且配置在上述源极电极(13，53)与上述漏极电极(14，54)之间；
栅极绝缘膜(17，57)，形成于上述栅极电极(15，55)与上述氮化物半导体层(12，52)之间；
上述栅极绝缘膜(17，57)是电阻率为107Ωcm至1011Ωcm的半绝缘膜。
2.如权利要求1上述的场效应晶体管，其特征在于，上述氮化物半导体层(12，52)为GaN类半导体层(12，52)。
3.如权利要求1或2上述的场效应晶体管，其特征在于，在上述源极电极(13，53)与上述漏极电极(14，54)之间还具有形成在所述氮化物半导体层(12，52)上且用来抑制电流崩塌的绝缘膜(18，58)。
4.一种场效应晶体管的制造方法，其特征在于，形成源极电极(13)及漏极电极(14)，上述源极电极(13)与上述漏极电极(14)至少有一部分形成在氮化物半导体层(12)上或上述氮化物半导体层(12)内，并且上述源极电极(13)与上述漏极电极(14)彼此隔开间隔；
在上述氮化物半导体层(12)上且在上述源极电极(13)与上述漏极电极(14)之间，以电阻率为107Ωcm至1011Ωcm的半绝缘膜形成栅极绝缘膜(17)；
在上述栅极绝缘膜(17)上形成栅极电极(15)。
5.一种场效应晶体管的制造方法，其特征在于，在氮化物半导体层(52)上形成用来抑制电流崩塌的第一绝缘膜(68)；
通过蚀刻除去上述第一绝缘膜(68)中预先确定的区域，使上述氮化物半导体层(52)的预先确定的区域露出；
在上述第一绝缘膜(68)上和从上述第一绝缘膜(68)露出的上述氮化物半导体层(52)上形成第二绝缘膜(70)；
通过蚀刻除去上述第二绝缘膜(70)中预先确定的区域，使上述氮化物半导体层(52)的上述预先确定的区域露出；
在上述第二绝缘膜(70)上和从上述第二绝缘膜(70)露出的上述氮化物半导体层(52)的上述预先确定的区域上形成由电阻率为107Ωcm至1011Ωcm的半绝缘膜形成的栅极绝缘膜(57)；
在上述栅极绝缘膜(57)上对栅极金属进行蒸镀而形成栅极电极(55)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107240609A (zh) * 2016-03-28 2017-10-10 恩智浦美国有限公司 具有增强型电阻率区的半导体装置及其制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6085442B2 (ja) * 2012-09-28 2017-02-22 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2016143824A (ja) * 2015-02-04 2016-08-08 富士通株式会社 化合物半導体エピタキシャル基板及び化合物半導体装置
JP2018110138A (ja) * 2015-05-12 2018-07-12 シャープ株式会社 電界効果トランジスタ
US10693062B2 (en) * 2015-12-08 2020-06-23 Crossbar, Inc. Regulating interface layer formation for two-terminal memory
CN109628910B (zh) 2017-10-07 2023-06-30 株式会社Flosfia 形成膜的方法
US10998434B2 (en) 2017-12-22 2021-05-04 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
US20200058497A1 (en) * 2018-08-20 2020-02-20 Applied Materials, Inc Silicon nitride forming precursor control
CN112585751B (zh) * 2019-04-01 2021-11-12 新唐科技日本株式会社 电阻元件及功率放大电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915164A (en) * 1995-12-28 1999-06-22 U.S. Philips Corporation Methods of making high voltage GaN-A1N based semiconductor devices
US20050205892A1 (en) * 2004-03-22 2005-09-22 Matsushita Electric Industrial Co., Ltd. Semiconductor device
CN1748320A (zh) * 2002-12-16 2006-03-15 日本电气株式会社 场效应晶体管
JP2006278812A (ja) * 2005-03-30 2006-10-12 Eudyna Devices Inc 半導体装置およびその製造方法並びにその半導体装置製造用基板およびその製造方法。
US20110089430A1 (en) * 2003-01-15 2011-04-21 Fujitsu Limited Compound semiconductor device and method for fabricating the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897319A (en) * 1988-07-19 1990-01-30 Planar Systems, Inc. TFEL device having multiple layer insulators
JP5274245B2 (ja) * 2006-04-10 2013-08-28 富士通株式会社 化合物半導体構造とその製造方法
JP5065616B2 (ja) * 2006-04-21 2012-11-07 株式会社東芝 窒化物半導体素子
JP5200936B2 (ja) * 2006-09-20 2013-06-05 富士通株式会社 電界効果トランジスタおよびその製造方法
JP5183913B2 (ja) * 2006-11-24 2013-04-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP2009164158A (ja) * 2007-12-28 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
JP2009231395A (ja) * 2008-03-19 2009-10-08 Sumitomo Chemical Co Ltd 半導体装置および半導体装置の製造方法
JP5301208B2 (ja) * 2008-06-17 2013-09-25 日本電信電話株式会社 半導体装置
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
TWI458098B (zh) * 2009-12-31 2014-10-21 Au Optronics Corp 薄膜電晶體
KR101706081B1 (ko) * 2010-04-06 2017-02-15 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 액정 표시 장치
KR101680768B1 (ko) * 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
US8530886B2 (en) * 2011-03-18 2013-09-10 International Business Machines Corporation Nitride gate dielectric for graphene MOSFET
JP5979836B2 (ja) * 2011-09-09 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP5696083B2 (ja) * 2012-03-26 2015-04-08 株式会社東芝 窒化物半導体素子及びその製造方法
US9093366B2 (en) * 2012-04-09 2015-07-28 Transphorm Inc. N-polar III-nitride transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915164A (en) * 1995-12-28 1999-06-22 U.S. Philips Corporation Methods of making high voltage GaN-A1N based semiconductor devices
CN1748320A (zh) * 2002-12-16 2006-03-15 日本电气株式会社 场效应晶体管
US20110089430A1 (en) * 2003-01-15 2011-04-21 Fujitsu Limited Compound semiconductor device and method for fabricating the same
US20050205892A1 (en) * 2004-03-22 2005-09-22 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2006278812A (ja) * 2005-03-30 2006-10-12 Eudyna Devices Inc 半導体装置およびその製造方法並びにその半導体装置製造用基板およびその製造方法。

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
萨支唐: "《固态电子学》", 1 January 2003 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107240609A (zh) * 2016-03-28 2017-10-10 恩智浦美国有限公司 具有增强型电阻率区的半导体装置及其制造方法
CN107240609B (zh) * 2016-03-28 2022-01-25 恩智浦美国有限公司 具有增强型电阻率区的半导体装置及其制造方法

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