CN109638074B - 具有n-p-n结构背势垒的高电子迁移率晶体管及其制作方法 - Google Patents
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Abstract
本发明公开了一种具有n‑p‑n结构背势垒的高电子迁移率晶体管及其制作方法，其中，该电子迁移率晶体管包括：衬底；成核层，位于衬底之上；高阻缓冲层，位于成核层之上；背势垒缓冲层，位于高阻缓冲层之上，为n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构；高迁移率沟道层，位于背势垒缓冲层之上；势垒层，位于高迁移率沟道层之上；盖帽层，位于势垒层之上；欧姆电极，位于盖帽层之上；以及栅极，位于盖帽层之上；其中，p型掺杂区位于栅极所在区域的正下方。该HEMT一方面可以提高对二维电子气的限制作用，减轻短沟道效应的影响，另一方面可以减少二维电子气被掺Fe高阻缓冲层中的深能级陷阱俘获的数量，提高器件的稳定性。
Description
技术领域
本公开属于半导体技术领域，涉及一种具有n-p-n结构背势垒的高电子迁移率晶体管及其制作方法。
背景技术
氮化镓基半导体材料具有优良的物理和化学特性，特别适合制备高频、高功率的高电子迁移率晶体管。氮化镓基高电子迁移率晶体管击穿电压高、工作频率高、输出功率大、抗辐射性能好，在无线通信、雷达、航空航天、汽车电子、自动化控制、石油勘探、高温辐射环境等领域有广阔的应用前景。
高电子迁移率晶体管(HEMT，High Electron Mobility Transistor)的原理为：由于组成异质结的两种材料的禁带宽度不同，在异质结界面处形成了势垒和势阱，由极化效应或调制掺杂产生的自由电子，积累在非掺杂的氮化镓层靠近界面的三角形势阱中，形成二维电子气，由于势阱中的这些电子与势垒中的电离杂质空间分离，大大降低了库仑散射，从而显著提高了材料的电子迁移率。研制成器件后，通过调节栅电极偏压可以控制异质结界面处的二维电子气密度，在一定的直流偏压下，可以对高频微波信号进行放大。
短沟道效应会降低器件性能，是限制高频器件应用的一个重要原因。当器件工作频率上升到毫米波波段时，器件的栅长必须缩短到微纳尺度，同时势垒层厚度也需要同比例地缩短，否则短沟道效应将会凸显出来。短沟道效应表现在：亚阈值电流增加，输出电导增大，阈值电压漂移增大，沟道夹断特性变差。提高沟道电子的限制能力可以遏制短沟道效应。对于常规的AlGaN/GaN HEMT结构，GaN沟道里的电子仅受到势垒层一层较强的限制，缓冲层中的势垒是由二维电子气自身提供的。当沟道电子在大电压下逐渐耗尽时，缓冲层那侧的势垒逐渐消失，热电子很容易渗透进入到缓冲层，造成器件的缓冲层漏电，器件夹断特性变差。尤其是当高阻缓冲层掺有Fe元素时，缓冲层中的深能级陷阱还会俘获电子，影响器件的稳定性。
发明内容
(一)要解决的技术问题
本公开提供了一种具有n-p-n结构背势垒的高电子迁移率晶体管及其制作方法，该高电子迁移率晶体管使用n-p-n结构背势垒和掺Fe高阻缓冲层相结合以及高迁移率沟道层，一方面可以提高对二维电子气(2DEG)的限制作用，减轻短沟道效应的影响，另一方面可以减少二维电子气(2DEG)被掺Fe高阻缓冲层中的深能级陷阱俘获的数量，提高器件的稳定性。
(二)技术方案
根据本公开的一个方面，提供了一种具有n-p-n结构背势垒的高电子迁移率晶体管，包括：衬底；成核层，位于衬底之上；高阻缓冲层，位于成核层之上；背势垒缓冲层，位于高阻缓冲层之上，为n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构；高迁移率沟道层，位于背势垒缓冲层之上；势垒层，位于高迁移率沟道层之上；盖帽层，位于势垒层之上；欧姆电极，位于盖帽层之上；以及栅极，位于盖帽层之上；其中，p型掺杂区位于栅极所在区域的正下方。
在本公开的一些实施例中，高阻缓冲层为掺Fe高阻缓冲层，Fe的掺杂浓度介于1018cm-3-1020cm-3之间；和/或，高阻缓冲层的材料为AlyGa1-yN，铝组分y的取值为0≤y≤0.15；和/或，高阻缓冲层的厚度介于1μm-5μm之间。
在本公开的一些实施例中，背势垒缓冲层的材料为AlyGa1-yN，铝组分y的取值为0≤y≤0.15；和/或，背势垒缓冲层的厚度介于10nm-100nm之间；和/或，n型掺杂区中，施主杂质的浓度Nd满足：0≤Nd≤1019cm-3，p型掺杂区中，受主杂质的浓度Na满足：0≤Na≤3×1017cm-3。
在本公开的一些实施例中，势垒层为非有意掺杂势垒层，其材料为InxAlyGa1-x-yN，铟组分x的取值为0≤x＜1，铝组分y的取值为0≤y≤1；和/或，势垒层的厚度介于10nm-30nm之间。
在本公开的一些实施例中，高迁移率沟道层的材料为非有意掺杂氮化镓材料；和/或，高迁移率沟道层的厚度介于5nm-150nm之间；和/或，盖帽层的材料为非有意掺杂氮化镓材料；和/或，盖帽层的厚度介于1nm-5nm之间；和/或，欧姆电极的材料为Ti/Al/Ti/Au；和/或，栅极的材料为Ni/Au；和/或，衬底的材料为碳化硅、蓝宝石或硅。
在本公开的一些实施例中，高迁移率沟道层与势垒层之间还包含一插入层，该插入层用于应变调控。
在本公开的一些实施例中，插入层为AlN插入层；和/或，插入层的厚度介于1nm-3nm之间。
根据本公开的另一个方面，提供了一种具有n-p-n结构背势垒的高电子迁移率晶体管的制作方法，包括：在衬底之上制作成核层；在成核层之上制作高阻缓冲层；在高阻缓冲层之上制作背势垒缓冲层，该背势垒缓冲层为n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构；在背势垒缓冲层之上制作高迁移率沟道层；在高迁移率沟道层之上制作势垒层；在势垒层之上制作盖帽层；以及在盖帽层之上制作欧姆电极和栅极；其中，p型掺杂区位于栅极所在区域的正下方。
在本公开的一些实施例中，在高阻缓冲层之上制作背势垒缓冲层的方法为：先在高阻缓冲层之上生长n型背势垒缓冲层，依次在n型背势垒缓冲层上生长高迁移率沟道层、势垒层、盖帽层，然后通过离子注入在所要形成栅极的下方区域注入受主杂质离子，通过控制受主杂质离子的注入能量和浓度，使得受主杂质离子正好停止在n型背势垒缓冲层处，同时，经过高温退火，形成p型掺杂区，其余的区域为n型掺杂区，得到n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构。
在本公开的一些实施例中，具有n-p-n结构背势垒的高电子迁移率晶体管的制作方法还包括：在高迁移率沟道层与势垒层之间制作插入层；在衬底上制作成核层、高阻缓冲层、背势垒缓冲层、高迁移率沟道层、插入层、势垒层、以及盖帽层的方法包括如下方法中的一种或几种：金属有机物化学气相沉积法、分子束外延和气相外延。
(三)有益效果
从上述技术方案可以看出，本公开提供的具有n-p-n结构背势垒的高电子迁移率晶体管及其制作方法，具有以下有益效果：
(1)在高迁移率沟道层与掺Fe高阻缓冲层之间加入一层n-p-n结构背势垒缓冲层，该背势垒缓冲层中的p型掺杂区位于栅极下方，一方面可以有效的提高高阻缓冲层一侧的势垒高度，减小栅极下沟道电子溢出到高阻缓冲层中的数量，提高对二维电子气的限制作用，抑制器件的短沟道效应，并且减小栅极靠近漏极端的电场强度，提高器件的稳定性；另一方面可以减少二维电子气被掺Fe高阻缓冲层中的深能级陷阱俘获的数量，提高器件的稳定性；
(2)p型掺杂区两侧的n型掺杂区可以起到载流子补偿作用，补偿了P型掺杂区对沟道载流子的消耗，最终维持了器件的性能器件；
(3)通过调控高迁移率沟道层的厚度及p型掺杂区的浓度，可以耗尽栅极下方的2DEG，形成增强型HEMT。
附图说明
图1为根据本公开一实施例所示的具有n-p-n结构背势垒的HEMT的结构示意图。
图2为根据本公开一实施例所示的具有n-p-n结构背势垒的HEMT的制作方法流程图。
图3示意一实施例所示的具有n-p-n结构背势垒的HEMT中异质结沿A-A′剖线进行第一性原理计算得到的能带图和电子密度分布图。
图4示意一实施例所示的具有n-p-n结构背势垒的HEMT中异质结沿B-B′剖线进行第一性原理计算得到的能带图和电子密度分布图。
图5为常规的氮化镓/铝镓氮/氮化镓异质结构进行第一性原理计算得到的能带及电子密度分布图。
【符号说明】
10-衬底； 20-成核层；
30-高阻缓冲层； 40-背势垒缓冲层；
401-p型掺杂区； 402-n型掺杂区；
50-高迁移率沟道层； 60-AlN插入层；
70-势垒层； 80-盖帽层；
90-欧姆电极； 100-栅极。
具体实施方式
对于常规的AlGaN/GaN HEMT结构，GaN沟道里的电子仅受到势垒层这一层较强的限制，缓冲层中的势垒是由二维电子气自身提供的。
本公开提出一种具有n-p-n结构背势垒的高电子迁移率晶体管及其制作方法，考虑到对AlGaN缓冲层、InGaN缓冲层、或者对GaN缓冲层进行p型掺杂来抬高背势垒，可以增加缓冲层对二维电子气的限制作用，但是，AlGaN缓冲层或InGaN缓冲层中三元合金的散射作用会降低器件的散热性能，而单纯的p型掺杂背势垒会在一定程度上消耗二维电子气浓度，降低器件的性能，因此，本申请采用具有n-p-n结构背势垒缓冲层，将其设置于高迁移率沟道层与高阻缓冲层之间，一方面可以有效的提高高阻缓冲层一侧的势垒高度，减小栅极下沟道电子溢出到高阻缓冲层中的数量，提高对二维电子气的限制作用，抑制器件的短沟道效应，并且减小栅极靠近漏极端的电场强度，提高器件的稳定性；另一方面可以减少二维电子气被掺Fe高阻缓冲层中的深能级陷阱俘获的数量，提高器件的稳定性；此外，p型掺杂区两侧的n型掺杂区可以起到载流子补偿作用，补偿了P型掺杂区对沟道载流子的消耗，最终维持了器件的性能。
本公开的具有n-p-n结构背势垒的高电子迁移率晶体管，包括：衬底；成核层，位于衬底之上；高阻缓冲层，位于成核层之上；背势垒缓冲层，位于高阻缓冲层之上，为n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构；高迁移率沟道层，位于背势垒缓冲层之上；势垒层，位于高迁移率沟道层之上；盖帽层，位于势垒层之上；欧姆电极，位于盖帽层之上；以及栅极，位于盖帽层之上；其中，p型掺杂区位于栅极所在区域的正下方。
本公开通过仅在栅下方区域的缓冲层中引入p型掺杂区401，同时，在两侧通道区引入n型掺杂区402，这样的结构设置，一方面可以提高在栅下方的缓冲层一侧势垒高度，抑制了短沟道效应和减少沟道中载流子被掺Fe高阻缓冲层中深能级陷阱所俘获的数量，提高了器件稳定性；另一方面，n型掺杂区402的引入可以抵消p型掺杂对沟道二维电子气的消耗，维持了器件的性能。另外，通过调控高迁移率沟道层的厚度及p型掺杂区的浓度，可以耗尽栅极下方的2DEG，形成增强型HEMT。
在本公开的一些实施例中，高阻缓冲层为掺Fe高阻缓冲层，高阻缓冲层的材料为AlyGa1-yN，铝组分y的取值为0≤y≤0.15。
在本公开的一些实施例中，背势垒缓冲层的材料为AlyGa1-yN，铝组分y的取值为0≤y≤0.15；n型掺杂区中，施主杂质的浓度Nd满足：0≤Nd≤1019cm-3，p型掺杂区中，受主杂质的浓度Na满足：0≤Na≤3×1017cm-3。
在本公开的一些实施例中，势垒层为非有意掺杂势垒层，其材料为InxAlyGa1-x-yN，铟组分x的取值为0≤x＜1，铝组分y的取值为0≤y≤1。
在本公开的一些实施例中，高迁移率沟道层与势垒层之间还包含一插入层，该插入层用于应变调控。
本公开还提供了一种具有n-p-n结构背势垒的高电子迁移率晶体管的制作方法，在本公开的一些实施例中，在高阻缓冲层之上制作背势垒缓冲层的方法为：先在高阻缓冲层之上生长n型背势垒缓冲层，依次在n型背势垒缓冲层上生长高迁移率沟道层、势垒层、盖帽层，然后通过离子注入在所要形成栅极的下方区域注入受主杂质离子，通过控制受主杂质离子的注入能量和浓度，使得受主杂质离子正好停止在n型背势垒缓冲层处，同时，经过高温退火，形成p型掺杂区，其余的区域为n型掺杂区，得到n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。本公开中，术语“介于之间”包含端点值，“为(数值参数)”表示该参数的取值为在该数值参数的表示范围之内任意取值。关于“浓度”、“组分”、“温度”、“材料”等由实施例公开的内容可以根据实际需要进行组合或者适应性调整。
在本公开的第一个示例性实施例中，提供了一种具有n-p-n结构背势垒的高电子迁移率晶体管。
图1为根据本公开一实施例所示的具有n-p-n结构背势垒的HEMT的结构示意图。
参照图1所示，本实施例的具有n-p-n结构背势垒的HEMT，包括：
衬底10；成核层20，位于衬底10之上；高阻缓冲层30，位于成核层20之上；背势垒缓冲层40，位于高阻缓冲层30之上，为n型掺杂区402、p型掺杂区401和n型掺杂区402形成的横向三明治结构；高迁移率沟道层50，位于背势垒缓冲层40之上；插入层60，位于高迁移率沟道层50之上；势垒层70，位于高迁移率沟道层50之上；盖帽层80，位于势垒层70之上；欧姆电极90，位于盖帽层80之上；以及栅极100，位于盖帽层80之上；其中，p型掺杂区401位于栅极100所在区域的正下方。
本实施例中，该衬底10的材料为碳化硅、蓝宝石或硅。
本实施例中，该成核层20的生长厚度介于0.01μm-0.50μm之间。
本实施例中，该高阻缓冲层30制作在成核层20上面，该高阻缓冲层30为Fe掺杂高阻缓冲层，Fe的掺杂浓度介于1018cm-3-1020cm-3之间；材料为AlyGal-yN，铝组分y的取值为0≤y≤0.15；厚度介于1μm-5μm之间。
本实施例中，该背势垒缓冲层40制作在高阻缓冲层30上面，为n型掺杂区402、p型掺杂区401和n型掺杂区402形成的横向三明治结构。背势垒缓冲层的材料为AlyGa1-yN，铝组分y的取值为0≤y≤0.15；厚度为10nm-100nm；n型掺杂区中，施主杂质的浓度Nd满足：0≤Nd≤1019cm-3，p型掺杂区中，受主杂质的浓度Na满足：0≤Na≤3×1017cm-3；在一实例中，施主杂质为Si，浓度为0≤Nd≤1019cm-3；受主杂质为Mg，浓度为0≤Na≤3×1019cm-3。
该背势垒缓冲层40的制作方法可以为：先在高阻缓冲层30之上生长n型背势垒缓冲层，依次在n型背势垒缓冲层上生长高迁移率沟道层50、插入层60、势垒层70、盖帽层80，在盖帽层80上制作欧姆电极90和栅极100，然后通过离子注入在栅极100下方注入受主杂质离子，通过控制受主杂质离子的注入能量和浓度，使得受主杂质离子正好停止在n型背势垒缓冲层处，同时，经过高温退火，形成p型掺杂区401，其余的区域为n型掺杂区402，得到n型掺杂区402、p型掺杂区401和n型掺杂区402形成的横向三明治结构，如图1中虚线框所示意。
本实施例中，高迁移率沟道层50为一非有意掺杂氮化镓高迁移率沟道层50，该非有意掺杂氮化镓高迁移率沟道层50制作在背势垒缓冲层40上面，该非有意掺杂氮化镓沟道层50的厚度介于5nm-150nm之间。
本实施例中，插入层60一AlN插入层60，该插入层60制作在非有意氮化镓高迁移率沟道层50上面，用于应变调控，该插入层60的厚度介于1nm-3nm之间；在其它实施例中，该插入层也可以不是必须。
本实施例中，势垒层70为一非有意掺杂势垒层70，该非有意掺杂势垒层70制作在插入层60上面，该非有意掺杂势垒层70的材料为InxAlyGa1-x-yN，铟组分为0≤x＜1，铝组分为0≤y≤1；厚度介于10nm-30nm之间。
本实施例中，盖帽层80为一非有意掺杂氮化镓盖帽层80，该非有意掺杂氮化镓盖帽层80制作在非有意掺杂势垒层70上面，该非有意掺杂氮化镓盖帽层80的厚度介于1nm-5nm之间。
本实施例中，该欧姆电极90制作在盖帽层80上面，欧姆电极90的金属组分是Ti/Al/Ti/Au。
本实施例中，该栅极100制作在盖帽层80上面，栅极100的金属组分为Ni/Au。
在本公开的第二个示例性实施例中，提供了一种具有n-p-n结构背势垒的高电子迁移率晶体管的制作方法。
本实施例中，具有n-p-n结构背势垒的HEMT不含有插入层。
图2为根据本公开一实施例所示的具有n-p-n结构背势垒的HEMT的制作方法流程图。
请结合图1和图2所示，本公开的具有n-p-n结构背势垒的高电子迁移率晶体管的制作方法，包括：
步骤S21：在衬底上生长成核层；
本实施例中，选择一衬底10，该衬底10的材料为碳化硅、蓝宝石或硅。
本实施例中，该成核层20的生长厚度介于0.01μm-0.50μm之间。
步骤S22：在成核层上生长高阻缓冲层；
本实施例中，该高阻缓冲层30为Fe掺杂高阻缓冲层，Fe的掺杂浓度介于1018cm-3-1020cm-3之间；材料为AlyGa1-yN，铝组分y的取值为0≤y≤0.15；厚度介于1μm-5μm之间。
本实施例中，该高阻缓冲层30的生长温度为950℃-1150℃。
步骤S23：在高阻缓冲层上生长n型背势垒缓冲层；
本实施例中，n型背势垒缓冲层的材料为AlyGa1-yN，铝组分为0≤y≤0.15，厚度为10nm-100nm，施主杂质为Si，浓度为0≤Nd≤1018cm-3。
步骤S24：在n型背势垒缓冲层上生长高迁移率沟道层；
本实施例中，高迁移率沟道层50为一非有意掺杂氮化镓高迁移率沟道层50，该非有意掺杂氮化镓沟道层50的厚度介于5nm-150nm之间。
步骤S25：在高迁移率沟道层上生长势垒层；
本实施例中，势垒层70为一非有意掺杂势垒层70，该非有意掺杂势垒层70的材料为InxAlyGa1-x-yN，铟组分为0≤x＜1，铝组分为0≤y≤1，厚度为10nm-30nm。
步骤S26：在势垒层上生长盖帽层，得到一外延结构；
本实施例中，盖帽层80为一非有意掺杂氮化镓盖帽层80，该非有意掺杂氮化镓盖帽层80的厚度介于1nm-5nm之间。
步骤S27：在外延结构上制作欧姆电极；
本步骤S27中，欧姆电极90作为源极和漏极，后续步骤S29中的栅极100位于源极和漏极之间。
本实施例中，欧姆电极90的金属组分是Ti/Al/Ti/Au。
需要说明的是，步骤S27的顺序不是必须在步骤S28之前，在其它实施例中，可以先执行步骤S28，然后执行步骤S27和步骤S29，另外，步骤S27和步骤S29之间的顺序也可以交换。
步骤S28：通过离子注入制作由n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构；
本步骤S28中，通过离子注入制作由n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构的方法包括：通过离子注入在所要形成栅极的下方区域注入受主杂质离子，通过控制受主杂质离子的注入能量和浓度，使得受主杂质离子正好停止在n型背势垒缓冲层处，同时，经过高温退火，形成p型掺杂区，其余的区域为n型掺杂区，得到n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构；
本实施例中，受主杂质为Mg，浓度为0≤Na≤3×1019cm-3。
步骤S29：在外延结构上制作栅极，完成器件的制作；
本实施例中，栅极100的金属组分为Ni/Au。
以上在衬底10上制作的成核层20、掺Fe缓冲层30、有意掺杂缓冲层40、高迁移率沟道层50、插入层60(可选的)、势垒层70和盖帽层80的方法包括但不局限于：金属有机物化学气相沉积法、分子束外延和气相外延，优先采用金属有机物化学气相沉积法。
下面结合实例和与现有技术的对比来介绍本公开的有益效果。
由于目前大多数的高阻缓冲层都是通过在GaN层中引入深受主杂质而形成，所以，对于常规结构的器件，这类缓冲层的高阻性能与器件的可靠性之间可能会存在一个负相关关系。缓冲层的电阻率越高，器件的可靠性越糟糕。这是因为器件在工作的时候，沟道中的电子容易被高阻缓冲层中的深能级陷阱所俘获。电阻率越高，缓冲层中的深能级陷阱浓度也越高，器件的可靠性也就越严重。而一个HEMT器件，栅极下方沟道中的电场往往比较大，这也就造成了栅极下方沟道中的载流子更容易被陷阱俘获，造成所谓的“电流崩塌”。但是，在本公开中，由于在栅极下方引入了一个p型掺杂区(p型层)，所以，缓冲层一侧的势垒高度得到了极大的提高，从而有效的抑制了“热载流子”溢出到高阻缓冲层中。本公开的另一个特点在于引入的高阻缓冲层为掺Fe层时，可以尽可能的提高缓冲层的掺杂浓度(Fe掺杂浓度为1018cm-3-1020cm-3)，从而在获得极高缓冲层电阻率的前提下，维持器件的可靠性。
图3示意一实施例所示的具有n-p-n结构背势垒的HEMT中异质结沿A-A′剖线进行第一性原理计算得到的能带图和电子密度分布图。
如图3所示计算了一实例所示的HEMT中异质结沿A-A’剖线的能带图和电子分布图(表示图1中不含插入层的结构)，其沿A-A’剖线的具体结构为：
GaN/InxAlyGa1-x-yN/GaN/GaN(p)/GaN(Fe)，其中GaN(p)层指的是p型掺杂的GaN缓冲层，GaN(Fe)指的是掺Fe的氮化镓缓冲层。
从图3中可以看出，n-p-n结构背势垒能够在栅下区域形成很高的背势垒，使得沟道中的二维电子气得到非常好的限制，但是由于p型缓冲层的消耗作用，所以二维电子气浓度会稍微有点下降，其面密度约为3.35×1013cm-2。
图4示意一实施例所示的具有n-p-n结构背势垒的HEMT中异质结沿B-B′剖线进行第一性原理计算得到的能带图和电子密度分布图。
如图4所示计算了一实例所示的HEMT中异质结沿B-B’剖线的能带图和电子分布图(表示图1中不含插入层的结构)，其沿B-B’剖线的具体结构为：
GaN/InxAlyGal-x-yN/GaN/GaN(n)/GaN(Fe)，其中GaN(n)层指的是n型掺杂的GaN缓冲层，GaN(Fe)指的是掺Fe的氮化镓缓冲层。
从图4中可以看出，在栅极下方的缓冲层一侧，势垒高度较高，能够对沟道电子形成很好的限制作用，而栅极以外区域的缓冲层一侧，势垒高度较低，但是能增加沟道中载流子浓度。
从图4中可以看出，n-p-n结构背势垒虽然在通道区域并不会形成很高的背势垒，但是，由于通道区域的电场不是很强，所以沟道中载流子溢出到缓冲层的数量很小。此外，由于n型缓冲层的补偿作用，所以通道区的二维电子气浓度会稍微有点升高，面密度约为3.423×1013cm-3。
图5为常规的氮化镓/铝镓氮/氮化镓异质结构进行第一性原理计算得到的能带及电子密度分布图。
该实例中的具体的结构为：GaN/AlGaN/GaN/GaN(Fe)，其中GaN(Fe)指的是掺Fe缓冲层。
从图5中可以看出，传统结构的GaN基HMET形成的二维电子气面密度为3.419×1013cm-2，缓冲层所形成的势垒高度较低，对载流子的限域能力较弱，其栅下的二维电子气限制能力远低于图3中具有结构背势垒的氮化镓基高电子迁移率晶体管结构。
可见，本公开能够通过引入n-p-n结构背势垒，仅在栅下方引入p掺杂缓冲层，可以有效的提高栅下方二维电子气的限制作用，有限的抑制沟道电子向掺Fe缓冲层泄露。本公开可以在不影响器件使用性能的条件下，改善和提高氮化镓基器件的高频、高温及稳定性。
综上所述，本公开提供了一种具有n-p-n结构背势垒的高电子迁移率晶体管及其制作方法，通过在高迁移率沟道层与掺Fe高阻缓冲层之间加入一层n-p-n结构背势垒缓冲层，该背势垒缓冲层中的p型掺杂区位于栅极下方，一方面可以有效的提高高阻缓冲层一侧的势垒高度，减小栅极下沟道电子溢出到高阻缓冲层中的数量，提高对二维电子气的限制作用，抑制器件的短沟道效应，并且减小栅极靠近漏极端的电场强度，提高器件的稳定性；另一方面可以减少二维电子气被掺Fe高阻缓冲层中的深能级陷阱俘获的数量，提高器件的稳定性；此外，p型掺杂区两侧的n型掺杂区可以起到载流子补偿作用，补偿了P型掺杂区对沟道载流子的消耗，最终维持了器件的性能器件；通过调控高迁移率沟道层的厚度及p型掺杂区的浓度，可以耗尽栅极下方的2DEG，形成增强型HEMT。
需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向。因此，使用的方向用语是用来说明并非用来限制本公开的保护范围。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (10)
1.一种具有n-p-n结构背势垒的高电子迁移率晶体管，其特征在于，包括：
衬底；
成核层，位于衬底之上；
高阻缓冲层，位于成核层之上；
背势垒缓冲层，位于高阻缓冲层之上，为n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构；
高迁移率沟道层，位于背势垒缓冲层之上；
势垒层，位于高迁移率沟道层之上；
盖帽层，位于势垒层之上；
欧姆电极，位于盖帽层之上；以及
栅极，位于盖帽层之上；
其中，所述p型掺杂区位于栅极所在区域的正下方。
2.根据权利要求1所述的高电子迁移率晶体管，其中，
所述高阻缓冲层为掺Fe高阻缓冲层，Fe的掺杂浓度介于1018cm-3-1020cm-3之间；和/或，
所述高阻缓冲层的材料为AlyGa1-yN，铝组分y的取值为0≤y≤0.15；和/或，
所述高阻缓冲层的厚度介于1μm-5μm之间。
3.根据权利要求1所述的高电子迁移率晶体管，其中，
所述背势垒缓冲层的材料为AlyGal-yN，铝组分y的取值为0≤y≤0.15；和/或，
所述背势垒缓冲层的厚度介于10nm-100nm之间；和/或，
所述n型掺杂区中，施主杂质的浓度Nd满足：0≤Nd≤1019cm-3，所述p型掺杂区中，受主杂质的浓度Na满足：0≤Na≤3×1017cm-3。
4.根据权利要求1所述的高电子迁移率晶体管，其中，
所述势垒层为非有意掺杂势垒层，其材料为InxAlyGa1-x-yN，铟组分x的取值为0≤x＜1，铝组分y的取值为0≤y≤1；和/或，
所述势垒层的厚度介于10nm-30nm之间。
5.根据权利要求1所述的高电子迁移率晶体管，其中，
所述高迁移率沟道层的材料为非有意掺杂氮化镓材料；和/或，
所述高迁移率沟道层的厚度介于5nm-150nm之间；和/或，
所述盖帽层的材料为非有意掺杂氮化镓材料；和/或，
所述盖帽层的厚度介于1nm-5nm之间；和/或，
所述欧姆电极的材料为Ti/Al/Ti/Au；和/或，
所述栅极的材料为Ni/Au；和/或，
所述衬底的材料为碳化硅、蓝宝石或硅。
6.根据权利要求1至5中任一项所述的高电子迁移率晶体管，其中，所述高迁移率沟道层与势垒层之间还包含一插入层，该插入层用于应变调控。
7.根据权利要求6所述的高电子迁移率晶体管，其中，
所述插入层为AlN插入层；和/或，
所述插入层的厚度介于1nm-3nm之间。
8.一种具有n-p-n结构背势垒的高电子迁移率晶体管的制作方法，其特征在于，包括：
在衬底之上制作成核层；
在成核层之上制作高阻缓冲层；
在高阻缓冲层之上制作背势垒缓冲层，该背势垒缓冲层为n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构；
在背势垒缓冲层之上制作高迁移率沟道层；
在高迁移率沟道层之上制作势垒层；
在势垒层之上制作盖帽层；以及
在盖帽层之上制作欧姆电极和栅极；
其中，所述p型掺杂区位于栅极所在区域的正下方。
9.根据权利要求8所述的制作方法，其中，所述在高阻缓冲层之上制作背势垒缓冲层的方法为：
先在高阻缓冲层之上生长n型背势垒缓冲层，依次在n型背势垒缓冲层上生长高迁移率沟道层、势垒层、盖帽层，然后通过离子注入在所要形成栅极的下方区域注入受主杂质离子，通过控制受主杂质离子的注入能量和浓度，使得受主杂质离子正好停止在n型背势垒缓冲层处，同时，经过高温退火，形成p型掺杂区，其余的区域为n型掺杂区，得到n型掺杂区、p型掺杂区和n型掺杂区形成的横向三明治结构。
10.根据权利要求8或9所述的制作方法，还包括：
在高迁移率沟道层与势垒层之间制作插入层；
所述在衬底上制作成核层、高阻缓冲层、背势垒缓冲层、高迁移率沟道层、插入层、势垒层、以及盖帽层的方法包括如下方法中的一种或几种：金属有机物化学气相沉积法、分子束外延和气相外延。
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