WO2020188846A1 - 窒化物半導体装置 - Google Patents

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WO2020188846A1
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nitride semiconductor
semiconductor device
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buffer layer
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信二 宇治田
田村　聡之
小川　雅弘
柴田　大輔
半田　浩之
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パナソニック株式会社
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Definitions

  • This disclosure relates to a nitride semiconductor device.
  • the group III nitride semiconductor is a compound semiconductor of a group III element, that is, at least one of aluminum (Al), gallium (Ga) and indium (In) and nitrogen.
  • Patent Documents 1 and 2 below describe a transistor made of a horizontal group III nitride semiconductor in which a source electrode and a drain electrode are arranged on the same channel layer. This transistor uses sapphire (single crystal Al 2 O 3 ) or silicon (Si) as the growth substrate, and a hole injection layer made of p-type GaN is provided between the gate electrode and the channel layer below it. It is a normally-off type field effect transistor (FET).
  • FET normally-off type field effect transistor
  • Patent Document 3 describes a GaN-based High Electron Mobility Transistor (HEMT), which is also a horizontal device. Silicon is used for the growth substrate of this transistor.
  • HEMT High Electron Mobility Transistor
  • Silicon is used for the growth substrate of this transistor.
  • the channel layer is formed by a heterojunction composed of an AlGaN / GaN layer
  • an undoped AlGaN layer having a bandgap larger than that of the GaN layer is formed as a block layer under the channel layer.
  • a superlattice structure having a heterojunction in which aluminum nitride gallium (AlGaN) layers having different compositions are alternately laminated is used as a result, the GaN-based HEMT has a configuration in which a leakage current in the vertical direction is suppressed, and low on-resistance and high-speed switching operation in a high voltage region are realized.
  • AlGaN aluminum nitride gallium
  • Japanese Patent No. 471459 (FIGS. 1 and 4) Japanese Patent No. 4705421 (Fig. 1) U.S. Pat. No. 9,768,258 (Fig. 9)
  • the buffer layer formed on the hetero substrate is thickened in order to realize high withstand voltage, including the superlattice structure.
  • a dislocation density of about 10 10 cm- 2 occurs in the gallium nitride layer constituting the active layer, and a gallium nitride layer having high crystallinity cannot be obtained. As a result, it is not possible to realize a low resistance that can bring out the potential inherent in gallium nitride.
  • silicon and gallium nitride have a large lattice mismatch rate of about 17%, and lattice defects (cracks) are likely to occur due to the difference in the lattice mismatch rate and the coefficient of thermal expansion. Therefore, in the case of a field effect transistor, a configuration may be adopted in which the source electrode is grounded to the substrate to suppress the collapse current. In this case, it is necessary to make the thickness in the vertical direction (thickness direction of the semiconductor layer), specifically, the thickness of the buffer layer sufficiently thick.
  • the buffer layer on an inexpensive silicon hetero substrate can be deposited only to a thickness of about 5 ⁇ m to 6 ⁇ m, and it is difficult to increase the withstand voltage in the vertical direction to 1000 V or more.
  • Ron is the resistance value between the drain and the source at the start of operation of the transistor.
  • the present disclosure is configured to use gallium nitride as a growth substrate for a group III nitride semiconductor (hereinafter, also referred to as a nitride semiconductor).
  • a group III nitride semiconductor hereinafter, also referred to as a nitride semiconductor
  • the present disclosure targets nitride semiconductor devices and has taken the following solutions.
  • the present disclosure is provided on a substrate made of conductive gallium nitride, a buffer layer made of a first group III nitride semiconductor, and a second III.
  • a drift layer made of a group nitride semiconductor, a channel layer provided on the drift layer and composed of a third group III nitride semiconducting, and heterojunction to the drift layer, and a gate electrode provided on the channel layer.
  • a source electrode and a drain electrode provided in the regions on both sides of the gate electrode on the channel layer, respectively.
  • the buffer layer can be made thick enough to enable the required high withstand voltage, and the crystallinity of the nitride semiconductor layer on the buffer layer is improved, so that the on-resistance can be reduced.
  • FIG. 1 is a schematic cross-sectional view showing a nitride semiconductor device according to the first embodiment.
  • FIG. 2 is a graph comparing the withstand voltage of a GaN-based semiconductor device using gallium nitride as a substrate and a GaN-based semiconductor device using silicon as a substrate.
  • FIG. 3 is a schematic cross-sectional view showing the effect of thickening the buffer layer of the nitride semiconductor device according to the first embodiment.
  • FIG. 4 is a list comparing the crystallinity of a GaN-based semiconductor using gallium nitride as a substrate and a GaN-based semiconductor using silicon as a substrate.
  • FIG. 1 is a schematic cross-sectional view showing a nitride semiconductor device according to the first embodiment.
  • FIG. 2 is a graph comparing the withstand voltage of a GaN-based semiconductor device using gallium nitride as a substrate and a GaN-based semiconductor device using silicon as a substrate.
  • FIG. 5 is a graph comparing Ron / Qoss between a GaN-based semiconductor device using gallium nitride as a substrate and a silicon-based field effect transistor and a silicon carbide-based field effect transistor.
  • FIG. 6 is a schematic cross-sectional view showing the nitride semiconductor device according to the second embodiment.
  • a first aspect according to an embodiment of the present disclosure is a substrate made of conductive gallium nitride, a buffer layer provided on the substrate and made of a first group III nitride semiconductor, and a buffer layer.
  • a drift layer made of a second group III nitride semiconductor, a channel layer provided on the drift layer and made of a third group III nitride semiconducting electrode, and a channel layer heterobonded to the drift layer, and a channel layer. It is provided with a gate electrode provided on the top and a source electrode and a drain electrode provided on both sides of the gate electrode on the channel layer, respectively.
  • the buffer layer made of the first group III nitride semiconductor is provided on the substrate made of gallium nitride. Therefore, defects such as cracks are unlikely to occur, and the buffer layer can be made thicker, so that the withstand voltage can be increased. Moreover, since it has a homoepitaxial configuration, the dislocation density is suppressed as compared with the case of heteroepitaxial growth, so that the crystallinity of the nitride semiconductor layer on the buffer layer is improved.
  • the group III nitride semiconductor of the first group may have a dislocation density of 5 ⁇ 10 7 cm- 2 or less.
  • the dislocation density generated in the buffer layer growing on the substrate should be suppressed to 5 ⁇ 10 7 cm- 2 or less. Can be done.
  • the third aspect is provided in the first or second aspect, which is provided between the channel layer and the gate electrode, and further includes a p-type control layer made of a p-type fourth group III nitride semiconductor. May be good.
  • the band potential rises during non-operation when no bias voltage is applied to the gate electrode.
  • the electron carriers in the lower 2DEG layer are depleted, and a normally-off state can be obtained.
  • the potential of the band is lowered, so that electron carriers are generated in the 2DEG layer below the gate electrode, and the drain source current (Ids) flows.
  • the buffer layer is doped with carbon (C), the thickness of the buffer layer is 7 ⁇ m or more, and the doped carbon concentration is 5. ⁇ 10 17 cm -3 or more may be used.
  • the buffer layer when the buffer layer is doped with a carbon concentration of 5 ⁇ 10 17 cm -3 or more, it is mixed from the atmosphere during production and the production equipment, etc., and the epitaxial layer is silicon having characteristics close to n-type. (Si) and oxygen (O) can be compensated, and an energy level is formed between the bands (midgap) of gallium nitride constituting the buffer layer. Since electrons are trapped in the energy level of the formed mid gap, high resistance of the buffer layer can be realized, and the withstand voltage can be improved by the buffer layer having a thickness of 7 ⁇ m or more. it can.
  • the buffer layer contains at least one of silicon and oxygen, and the carbon concentration of the buffer layer may be larger than the sum of the silicon concentration and the oxygen concentration. Good.
  • the carbon concentration of the buffer layer is larger than the sum of the silicon concentration and the oxygen concentration, the polarity of the buffer layer becomes close to n-type, and it is suppressed that the withstand voltage of the buffer layer decreases. Further, since the energy level of the mid gap is formed by the carbon described above, it is possible to surely realize high resistance of the buffer layer.
  • a sixth aspect is a fifth group III nitride provided between the buffer layer and the drift layer, heterojunctioned with the drift layer, and having a thickness of 0.5 ⁇ m or more in the first to fifth aspects.
  • a withstand voltage improving layer made of a semiconductor may be further provided.
  • the high withstand voltage by increasing the thickness of the channel layer increases the concentration of the 2DEG layer and makes it difficult to obtain the normalization characteristic. Therefore, instead of this, between the buffer layer and the drift layer.
  • the pressure resistance in the vertical direction can be further increased.
  • the pressure resistance improving layer is aluminum gallium nitride, and the composition of aluminum in the aluminum gallium nitride may be 1% or more and 10% or less.
  • the composition of aluminum in the pressure resistance improving layer smaller than that of the channel layer, the formation of an unwanted 2DEG layer at the interface between the drift layer and the pressure resistance improving layer is suppressed, and the buffer layer made of GaN is formed. It is possible to suppress the deviation of the lattice constant of.
  • the depletion layer forming layer made of the p-type sixth group III nitride semiconductor is further provided between the substrate and the buffer layer in the first to seventh aspects. Good.
  • the depletion layer forming layer provided between the substrate and the buffer layer, a high voltage is applied to the buffer layer and a ground voltage is applied to the depletion layer forming layer when an off voltage is applied. Therefore, a depletion layer is formed in the buffer layer and the depletion layer forming layer, and the formed depletion layer increases the pressure resistance in the vertical direction. Therefore, since the pressure resistance can be ensured by the formed depletion layer, it is possible to suppress the deterioration of the pressure resistance yield due to the in-plane variation of the buffer layer.
  • the group III nitride semiconductor of the sixth group is p-type gallium nitride, and the thickness of the depletion layer forming layer may be 500 nm or less.
  • the thickness of the depletion layer is adjusted so that the punch-through phenomenon does not occur. It is preferable to design. Further, if the above conditions are satisfied, the depletion layer forming layer is preferably formed as thin as possible.
  • the source electrode is grounded to the substrate in the first to ninth aspects.
  • FIG. 1 shows a cross-sectional configuration of a field effect transistor 100, which is an example of a nitride semiconductor device according to the first embodiment.
  • the thickness of each semiconductor layer and the thickness and width of each electrode are for convenience only and do not represent an actual dimensional ratio. The same applies to the following configuration drawings.
  • the field effect transistor 100 sequentially grows crystals on the main surface of a single crystal substrate (hereinafter, referred to as a substrate) 101 for device growth made of conductive gallium nitride (GaN). It has a buffer layer 102, a drift (electron traveling) layer 103, a channel (electron barrier) layer 104, and a p-type control layer 106.
  • the buffer layer 102 is made of, for example, carbon (C) doped gallium nitride (i-GaN).
  • the drift layer 103 is made of, for example, undoped gallium nitride (i-GaN).
  • the channel layer 104 is made of, for example, undoped aluminum gallium nitride (i-AlGaN).
  • the p-type control layer 106 is composed of, for example, p-type gallium nitride (p-GaN) selectively formed on the channel layer 104.
  • the undoped state means a state in which impurities are not intentionally doped into the target semiconductor.
  • a plane orientation (0001) plane that is, a c plane
  • the substrate 101 for example, an n-type GaN substrate having a thickness of about 300 ⁇ m and doped with silicon (Si) may be used as a donor.
  • the conductivity of the substrate 101 may be p-type.
  • magnesium (Mg) can be used as the acceptor in this case.
  • the buffer layer 102 is, for example, i-GaN having a thickness of 10 ⁇ m and being doped with carbon (C) at a concentration of 5 ⁇ 10 17 cm -3 or more.
  • the thickness of the buffer layer 102 may be 7 ⁇ m or more.
  • the atmosphere during manufacturing and the concentrations of silicon (Si) and oxygen (O) mixed from the manufacturing equipment (jig) are 2 ⁇ 10 15 cm -3 and 6 ⁇ 10 15 cm -3 , respectively.
  • the carbon concentration is set to be larger than the sum of the silicon concentration and the oxygen concentration so that the doped carbon is not completely compensated by the silicon and oxygen.
  • the doped carbon forms an energy level in the midgap of the GaN forming the buffer layer 102. Electrons are trapped at the level of the formed mid gap, the resistance of the buffer layer 102 is increased, and the withstand voltage can be improved.
  • the buffer layer 102 made of C-doped i-GaN according to the present embodiment has crystal growth on the main surface of the substrate 101 made of n-GaN, and even if the thickness is 10 ⁇ m, the dislocation density is 5 It can be suppressed to ⁇ 10 7 cm- 2 or less. Normally, the dislocation density of the nitride semiconductor in which crystals grow on the main surface of the substrate 101 made of GaN is suppressed to about 5 ⁇ 10 6 cm- 2 .
  • the i-GaN constituting the buffer layer 102 is an example of a first group III nitride semiconductor.
  • this i-GaN is C-doped i-AlGaN, C-doped i-AlInGaN, or C-doped i-InGaN within a range in which the difference in lattice mismatch ratio with the substrate 101 does not become relatively large. There may be. However, since GaN is used for the substrate 101, it is preferable to use GaN for the buffer layer 102.
  • the drift layer 103 is, for example, i-GaN having a thickness of about 500 nm.
  • the i-GaN constituting the drift layer 103 is an example of a second group III nitride semiconductor. Therefore, this i-GaN may be i-AlGaN, i-AlInGaN, i-InGaN, or i-InN as long as the difference in lattice mismatch rate with the buffer layer 102 does not become relatively large. ..
  • the channel layer 104 heterojunctioned with the drift layer 103 is, for example, i-AlGaN having a thickness of about 25 nm.
  • the Al composition in i-AlGaN is, for example, 0.2. However, the Al composition may be 0.1 or more and 0.5 or less.
  • the bandgap of the AlGaN semiconductor is larger than the bandgap of the GaN semiconductor.
  • the i-AlGaN constituting the channel layer 104 is an example of a third group III nitride semiconductor.
  • this i-AlGaN is i-AlInGaN or i-AlN within a range in which the band gap is larger than that of the drift layer 103 and the difference in the lattice mismatch rate with the drift layer 103 is not too large. May be good.
  • the channel layer 104 and the drift layer 103 are heterojunctions in which the channel layer 104 has a larger bandgap than the drift layer 103, and as described above, the interface between the two semiconductor layers is a group III nitride.
  • a two-dimensional electron gas (2DEG) layer 105 is generated by spontaneous polarization and piezo polarization by a semiconductor.
  • the p-type control layer 106 is, for example, p-GaN having a thickness of about 100 nm.
  • the concentration of magnesium (Mg), which is a p-type impurity, is, for example, about 1 ⁇ 10 19 cm -3 .
  • the p-GaN constituting the p-type control layer 106 is an example of a fourth group III nitride semiconductor. Therefore, this p-GaN may be p-AlN, p-AlGaN, p-AlInGaN or p-InGaN as long as the difference in lattice mismatch rate with the channel layer 104 does not become relatively large. ..
  • a gate electrode 107 is provided on the p-type control layer 106.
  • a source electrode 108 and a drain electrode 109 are provided in the regions on both sides of the p-type control layer 106 on the channel layer 104.
  • the gate electrode 107 for example, a single-layer film made of palladium (Pd) or a laminated film of palladium (Pd) and gold (Au) having a thickness of about 100 nm can be used.
  • the source electrode 108 and the drain electrode 109 for example, a laminated film of titanium (Ti) and aluminum (Al) having a thickness of about 100 nm can be used.
  • the distance between the gate electrode 107 and the drain electrode 109 is set to be larger than the distance between the gate electrode 107 and the source electrode 108. As a result, the withstand voltage (transverse withstand voltage) between the gate electrode 107 and the drain electrode 109 is increased.
  • the source electrode 108 is electrically connected to the substrate 101.
  • the current collapse phenomenon is suppressed and the increase in on-resistance is prevented.
  • the current collapse phenomenon is a deep level caused by a defect in an insulator or a semiconductor, and electrons accelerated by a concentration of a high electric field in the lateral direction are trapped immediately. This is a phenomenon in which the channel is partially depleted and the drain current decreases due to the failure to recover.
  • the current collapse phenomenon contributes to the increase in on-resistance.
  • the source electrode 108 and the substrate 101 are grounded, it becomes necessary to increase the withstand voltage (longitudinal withstand voltage) in the direction in which the source electrode 108 and the substrate 101 face each other. If the substrate 101 is configured so that the source electrode 108 is not grounded, it does not necessarily have to be conductive.
  • “provided on the main surface of the substrate 101” may be in a state of being provided directly on the main surface of the substrate 101, or via another semiconductor layer or the like. It may be in a state of being indirectly provided. In the case of direct contact, for example, it is described as “provided directly on the main surface”. This also applies to the case of the description "under the buffer layer 102", for example.
  • the gate bias exceeds the forward voltage
  • holes start to be injected from the p-type control layer 106 into the 2DEG layer 105.
  • the 2DEG layer 105 drift layer 103
  • the same amount of electrons as the injected holes are drawn from the source electrode 108 in order to satisfy the charge neutrality condition.
  • the extracted electrons move toward the drain electrode 109 due to the drain voltage.
  • the holes injected into the drift layer 103 stay below the gate electrode 107 because their mobility is about two orders of magnitude smaller than that of the electrons.
  • due to the potential barrier due to the heterojunction between the drift layer 103 and the channel layer 104 it hardly flows into the gate electrode 107.
  • (effect) (1) Improvement of withstand voltage
  • the buffer layer 102 made of GaN that homoepitaxially grows on the main surface of the substrate 101 has almost no difference in lattice mismatch and difference in thermal expansion coefficient, so that defects such as cracks hardly occur.
  • the thickness of the buffer layer 102 can be increased to 7 ⁇ m or more, and as a result, the withstand voltage in the vertical direction is improved.
  • FIG. 2 shows a GaN-based semiconductor device (field effect transistor) using gallium nitride (GaN) of the present embodiment as a growth substrate and a GaN-based semiconductor device (field effect transistor) using conventional silicon (Si) as a growth substrate.
  • GaN gallium nitride
  • Si silicon
  • the output capacitance Cass of the capacitance (parasitic capacitance) in the field effect transistor 100 can be reduced by thickening the buffer layer 102. it can. As a result, the drain source voltage Vds at the time of soft switching can be switched to 0V at high speed.
  • the output capacity Coss is expressed by the following formula (1).
  • Coss Cds + Cdg... (1)
  • Cds indicates the capacitance between the drain and source electrodes
  • Cdg indicates the capacitance between the drain and gate electrodes.
  • Cds is represented by the following equation (2).
  • Cds Cds1 + Cds2 ...
  • the buffer layer 102 is thickened to 10 ⁇ m, and if the thickness of the conventional buffer layer is, for example, 5 ⁇ m, the following simple calculation formula (3) for capacity can be used.
  • C ⁇ ⁇ S / d... (3)
  • ⁇ represents the dielectric constant of the substance
  • S represents the area of the electrodes
  • d represents the distance between the electrodes.
  • the output capacitance Cass can be reduced by thickening the buffer layer 102.
  • the dislocation density of the GaN buffer layer crystal-grown on the main surface of the single crystal GaN substrate 101 is 5 ⁇ 10 7 cm- 2 or less, for example. It can be suppressed to 5 ⁇ 10 6 cm- 2 . As a result, the thickness of the buffer layer 102 can be increased to 7 ⁇ m or more, and as a result, the withstand voltage in the vertical direction is improved.
  • the dislocation density of the buffer layer made of GaN on it is 1 ⁇ 10 10 cm- 2 or more. Also. It is known that when sapphire (single crystal Al 2 O 3 ) is used for the growth substrate, the dislocation density of the buffer layer made of GaN becomes 1 ⁇ 10 8 cm- 2 .
  • TEM Transmission Electron Microscope
  • the cathode luminescence measurement method is used. This method counts the number of dark spots. There is also an advantage that the dislocation density can be measured over a wide range and non-destructive measurement is possible.
  • the crystallinity of each GaN-based semiconductor layer of the drift layer 103 made of at least undoped GaN crystal-grown on the buffer layer 102 and the channel layer 104 made of undoped AlGaN is good. Become. Therefore, the electron mobility in the drift layer 103 and the channel layer 104 including the 2DEG layer 105 is maintained high, so that the on-resistance can be reduced.
  • FIG. 4 shows an example of various parameters indicating the quality of the crystallinity of the GaN-based semiconductor using GaN as the growth substrate and the GaN-based semiconductor using silicon (Si) as the growth substrate in the present embodiment.
  • the half width (FWHM: Full Width at Half Maximum) of the locking curve in X-ray diffraction (XRD: X-ray Diffraction) is (tilt distribution) when the plane orientation is reflection by the (0002) plane. )
  • the measured value of the GaN-based semiconductor on the GaN substrate is as small as about 30% as compared with the GaN-based semiconductor on the Si substrate. That is, the tilt distribution shows a steep and good distribution.
  • the measured value of the GaN-based semiconductor on the GaN substrate is as small as about 12% as compared with the GaN-based semiconductor on the Si substrate. Become. That is, the twist distribution also shows a steep and good distribution.
  • the negative sign "-" in the exponent of the plane orientation conveniently represents the inversion of one exponent following the negative sign.
  • the mobility when the GaN substrate is used, the mobility is increased to about 1.5 times as compared with the case where the Si substrate is used.
  • the dislocation density of the GaN-based semiconductor on the GaN substrate at this time is 5 ⁇ 10 6 cm- 2 as described above, and the dislocation density of the Si substrate in the GaN-based semiconductor is 1 ⁇ 10 10 as described above. cm -2 .
  • the electron mobility of the GaN-based semiconductor on the sapphire substrate is 1700 cm 2 / Vs, and the dislocation density of the GaN-based semiconductor at this time is 1 ⁇ 10 8 cm- 2 . is there.
  • the sheet resistance of the GaN-based semiconductor on the GaN substrate is also reduced by about 33% as compared with the case of the Si substrate.
  • Ron / Qoss Reduction of Ron / Qoss
  • the output charge capacity Qoss is the amount of charge between the drain and the source, and represents the amount of charge accumulated in the output capacity Cass described above.
  • the output charge capacity Qoss is an important parameter in soft switching required for high-frequency drive for system miniaturization.
  • Low Qoss during so-called zero voltage switching (ZVS) operation in which the gate voltage is turned on to control the drain source current Ids to start flowing after the value of the drain source voltage Vds drops to 0V. Is especially needed.
  • ZVS zero voltage switching
  • the switching loss at turn-on can be made almost zero.
  • the speed at which the value of the drain / source voltage Vds drops to 0V becomes slow, so that high-frequency driving cannot be realized. Therefore, low Qoss is required for high frequency drive of the system.
  • FIG. 5 shows a GaN-based semiconductor transistor using the GaN of the present embodiment as a growth substrate, a Si-based field effect transistor (MOSFET: Metal-Oxide-Semiconductor Field-Effect Transistor), and a SiC (silicon carbide) -based field effect transistor. Ron / Qoss with (MOSFET) is shown in comparison.
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • the vertical axis on the left represents the output charge capacitance Qoss (nC) up to a drain voltage of 800 V
  • the horizontal axis represents the on-resistance Ron (m ⁇ )
  • the solid line in the graph is the product of Ron and Qoss. Indicates the value. For example, the lowest solid line has a product of Ron and Qoss of 2000, and the highest solid line has a product of Ron and Qoss of 30,000.
  • Ron is 80 m ⁇
  • Qoss is 25 nC
  • the product is 2000.
  • the Ron / Qoss value is approximately 9000 or more, and even in the case of the SiC field-effect transistor ( ⁇ ), the Ron / Qoss value is approximately 6000 or more. Is less than 9000.
  • FIG. 6 shows the cross-sectional configuration of the field effect transistor 120, which is an example of the nitride semiconductor device according to the second embodiment.
  • the field-effect transistor 120 according to the second embodiment has a configuration capable of further improving the withstand voltage of the field-effect transistor 100 according to the first embodiment.
  • FIG. 6 the same components as those shown in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted.
  • a depletion layer forming layer 121 made of p-type gallium nitride (p-GaN) is provided between the substrate 101 and the buffer layer 102.
  • the thickness of the depletion cambium 121 is, for example, 200 nm. However, the thickness of the depletion layer forming layer 121 may be about 500 nm or less.
  • the p-GaN constituting the depletion layer forming layer 121 is an example of a group III nitride semiconductor.
  • this p-GaN may be p-AlN, p-AlGaN, p-AlInGaN, or p-InGaN as long as the difference in lattice mismatch rate with the substrate 101 does not become relatively large. ..
  • the substrate 101 is GaN
  • p-GaN is preferable for the depletion layer forming layer 121.
  • a pressure resistance improving layer 122 made of undoped aluminum gallium nitride (i-AlGaN) is provided between the buffer layer 102 and the drift layer 103.
  • the Al composition of the pressure resistance improving layer 122 is, for example, 0.05.
  • the thickness of the pressure resistance improving layer 122 is, for example, 1 ⁇ m.
  • the Al composition of the pressure resistance improving layer 122 may be 0.01 or more and 0.1 or less, and the thickness of the pressure resistance improving layer 122 may be 500 nm or more.
  • the i-AlGaN constituting the withstand voltage improving layer 122 is an example of a fifth group III nitride semiconductor.
  • the i-AlGaN may be i-AlN, i-AlInGaN, or i-InGaN as long as the difference in lattice mismatch ratio with the buffer layer 102 does not become relatively large.
  • i-AlGaN having the same mixed crystal as the channel layer 104 is preferable even if the composition ratio is different.
  • only one of the depletion layer forming layer 121 and the pressure resistance improving layer 122 may be provided.
  • the withstand voltage is improved by about 50% as compared with the field effect transistor 100 according to the first embodiment, and the yield due to in-plane variation is increased. Deterioration can be suppressed by about 30%.
  • the depletion layer forming layer 121 made of p-type GaN between the n-type GaN substrate 101 and the buffer layer 102 in this way, a high voltage is applied to the buffer layer 102 when an off-voltage is applied.
  • a ground voltage is applied to the depletion layer forming layer 121. Therefore, since the depletion layer is formed in the buffer layer 102 and the depletion layer forming layer 121, the pressure resistance in the vertical direction becomes larger depending on the formed depletion layer.
  • the thickness of the depletion layer forming layer 121 is not limited to 200 nm, and may be 100 nm or more and 500 nm or less.
  • a withstand voltage improving layer 122 made of i-AlGaN is provided between the buffer layer 101 made of GaN and the drift layer 103 made of i-GaN. This is because if an attempt is made to increase the pressure resistance by increasing the thickness of the channel layer 104, the concentration of the 2DEG layer 105 becomes too high, and it becomes difficult to obtain the normal off characteristic. Therefore, the pressure resistance in the vertical direction can be further increased by providing the pressure resistance improving layer 122 that heterojunctions the drift layer 103 and its lower surface between the buffer layer 102 and the drift layer 103.
  • the Al composition of i-AlGaN constituting the pressure resistance improving layer 122 is set to be smaller than that of the channel layer 104 made of i-AlGaN. This is preferable because the formation of an unwanted 2DEG layer at the interface between the drift layer 103 and the pressure resistance improving layer 122 can be suppressed, and the deviation of the lattice constant from the buffer layer 102 made of GaN can be suppressed.
  • a substrate 101 made of n-type GaN having a (0001) plane, that is, a c-plane in the plane orientation of the main plane is prepared.
  • an organic metal vapor phase growth (MOVPE: Metal Organic Vapor Phase Epitaxy) method can be used as a film forming method for forming a GaN-based semiconductor layer on the main surface of the substrate 101.
  • MOVPE Metal Organic Vapor Phase Epitaxy
  • MBE molecular beam epitaxy
  • the n-type GaN-based semiconductor can be formed by adding, for example, silicon (Si).
  • the p-type GaN-based semiconductor can be formed by adding magnesium (Mg).
  • Mg magnesium
  • the n-type impurities and the p-type impurities are not limited to these.
  • a depletion layer forming layer 121 made of p-GaN having a growth temperature of 950 ° C. and Mg added as a p-type impurity is grown on the main surface of the substrate 101 by the MOVPE method.
  • the composition, thickness and impurity concentration of each GaN-based semiconductor layer are the same as those in the second embodiment.
  • the flow rate of ammonia (NH 3 ), which is a group V source, is 40 L / min (standard state (0 ° C., 1 atm): the same applies hereinafter in the flow rate), and the source of group III.
  • the flow rate of a certain TMG (Trimethyl Gallium) was set to 16 mL / min.
  • the value of the V / III ratio which represents the molar ratio of the group V source to the group III source, is 10,000.
  • the flow rate of hydrogen (H 2 ), which is a carrier gas was set to 32 L / min, and the flow rate of nitrogen (N 2 ) was set to 46 L / min.
  • the flow rate of ammonia (NH 3 ) and the flow rate of the carrier gas are the same in the subsequent GaN-based semiconductors.
  • the buffer layer 102 made of i-GaN is grown on the depletion layer forming layer 121 at a growth temperature of 1020 ° C.
  • Silicon (Si) and oxygen (O) may be incorporated into the buffer layer 102 as impurities due to the influence of manufacturing equipment, jigs, and the like, and the buffer layer 102 may exhibit conductivity close to n-type.
  • Carbon (C) is added as an impurity to compensate for these unwanted impurities. As described above, the carbon concentration at this time is larger than the sum of the silicon concentration and the oxygen concentration. The carbon concentration can be increased by lowering the growth temperature of the buffer layer 102 or increasing the growth rate.
  • the flow rate of TMG from Group III source was set to 100 mL / min.
  • the value of the V / III ratio is 1000.
  • the growth temperature related to the flow rate of TMG, which is a raw material for carbon concentration, and the amount of uptake of methyl group CH 3 in the TMG is set so that the carbon concentration of the buffer layer 102 is 5 ⁇ 10 17 cm -3 or more. I'm adjusting.
  • the pressure resistance improving layer 122 made of i-Al 0.05 Ga 0.95 N is grown on the buffer layer 102 at a growth temperature of 1100 ° C.
  • the flow rate of TMG of Group III source was 38 mL / min
  • the flow rate of TMA (TrimethylAluminium) was 7 mL / min.
  • the value of the V / III ratio is 4000.
  • the growth temperature is set to 1020 ° C.
  • the drift layer 103 made of i-GaN is grown on the pressure resistance improving layer 122.
  • the flow rate of TMG of Group III source was set to 38 mL / min.
  • the value of the V / III ratio is 4000.
  • the channel layer 104 made of i-Al 0.2 Ga 0.8 N is grown on the drift layer 103 at a growth temperature of 1100 ° C.
  • the flow rates of TMG and TMA of Group III source were both set to 5 mL / min.
  • the value of the V / III ratio is 25,000.
  • a p-type control layer 106 made of p-GaN having a growth temperature of 950 ° C. and Mg added as a p-type impurity is grown on the entire surface above the channel layer 104.
  • the flow rate of TMG of Group III source was set to 100 mL / min.
  • the value of the V / III ratio is 1000.
  • the temperature and the flow rate of the raw material gas from the buffer layer 102 to the p-type control layer 106 on the substrate 101 are appropriately changed, but they are executed as a series of growth steps.
  • the substrate 101 formed up to the p-type control layer 106 is taken out from the MOVPE apparatus. Subsequently, a resist is applied to the entire surface of the p-type control layer 106, and the applied resist is patterned by photolithography so that a portion including the formation region of the gate electrode 107 remains. As a result, a resist mask for patterning the p-type control layer 106 is formed. By performing dry etching using this resist mask, the desired p-type control layer 106 is formed, and the channel layers 104 are exposed on both sides of the p-type control layer 106.
  • a laminated film of Ti and Al is formed on the exposed channel layer 104 by a vacuum vapor deposition method, a sputtering method, or the like over the entire surface including the patterned p-type control layer 106.
  • the formed laminated film is subjected to desired patterning with a resist to form a source electrode 108 and a drain electrode 109 made of a laminated film of Ti and Al, respectively.
  • a sinter (sintering) treatment is performed in a temperature range of 450 ° C. to 550 ° C. so that the source electrode 108 and the drain electrode 109 and the channel layer 104 made of i-AlGaN come into ohmic contact to lower the contact resistance.
  • a gate which is a Pd single layer film or a laminated film of Pd and Au over the entire surface including the patterned p-type control layer 106 on the channel layer 104 again by a vacuum deposition method or a sputtering method.
  • Form a metal film a metal film.
  • the formed metal film for gate is subjected to desired patterning by photolithography to form the gate electrode 107 from the metal film for gate.
  • the composition and thickness of the source electrode 108, the drain electrode 109, and the gate electrode 107 are the same as those in the second embodiment.
  • a desired resist pattern is formed on the metal film after forming a metal film for forming the electrodes.
  • the resist film is first formed as a mask pattern for masking a region other than the electrode pattern, and then a predetermined metal film is deposited on the entire surface including the formed mask pattern, and further, the mask pattern is further formed.
  • the so-called lift-off method may be used in which the metal film deposited on the metal film is removed together with the metal film.
  • the field effect transistor 120 shown in FIG. 6 is formed by the above steps.
  • the method of manufacturing the field-effect transistor 120 according to the second embodiment has been described, but the method of manufacturing the field-effect transistor 100 according to the first embodiment is the depletion under the buffer layer 101 in the field-effect transistor 120. If each growth step of the withstand voltage improving layer 122 on the layer forming layer 121 and the buffer layer 101 is omitted, it is equivalent to the field effect transistor 120.
  • FET field effect transistor
  • the present disclosure is not limited to this configuration. That is, the present disclosure mainly aims to realize high withstand voltage and low on-resistance (high speed), and even for a nitride semiconductor device having a configuration without a p-type control layer, high withstand voltage is achieved. Low on-resistance is feasible.
  • the nitride semiconductor device according to the present disclosure is useful as a power semiconductor device aiming at high withstand voltage and low on-resistance.

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Abstract

電界効果トランジスタ１００は、導電性を有する窒化ガリウムからなる基板１０１と、基板１０１の上に設けられ、ＣドープＧａＮからなるバッファ層１０２と、バッファ層１０２の上に設けられ、アンドープＧａＮからなるドリフト層１０３と、ドリフト層１０３の上に設けられ、アンドープＡｌＧａＮからなり、ドリフト層１０３とヘテロ接合するチャネル層１０４とを有している。チャネル層１０４の上にはゲート電極１０６が設けられ、チャネル層１０４の上におけるゲート電極１０６の両側方の領域には、ソース電極１０８及びドレイン電極１０９がそれぞれ設けられている。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　従来、パワー半導体デバイスとして、III族窒化物半導体を用いたパワートランジスタが用いられている。III族窒化物半導体は、III族元素、すなわちアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）の少なくとも１つと窒素との化合物半導体である。下記の特許文献１及び特許文献２には、ソース電極とドレイン電極とを同一のチャネル層の上に配置した横型のIII族窒化物半導体からなるトランジスタが記載されている。このトランジスタは、サファイア（単結晶Ａｌ２Ｏ３）又はシリコン（Ｓｉ）を成長用基板に用いると共に、ゲート電極とその下のチャネル層との間にｐ型ＧａＮよりなるホール注入層を設けた、ノーマリオフ型の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）である。
　また、下記の特許文献３には、同じく横型デバイスであり、ＧａＮ系高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）が記載されている。このトランジスタの成長用基板にはシリコンが用いられている。例えばチャネル層がＡｌＧａＮ／ＧａＮ層よりなるヘテロ接合で形成されている場合、その下層にＧａＮ層よりもバンドギャップが大きい例えばアンドープＡｌＧａＮ層をブロック層として形成している。さらに、基板上のバッファ構造の一部には、組成が異なる窒化アルミニウムガリウム（ＡｌＧａＮ）層が交互に積層されたヘテロ接合を持つ超格子構造が用いられている。これにより、ＧａＮ系ＨＥＭＴは、縦方向のリーク電流が抑制され、高電圧領域での低オン抵抗及び高速スイッチング動作が実現される構成としている。
特許第４７１２４５９号公報（図１、図４） 特許第４７０５４１２号公報（図１） 米国特許第９７６８２５８号明細書（図９）
　近年、種々の用途、例えば、電気自動車（ＥＶ：Electric Vehicle）用車載電源、データセンタ用無停電電源（ＵＰＳ：Uninterruptible Power Supply）、及びパワーコンディショナ等、システムの高電圧化（８００Ｖ程度）を目指すことが検討されている。このように、システムの電圧が８００Ｖに高電圧化された場合、パワートランジスタには、１２００Ｖ程度の耐圧が必要となる。
　しかしながら、前記従来の横型III族窒化物電界効果トランジスタは、該トランジスタの半導体層（活性層）を成長させる成長用基板に、いずれも活性層とは組成が異なる、いわゆるヘテロ基板を用いている。このため、ヘテロ基板の上に形成するバッファ層は、超格子構造を含め、高耐圧化を実現するための厚膜化が困難となる。
　ヘテロ基板では、例えばシリコン（Ｓｉ）基板の場合、活性層を構成する窒化ガリウム層に１０１０ｃｍ－２程度の転位密度が生じてしまい、高結晶性を持つ窒化ガリウム層を得ることができない。その結果、窒化ガリウムが本来有するポテンシャルを引き出すだけの低抵抗化を実現できない。
　また、シリコンと窒化ガリウムとは、両者の格子不整合率が１７％程度と大きく、その格子不整合率及び熱膨張係数の差により、格子欠陥（クラック）が生じやすい。このため、電界効果トランジスタの場合は、ソース電極を基板と接地して、コラプス電流を抑制する構成を採る場合がある。この場合は、縦方向（半導体層の厚さ方向）の厚さ、具体的には、バッファ層の厚さを十分に厚くする必要がある。しかし、安価なシリコンヘテロ基板上のバッファ層は、５μｍ～６μｍ程度の厚さにしか堆積できず、縦方向の耐圧を１０００Ｖ以上に高くすることは困難である。
　本開示は、前記従来の問題を解決し、高耐圧化を図ると共に、バッファ層上の窒化物半導体層の結晶性を向上して、オン抵抗を低減することを目的とする。オン抵抗（Ｒｏｎ）とは、トランジスタの動作開始時のドレイン・ソース間の抵抗値をいう。
　前記の目的を達成するため、本開示は、III族窒化物半導体（以下、窒化物半導体とも呼ぶ。）の成長用基板に窒化ガリウムを用いる構成とする。
　具体的に、本開示は、窒化物半導体装置を対象とし、次のような解決手段を講じた。
　すなわち、本開示は、導電性を有する窒化ガリウムからなる基板と、基板の上に設けられ、第１のIII族窒化物半導体からなるバッファ層と、バッファ層の上に設けられ、第２のIII族窒化物半導体からなるドリフト層と、ドリフト層の上に設けられ、第３のIII族窒化物半導からなり、ドリフト層とヘテロ接合するチャネル層と、チャネル層の上に設けられたゲート電極と、チャネル層の上におけるゲート電極の両側方の領域にそれぞれ設けられたソース電極及びドレイン電極とを備えている。
　本開示によれば、必要な高耐圧化が可能となる程度にバッファ層を厚くできると共に、該バッファ層上の窒化物半導体層の結晶性が向上するので、オン抵抗を低減することができる。
図１は第１の実施形態に係る窒化物半導体装置を示す模式的な断面図である。 図２は窒化ガリウムを基板に用いたＧａＮ系半導体デバイスと、シリコンを基板に用いたＧａＮ系半導体デバイスとの耐圧を比較するグラフである。 図３は第１の実施形態に係る窒化物半導体装置のバッファ層の厚膜化による効果を示す模式的な断面図である。 図４は窒化ガリウムを基板に用いたＧａＮ系半導体と、シリコンを基板に用いたＧａＮ系半導体との結晶性を比較する一覧表である。 図５は窒化ガリウムを基板に用いたＧａＮ系半導体デバイスと、シリコン系電界効果トランジスタ及び炭化シリコン系電界効果トランジスタとのＲｏｎ・Ｑｏｓｓを比較するグラフである。 図６は第２の実施形態に係る窒化物半導体装置を示す模式的な断面図である。
　本開示の一実施形態に係る第１の態様は、導電性を有する窒化ガリウムからなる基板と、基板の上に設けられ、第１のIII族窒化物半導体からなるバッファ層と、バッファ層の上に設けられ、第２のIII族窒化物半導体からなるドリフト層と、ドリフト層の上に設けられ、第３のIII族窒化物半導からなり、ドリフト層とヘテロ接合するチャネル層と、チャネル層の上に設けられたゲート電極と、チャネル層の上におけるゲート電極の両側方の領域にそれぞれ設けられたソース電極及びドレイン電極とを備えている。
　これによれば、窒化ガリウムからなる基板の上に第１のIII族窒化物半導体からなるバッファ層を設けるホモエピタキシャル構造により、格子不整合の差及び熱膨張係数の差がない。このため、クラック等の欠陥が発生しにくく、バッファ層を厚くできるので高耐圧化が実現する。その上、ホモエピタキシャル構成であるため、ヘテロエピタキシャル成長の場合よりも転位密度が抑制されるので、バッファ層上の窒化物半導体層の結晶性が向上する。これにより、第２のIII族窒化物半導体からなるドリフト層と第３のIII族窒化物半導からなるチャネル層とのヘテロ界面に生じる２次元電子ガス（２ＤＥＧ：Two Dimensional electron Gas）層における電子移動度が高くなる。従って、オン抵抗を低減することができる。その結果、動作時の電力損失を抑制することができる。
　第２の態様は、上記第１の態様において、第１のIII族窒化物半導体は、転位密度が５×１０７ｃｍ－２以下であってもよい。
　これによれば、III族窒化物半導体の成長用基板に、窒化ガリウムからなる基板を用いているため、その上に成長するバッファ層に生じる転位密度を５×１０７ｃｍ－２以下に抑えることができる。
　第３の態様は、上記第１又は第２の態様において、チャネル層とゲート電極との間に設けられ、ｐ型の第４のIII族窒化物半導体からなるｐ型制御層をさらに備えていてもよい。
　これによれば、チャネル層とゲート電極との間に設けられたｐ型制御層を備えているため、ゲート電極にバイアス電圧を印加していない非動作時にはバンドのポテンシャルが持ち上がるので、ゲート電極の下方の２ＤＥＧ層の電子キャリアが枯渇してノーマリオフの状態を得ることができる。一方、ゲート電極に正のバイアス電圧を印加すると、バンドのポテンシャルが下がるので、ゲート電極の下方の２ＤＥＧ層に電子キャリアが発生して、ドレイン・ソース電流（Ｉｄｓ）が流れるようになる。
　第４の態様は、上記第１～第３の態様において、バッファ層には、カーボン（Ｃ）がドープされており、バッファ層の厚さは７μｍ以上で、且つ、ドープされたカーボン濃度は５×１０１７ｃｍ－３以上であってもよい。
　これによれば、バッファ層に、カーボン濃度が５×１０１７ｃｍ－３以上でドープされる場合、製造中の雰囲気及び製造装置等から混入して、エピタキシャル層をｎ型に近い特性とするシリコン（Ｓｉ）及び酸素（Ｏ）を補償することができ、その上、該バッファ層を構成する窒化ガリウムのバンド間（ミッドギャップ）にエネルギー準位が形成される。この形成されたミッドギャップのエネルギー準位に電子がトラップされるため、該バッファ層の高抵抗化を実現することができ、且つ、７μｍ以上の厚さのバッファ層により、耐圧を向上することができる。
　第５の態様は、上記第４の態様において、バッファ層には、シリコン及び酸素の少なくとも一方が含まれており、バッファ層のカーボン濃度は、シリコン濃度と酸素濃度との和よりも大きくてもよい。
　これによれば、バッファ層のカーボン濃度がシリコン濃度と酸素濃度との和よりも大きい場合に、バッファ層の極性がｎ型に近くなって、該バッファ層の耐圧が低下するのを抑制し、また、上述したカーボンによるミッドギャップのエネルギー準位が形成されるので、該バッファ層の高抵抗化を確実に実現することができる。
　第６の態様は、上記第１～第５の態様において、バッファ層とドリフト層との間に設けられ、ドリフト層とヘテロ接合し且つ厚さが０．５μｍ以上の第５のIII族窒化物半導体からなる耐圧向上層をさらに備えていてもよい。
　これによれば、チャネル層の厚さを大きくすることによる高耐圧化は２ＤＥＧ層の濃度が高くなって、ノーマリオフ特性を得られにくくなるため、これに代えて、バッファ層とドリフト層との間にドリフト層とヘテロ接合する耐圧向上層を設けることにより、縦方向の耐圧をより大きくすることができる。
　第７の態様は、上記第６の態様において、耐圧向上層は、窒化アルミニウムガリウムであり、該窒化アルミニウムガリウムにおけるアルミニウムの組成は、１％以上且つ１０％以下であってもよい。
　これによれば、耐圧向上層におけるアルミニウムの組成をチャネル層よりも小さくすることにより、ドリフト層と耐圧向上層との界面に望まない２ＤＥＧ層の形成が抑制されると共に、ＧａＮからなるバッファ層との格子定数のずれを抑制することができる。
　第８の態様は、上記第１～第７の態様において、基板とバッファ層との間に設けられ、ｐ型の第６のIII族窒化物半導体からなる空乏層形成層をさらに備えていてもよい。
　これによれば、基板とバッファ層との間に設けられた空乏層形成層によって、オフ電圧の印加時に、バッファ層には高電圧が掛かり、空乏層形成層には接地電圧が掛かる。このため、バッファ層と空乏層形成層とに空乏層が形成され、形成された空乏層によって、縦方向の耐圧がより大きくなる。従って、形成された空乏層によって耐圧を確保することができるので、バッファ層の面内のばらつきによる耐圧の歩留りの悪化を抑制することができる。
　第９の態様は、上記第８の態様において、第６のIII族窒化物半導体は、ｐ型の窒化ガリウムであり、空乏層形成層の厚さは、５００ｎｍ以下であってもよい。なお、バッファ層側に大きい電圧を印加して、空乏層形成層とバッファ層との間に空乏層が形成される場合に、パンチスルー現象が発生しないように、空乏層形成層の厚さを設計することが好ましい。また、上記の条件を満たすのであれば、空乏層形成層はできる限り薄く形成するのが好ましい。
　第１０の態様は、上記第１～９の態様において、ソース電極は基板と接地されていることが好ましい。
　このようにすると、電流コラプス現象が抑制されて、オン抵抗の増大を防ぐことができる。
　（第１の実施形態）
　本開示の第１の実施形態について図面を参照しながら説明する。
　図１は第１の実施形態に係る窒化物半導体装置の一例である電界効果トランジスタ１００の断面構成を表している。ここで、各半導体層の厚さ並びに各電極の厚さ及び幅は、便宜上に過ぎず、実際の寸法比を表してはいない。以下の構成図面においても同様である。
　図１に示すように、電界効果トランジスタ１００は、導電性を有する窒化ガリウム（ＧａＮ）からなるデバイス成長用の単結晶基板（以下、基板と呼ぶ。）１０１の主面の上に、順次結晶成長した、バッファ層１０２、ドリフト（電子走行）層１０３、チャネル（電子障壁）層１０４、及びｐ型制御層１０６を有している。バッファ層１０２は、例えば、カーボン（Ｃ）ドープ窒化ガリウム（ｉ－ＧａＮ）により構成される。ドリフト層１０３は、例えば、アンドープの窒化ガリウム（ｉ－ＧａＮ）により構成される。チャネル層１０４は、例えば、アンドープの窒化アルミニウムガリウム（ｉ－ＡｌＧａＮ）により構成される。ｐ型制御層１０６は、例えば、チャネル層１０４の上に選択的に形成されたｐ型の窒化ガリウム（ｐ－ＧａＮ）により構成される。なお、アンドープとは、対象とする半導体に対して積極的にすなわち故意に不純物をドープしていない状態をいう。
　基板１０１は、その主面として、例えば、面方位（０００１）面、すなわちｃ面を用いることができる。基板１０１は、例えば、厚さが約３００μｍで、ドナーとしてシリコン（Ｓｉ）がドープされたｎ型ＧａＮ基板を用いてもよい。なお、基板１０１の導電性はｐ型であってもよい。この場合のアクセプタには、例えばマグネシウム（Ｍｇ）を用いることができる。
　バッファ層１０２は、例えば、厚さが１０μｍで、カーボン（Ｃ）が５×１０１７ｃｍ－３以上の濃度でドープされたｉ－ＧａＮである。但し、バッファ層１０２の厚さは７μｍ以上であればよい。なお、製造中の雰囲気及び製造装置（治具）等から混入するシリコン（Ｓｉ）及び酸素（Ｏ）の濃度を、それぞれ２×１０１５ｃｍ－３及び６×１０１５ｃｍ－３と想定すると、ドープしたカーボンが、シリコンと酸素とによって補償され尽くしてしまわないように、カーボン濃度を、シリコン濃度と酸素濃度との和よりも大きくなるように設定する。上述したように、ドープされたカーボンによって、バッファ層１０２を構成するＧａＮのミッドギャップにエネルギー準位が形成される。この形成されたミッドギャップの準位に電子がトラップされ、バッファ層１０２の高抵抗化が実現されて、耐圧の向上を図ることができる。
　本実施形態に係るＣドープのｉ－ＧａＮからなるバッファ層１０２は、ｎ－ＧａＮからなる基板１０１の主面上に結晶成長しており、厚さが１０μｍであっても、その転位密度は５×１０７ｃｍ－２以下に抑えることができる。通常、ＧａＮからなる基板１０１の主面上に結晶成長する窒化物半導体の転位密度は、５×１０６ｃｍ－２程度に抑えられる。バッファ層１０２を構成するｉ－ＧａＮは、第１のIII族窒化物半導体の一例である。従って、このｉ－ＧａＮは、基板１０１との間で格子不整合率の差が相対的に大きくならない範囲で、Ｃドープのｉ－ＡｌＧａＮ、Ｃドープのｉ－ＡｌＩｎＧａＮ又はＣドープのｉ－ＩｎＧａＮであってもよい。但し、基板１０１にＧａＮを用いることから、バッファ層１０２にはＧａＮを用いることは好ましい。
　ドリフト層１０３は、例えば、厚さが約５００ｎｍのｉ－ＧａＮである。ドリフト層１０３を構成するｉ－ＧａＮは、第２のIII族窒化物半導体の一例である。従って、このｉ－ＧａＮは、バッファ層１０２との間で格子不整合率の差が相対的に大きくならない範囲で、ｉ－ＡｌＧａＮ、ｉ－ＡｌＩｎＧａＮ、ｉ－ＩｎＧａＮ又はｉ－ＩｎＮであってもよい。
　ドリフト層１０３とヘテロ接合するチャネル層１０４は、例えば、厚さが約２５ｎｍのｉ－ＡｌＧａＮである。ｉ－ＡｌＧａＮにおけるＡｌ組成は、例えば０．２である。但し、Ａｌ組成は、０．１以上且つ０．５以下であればよい。公知のように、ＡｌＧａＮ半導体のバンドギャップは、ＧａＮ半導体のバンドギャップよりも大きい。チャネル層１０４を構成するｉ－ＡｌＧａＮは、第３のIII族窒化物半導体の一例である。従って、このｉ－ＡｌＧａＮは、ドリフト層１０３よりもバンドギャップが大きく且つドリフト層１０３との間での格子不整合率の差が大きくなり過ぎない範囲で、ｉ－ＡｌＩｎＧａＮ又はｉ－ＡｌＮであってもよい。
　上述のように、チャネル層１０４とドリフト層１０３とは、チャネル層１０４がドリフト層１０３よりもバンドギャップが大きいヘテロ接合であり、上述したように、両半導体層の界面には、III族窒化物半導体による自発分極とピエゾ分極とによって、２次元電子ガス（２ＤＥＧ）層１０５が生成される。
　ｐ型制御層１０６は、例えば、厚さが約１００ｎｍのｐ－ＧａＮである。ｐ型の不純物であるマグネシウム（Ｍｇ）の濃度は、例えば１×１０１９ｃｍ－３程度である。ｐ型制御層１０６を構成するｐ－ＧａＮは、第４のIII族窒化物半導体の一例である。従って、このｐ－ＧａＮは、チャネル層１０４との間で格子不整合率の差が相対的に大きくならない範囲で、ｐ－ＡｌＮ、ｐ－ＡｌＧａＮ、ｐ－ＡｌＩｎＧａＮ又はｐ－ＩｎＧａＮであってもよい。
　ｐ型制御層１０６の上には、ゲート電極１０７が設けられている。チャネル層１０４の上におけるｐ型制御層１０６の両側方の領域には、ソース電極１０８と、ドレイン電極１０９とが設けられている。
　ゲート電極１０７は、例えば、厚さが１００ｎｍ程度の、パラジウム（Ｐｄ）からなる単層膜又はパラジウム（Ｐｄ）と金（Ａｕ）との積層膜を用いることができる。ソース電極１０８及びドレイン電極１０９は、例えば、積層された厚さが１００ｎｍ程度のチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層膜を用いることができる。ゲート電極１０７とドレイン電極１０９との間隔は、ゲート電極１０７とソース電極１０８との間隔よりも大きく設定されている。これにより、ゲート電極１０７とドレイン電極１０９との耐圧（横方向耐圧）が高められている。
　また、ソース電極１０８は、基板１０１と電気的に接続されている。これにより、電流コラプス現象を抑制してオン抵抗の増大を防いでいる。なお、公知のように、電流コラプス現象とは、絶縁体との界面や半導体中の欠陥に起因する深い準位に、横方向に高電界が集中することによって加速された電子がトラップされ、すぐに回復しないことにより、チャネルが部分的に空乏化してドレイン電流が減少する現象をいう。電流コラプス現象は、オン抵抗の増大の一因となる。このソース電極１０８の基板１０１との接地により、縦方向にも電界が分散して掛かり、この電界が緩和することによって、電流コラプス現象を抑制することができる。一方、ソース電極１０８と基板１０１とを接地すると、ソース電極１０８と基板１０１とが対向する方向の耐圧（縦方向耐圧）を上げる必要が生じる。なお、基板１０１には、ソース電極１０８を接地しない構成を採る場合は、必ずしも導電性を持たせる必要はない。
　ここで、本明細書において、例えば「基板１０１の主面の上に設けられる」とは、基板１０１の主面上に直接に設けられている状態でもよく、また、他の半導体層等を介して間接的に設けられている状態であってもよい。なお、直接に接触する場合は、例えば「主面の上に直接に設けられる」と記載する。これは、例えば「バッファ層１０２の下に」という記載の場合も同様である。
　（電界効果トランジスタの動作）
　電界効果トランジスタ１００においては、ゲートバイアス（ゲート電圧）を印加していない場合は、ｐ型制御層１０６とその下のチャネル層１０４との実質的なｐｎ接合によって、ポテンシャル障壁が高くなるので、ノーマリオフ化が実現される。さらには、ゲート順方向のオン電圧の向上と、ゲートリーク電流の低減とが実現される。
　次に、ゲートバイアスを上記ｐｎ接合の順方向電圧以下で印加すると、チャネル層１０４におけるポテンシャル障壁が低くなって、ゲートバイアスが電界効果トランジスタのしきい値以上になると、電流が流れ始める。
　次に、ゲートバイアスが順方向電圧を超えると、ｐ型制御層１０６から２ＤＥＧ層１０５にホールが注入され始める。２ＤＥＧ層１０５（ドリフト層１０３）には、電荷中性条件を満たすために、注入されたホールと同量の電子がソース電極１０８から引き出される。これにより、引き出された電子は、ドレイン電圧によってドレイン電極１０９に向かって移動する。このとき、ドリフト層１０３に注入されたホールは、その移動度が電子よりも二桁程度も小さいため、ゲート電極１０７の下方に滞留する。その上、ドリフト層１０３とチャネル層１０４とのヘテロ接合によるポテンシャル障壁によって、ゲート電極１０７にはほとんど流入しない。
　（効果）
　（１）耐圧の向上
　本実施形態においては、横型デバイスである電界効果トランジスタを例として、III族窒化物半導体（以下、ＧａＮ系半導体とも呼ぶ。）の成長用基板に単結晶ＧａＮからなる基板１０１を用いている。このため、基板１０１の主面上にホモエピタキシャル成長するＧａＮからなるバッファ層１０２は、格子不整合の差及び熱膨張係数の差がほぼないため、クラック等の欠陥がほとんど発生しない。これにより、バッファ層１０２の厚さは７μｍ以上にまで大きくすることが可能となり、その結果、縦方向の耐圧が向上する。
　図２に、本実施形態の窒化ガリウム（ＧａＮ）を成長用基板に用いたＧａＮ系半導体デバイス（電界効果トランジスタ）と、従来のシリコン（Ｓｉ）を成長用基板に用いたＧａＮ系半導体デバイス（電界効果トランジスタ）との耐圧の一例を比較する。図２に示すように、従来のＳｉ基板を用いた場合は、縦軸に示すドレイン・ソース電流Ｉｄｓが０．０４Ａの場合に、横軸に示すドレイン・ソース電圧Ｖｄｓが約１０８０Ｖを示す。これに対し、本実施形態のＧａＮ基板を用いた場合は、ドレイン・ソース電流Ｉｄｓが０．０４Ａで同一の場合、ドレイン・ソース電圧Ｖｄｓが約１５００Ｖを示し、約１．４倍の耐圧を得られている。
　（２）出力容量（Output Capacitance）Ｃｏｓｓの低減
　本実施形態においては、バッファ層１０２の厚膜化によって、電界効果トランジスタ１００における静電容量（寄生容量）のうちの出力容量Ｃｏｓｓを低減することができる。これにより、ソフトスイッチング時のドレイン・ソース電圧Ｖｄｓを０Ｖに高速にスイッチングすることができる。
　出力容量Ｃｏｓｓは、以下の式（１）で表される。
　　Ｃｏｓｓ　＝　Ｃｄｓ　＋　Ｃｄｇ　…（１）
　ここで、Ｃｄｓはドレイン・ソース電極間容量を、Ｃｄｇはドレイン・ゲート電極間容量を示す。
　図３に示すように、電界効果トランジスタ１００は、ソース電極１０８を基板１０１に接地しているので、Ｃｄｓは以下の式（２）で表される。
　　Ｃｄｓ　＝　Ｃｄｓ１　＋　Ｃｄｓ２　…（２）
　本実施形態においては、バッファ層１０２を１０μｍに厚膜化しており、従来のバッファ層の厚さが、例えば５μｍとすると、以下の容量の簡易計算式（３）から、
　　Ｃ　＝　ε×Ｓ／ｄ　…（３）
　ここで、εは物質の誘電率を、Ｓは電極の面積を、ｄは電極間の距離を表す。
　Ｃｄｓ２の容量値は、従来のトランジスタの容量値の２分の１に低減できるため、バッファ層１０２の厚膜化により、出力容量Ｃｏｓｓを低減することができる。
　（３）結晶性の向上
　また、本実施形態に係る電界効果ランジスタ１００は、単結晶ＧａＮ基板１０１の主面上に結晶成長したＧａＮバッファ層の転位密度を５×１０７ｃｍ－２以下、例えば５×１０６ｃｍ－２にまで抑えることができる。これにより、バッファ層１０２の厚さは、７μｍ以上にまで大きくすることが可能となり、その結果、縦方向の耐圧が向上する。
　なお、成長用基板にシリコン（Ｓｉ）を用いると、その上のＧａＮからなるバッファ層の転位密度は１×１０１０ｃｍ－２以上となることが知られている。また。成長用基板にサファイア（単結晶Ａｌ２Ｏ３）を用いると、ＧａＮからなるバッファ層の転位密度は１×１０８ｃｍ－２となることが知られている。
　ところで、半導体結晶に対して、その転位密度を測定するには、以下に示す２通りの方法がある。
　第１の方法として、転位密度が比較的に高い場合は、透過電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）を用いる。測定対象の半導体から試料をスポット状に切り出し、切り出した試料の側面から転位である筋状部分の数を数える。この場合、測定範囲が小さいため、数える際の労力は比較的小さい。
　第２の方法として、転位密度が比較的に低い場合、本実施形態のように転位密度が５×１０７ｃｍ－２以下の場合は、カソードルミネセンス（Cathodoluminescence）測定法を用いる。この測定法では、ダークスポットの数を数える。広範囲にわたって転位密度の測定が可能であり、非破壊測定が可能であるというメリットもある。
　バッファ層１０２の低転位密度化により、バッファ層１０２の上に結晶成長した少なくともアンドープのＧａＮからなるドリフト層１０３、及びアンドープのＡｌＧａＮからなるチャネル層１０４の各ＧａＮ系半導体層の結晶性が良好となる。このため、２ＤＥＧ層１０５を含む、ドリフト層１０３及びチャネル層１０４における電子移動度が高く維持されるので、オン抵抗の低抵抗化が実現される。
　図４に、本実施形態におけるＧａＮを成長用基板に用いたＧａＮ系半導体と、シリコン（Ｓｉ）を成長用基板に用いたＧａＮ系半導体との結晶性の良否を表す各種パラメータの一例を示す。図４に示すように、Ｘ線回折（ＸＲＤ：X-ray Diffraction）におけるロッキングカーブの半値幅（ＦＷＨＭ：Full Width at Half Maximum）は、面方位が（０００２）面による反射の場合に（チルト分布）、ＧａＮ基板上のＧａＮ系半導体は、Ｓｉ基板上のＧａＮ系半導体と比べて、測定値が約３０％にまで小さくなる。すなわち、チルト分布は、急峻で良好となる分布を示す。また、面方位の（１０－１１）面による反射の場合に（ツイスト分布）、ＧａＮ基板上のＧａＮ系半導体は、Ｓｉ基板上のＧａＮ系半導体と比べて、測定値が約１２％にまで小さくなる。すなわち、ツイスト分布においても、急峻で良好となる分布を示す。なお、面方位の指数中の負符号“－”は、該負符号に続く一の指数の反転を便宜的に表している。
　また、電子移動度においても、ＧａＮ基板を用いた場合は、Ｓｉ基板を用いた場合と比べて、移動度が約１．５倍にまで大きくなっている。なお、このときのＧａＮ基板上のＧａＮ系半導体における転位密度は、上述したように５×１０６ｃｍ－２であり、Ｓｉ基板のＧａＮ系半導体における転位密度は、上述したように１×１０１０ｃｍ－２である。また、図４には載せていないが、サファイア基板上のＧａＮ系半導体における電子移動度は、１７００ｃｍ２／Ｖｓであり、このときのＧａＮ系半導体における転位密度は、１×１０８ｃｍ－２である。
　シート抵抗においても、ＧａＮ基板上のＧａＮ系半導体の場合は、Ｓｉ基板の場合と比べて、約３３％だけ低減している。
　なお、ドリフト層１０３及びチャネル層１０４において、結晶転位の密度が高い場合には、２ＤＥＧ層１０５を生成するドリフト層１０３とチャネル層１０４との界面にトラップが形成されて、このトラップに電子が捕獲される。トラップに電子が捕獲されると、バンドにおけるポテンシャルが持ち上がり、電子の走行の障壁となる。また、トラップに電子が捕獲されて負に帯電したスポットによっても、走行中の電子が散乱される。これらの要因から、電子移動度が低下して、オン抵抗も高くなる。
　（４）Ｒｏｎ・Ｑｏｓｓの低減
　トランジスタデバイスにおいては、オン抵抗Ｒｏｎと出力電荷容量Ｑｏｓｓとの積（Ｒｏｎ・Ｑｏｓｓ）が小さいほど、高周波駆動に有利となることが知られている。出力電荷容量Ｑｏｓｓは、ドレイン・ソース間の電荷量であって、上述した出力容量Ｃｏｓｓに蓄積される電荷量を表す。
　出力電荷容量Ｑｏｓｓは、システムの小型化に向けた高周波駆動を行うのに必要なソフトスイッチングにおいて重要なパラメータである。ドレイン・ソース電圧Ｖｄｓの値が０Ｖに立下がった後に、ゲート電圧をオンにしてドレイン・ソース電流Ｉｄｓが流れ始めるように制御する、いわゆるゼロボルテージスイッチング（Zero Voltage Switching：ＺＶＳ）動作時に、低Ｑｏｓｓが特に必要となる。この動作を行う際には、ターンオン時のスイッチング損失をほぼ０にすることができる。これに対し、出力電荷容量Ｑｏｓｓが大きいトランジスタの場合は、ドレイン・ソース電圧Ｖｄｓの値が０Ｖに立ち下がる速度が遅くなるので、高周波駆動を実現することができない。従って、システムの高周波駆動には、低Ｑｏｓｓが必要となる。
　図５に、本実施形態のＧａＮを成長用基板に用いたＧａＮ系半導体トランジスタと、Ｓｉ系電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）及びＳｉＣ（炭化シリコン）系電界効果トランジスタ（ＭＯＳＦＥＴ）とのＲｏｎ・Ｑｏｓｓを比較して示す。
　図５において、左の縦軸はドレイン電圧が８００Ｖまでの出力電荷容量Ｑｏｓｓ（ｎＣ）を表しており、横軸はオン抵抗Ｒｏｎ（ｍΩ）を表し、グラフ内の実線はＲｏｎとＱｏｓｓを掛け合わせた値を示す。例えば、最低位の実線はＲｏｎ・Ｑｏｓｓの積が２０００となり、最上位の実線はＲｏｎ・Ｑｏｓｓの積が３００００となる。
　図５から分かるように、本実施形態に係るＧａＮ基板上のＧａＮ系半導体トランジスタの場合（●印）の一例は、Ｒｏｎが８０ｍΩで、Ｑｏｓｓが２５ｎＣであり、その積は２０００である。
　これに対し、Ｓｉ系電界効果トランジスタの場合（▲）のＲｏｎ・Ｑｏｓｓの値は、ほぼ９０００以上であり、ＳｉＣ系電界効果トランジスタの場合（■）でも、Ｒｏｎ・Ｑｏｓｓの値は、約６０００以上で９０００以下である。
　（第２の実施形態）
　以下、本開示の第２の実施形態について図面を参照しながら説明する。
　図６は第２の実施形態に係る窒化物半導体装置の一例である電界効果トランジスタ１２０の断面構成を表している。
　第２の実施形態に係る電界効果トランジスタ１２０は、第１の実施形態に係る電界効果トランジスタ１００に対して、さらに耐圧の向上を図ることが可能な構成としている。なお、図６において、図１に示した符号と同一の構成部材には同一の符号を付すことにより、その説明を省略する。
　図６に示すように、基板１０１とバッファ層１０２との間には、例えば、ｐ型窒化ガリウム（ｐ－ＧａＮ）からなる空乏層形成層１２１が設けられている。空乏層形成層１２１の厚さは、例えば２００ｎｍである。但し、空乏層形成層１２１の厚さは、５００ｎｍ以下程度であればよい。なお、空乏層形成層１２１を構成するｐ－ＧａＮは、第６のIII族窒化物半導体の一例である。従って、このｐ－ＧａＮは、基板１０１との間で格子不整合率の差が相対的に大きくならない範囲で、ｐ－ＡｌＮ、ｐ－ＡｌＧａＮ、ｐ－ＡｌＩｎＧａＮ、又はｐ－ＩｎＧａＮであってもよい。但し、基板１０１がＧａＮであることから、空乏層形成層１２１にはｐ－ＧａＮが好ましい。
　また、バッファ層１０２とドリフト層１０３との間には、例えば、アンドープの窒化アルミニウムガリウム（ｉ－ＡｌＧａＮ）からなる耐圧向上層１２２が設けられている。耐圧向上層１２２におけるＡｌ組成は、例えば０．０５である。耐圧向上層１２２の厚さは、例えば１μｍである。但し、耐圧向上層１２２のＡｌ組成は、０．０１以上且つ０．１以下であればよく、耐圧向上層１２２の厚さは、５００ｎｍ以上であればよい。なお、耐圧向上層１２２を構成するｉ－ＡｌＧａＮは、第５のIII族窒化物半導体の一例である。従って、このｉ－ＡｌＧａＮは、バッファ層１０２との間で格子不整合率の差が相対的に大きくならない範囲で、ｉ－ＡｌＮ、ｉ－ＡｌＩｎＧａＮ、又はｉ－ＩｎＧａＮであってもよい。但し、耐圧向上層１２２には、組成比は異なっていてもチャネル層１０４と同じ混晶のｉ－ＡｌＧａＮが好ましい。
　なお、本実施形態においては、空乏層形成層１２１と耐圧向上層１２２とは、いずれか一方のみを設けてもよい。空乏層形成層１２１と耐圧向上層１２２との両方の層を設けた場合は、第１の実施形態に係る電界効果トランジスタ１００と比べて、耐圧が５０％程度向上し、面内ばらつきによる歩留りの悪化を３０％程度抑制することができる。
　このように、ｎ型のＧａＮ基板１０１とバッファ層１０２との間に、ｐ型ＧａＮからなる空乏層形成層１２１を設けることにより、オフ電圧の印加時に、バッファ層１０２には高電圧が掛かり、空乏層形成層１２１には接地電圧が掛かる。このため、バッファ層１０２と空乏層形成層１２１とに空乏層が形成されるので、形成された空乏層によって、縦方向の耐圧がより大きくなる。なお、空乏層形成層１２１の厚さは、２００ｎｍに限られず、１００ｎｍ以上且つ５００ｎｍ以下であってもよい。
　また、本実施形態においては、ＧａＮからなるバッファ層１０１とｉ－ＧａＮからなるドリフト層１０３との間に、ｉ－ＡｌＧａＮからなる耐圧向上層１２２を設けている。これは、チャネル層１０４の厚さを大きくすることによって高耐圧化を図ろうとすると、２ＤＥＧ層１０５の濃度が高くなり過ぎて、ノーマリオフ特性を得られにくくなるからである。従って、バッファ層１０２とドリフト層１０３との間にドリフト層１０３とその下面でヘテロ接合する耐圧向上層１２２を設けることにより、縦方向の耐圧をより大きくすることができる。
　なお、耐圧向上層１２２を構成するｉ－ＡｌＧａＮのＡｌ組成は、ｉ－ＡｌＧａＮからなるチャネル層１０４よりも小さく設定している。これにより、ドリフト層１０３と耐圧向上層１２２との界面に、望まない２ＤＥＧ層の形成が抑制されると共に、ＧａＮからなるバッファ層１０２との格子定数のずれを抑制することができるので好ましい。
　（製造方法）
　以下に、第２の実施形態に係る電界効果トランジスタ１２０の製造方法の一例を説明する。
　まず、主面の面方位に（０００１）面、すなわちｃ面を持つｎ型ＧａＮからなる基板１０１を準備する。
　基板１０１の主面上にＧａＮ系半導体層を成膜する成膜法には、例えば、有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法を用いることができる。他の成膜法として、例えば、分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）法を用いることができる。
　ｎ型のＧａＮ系半導体は、例えばシリコン（Ｓｉ）を添加することにより形成できる。ｐ型のＧａＮ系半導体は、マグネシウム（Ｍｇ）を添加することにより形成できる。なお、ｎ型の不純物及びｐ型の不純物は、これらに限られない。
　次に、ＭＯＶＰＥ法により、基板１０１の主面上に、成長温度を９５０℃とし、ｐ型の不純物としてＭｇを添加したｐ－ＧａＮからなる空乏層形成層１２１を成長させる。各ＧａＮ系半導体層の組成、厚さ及び不純物濃度は第２の実施形態と同一である。
　空乏層形成層１２１における各種の製造パラメータは、Ｖ族源であるアンモニア（ＮＨ３）の流量を４０Ｌ／ｍｉｎ（標準状態（０℃，１ａｔｍ）：流量において以下同じ。）で、III族源であるＴＭＧ（Trimethyl Gallium）の流量を１６ｍＬ／ｍｉｎとした。Ｖ族源とIII族源とのモル比を表すＶ／III比の値は１００００である。また、共にキャリアガスである、水素（Ｈ２）の流量を３２Ｌ／ｍｉｎとし、窒素（Ｎ２）の流量を４６Ｌ／ｍｉｎとした。アンモニア（ＮＨ３）の流量及びキャリアガスの流量は、これ以降のＧａＮ系半導体でも同一である。
　次に、空乏層形成層１２１の上に、成長温度を１０２０℃とし、ｉ－ＧａＮからなるバッファ層１０２を成長させる。このときのバッファ層１０２には、製造装置や治具等の影響によって、シリコン（Ｓｉ）及び酸素（Ｏ）が不純物として取り込まれ、バッファ層１０２がｎ型に近い導電性を示すことがある。これらの望まない不純物を補償するため、カーボン（Ｃ）を不純物として添加する。このときのカーボン濃度は、上述したように、シリコン濃度及び酸素濃度の和よりも大きい。なお、カーボン濃度は、バッファ層１０２の成長温度を下げるか、成長速度を上げることにより、高くすることができる。バッファ層１０２における製造パラメータは、III族源のＴＭＧの流量を１００ｍＬ／ｍｉｎとした。Ｖ／III比の値は１０００である。ここでは、バッファ層１０２のカーボン濃度が５×１０１７ｃｍ－３以上となるように、カーボン濃度の原材料となるＴＭＧの流量及びそのＴＭＧ内のメチル基ＣＨ３の取り込み量に関係する成長温度を調整している。
　次に、バッファ層１０２の上に、成長温度を１１００℃とし、ｉ－Ａｌ０．０５Ｇａ０．９５Ｎからなる耐圧向上層１２２を成長させる。耐圧向上層１２２における製造パラメータは、III族源のＴＭＧの流量を３８ｍＬ／ｍｉｎとし、ＴＭＡ（Trimethyl Aluminium）の流量を７ｍＬ／ｍｉｎとした。Ｖ／III比の値は４０００である。
　次に、耐圧向上層１２２の上に、成長温度を１０２０℃とし、ｉ－ＧａＮからなるドリフト層１０３を成長させる。ドリフト層１０３における製造パラメータは、III族源のＴＭＧの流量を３８ｍＬ／ｍｉｎとした。Ｖ／III比の値は４０００である。
　次に、ドリフト層１０３の上に、成長温度を１１００℃とし、ｉ－Ａｌ０．２Ｇａ０．８Ｎからなるチャネル層１０４を成長させる。チャネル層１０４における製造パラメータは、III族源のＴＭＧ及びＴＭＡの流量を、共に５ｍＬ／ｍｉｎとした。Ｖ／III比の値は２５０００である。
　次に、チャネル層１０４の上の全面に、成長温度を９５０℃とし、ｐ型の不純物としてＭｇを添加したｐ－ＧａＮからなるｐ型制御層１０６を成長させる。ｐ型制御層１０６における製造パラメータは、III族源のＴＭＧの流量を１００ｍＬ／ｍｉｎとした。Ｖ／III比の値は１０００である。
　なお、基板１０１上のバッファ層１０２からｐ型制御層１０６までは、温度及び原料ガスの流量は適宜変更されるものの、一連の成長工程として実行される。
　次に、ＭＯＶＰＥ装置から、ｐ型制御層１０６まで形成された基板１０１を取り出す。続いて、ｐ型制御層１０６の上の全面にレジストを塗布し、塗布したレジストを、ゲート電極１０７の形成領域を含む部分が残るように、フォトリソグラフィによってパターニングする。これにより、ｐ型制御層１０６のパターニング用のレジストマスクが形成される。このレジストマスクを用いてドライエッチングを行うことにより、所望のｐ型制御層１０６が形成されると共に、ｐ型制御層１０６の両側方に、チャネル層１０４が露出する。
　次に、真空蒸着法又はスパッタリング法等により、露出したチャネル層１０４の上に、パターン化されたｐ型制御層１０６を含む全面にわたってＴｉとＡｌとの積層膜を形成する。続いて、形成された積層膜に対するレジストによる所望のパターニングを行って、ＴｉとＡｌとの積層膜からなるソース電極１０８及びドレイン電極１０９をそれぞれ形成する。その後、ソース電極１０８及びドレイン電極１０９と、ｉ－ＡｌＧａＮからなるチャネル層１０４とがオーミック接触してコンタクト抵抗が低くなるように、温度が４５０℃～５５０℃の範囲でシンタ（焼結）処理を行う。
　次に、真空蒸着法又はスパッタリング法により、再度、チャネル層１０４の上に、パターン化されたｐ型制御層１０６を含む全面にわたって、Ｐｄ単層膜又はＰｄとＡｕとの積層膜であるゲート用金属膜を形成する。続いて、形成されたゲート用金属膜に対して、フォトリソグラフィによる所望のパターニングを行って、ゲート用金属膜からゲート電極１０７を形成する。ソース電極１０８、ドレイン電極１０９及びゲート電極１０７の組成及び厚さは、第２の実施形態と同一である。
　なお、ここでは、ソース電極１０８及びドレイン電極１０９、並びにゲート電極１０７の各形成工程において、それぞれ電極形成用の金属膜を成膜した後に、金属膜の上に所望のレジストパターンを形成している。この方法に代えて、レジスト膜を、先に電極パターン以外の領域をマスクするマスクパターンとして形成しておき、その後、形成したマスクパターンを含む全面に所定の金属膜を堆積し、さらに、マスクパターンを、その上に堆積した金属膜と共に除去する、いわゆるリフトオフ法を用いてもよい。
　以上の工程により、図６に示す電界効果トランジスタ１２０が形成される。
　ここでは、第２の実施形態に係る電界効果トランジスタ１２０の製造方法を説明したが、第１の実施形態に係る電界効果トランジスタ１００の製造方法は、電界効果トランジスタ１２０におけるバッファ層１０１の下の空乏層形成層１２１及びバッファ層１０１の上の耐圧向上層１２２の各成長工程を省略すれば、電界効果トランジスタ１２０と同等である。
　（他の実施形態）
　第１の実施形態及び第２の実施形態においては、窒化物半導体装置の例として、ノーマリオフ動作を実現すると共に、２ＤＥＧ層にホールを注入する機能を果たすｐ型制御層を有する電界効果トランジスタ（ＦＥＴ）を挙げたが、本開示はこの構成に限られない。すなわち、本開示は、主に高耐圧化と低オン抵抗化（高速化）との実現を目指しており、ｐ型制御層を設けない構成の窒化物半導体装置に対しても、高耐圧化と低オン抵抗化とは実現可能である。
　本開示に係る窒化物半導体装置は、高耐圧化と低オン抵抗化とを目指すパワー半導体デバイスとして有用である。
１００、１２０　電界効果トランジスタ
１０１　基板
１０２　バッファ層
１０３　ドリフト層
１０４　チャネル層
１０５　２ＤＥＧ層
１０６　ｐ型制御層
１０７　ゲート電極
１０８　ソース電極
１０９　ドレイン電極
１２１　空乏層形成層
１２２　耐圧向上層

Claims (10)

  1. 　導電性を有する窒化ガリウムからなる基板と、
    　前記基板の上に設けられ、第１のIII族窒化物半導体からなるバッファ層と、
    　前記バッファ層の上に設けられ、第２のIII族窒化物半導体からなるドリフト層と、
    　前記ドリフト層の上に設けられ、第３のIII族窒化物半導からなり、前記ドリフト層とヘテロ接合するチャネル層と、
    　前記チャネル層の上に設けられたゲート電極と、
    　前記チャネル層の上における前記ゲート電極の両側方の領域にそれぞれ設けられたソース電極及びドレイン電極とを備えている窒化物半導体装置。
  2. 　請求項１に記載の窒化物半導体装置において、
    　前記第１のIII族窒化物半導体は、転位密度が５×１０７ｃｍ－２以下である窒化物半導体装置。
  3. 　請求項１又は２に記載の窒化物半導体装置において、
    　前記チャネル層と前記ゲート電極との間に設けられ、ｐ型の第４のIII族窒化物半導体からなるｐ型制御層をさらに備えている窒化物半導体装置。
  4. 　請求項１～３のいずれか１項に記載の窒化物半導体装置において、
    　前記バッファ層には、カーボンがドープされており、
    　前記バッファ層の厚さは７μｍ以上で、且つ、ドープされたカーボン濃度は５×１０１７ｃｍ－３以上である窒化物半導体装置。
  5. 　請求項４に記載の窒化物半導体装置において、
    　前記バッファ層には、シリコン及び酸素の少なくとも一方が含まれており、
    　前記バッファ層の前記カーボン濃度は、シリコン濃度と酸素濃度との和よりも大きい窒化物半導体装置。
  6. 　請求項１～５のいずれか１項に記載の窒化物半導体装置において、
    　前記バッファ層と前記ドリフト層との間に設けられ、前記ドリフト層とヘテロ接合し且つ厚さが０．５μｍ以上の第５のIII族窒化物半導体からなる耐圧向上層をさらに備えている窒化物半導体装置。
  7. 　請求項６に記載の窒化物半導体装置において、
    　前記第５のIII族窒化物半導体は、窒化アルミニウムガリウムであり、
    　前記窒化アルミニウムガリウムにおけるアルミニウムの組成は、１％以上且つ１０％以下である窒化物半導体装置。
  8. 　請求項１～７のいずれか１項に記載の窒化物半導体装置において、
    　前記基板と前記バッファ層との間に設けられ、ｐ型の第６のIII族窒化物半導体からなる空乏層形成層をさらに備えている窒化物半導体装置。
  9. 　請求項８に記載の窒化物半導体装置において、
    　前記第６のIII族窒化物半導体は、ｐ型の窒化ガリウムであり、
    　前記空乏層形成層の厚さは、５００ｎｍ以下である窒化物半導体装置。
  10. 　請求項１～９のいずれか１項に記載の窒化物半導体装置において、
    　前記ソース電極は、前記基板と接地されている窒化物半導体装置。
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