JP6400031B2 - 回路構造、センサ構造及び構造 - Google Patents
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Description
って生成された電子を受けるように接続され、出力電気信号を得るように結合される接触を含む半導体センサを提供する。
およびp-i-n構造を有する半導体デバイスを製造する際に非常に重要となる。
である。本明細書中で用いられるように、“ART”または“アスペクト比トラッピング”
は、一般的に、ヘテロエピタキシー成長中に欠陥を非結晶の、たとえば誘電体側壁で終了させる技術を意味し、側壁は、欠陥の全てではないがほとんどをトラップするように、成長領域のサイズに対して十分に高い。アスペクト比トラッピングは、例えばトレンチまたはホールなどの高アスペクト比の開口を用いて転位をトラップし、転位がエピタキシャル層の表面に到達するのを防いで、アスペクト比トラッピング開口内の表面の転位密度を大きく低減する。本発明の例示的なアスペクト比トラッピング装置およびアスペクト比トラッピング技術の更なる詳細は、2006年5月17日に出願された米国特許出願番号第11/436、198号、2006年7月26日に出願された第11/493、365号、および2007年9月7日に出願された第11/852、078号に述べられており、これらの全ては引用によって本願に援用される。
えば開口が形成された領域などのトレンチのある領域を超えて拡張されたエピタキシーに実現することができる。このモードは、最初のトレンチのシード層上の中心に大面積の“フリースタンディング”の高品質材料を形成する。よって、アスペクト比トラッピングとエピタキシー横方向成長とを組合わせた技術は、例えばシリコン基板などの基板上の品質および格子不整合材料の品質および適用できる膜表面積を大きく増大させる。この比較的簡単なプロセスは、信頼性の高い再現可能な結果を達成することができる。
に形成することができる。
タキシャル構造を製造する例示的な方法を図示している。図1aを参照して、例えばシリ
コン基板などの半導体結晶基板であり得る基板100が提供される。誘電材料を備えた誘電体層102は、基板100上に堆積される。誘電材料は、任意の適切な材料であり得、例えば酸化ケイ素(SiOx)および窒化ケイ素(SiNx)の半導体素子の酸化物または窒化物であることが必要ではないが望ましい。例えば、金属元素、金属合金、またはセラミック材料の酸化物または窒化物などの他の材料も適用可能である。
ッチングプロセスによってエッチングされ得る。エッチングプロセスに対してスクリーン層104に選択性があることから、基板100のトレンチ(例えば106)は、以下のアスペクト比トラッピング成長のために所望のアスペクト比を維持しつつ、より大きな深さまたは幅を有し得る。一例では、開口106は、100ナノメータ以上、200ナノメータ以上、500ナノメータ以上、1ミクロン以上、例えば1.5ミクロン以上、2ミクロ
ン以上、3ミクロン以上、または5ミクロン以上の深さを有し得る。開口106は、20ナノメータ以上、100ナノメータ以上、500ナノメータ以上、1ミクロン以上、例えば1.5ミクロン以上、2ミクロン以上、3ミクロン以上、または5ミクロン以上の幅を
有し得る。開口106のアスペクト比は、0.5以上、例えば1以上、1.5以上であり得る。
10の誘電材料を除去して下方の基板100を露出するようにエッチングされ得る。
スが実行され、図1dに図示されるようにエピタキシャル材料112が形成され得る。ア
スペクト比トラッピングプロセスの例示的な方法は、2006年5月17日に出願された米国特許出願番号第11/436、198号、2006年7月26日に出願された第11/493、365号、および2007年9月7日に出願された第11/852、078号に記述されており、これらの全ては引用によって本願に援用される。アスペクト比トラッピング構造は、半導体材料を含む。例えば、アスペクト比トラッピング構造は、IV族元素もしくは化合物、III−VもしくはIII−N化合物、またはII−VI化合物を含み得る。IV族元素の例は、ゲルマニウム、シリコンを含み、IV族化合物の例は、シリコンゲルマニウムを含む。III−V化合物の例は、リン化アルミニウム(AIP)、リン
化ガリウム(GaP)、リン化インジウム(InP)、ヒ化アルミニウム(AIAs)、ヒ化ガリウム(GaAs)、ヒ化インジウム(InAs)、アンチモン化アルミニウム(AISb)、アンチモン化ガリウム(GaSb)、アンチモン化インジウム(InSb)、ならびにそれらの三元および四元化合物を含む。III−N化合物の例は、窒化アルミニウム(AlN)、窒化ガリウム(GaN)、窒化インジウム(InN)、ならびにそれらの三元および四元化合物を含む。II−
VI化合物の例は、セレン化亜鉛(ZnSe)、テルル化亜鉛(ZnTe)、セレン化カドミウム(CdSe)、テルル化カドミウム(CdTe)、硫化亜鉛(ZnS)、ならびにそれらの三元およ
び四元化合物を含む。
ギャップ材料を用いてp-nまたはp-i-n構造を形成し、赤外光を検出することが望ましい。いくつかの他の例では、例えばGaNおよびInPなどの高バンドギャップ半導体材料で構成されたp-n接合が、紫外光を検出するのに望ましい。非シリコン半導体素子(例えばp-n接合またはp-i-n構造)は、例えばGeおよびInGaAsなどの非シリコン半導体材料を備えたアス
ペクト比トラッピングのエピタキシャル構造上、または構造内に形成され得る。光検出器の他の回路は、例えば、標準のCMOSプロセスなどの標準のシリコンプロセスを用いることによって形成され得る。光検出器が、例えば2ミクロン以上、または2〜5ミクロンなど
の臨界しきい値より大きなサイズを有することが望ましい場合、シリコン基板の開口は、例えば2ミクロン以上、または2〜5ミクロンの光検出器の所望の大きさ以上の幅を有するように形成され得る。開口に形成されたアスペクト比トラッピングのエピタキシャル結晶構造は、よって、光検出器の所望の大きさ以上の幅を有し得る。また、所望のアスペクト比も同時に維持され得る。
する開口は、例えばシャロートレンチアイソレーション技術を用いて、基板に形成される。開口内にアスペクト比トラッピング結晶構造114を過度成長させることによって、過度成長結晶部116を得ることができる。過度成長結晶部116は、基板に形成された開口の高さの1.5倍以上、2倍以上、5倍以上、10倍以上、または5〜10倍の高さHを有し得る。過度成長結晶部116は、基板に形成された開口の幅Wbの1.5倍以上、2倍
以上、5倍以上、10倍以上、または5〜10倍の幅Wを有し得る。
成長部116はさらに、例えばフォトリソグラフィープロセスを用いて所望の寸法(横寸法および縦寸法および/または形状)を得るようにパターニングされ得る。
ターンのための誘電材料を有する誘電層が大きな開口内に堆積される。堆積された誘電体層は、大きな開口の底部からパターニングされた誘電体層の上面にかけて測定される深さHdを有するようにパターニングされ得る。深さHdは、任意の適当な値を有し得、この値は好ましくは、開口(例えば誘電パターン101と120との間の開口)に形成されたアスペクト比トラッピングエピタキシャル構造が転位欠陥を有するしきい値高さ(threshold height)以上である。
メータ以上、1ミクロン以上、2ミクロン以上、5ミクロン以上、10ミクロン以上、または20ミクロン以上、およびより好ましくは、2〜5ミクロンの幅Winを有し得る。所
望の大きなサイズ(例えば、100ナノメータ以上、500ナノメータ以上、1ミクロン以上、2ミクロン以上、5ミクロン以上、10ミクロン以上、または20ミクロン以上、およびより好ましくは、2〜5ミクロン)を有する半導体デバイスまたは半導体デバイスの構成要素はしたがって、過度成長結晶部128上、または過度成長結晶部128内に形成され得る。
形、ドーナツ形、多角形、およびその他のさまざまな可能な形状などの他の形状を有することができる。任意の所望のレイアウトを用いて、複数の開口を形成することができる。例えば、長方形の開口134および132は、垂直もしくは平行であり得るか、またはその間に任意の所望の角度を有するように配置され得る。
半導体デバイス144、148、および152の構成要素は、例えばCMOSプロセスなどの標準のシリコンプロセスを用いて基板100のパターンに形成される。よって、非シリコンベースの半導体デバイスの構成要素の非シリコン半導体デバイスは、シリコンプロセスに統合(例えば同一平面上に形成)される。
びアスペクト比トラッピング構造の熱および/または機械的性質が適合しない場合に非常に重要であり得、この不適合により、アスペクト比トラッピング構造および/または基板パターンに対して物理的および/または化学的損傷を招く可能性があり得る。例えば、アスペクト比トラッピング構造および基板パターンの熱膨張係数(coefficient-of-thermal-expansion; CET)が適合しない場合、アスペクト比トラッピング構造および/または基板パターンに物理的損傷が生じる可能性がある。一例では、基板パターンは酸化または窒化によって不動態化されて、基板パターンの露出表面上、または基板パターンとアスペクト比トラッピング構造との間の界面上に保護層を形成し得る。
される。図6を参照して、シャロートレンチアイソレーショントレンチ107は、シリコン基板または他の半導体基板であり得る半導体基板100に形成される。分離パターン(isolation patterns)154および155は、シャロートレンチアイソレーショントレンチ107内に形成され、その間に開口157を規定する。開口157は、実質的に限界高さと等しい、または限界高さより大きい高さを有し得、限界高さよりも小さいと、開口157内に形成されたアスペクト比トラッピング結晶構造は転位欠陥を有し、限界高さよりも大きいと、アスペクト比トラッピング結晶構造には実質的に転位欠陥がない。アスペクト比トラッピングエピタキシャル結晶構造は、開口157内に成長させることができる。開口157にアスペクト比トラッピング構造を過度成長させることによって、大きなアスペクト比トラッピング過度成長部156が得られる。
長結晶部156に形成される。p型領域158およびn型領域162は、ドーピングによって得ることができる。過度成長結晶部160は、例えば100ナノメータ以上、500ナノメータ以上、1ミクロン以上、2ミクロン以上、5ミクロン以上、10ミクロン以上、または20ミクロン以上、より好ましくは2〜5ミクロンの大きなサイズ有し得るため、真性i領域160は、例えば100ナノメータ以上、500ナノメータ以上、1ミクロン
以上、2ミクロン以上、5ミクロン以上、10ミクロン以上、より好ましくは2〜5ミクロンの大きいサイズを有し得る。
される。図7を参照して、シャロートレンチアイソレーショントレンチ109は、シリコン基板または他の半導体基板であり得る半導体基板100に形成される。例えば誘電パターン154などの複数の分離パターン(multiple isolation patterns)は、例えば、図
3に関連した上述の方法(ここでは繰り返されない)を用いて、シャロートレンチアイソレーショントレンチ109内に形成される。開口184、186、および188は、分離パターンによって規定される。
長結晶部196に形成される。p型領域192およびn型領域194は、ドーピングによって得ることができる。過度成長結晶部196は大きいサイズを有し得るため、真性i領域
190は、例えば100ナノメータ以上、500ナノメータ以上、1ミクロン以上、2ミクロン以上、5ミクロン以上、10ミクロン以上、より好ましくは100ナノメータ〜200ミクロン、望ましくは2〜5ミクロンの大きいサイズを有し得る大。
およびn型領域194の上面は、基板100上に形成されたトランジスタと実質的に同一
平面上にあるように形成され得る。
際に非常に重要であり得る。説明のために、図8〜図14は、上述の例示的な方法によって形成された光検出器の画素のアレイの一部を図示している。特に、非半導体デバイス(例えば非シリコン半導体センサ214)は、上述の方法を用いてシリコン半導体デバイス(例えばシリコントランジスタ208、209、202、および204)に統合され得る。図8を参照して、簡単にするために、光検出器アレイの4つの光検出器の画素が示され
ている。一般的に、光検出器アレイは、任意の所望の数の光検出器の画素を含み得、これは光検出器アレイのネイティブ解像度と称される。一例では、光検出器アレイのネイティブ解像度は、640×480(VGA)以上、例えば、800×600(SVGA)以上、10
24×768(XGA)以上、1280×1024(SXGA)以上、1280×720以上、
1400×1050以上、1600×1200(UXGA)以上、および1920×1080以上、またはこれらの解像度の整数の倍数および分数であり得る。当然ながら、その他の解像度も特定の用途に基づいて適用可能である。
〜10ミクロンなどの特性サイズを有し得る。アレイの隣接した光検出器同士の間の距離と称されるピッチは、500ナノメータ以上、1ミクロン以上、例えば1.5ミクロン以
上、2ミクロン以上、5ミクロン以上、10ミクロン以上、または5〜10ミクロンなどの任意の適当な値であり得る。
行の個別の光検出器の画素の出力をアドレス指定し、読み出すための別のグループのトランジスタが提供され得る。
出される。出力電圧信号VDDは、例えばADCユニットなどの、図示されない他のデバイスによってデジタル化され得る。
よびn領域238を含む。p-i-n構造214は、図5、図6、および図7に関連した上述のようなさまざまな方法で形成され得る。p-i-n構造の電子伝送特性は、図9および図10
に図示されるエネルギーバンド図によって解釈することができる。
)帯および共有結合(covalence)帯 は、外部電圧がない場合、実質的に平坦である。フェルミエネルギーEfがp領域の共有結合帯に近接するため、p領域はホールリッチ(hole-rich)領域となる。i領域は真性半導体領域であるため、フェルミエネルギーEfは、共有結合帯と伝導帯と間のギャップの中心の周りにある。フェルミエネルギーEfはn領域の伝導
帯に近接するため、n領域は電子リッチ(electron-rich)領域となる。
びV−がある場合、p領域の伝導帯および共有結合帯は上昇するが、n領域の伝導帯および
共有結合帯は下降する。そのため、中間のi領域の伝導帯および共有結合帯は傾斜する。
フェルミエネルギーEfによって、i領域のエネルギーギャップも傾斜する。傾斜したフェ
ルミエネルギーは、i領域の電子をn領域に向けて、i領域の正孔をp領域に向けて駆動する
。この電子および正孔の伝送は、p領域とn領域を接続するキャリアチャネル内の電流を形成する。
バイスであり得る。トランジスタ202、204、208、および209は、シリコンベースのトランジスタであり得る。p領域は接地され、トランジスタ202のドレインに接
続される。トランジスタの202のソースは、リセット信号p領域VRSTに接続される。セ
ンサ214のp領域は、トランジスタ208のゲートに接続される。トランジスタ208
のソースは、増幅された電圧信号VDDを出力するための出力となる。トランジスタ208
のドレインは、トランジスタ209のソースに接続される。トランジスタ209のゲートは、行選択トランジスタ230のソースに接続され、行選択トランジスタ230のゲートは、行デコーダ(row decoder)からの行信号に接続される。トランジスタ230のドレ
インは、増幅された電圧信号VDDに接続される。
続いてアスペクト比トラッピングプロセスによって開口に形成され得る。ゲルマニウム結晶構造の部分をドーピングすることにより、真性領域がその間に積層されているソース236およびドレイン238を得ることができる。ゲート241は、酸化物層が間に積層された状態でゲルマニウムエピタキシャル結晶構造の上に形成され得る。
され得る。説明のため、図14は、センサのp-i-n構造とトランジスタの例示的な電気的
接続を図示している。この接続方式は、他のセンサとトランジスタの接続にも適用可能である。
成長させることによって、または隣接したアスペクト比トラッピング構造のエピタキシャル横方向過度成長部を結合させることによって、大きなART部分を開口上およびシャロー
トレンチアイソレーションパターン上に形成することができる。成長プロセスに関係なく、アスペクト比トラッピング部264は、基板(例えばシリコン基板)と実質的に同一平面上にある上面を有し得るか、またはシリコン基板の上面よりも上にある上面をあり得る。よって、アスペクト比トラッピング構造(例えば264)上に形成された半導体デバイス(または構造)は、基板の上面に形成された別の半導体デバイス(例えばソース256、ゲート258、およびドレイン260を有するトランジスタ)と実質的に同一平面上にあり得る。続いて、p-i-n構造が、大きなアスペクト比トラッピング部に形成され得る。
具体的には、p領域およびn領域は、適当なドーパントで真性の大きなアスペクト比トラッピング部分をドーピングすることによって得ることができる。真性i領域は、例えば1ミ
クロン以上、1.5ミクロン以上、2ミクロン以上、5ミクロン以上、10ミクロン以上
、または5〜10ミクロンの大きなサイズを有し得る。
キシャル結晶アスペクト比トラッピング構造の無転位領域上に形成する以外に、半導体デバイスは、隣接したアスペクト比トラッピング構造同士の間の結合領域上に代替的に形成され得、その例は、図15に図示される。図15を参照して、例えばシリコン基板などの半導体基板であり得る基板269が提供される。誘電体層270が基板上に堆積され、続いて誘電体層に開口を形成するようにパターニングされる。アスペクト比トラッピングプロセスが実行されて、アスペクト比トラッピングエピタキシャル結晶構造280および282が形成され得る。アスペクト比トラッピング構造を過度成長させることによって、隣接したアスペクト比トラッピング構造280および282のエピタキシャル横方向過度成長部分は結合して、結合領域272を形成し得る。例えばp-i-n構造もしくはp-n接合などの半導体デバイス276、トランジスタ、または他の半導体デバイスが、結合領域272上、または結合領域272内に形成され得る。構成要素276は代替的に、例えばアスペクト比トラッピング構造280の非結合領域などの非結合アスペクト比トラッピング領域に形成され得る要素278を更に含む半導体デバイス274の一要素であり得る。
電パターン302がシリコン基板304上に形成され、開口を規定する。ゲルマニウムp-nダイオードをシリコン基板304に形成するために、ゲルマニウムの傾斜緩衝層298
がシリコン基板304上の開口に堆積される。他の例では、緩衝層は、例えばヒ化ガリウム、III−V族半導体材料(例えば、シリコンゲルマニウム、インジウムガリウムヒ素、およびリン化インジウム)、またはヒ化ガリウム/リン化インジウム/インジウムガリウムヒ素の積層などの他の適当な材料を含み得る。傾斜緩衝層は、例えばエピタキシャル技術および他の適当な技術などのさまざまな方法で形成され得る。
され得る。なお、シリコン基板304上に形成される異なる半導体デバイスに依存して、傾斜緩衝層は、その上に形成される半導体デバイスに適合する異なる材料を含み得る。
は、傾斜緩衝層は、それに対応してゲルマニウムに適合する材料を含む。ゲルマニウムp-nダイオード300が緩衝層298上に形成される。
に形成され得る。傾斜緩衝層は、例えば100ナノメータ以上、500ナノメータ以上、1ミクロン以上、2ミクロン以上、5ミクロン以上、10ミクロン以上、または100ミクロン以上、1ミリメータ以上、200ミリメータ以上、500ミリメータ以上、1センチメータ以上、または10ミクロン〜数センチ、例えば、10ミクロン〜500ミクロン、10ミクロン〜1ミリメータ、10ミクロン〜500ミリメータ、または10ミクロン〜1センチメータなどのサイズ(例えば横寸法または縦寸法)を有し得る。傾斜緩衝層は、他の例では、他の適当な横寸法/縦寸法を有し得る。傾斜緩衝層は、基板(例えばシリコン基板)上に、または基板に形成された例えばトレンチ(例えばシャロートレンチアイソレーショントレンチもしくは他のタイプのトレンチ)の領域に、または基板の上の誘電体もしくは絶縁体に形成され得る。
濃度ドープp+領域がシリコン基板に形成される。続いてp+領域は、光検出器の下部コン
タクトとして用いられ得る。この例では低温酸化物(LTO)材料を含む誘電体層が、シリ
コン基板上(例えばシリコン基板のp+領域上)に堆積される。堆積された低温酸化物層はパターニングされて開口を形成し、シリコン基板、特にシリコン基板のp+領域を露出す
る。例えばゲルマニウムまたはIII−V族半導体材料などの選択された材料のアスペクト比トラッピングエピタキシャル結晶構造が開口内に形成される。アスペクト比トラッピング構造は、欠陥領域を通過するまで原位置(in-situ)ドーピングで成長され得る。原
位置ドープされた欠陥領域はp型領域として形成され得る。アスペクト比トラッピングプ
ロセスは、膜厚(例えばL)が、光検出器が検出するように設計されている可視光、紫外
光、および/または赤外光などの入射光の所望の吸収レベルを可能にするのに十分となるまで継続し得る。続いて、アスペクト比トラッピング構造の上部が、n型領域を形成する
のに適切な材料でドープされ得る。
明のために3つの光検出器が示される。上述のように、光検出器のアレイは任意の所望の数の光検出器を含み得る。
る。
長される。原位置(in-situ)注入により、p領域がアスペクト比トラッピング構造、特にアスペクト比トラッピング構造の欠陥領域に形成され得る。アスペクト比トラッピング構造は、真性領域を継続して形成する。原位置または他のドーピング技術により、n領域が
アスペクト比トラッピング構造の上部領域に形成され得る。続いて、金属コンタクトがn
領域上に、n領域と物理的に接触して形成され得る。
ら向けられている。この構成によって、光検出をシリコン基板と同一平面に生じさせることができる。また、これによって、アスペクト比トラッピング構造の膜厚成長が吸収深さから独立することができる。
+領域上)に形成される。この例のゲルマニウムアスペクト比トラッピング構造は、ゲルマニウムアスペクト比トラッピング構造の長さ(上面図で)がシリコン基板の方向<110>に配列されるように配置されるが、本応用例は、これを限定するものではなく、他の配列方式も利用可能である。検出される入射光は、ゲルマニウムアスペクト比トラッピング構造の側面に向けられる。
て、例示的な電気的接続方式が上面図に示される。n領域へのコンタクトおよびp領域へのコンタクトが提供される。各コンタクトは、特定のタイプ(例えばn型またはp型)の光検出器の実質的に全ての領域に及び、かつ実質的に全ての領域に電気的に接続される、少なくとも1つの延伸したコンタクトビーム(contact beam)を含む。例えば、n領域に接触
する金属コンタクト310は、コンタクトビーム312を含む。コンタクトビーム312は、実質的に全てのアスペクト比トラッピング構造に及び、アスペクト比トラッピング構造のn領域に接続される。この接続は、金属コンタクトと光検出器のp-i-n構造のp領域お
よびn領域との接続を図示している図21bにより良く示されている。
に、各コンタクトは、図21aに図示されたように複数のコンタクトビームを含み得る。
図21aに示される例では、各金属コンタクトのコンタクトビームは、光吸収範囲L内で光検出器全体に均一に配置される。異なるコンタクトのコンタクトビームが交互に配置されてもよい。他の構成も適用可能である。例えば、1つの金属コンタクトの複数(例えば2つ以上)のコンタクトビームが、他のコンタクトの2つの隣接したコンタクトビーム同士の間に配置されてもよい。
スペクト比トラッピング構造の上面に近接して形成することができる。この例では、ゲルマニウムアスペクト比トラッピング構造の底部欠陥領域は、n-p-n接合またはゲルマニウ
ム真性領域から電気的に分離されていない。検出される光は、光検出器の側面から向けられる。
シャロートレンチアイソレーショントレンチまたは他のタイプのトレンチなどのトレンチ構造に形成することができる。トレンチは、基板(例えば、必要ならば誘電体層がトレンチの側壁上に形成された)内に形成され得るか、または基板上の誘電体(または絶縁体)層に形成され得る。
はp-i-n構造を用いてセンサを形成するのに用いることができる。本発明はさまざまなデ
バイスを含み得る。本発明はこれらのデバイスに限定されることなく、特に、混合信号応用例、電界効果トランジスタ、量子トンネル素子(quantum tunneling devices)、発光
ダイオード、レーザーダイオード、共鳴トンネルダイオード、および光起電力デバイスに適用可能であり、特にアスペクト比トラッピング技術を用いる上述の素子に適用可能である。“Aspect Ratio Trapping for Mixed Signal Applications”と題された2007年
9月18日に出願された出願番号第11/857、047号、“Tri-Gate Field-Effect
Transistors formed by Aspect Ratio Trapping”と題された2007年9月26日に出
願された出願番号第11/861、931号、“Quantum Tunneling Devices and Circuits with Lattice-mismatched Semiconductor Structures”と題された2007年9月2
7日に出願された出願番号第11/862、850号、“Light-Emitter-Based Devices with Lattice-mismatched Semiconductor Structures”と題された2007年10月19日に出願された出願番号第11/875、381号、および“Photovoltaics on Silicon”と題された2007年4月9日に出願された出願番号第12/100、131号は全て、本発明の態様が特に適用される実施例を提供するとして、引用によって本願に援用される。
”、その派生語および類似の移行語または移行句は“備える(comprising)”(即ち、全て“非限定(open ended)”の用語として見なされる)と同義に用いられ、“〜から成る”および“実質的に〜から成る”という言い回しのみが“限定(close ended)”と見な
されるべきである。請求項は、“〜のための手段”という言い回し、および関連機能が請求項に現れない限り、および請求項がそのような機能を実行するための十分な構造を記載していない限り、第112条第6項の下で解釈されることが意図されない。
Claims (10)
- 回路構造であって、
基板に設けられたトランジスタを備え、前記基板は、第1の結晶半導体材料を含み、前記トランジスタは、前記第1の結晶半導体材料に設けられた第1のソース/ドレイン領域と前記第1の結晶半導体材料上に設けられたゲート構造とを含み、
第2の結晶半導体材料に設けられた光センサを備え、前記第2の結晶半導体材料は、前記第1の結晶半導体材料と格子不整合であり、前記第2の結晶半導体材料は、前記第1の結晶半導体材料の凹部内に少なくとも部分的に設けられ、前記光センサは、前記トランジスタの前記ゲート構造に電気的に接続され、
前記光センサは、前記第2の結晶半導体材料に設けられたp−i−n構造を含み、
前記p−i−n構造のpドープ領域、真性領域及びnドープ領域は各々、前記第1の結晶半導体材料の前記凹部内に少なくとも部分的に設けられている、回路構造。 - 前記第1の結晶半導体材料の前記凹部の底面に沿って誘電体材料を配置して、前記誘電体材料を貫通して前記凹部の前記底面に到達するように開口部を規定し、
前記第2の結晶半導体材料は、前記開口部内に少なくとも部分的に設けられる、請求項1に記載の回路構造。 - 前記第1の結晶半導体材料の前記凹部の底面に沿って誘電体材料を配置して、前記誘電体材料を貫通して前記凹部の前記底面に到達するように複数の開口部を規定し、
前記第2の結晶半導体材料は、前記複数の開口部の各開口部内に少なくとも部分的に設けられる、請求項1に記載の回路構造。 - 前記回路構造は、前記第1の結晶半導体材料の前記凹部に設けられた傾斜緩衝材料を含み、
前記第2の結晶半導体材料は、前記傾斜緩衝材料上に設けられる、請求項1に記載の回路構造。 - 前記p−i−n構造の前記pドープ領域から前記nドープ領域までのキャリアチャネルは、前記基板の主表面に平行であるか、または、前記第2の結晶半導体材料が形成される方向に対して実質的に垂直である、請求項1から請求項4のいずれか1項に記載の回路構造。
- センサ構造であって、
複数のセルを含むセンサアレイを備え、各セルは、
基板上に設けられたセル領域を含み、前記セル領域は、第1の結晶半導体材料と第2の結晶半導体材料とを含み、前記第1の結晶半導体材料は、第2の結晶性半導体材料と格子不整合であり、前記各セルは、
前記第1の結晶半導体材料に設けられた第1のソース/ドレイン領域を含む第1のトランジスタと、
前記第2の結晶半導体材料に設けられた光センサとを含み、前記第1のトランジスタは、前記光センサに電気的に接続され、前記光センサは、pドープ領域と、真性領域と、nドープ領域とを有し、前記pドープ領域、前記真性領域及び前記nドープ領域は各々、前記第1の結晶半導体材料の凹部内に少なくとも部分的に設けられている、センサ構造。 - 前記基板は、前記第1の結晶半導体材料を含み、
前記第2の結晶半導体材料は、前記第1の結晶半導体材料の前記凹部内に少なくとも部分的に設けられる、請求項6に記載のセンサ構造。 - 前記センサ構造は、第3の結晶半導体材料に設けられた第2のソース/ドレイン領域を有する第2のトランジスタを備え、
前記第1の結晶半導体材料は、前記第3の結晶半導体材料と格子不整合である、請求項6または請求項7に記載のセンサ構造。 - 構造であって、
誘電体側壁と結晶底面とを含むトレンチを備え、前記結晶底面は、第1の結晶半導体材料を含み、
前記トレンチ内に少なくとも部分的に設けられた第2の結晶半導体材料を備え、前記第2の結晶半導体材料は、前記第1の結晶半導体材料と前記第2の結晶半導体材料との間の界面に近接する欠陥領域を有し、前記欠陥領域は、前記第1の結晶半導体材料と前記第2の結晶半導体材料との間の格子不整合により起因する転位欠陥を含み、前記転位欠陥は前記誘電体側壁で終結し、前記第2の結晶半導体材料は、実質的に転位欠陥を含まずかつ前記第1の結晶半導体材料と前記第2の結晶半導体材料との間の前記界面から遠位である転位欠陥フリー領域を有し、
前記第2の結晶半導体材料に設けられかつトランジスタに電気的に接続された光センサを備え、前記光センサは、pドープ領域と、真性領域と、nドープ領域とを有し、前記pドープ領域、前記真性領域及び前記nドープ領域は各々、前記トレンチ内に少なくとも部分的に設けられている、構造。 - 前記トレンチは、基板の凹部に設けられ、
前記基板は、前記第1の結晶半導体材料を含み、前記トランジスタは前記トレンチ外の前記基板に形成されている、請求項9に記載の構造。
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