KR20110033000A - 감소된 전위 결함 밀도를 갖는 개선된 반도체 센서 구조 및 이와 관련된 방법 - Google Patents

감소된 전위 결함 밀도를 갖는 개선된 반도체 센서 구조 및 이와 관련된 방법

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KR20110033000A
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art
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semiconductor
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지-위안 쳉
쥐. 제임스 피오렌자
캘빈 쉰
앤소니 로체펠트
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

비실리콘에 기초한 반도체 장치가 애스팩트 레이시오 트랩핑(aspect-ratio-trapping) 물질을 이용함으로써 실리콘 제조 공정에 통합된다. 결정질 물질의 적어도 일부분에 있는 비실리콘 광감지 장치는 광흡수에 의해 생성된 전자를 출력할 수 있다. 예시적인 광감지 장치는 상대적으로 큰 미크론 단위의 치수를 가질 수 있다. 예시적인 적용 사례로서, CMOS(complementary-metal-oxide-semiconductor) 광검출기가 애스팩트 레이시오 트랩핑 기술을 적용함으로써 실리콘 기판 위에 형성된다.

Description

감소된 전위 결함 밀도를 갖는 개선된 반도체 센서 구조 및 이와 관련된 방법 {Improved Semiconductor Sensor Structure with Reduced Dislocation Defect Densities and Related Methods for the Same}
본 발명의 기술 분야는 반도체 장치 기술에 관한 것으로, 더욱 상세하게는 애스팩트 레이시오 트랩핑(aspect-ratio-trapping) 기술을 이용한 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치에 관한 것이다.
광검출기(photodetector), 다이오드, 발광 다이오드, 트랜지스터, 래치(latch), 및 이와 다른 다양한 반도체 장치 등과 같은 반도체 장치의 성능을 향상시키고 가격을 줄이려는 요구가 반도체 산업계에서는 꾸준히 있어 왔다. 그에 따라 어느 한 타입의 반도체 장치를 다른 반도체 공정에 통합시키는 요구가 꾸준히 발생하였다.
예컨대 p-n 접합 또는 p-i-n 구조의 어레이(array)로 구성되는 광검출기에 있어서, 게르마늄(Ge) 및 InGaAs와 같이 낮은 밴드 갭(band-gap)을 갖는 물질로 p-n 접합 및/또는 p-i-n 구조를 만드는 것이 유리하다. 이는 광검출기가 적외선을 검출할 수 있기 때문이다. 경제성 측면을 고려하여, III-V족 또는 다른 비실리콘(non-silicon) 물질의 얇은 필름을 저비용 대면적의 실리콘 웨이퍼 위에 만들어서 고성능의 III-V족 장치의 비용을 줄이는 것이 바람직하다. 또한 비실리콘 p-n 접합 및/또는 p-i-n 구조(예컨대, Ge 또는 InGaAs에 기초한)를 실리콘 공정(silicon process)에 통합시키는 것이 더욱 바람직한데, 그에 따라 표준 CMOS(complementary-metal-oxide-semiconductor) 공정과 같이 표준 실리콘 공정을 이용하여 하나의 시스템에서 다른 회로(예컨대 광검출기와 같은)가 만들어질 수 있다. 또한 비실리콘 장치 및 실리콘 CMOS를 동일 평면상에서 만드는 것이 바람직한데, 그에 따라 표준적이며 저비용의 CMOS 공정과 호환되는 방식으로 전체 시스템의 상호연결(interconnection) 및 통합이 수행될 수 있다. 또한, 광 흡수에 의해 생성되는 전자를 출력하도록 구성되는 비실리콘 영역의 크기를 증가시키는 것이 바람직하다.
여기서 개시되는 내용은 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치이다.
이런 제조 방법은 비실리콘 반도체 장치가 실리콘 공정에 통합되는 것을 가능하게 만들어서, 이런 반도체 장치의 실리콘 회로가 표준 실리콘 공정을 통해 형성될 수 있다. 실리콘 공정으로 p-n 및 p-i-n 구조를 갖는 반도체 장치를 제조하는데 저 대역폭(band-width) 또는 고 대역폭의 반도체 물질을 이용한다는 점에서 이런 통합 능력은 매우 중요하다.
또한 이런 제조 방법은 트렌치(trench) 구조 안에 ART(aspect-ratio-trapping) 결정질(crystalline) 구조를 형성하는 것을 가능하게 한다. 여기서 트렌치 구조는 트렌치 패터닝 공정 ― 예컨대, 표준 CMOS(complementary-metal-oxide-semiconductor) STI(shallow-trench-insulation) 공정 ― 에 의해 패터닝되는 트렌치 구조나 STI와 유사한 트렌치로 패터닝되는 구조가 될 수 있다. ART 구조에 또는 ART 구조 안에 형성되는 반도체 장치는, 대부분의 현재 ART 기술에 있는 종횡비(aspect-ratio)의 필요조건이나 공정 제한 사항으로부터 실질적으로 자유롭게 어느 원하는 종방양 및/또는 횡방향 치수를 가질 수 있다. 단지 예시적이며 단순한 설명을 위하여, 이런 제조 방법은 선택된 실시 예들을 참조하여 기술될 것이다. 여기서 몇몇의 실시 예에서는 ART 결정질 구조가 STI 공정의 트렌치 구조 위에 형성된다. ART 구조를 다른 타입의 트렌치 위에 형성하도록 아래에서 설명되는 예시적인 제조 방법이 실시될 수도 있다는 점은 해당 분야에서 통상적인 지식을 가진 자에게 이해될 수 있을 것이다.
애스팩트 레이시오 트랩핑(Aspect Ration Trapping; ART)은 결함을 감소시킬 수 있는 헤테로에피택시(heteroepitaxy) 성장 기술이다. 여기서 사용되는 "ART" 또는 "애스팩트 레이시오 트랩핑"이란 용어는 일반적으로 결함(defect)이 비결정질(non-crystalline) 영역(예컨대, 헤테로에피택시 성장 과정 중의 유전체 측벽)에서 종료되게 만드는 기술을 지칭한다. 여기서 상기 측벽은 성장 영역의 크기와 비교하여 충분히 높기 때문에 대부분의(비록 전부가 아니라도) 결함을 트랩핑할 수 있다. ART는 높은 종횡비의 개구(트렌치 또는 구멍과 같은)를 이용하여 전위(dislocation)를 트랩핑하여 전위가 에피택셜(epitaxial) 필름 표면에 도달하는 것을 방지하고, ART 개구 내에서 표면 전위 밀도(surface dislocation density)를 상당히 감소시킨다. 예시적인 ART 장치 및 ART 기술은 2006년 05월 17일자로 출원된 미국 특허 출원 번호 11/436,198, 2006년 07월 26일자로 출원된 미국 특허 출원 번호 11/493,365, 및 2007년 09월 07일자로 출원된 미국 특허 출원 번호 11/852,078에 기재되어 있으며, 이들을 참조함으로써 그 내용은 본 명세서에 포함될 것이다.
또한, ART 성장 파라미터(parameter)를 적절히 조절함으로써, 트렌치된 영역(예컨대, 그 안에 개구가 형성된 영역)을 넘어선 확장된 에피택시를 만들기 위해 향상된 측면 에피택시 과성장(lateral epitaxy overgrowth; ELO) 모드가 실현될 수 있다. 이는 초기에 트렌치된 시드 레이어(seed layer) 위로 집중된 큰 부피의 "자립형(free-standing)" 고품질 물질을 만들 수 있다. 그러므로, ART 및 ELO 기술을 조합함으로써 Si 기판과 같은 기판 위에 있는 격자 부정합(lattice-mismatched) 물질의 품질 및 적용가능한 필름 표면 면적을 크게 증가시킨다. 이렇게 상대적으로 단순한 공정은 신뢰성 있고 재현성이 있는 결과를 가능하게 한다.
이런 제조 방법은 또한 STI 공정에 의한 트렌치의 존재 하에 대규모의 ART 구조를 형성하는 것을 가능하게 한다. 그에 따라 원하는 종방향 또는 횡방향 치수를 가진 반도체 장치 또는 반도체 장치의 소자를 형성하는 것을 가능하게 한다. 특히, 대규모 진성 반도체(intrinsic semiconductor) 영역이 상기 대규모 ART 구조 안에 형성될 수 있다.
이런 제조 방법은 반도체 결정질 기판 위에 배치되는 버퍼 레이어 위로 반도체 장치 또는 반도체 장치의 소자를 형성하는 것을 가능하게 한다. 여기서 상기 버퍼 레이어는 그레이디드(graded) 될 수 있다. 이런 버퍼 레이어는 유전체 레이어 안에 형성된 개구 내에 배치될 수 있으며 또한 결정질 기판 안에 형성되는 트렌치 안에 배치될 수 있다.
이런 제조 방법은 또한 이방성(anisotropic) 또는 등방성(isotropic) ELO(epitaxial-lateral-overgrown) 영역을 형성하는 것을 가능하게 한다. 이런 ELO 영역에서 또는 이런 ELO 영역 안에는 반도체 소자나 반도체 장치가 형성될 수 있다.
이런 제조 방법은 또한 인접한 ART 구조 사이에 있는 병합 영역(coalesced region)에서 반도체 장치 또는 반도체 장치의 소자를 형성하는 것을 가능하게 한다.
이런 제조 방법은 또한 ART 구조에서나 ART 구조 안에서 반도체 장치의 측면 p-n 및 p-i-n 구조를 형성하는 것을 가능하게 한다.
특정 실시 예에서, 이런 제조 방법은 ART 구조에서 또는 ART 구조 안에서 형성되는 광검출기와 함께 CMOS 장치를 갖는 반도체 장치를 만드는데 사용될 수 있다. 비실리콘 또는 실리콘에 기초한 다른 회로 역시 광검출기와 함께 형성될 수 있다.
도 1a내지 도 1d는 반도체 장치를 제고하는 예시적인 방법을 개략적으로 도시한 것;
도 2는 반도체 장치가 제조될 수 있는 에피택셜 측면 과성장(epitaxial-lateral-overgrowth) 영역을 갖는 예시적인 구조의 단면도를 개략적으로 도시한 것;
도 3은 커다란 측면 진성 영역을 갖는 예시적인 구조의 단면도를 개략적으로 도시한 것;
도 4는 기판에서 에피택셜 결정질 물질을 성장시킬 수 있는 다수의 트렌치의 예시적인 레이아웃의 평면도를 개략적으로 도시한 것;
도 5는 실리콘 공정에 통합된 비실리콘 반도체 장치를 갖는 예시적인 구조를 개략적으로 도시한 것;
도 6은 STI 영역에 형성된 p-i-n 구조를 갖는 예시적인 구조를 개략적으로 도시한 것;
도 7은 STI 영역에 형성된 p-i-n 구조 갖는 또 다른 예시적인 구조를 개략적으로 도시한 것;
도 8은 예시적인 광검출기 어레이의 일부를 개략적으로 도시한 것;
도 9는 전압이 인가되지 않았을 때의 p-i-n 구조의 에너지 밴드 구조를 개략적으로 도시한 것;
도 10은 전압이 인가된 때의 도 9에 있는 p-i-n 구조의 에너지 밴드 구조를 개략적으로 도시한 것;
도 11은 도 8에 있는 광검출기 어레이의 일부를 나타내는 개략도;
도 12는 도 8에 있는 광검출기 어레이의 트랜지스터의 예시적인 구조를 개략적으로 도시한 것;
도 13은 도 8에 있는 광검출기 어레이의 트랜지스터의 또 다른 예시적인 구조를 개략적으로 도시한 것;
도 14는 도 8에 있는 광검출기 어레이의 트랜지스터에 연결되는 p-i-n 구조의 예시적인 구조를 개략적으로 도시한 것;
도 15는 인접한 ART(aspect-ratio-trapping) 구조가 형성하는 병합 영역이나 그 안에 형성되는 예시적인 반도체 장치의 단면도를 개략적으로 도시한 것;
도 16은 인접한 ART(aspect-ratio-trapping) 구조가 형성하는 병합 영역이나 그 안에 형성되는 또 다른 예시적인 반도체 장치의 단면도를 개략적으로 도시한 것;
도 17은 유전체 레이어의 개구 안에 있는 그레이디드(graded) 버퍼 레이어 위에 형성된 반도체 장치를 구비한 예시적인 구조의 단면도를 개략적으로 도시한 것;
도 18은 결정질 기판에 형성된 트렌치 안에 있는 그레이디드 버퍼 레이어 위에 형성된 반도체 장치를 구비한 예시적인 구조의 단면도를 개략적으로 도시한 것;
도 19a는 실리콘 기판에 통합된 예시적인 비실리콘 광검출기 어레이 일부의 단면도를 개략적으로 도시한 것으로, 광검출기는 위에서 입사되는 광을 감지할 수 있는 것;
도 19b는 도 19a에 있는 광검출기 일부의 평면도를 개략적으로 도시한 것;
도 20a는 실리콘 기판에 통합된 예시적인 비실리콘 광검출기 어레이 일부의 단면도를 개략적으로 도시한 것으로, 광검출기는 측면에서 입사되는 광을 감지할 수 있는 것;
도 20b는 도 20a에 있는 광검출기 일부의 평면도를 개략적으로 도시한 것;
도 21a 및 도 21b는 광검출기가 전기 콘택트에 전기적으로 연결되는 예시적인 구조를 개략적으로 도시한 것; 그리고
도 22는 격리되지 않은 결함 영역을 갖는 예시적인 반도체 장치의 단면도이다.
이러한 제조 방법 및 그에 의해 제조된 반도체 장치는 선택된 실시 예와 함께 아래에서 설명될 것이다. 해당 분야에서 통상적인 지식을 가진 자는 아래의 설명이 단지 예시적인 목적을 위한 것이며 한정의 의미로 해석되어서는 안 된다는 것을 이해할 것이다. 여기서 개시되는 범위 내에서 다른 변형 실시 예가 또한 적용될 수 있을 것이다.
첨부된 도면을 참조하면, 도 1a내지 도 1d는 애스팩트 레이시오 트랩핑(ART) 기술을 이용하여 에피택셜 구조를 만드는 예시적인 방법을 개략적으로 도시한다. 도 1a를 참조하면, 기판(100)이 제공되는데 이런 기판(100)은 실리콘 기판과 같은 반도체 결정질 기판(semiconductor crystalline substrate)이 될 수 있다. 유전체 물질로 구성되는 유전체 레이어(102; dielectric layer)는 기판(100) 위에 증착된다. 이런 유전체 물질은 어느 적절한 물질이 될 수 있으며, 비록 필수적이진 않더라도 SiOx 및 SiNx와 같이 반도체 원소의 산화물 또는 질화물인 것이 바람직하다. 금속 원소, 금속 합금, 또는 세라믹 물질의 산화룰 또는 질화물과 같은 다른 물질 또한 적용될 수 있다.
스크린 레이어(104; screen layer)는 유전체 레이어(102) 위에 증착된다. 스크린 레이어는 기판(100)을 식각하는데 사용되는 식각 공정에 대하여 높은 선택성을 가지는 물질로 구성된다. 예를 들면, 기판(100)에 트렌치(trench)를 형성하는데 건식 식각 공정이 수행되는 경우에는 스크린 레이어(104)가 TiNx로 구성될 수 있다.
도 1b에 있는 개구(106)와 같은 개구들을 형성하기 위하여 기판(100)은 선택적인 식각 공정에 의해 식각될 수 있다. 식각 공정에 대한 스크린 레이어(104)의 선택성 때문에, 기판(100)에 있는 트렌치(예컨대 참조부호 106과 같은)는 후속되는 ART 성장에 요구되는 종횡비를 유지하면서 더 큰 깊이 또는 폭을 가질 수 있다. 어떤 실시 예에서, 개구(106)는 100 나노미터 이상, 200 나노미터 이상, 500 나노미터 이상, 1.5 미크론 이상과 같이 1 미크론 이상, 2 미크론 이상, 3 미크론 이상, 또는 5 미크론 이상의 깊이를 가질 수 있다. 개구(106)는 20 나노미터 이상, 100 나노미터 이상, 200 나노미터 이상, 500 나노미터 이상, 1.5 미크론 이상과 같이 1 미크론 이상, 2 미크론 이상, 3 미크론 이상, 또는 5 미크론 이상의 폭을 가질 수 있다. 개구(106)의 종횡비는 1 이상과 같이 0.5 이상, 1.5 이상이 될 수 있다.
그리고 나서 개구는 선택된 유전체 물질로 채워져서, 후속되는 개구 안에서의 ART 성장을 위하여 개구의 측벽(108)을 코팅한다. 어떤 실시 예에서, 개구의 측벽에 있는 유전체 물질(108)은 산화물(예컨대 SiOx), 질화물(예컨대 TiNx), 또는 다른 적절한 물질로 구성될 수 있다. 다른 실시 예에서, 개구의 측벽에 있는 유전체 물질(108)은 TiNx로 구성되거나 TiNx와 실질적으로 동일하거나 더 큰 자유 표면 에너지(free surface energy)를 가진 물질로 구성될 수 있다.
개구(106)의 측벽을 코팅한 후에, 도 1c에 개략적으로 도시된 바와 같이 개구의 바닥부(110)에 있는 유전체 물질을 제거하여 밑에 있는 기판(100)을 노출시키기 위하여 유전체 레이어가 식각될 수 있다.
도 1c에 도시된 바와 같이 형성된 개구(106) 안에, ART 공정이 수행되어 도 1d에 개략적으로 도시된 바와 같이 에피택셜 물질(112)을 형성할 수 있다. ART 공정에 대한 예시적인 방법은 2006년 05월 16일자로 출원된 미국 특허 출원 번호 11/436,198, 2006년 07월 26일자로 출원된 미국 특허 출원 번호 11/493,365, 및 2007년 09월 07일자로 출원된 미국 특허 출원 번호 11/852,078에 설명되어 있으며, 이들을 참조함으로써 그 내용은 전체적으로 본 명세서에 포함될 것이다. 이런 ART 구조는 반도체 물질로 구성된다. 예를 들면, ART 구조는 IV족 원소 또는 그 화합물, III-V족 또는 III-N 화합물, 또는 II-VI족 화합물로 구성될 수 있다. IV족 원소의 예는 Ge 및 Si를 포함하고, IV족 화합물의 예는 SiGe를 포함하고, III-V족 화합물의 예는 인화 알루미늄(AlP), 인화 갈륨(GaP), 인화 인듐(InP), 비소화 알루미늄(AlAs), 비소화 갈륨(GaAs), 비소화 인듐(InAs), 안티몬화 알루미늄(AlSb), 안티몬화 갈륨(GaSb), 안티몬화 인듐(InSb), 및 이들의 삼원(ternary) 화합물과 사원(quaternary) 화합물을 포함한다. III-N 화합물의 예는 질화 알루미늄(AlN), 질화 갈륨(GaN), 질화 인듐(InN), 및 이들의 삼원 화합물과 사원 화합물을 포함한다. II-VI족 화합물의 예는 셀렌화 아연(ZnSe), 텔루르화 아연(ZnTe), 셀렌화 카드뮴(CdSe), 텔루르화 카드뮴(CdTe), 황화 아연(ZnS), 및 이들의 삼원 화합물과 사원 화합물을 포함한다.
앞서 설명한 바와 같은 ART 에피택셜 구조의 형성 방법과 그에 의해 형성된 에피택셜 ART 구조는 많은 장점을 가진다. 예를 들어 기판이 실리콘 기판인 경우에, 게르마늄이나 다른 반도체 물질과 같은 비실리콘 결정질 물질이 상기 기판의 트렌치 안에 형성될 수 있게 된다. 그 결과, 이런 비실리콘 결정질 ART 물질이나 그 안에는 비실리콘 반도체 장치가 형성될 수 있다. 이런 비실리콘 반도체 장치는 게르마늄에 기초한 p-n 또는 p-i-n 구조가 될 수 있다. 실리콘 기판이나 그 안에는 표준 실리콘 공정을 이용하여 반도체 장치의 다른 실리콘 회로가 형성될 수 있다. 이런 예는 도 5를 참조하여 이후에 설명될 것이다.
또 다른 예로서, 앞서 설명한 방법은 광검출기의 픽셀(pixel)이 실리콘 공정으로 통합되는 것을 가능하게 한다. 광검출기 픽셀은 p-n 또는 p-i-n 구조 및 이와 관련된 회로(예컨대, 신호 변환 회로)를 포함한다. 몇몇의 응용 사례에 있어서는, 적외선을 검출하기 위하여 Ge, InGaAs, SiGe, 및 InP와 같이 낮은 밴드 갭을 갖는 물질을 이용하여 p-n 또는 p-i-n 구조를 만드는 것이 요구된다. 다른 몇몇의 응용 사례에 있어서는, 자외선을 검출하기 위하여 GaN 및 InP와 같이 높은 밴드 갭을 갖는 반도체 물질로 만들어진 p-n 접합이 요구된다. 비실리콘 반도체 소자(예컨대, p-n 접합 또는 p-i-n 구조)는 비실리콘 반도체 물질(예컨대, Ge 및 InGaAs)로 구성되는 ART 에피택셜 구조나 그 안에 형성될 수 있다. 광검출기의 다른 회로는 표준 CMOS 공정과 같은 표준 실리콘 공정을 이용하여 형성될 수 있다. 광검출기가 임계값(critical threshold)보다 더 큰 크기(예컨대, 2 미크론 이상, 또는 2에서 5 미크론까지)를 갖는 것이 요구되는 경우에, 실리콘 기판에 있는 개구는 광검출기의 요구되는 크기(예컨대, 2 미크론 이상, 또는 2에서 5 미크론까지) 이상의 폭을 가지도록 만들어질 수 있다. 따라서 이런 개구 안에 형성되는 ART 에피택셜 결정질 구조는 광검출기의 요구되는 크기 이상의 폭을 가질 수 있다. 또한, 요구되는 종횡비도 동시에 유지될 수 있다.
기판에 있는 넓은 개구 안에 ART 에피택셜 결정질 구조를 형성하는 것에 더하여, 도 2에 개략적으로 도시된 바와 같이 과성장을 통하여 큰 크기를 갖는 ART가 대안적으로 얻어질 수 있다. 도 2를 참조하면, 예컨대 STI 기술을 이용하여 기판에 형성된 개구는 폭(Wb)을 가질 수 있다. 이런 개구 내에서 ART 결정질 구조(114)를 과성장시킴으로써, 과성장된 결정질 부분(116)이 얻어질 수 있다. 과성장된 결정질 부분(116)은 기판에 형성된 개구 높이의 1.5배 이상, 2배 이상, 5배 이상, 10배 이상, 또는 5배에서 10배까지의 높이(H)를 가질 수 있다. 과성장된 결정질 부분(116)은 기판에 형성된 개구 폭(Wb)의 1.5배 이상, 2배 이상, 5배 이상, 10배 이상, 또는 5배에서 10배까지의 폭(W)을 가질 수 있다
과성장된 부분(116)의 큰 측면 치수는 또한 ELO(epitaxial-lateral-overgrowth)로부터 얻어질 수 있다. 이런 ELO는 등방성 또는 이방성이 될 수 있다. 과성장된 부분(116)의 평평한 표면을 얻기 위하여, CMP(chemical mechanical polishing) 공정이 수행될 수 있다. 또한 예컨대 포토리소그래피(photolithography) 공정을 이용하여 과성장된 부분(116)이 패터닝됨으로써 원하는 치수(측 방향 및 수직 방향 치수 및/또는 형상)를 얻을 수 있다.
따라서 커다란 크기(예컨대 2 미크론 이상)를 갖는 반도체 장치나 반도체 장치의 소자는 이런 과성장된 결정질 부분(116)에 형성될 수 있다. 예를 들면, 100 나노미터 이상, 500 나노미터 이상, 1 미크론 이상, 2 미크론 이상, 5 미크론 이상, 또는 10 미크론 이상, 또는 5에서 10 미크론까지의 크기를 갖는 p-n 또는 p-i-n 구조가 과성장된 결정질 부분(116)이나 그 안에 형성될 수 있다.
이와는 다르게 도 3에 개략적으로 도시된 것처럼, 기판에 형성된 커다란 트렌치 내에서 ART 결정질 구조를 형성함으로써 커다란 ART 결정질 구조가 얻어질 수 있다. 도 3을 참조하면, 100 나노미터 이상, 500 나노미터 이상, 1 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 또는 100 미크론 이상, 더욱 바람직하게는 100 나노미터에서 20 미크론까지, 더욱 바람직하게는 2에서 5 미크론까지와 같이 큰 폭을 갖는 개구가 기판(100)에 형성된다. 여기서 기판(100)은 실리콘 기판과 같은 반도체 결정질 기판이 될 수 있다. 유전체 측벽(101) 및 유전체 아이솔레이터(120, 124)(dielectric isolator)와 같은 유전체 패턴이 개구 안에 형성될 수 있다. 이런 유전체 패턴은 ART 에피택셜 결정질 구조(118, 122, 126, 128)를 형성하기 위한 후속되는 ART 공정을 가능하게 만들기 위해 제공된다. 구체적으로 설명하면, 유전체 패턴(101, 120)은 개구를 형성하는데, 유전체 패턴(101, 120) 사이에 있는 개구는 그 안에서 ART 에피택셜 결정질 구조를 형성하는데 필요한 종횡비에 상응하는 종횡비를 갖는다. 유전체 패턴(120, 124)은 개구를 형성하는데, 유전체 패턴(120, 124) 사이에 있는 개구는 그 안에서 ART 에피택셜 결정질 구조를 형성하는데 필요한 종횡비에 상응하는 종횡비를 갖는다. 유전체 패턴(124, 103)은 개구를 형성하는데, 유전체 패턴(124, 103) 사이에 있는 개구는 그 안에서 ART 에피택셜 결정질 구조를 형성하는데 필요한 종횡비에 상응하는 종횡비를 갖는다. 이런 유전체 패턴은 다층 구조(예컨대, 수직 방향으로 세 개 또는 그 이상이 적층된)로 형성될 수 있다.
이런 유전체 패턴은 다양한 방식으로 형성될 수 있다. 한 예로서, 기판에 큰 트렌치를 형성한 이후에(예컨대, STI 공정에 의해), 유전체 패턴의 형성을 위하여 유전체 물질을 갖는 유전체 레이어가 이런 큰 트렌치 안에 증착된다. 증착된 유전체 레이어는 패터닝되어 깊이(Hd)를 가질 수 있다. 앞의 깊이(Hd)는 상기 큰 개구의 바닥에서 상기 패터닝된 유전체 레이어의 상부 표면까지 측정된 것이다. 이런 깊이(Hd)는 어느 적절한 값을 가질 수 있으며, 바람직하게는 문턱 높이(threshold height) 이상인 것이 좋다. 문턱 높이보다 작게 되면 개구(예컨대, 유전체 패턴(101, 120) 사이에 있는 개구) 안에 형성되는 ART 에피택셜 구조가 전위 결함(dislocation defect)를 갖게 된다.
이렇게 큰 개구 안에 패터닝된 유전체 레이어는 추가로 더 패터닝되어 유전체 패턴(101, 120, 124, 103)을 형성할 수 있다. 유전체 패턴 사이(101 및 120 사이)(120 및 124 사이)(124 및 103 사이)에 있는 개구의 바닥부는 제거되어 기판(100)을 노출시킨다.
유전체 패턴이 큰 개구 안에 형성됨으로써, ART 에피택셜 구조(118, 122, 126)를 형성하도록 ART 공정이 수행될 수 있다. ART 구조(118, 122, 126)를 과성장시킴으로써, 큰 크기를 갖는 과성장된 결정질 부분(128)이 얻어질 수 있다. 이렇게 과성장된 결정질 부분(128)은 기판(100)에 형성된 큰 개구의 폭과 실질적으로 동일한 폭(Win)을 가질 수 있다. 예를 들면, 과성장된 결정질 부분(128)은 100 나노미터 이상, 500 나노미터 이상, 1 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 또는 20 미크론 이상, 그리고 바람직하게는 2에서 5 미크론 까지의 폭(Win)을 가질 수 있다. 따라서 요구되는 큰 크기(100 나노미터 이상, 500 나노미터 이상, 1 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 또는 20 미크론 이상, 그리고 바람직하게는 2에서 5 미크론 까지)를 가진 반도체 장치나 반도체 장치의 소자는 과성장된 결정질 부분(128)이나 그 안에 형성될 수 있다.
앞서 설명한 바와 같이 트렌치, 리세스(recess), 개구 또는 이와 유사한 것을 이용하여 기판에 형성된 개구는 어느 요구되는 형상이나 레이아웃(layout)을 가질 수 있다. 그 예는 도 4에 있는 평면도에 개략적으로 도시되었다. 도 4를 참조하면, 개구는 90도 각도의 형상과 같이 다른 형상을 가질 수 있으며 이런 개구는 참조부호 130으로 나타내었다. 물론, 개구는 원형, 도넛형, 다각형, 및 많은 다른 형상을 가질 수도 있다. 복수의 개구가 어느 요구되는 레이아웃에 따라 형성될 수 있다. 예를 들면, 직사각형의 개구(132, 134)가 수직하게 또는 평행하게 배치되거나 그 사이에서 어느 요구되는 각도를 이루도록 배치될 수 있다.
도 1a내지 도 1d 또는 도 2를 참조하여 앞에서 설명된 예시적인 방법은 비실리콘 반도체 장치가 실리콘 공정으로 통합되는 것을 가능하게 한다. 이를 설명하고자 하는 목적으로, 도 5는 한가지 예를 개략적으로 도시하고 있다. 도 5를 참조하면, 개구가 STI 공정을 이용하여 실리콘 기판(100)에 형성된다. 게르마늄(또는 InGaAs 또는 III-V족 반도체 물질과 같은 다른 반도체 물질)의 ART 결정질 구조(138, 140)는 실리콘 기판(100)에 있는 STI 개구에 형성된다. 광검출기와 같이 게르마늄에 기초한(또는 InGaAs 또는 III-V족 반도체 물질과 같은 다른 반도체 물질에 기초한) 반도체 장치(146, 150)가 ART 구조(138, 140)에 형성된다. 본딩(bonding), 접착(adhesion), 또는 반도체 장치의 특성 향상 목적을 위하여, 버퍼 레이어(예컨대, 10-100 nm)가 기판(100)과 ART 결정질 구조(138, 140) 사이에 있을 수 있다. 실리콘에 기초한 반도체 장치 또는 반도체 장치의 소자(144, 148, 152)는 CMOS 공정과 같은 표준 실리콘 공정을 이용하여 기판(100)의 패턴에 형성된다. 이와 같이, 비실리콘 반도체 장치나 비실리콘에 기초한 반도체 장치의 소자가 실리콘 공정에서 집적된다 (예컨대, 동일 평면상에서).
실리콘 기판과 같은 기판에 형성되는 STI 트렌치에서 ART 에피택셜 구조를 형성하는 실시 예에서는, 기판 패턴(개구 주위에 있는 실리콘 패턴과 같은)이 처리될 수 있다. 예를 들면, 기판 패턴 및 ART 구조를 보호하기 위하여 기판 패턴이 의도적으로 패시베이션될(passivated) 수 있다. 이는 기판과 ART 구조의 열적 및/또는 기계적 특성이 조화되지 않는 경우에 매우 중요하다. 이런 부조화(mismatch) 때문에 ART 구조 및/또는 기판 패턴에 물리적 및/또는 화학적 손상이 야기될 수 있기 때문이다. 예를 들면, ART 구조 및 기판 패턴의 열팽창계수(coefficient-of-thermal-expansion; CET)가 대등하지 않은 경우에는 물리적 손상이 ART 구조 및/또는 기판 패턴에 발생할 수 있다. 하나의 실시 예에 있어서는, 기판 패턴의 노출된 표면 또는 기판 패턴과 ART 구조 사이의 경계면(interface) 위에 보호 레이어를 형성하기 위하여, 산화 또는 질화에 의해 기판 패턴이 패시베이션될 수 있다.
도 2를 참조하여 앞에서 설명된 바와 같은 제조 방법과 구조의 예시적인 실시 예로서, ART 에피택셜 결정질 구조에 형성된 p-i-n 구조를 갖는 예시적인 구조가 도 6에 개략적으로 도시되었다. 도 6을 참조하면, STI 트렌치(107)는 반도체 기판(100)에 형성된다. 반도체 기판(100)은 실리콘 기판 또는 다른 반도체 기판이 될 수 있다. 소자 분리 패턴(154, 155; isolation pattern)은 STI 트렌치(107) 안에 형성되고, 그 사이에서 개구(157)를 형성한다. 개구(157)는 실질적으로 임계 높이(critical height) 이상의 높이를 가질 수 있다. 임계 높이보다 낮은 높이인 경우 개구(157) 안에 형성되는 ART 결정질 구조는 전위 결함을 갖게 되고, 임계 높이보다 큰 높이인 경우 개구(157) 안에 형성되는 ART 결정질 구조는 실질적으로 전위 결함을 갖지 않게 된다. ART 에피택셜 결정질 구조는 개구(157) 안에서 성장될 수 있다. 개구(157)에 있는 ART 구조를 과성장시킴으로써, 커다란 ART 과성장 부분(156)이 얻어진다.
p형 영역(158), 진성 영역(160), 및 n형 영역(162)을 갖는 p-i-n 구조는 과성장된 결정질 부분(156)에 형성된다. p형 영역(158)과 n형 영역(162)은 도핑(doping)에 의해 얻어질 수 있다. 과성장된 결정질 부분(156)이 100 나노미터 이상, 500 나노미터 이상, 1 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 또는 20 미크론 이상, 그리고 더욱 바람직하게는 2에서 5 미크론까지의 큰 크기를 가질 수 있기 때문에, 진성(i) 영역(160)은 100 나노미터 이상, 500 나노미터 이상, 1 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 그리고 더욱 바람직하게는 2에서 5 미크론까지 커질 수 있다.
소스(164), 게이트(166), 및 드레인(168)을 갖는 트랜지스터, 소스(170), 게이트(172), 및 드레인(174)을 갖는 트랜지스터, 및 소스(178), 게이트(180), 및 드레인(182)을 갖는 트랜지스터와 같은 다른 회로는 패터닝된 반도체 기판(100) 위에 형성될 수 있다. 트랜지스터의 소스, 게이트, 및 드레인은 CMOS 공정과 같은 표준 실리콘 공정에 의해 형성될 수 있다. 예를 들면, 트랜지스터의 소스와 드레인은 도핑에 의해 형성될 수 있고, 트랜지스터의 게이트는 표준 실리콘에 기초한 리소그래피 공정에 의해 형성될 수 있다. 다른 소자들도 또한 기판(100)에 형성될 수 있다. 예를 들면, 소자 분리 유닛(176)이 트랜지스터 사이에 형성되어 트랜지스터를 분리할 수 있다. 어떤 실시 예에서는, ART 구조 위에 형성되는 반도체 장치(예컨대, 참조부호 156)가 기판(100) 위에 있는 일 이상의 다른 반도체 장치(예컨대, 트랜지스터)와 실질적으로 동일 평면상에 있을 수 있다. 예를 들면, 반도체 장치(156)의 상부 표면(158, 160, 162)은 기판(100) 위에 형성된 트랜지스터와 실질적으로 동일 평면상에 있도록 만들어질 수 있다.
도 3를 참조하여 앞에서 설명된 바와 같은 제조 방법과 구조의 예시적인 실시 예로서, ART 에피택셜 결정질 구조에 형성된 p-i-n 구조를 갖는 예시적인 구조가 도 7에 개략적으로 도시되었다. 도 7을 참조하면, STI 트렌치(109)는 반도체 기판(100)에 형성된다. 반도체 기판(100)은 실리콘 기판 또는 다른 반도체 기판이 될 수 있다. 유전체 패턴(154)과 같은 복수의 소자 분리 패턴이 STI 트렌치(109) 내에 형성되는데, 이는 예컨대 도 3을 참조하여 앞에서 설명된 바와 같은 방법을 이용하기 때문에 여기서 다시 반복하여 설명하기 않기로 한다. 개구(184, 186, 188)는 이런 소자 분리 패턴에 의해 형성된다.
개구(184, 186, 188) 안에서 ART 에피택셜 결정질 성장이 수행될 수 있다. 과성장에 의하거나 또는 개구(184, 186, 188) 안의 ART 구조의 ELO(epitaxial-lateral-overgrown) 부분의 병합(coalescing)과 과성장의 조합을 통하여, 과성장된 결정질 부분(196)이 얻어진다. 과성장된 결정질 부분(196)은 커다란 크기를 가질 수 있다. 예컨대, 측면 방향 및/또는 수직 방향 치수는 100 나노미터 이상, 500 나노미터 이상, 1 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 및 바람직하게는 2에서 5 미크론 까지가 될 수 있다.
p형 영역(192), 진성 영역(190), 및 n형 영역(194)을 갖는 p-i-n 구조는 과성장된 결정질 부분(196)에 형성된다. p형 영역(192)과 n형 영역(194)은 도핑에 의해 얻어질 수 있다. 과성장된 결정질 부분(196)이 큰 크기를 가질 수 있기 때문에, 진성(i) 영역(10)은 100 나노미터 이상, 500 나노미터 이상, 1 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 그리고 더욱 바람직하게는 100 나노미터에서 200 나노미터까지, 그리고 더욱 바람직하게는 2에서 5 미크론까지 커질 수 있다.
소스(164), 게이트(166), 및 드레인(168)을 갖는 트랜지스터와 같은 다른 회로는 패터닝된 반도체 기판(100) 위에 형성될 수 있다. 트랜지스터의 소스, 게이트, 및 드레인은 CMOS 공정과 같은 표준 실리콘 공정에 의해 형성될 수 있다. 예를 들면, 트랜지스터의 소스와 드레인은 도핑에 의해 형성될 수 있고, 트랜지스터의 게이트는 표준 실리콘에 기초한 리소그래피 공정에 의해 형성될 수 있다. 다른 소자들도 또한 기판(100)에 형성될 수 있다. 예를 들면, 소자 분리 유닛(176)이 트랜지스터 사이에 형성되어 트랜지스터를 분리할 수 있다. 어떤 실시 예에서는, ART 구조 위에 형성되는 반도체 장치(예컨대, 참조부호 196)가 기판(100) 위에 있는 일 이상의 다른 반도체 장치(예컨대, 트랜지스터)와 실질적으로 동일 평면상에 있을 수 있다. 예를 들면, 반도체 장치(196)의 상부 표면(192, 190, 194)은 기판(100) 위에 형성된 트랜지스터와 실질적으로 동일 평면상에 있도록 만들어질 수 있다.
도 6 및 도 7에 도시된 바와 같은 실시 예에서 알 수 있듯이, 횡형(lateral) p-i-n 구조 또는 p-n 접합이 ART 에피택셜 결정질 반도체 구조 안에 만들어질 수 있다. 여기서 이런 ART 에피택셜 결정질 반도체 구조는 비실리콘 물질로 구성될 수 있다. 예를 들면, 횡형 p-i-n 또는 p-n 접합의 p 영역에서 n 영역으로 향하는 캐리어 채널(carrier channel)은 기판(100)의 주 표면과 평행하거나 또는 ART 에피택셜 결정질 물질이 형성되는 방향에 실질적으로 수직하다.
p-i-n 구조의 어레이(array)로 구성되는 광검출기 픽셀을 만드는데 있어서 반도체 장치의 제조 방법이 매우 중요할 수 있다. 이를 설명하고자 하는 목적으로, 도 8내지 도 14는 앞서 설명한 바와 같은 예시적인 방법에 의해 형성된 광검출기 픽셀의 어레이 일부를 개략적으로 도시하고 있다. 특히, 앞서서 설명한 바와 같은 방법을 이용함으로써 비실리콘 장치(예컨대, 비실리콘 반도체 센서(214))는 실리콘 반도체 장치(예컨대, 실리콘 트랜지스터(208, 209, 202,204))와 함께 집적될 수 있다. 도 8을 참조하면, 단순한 설명을 위한 목적으로 광검출기 어레이에서의 네 개의 광검출기 픽셀이 나타나 있다. 일반적으로, 광검출기 어레이는 어느 요구되는 수의 광검출기 픽셀로 구성될 수 있으며, 이는 광검출기 어레이의 기본 해상도(native resolution)으로 칭해진다. 하나의 예로서, 광검출기 어레이는 640×480(VGA) 이상, 800×600(SVGA) 이상, 1024×768(XGA) 이상, 1280×1024(SXGA) 이상, 1280×720 이상, 1400×1050 이상, 1600×1200(UXGA) 이상, 1920×1080 이상, 또는 이런 해상도의 정수배 및 정수분율의 기본 해상도를 가질 수 있다. 물론, 특정 적용 사례에 따라 다른 해상도도 역시 적용될 수 있다.
각각의 광검출기는 500 나노미터 미만, 500 나노미터 이상, 1 미크론 이상, 1.5 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 또는 5에서 10 미크론까지의 특성 크기(characteristic size)를 가질 수 있다. 어레이에 있는 인접한 광검출기 사이의 거리로 칭해지는 피치(pitch)는 어느 적절한 값을 가질 수 있는데, 예컨대 500 나노미터 이상, 1 미크론 이상, 1.5 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 또는 5에서 10 미크론까지가 될 수 있다.
예시적인 광검출기 어레이(200)의 일부는 트랜지스터(202, 204, 206, 208, 209, 210, 212, 218, 220, 224, 226, 230, 232) 및 광센서(214, 216, 222, 228)를 포함한다. 광센서는 광 에너지를 전압 신호로 변환하고, 한 그룹의 트랜지스터는 이런 전압 신호를 증폭한다 (필요하다면, 증폭된 전압 신호를 디지털 신호로 변환한다). 컬럼(column) 및 로우(row) 어드레싱/리딩(addressing/reading) 신호에 의해 어레이의 컬럼 및 로우에 있는 개별적인 광검출기 픽셀의 출력을 어드레싱하고 판독하기 위하여 또 다른 그룹의 트랜지스터가 제공될 수 있다.
예를 들면, 센서(214)는 받아들인 광도(light intensity)를 전압 신호로 변환한다. 미 도시된 컬럼 디코더(column decoder)로부터 트랜지스터(204)를 통하여 활성화 신호(컬럼 신호)가 트랜지스터(209)로 전달되면, 센서(214)에서 출력된 전압 신호는 트랜지스터(208)에 의해 증폭된다. 로우 신호(로우 활성화 신호)가 트랜지스터(230)를 통해 트랜지스터(209)의 게이트로 전달되면, 증폭된 전압 신호(VDD)는 트랜지스터(208)의 출력을 통하여 판독된다. 이렇게 출력된 전압 신호(VDD)는 ADC 유닛과 같은 다른 장치에 의해 디지털화될 수 있다. 다만 ADC 유닛은 도면에 나타내지 않았다.
각각의 센서(214, 216, 222, 228)는 도 9에 개략적으로 도시된 바와 같이 p-i-n 구조가 될 수 있다. 도 9를 참조하면, 센서(214)는 p 영역(234), i 영역(236), 및 n 영역(238)을 포함한다. p-i-n 구조(214)는 도 5, 도 6, 및 도 7을 참조하여 앞서서 설명된 바와 같이 다양한 방법으로 형성될 수 있다. p-i-n 구조의 전자 전달 특성은 도 9 및 도 10에 개략적으로 도시된 바와 같이 에너지 밴드 다이어그램(energy band diagram)에 의해 이해될 수 있다.
도 9를 참조하면, p 영역(234), i 영역(236), 및 n 영역(238)의 전도대(conduction band)와 공유 원자가 전자대(covalence band)는 외부 전압이 없는 경우 실질적으로 평평하다. 페르미 에너지(Ef; Fermi energy)는 p 영역의 공유 원자가 전자대에 가까워서 p 영역은 정공 리치(hole-rich) 영역이 된다. i 영역은 진성 반도체 영역이기 때문에, 페르미 에너지(Ef)는 대략 공유 원자가 전자대와 전도대 사이의 중앙에 있다. 페르미 에너지(Ef)는 n 영역의 전도대에 가까워서 n 영역은 전자 리치(electron-rich) 영역이 된다.
도 10에 개략적으로 도시된 바와 같이 n 및 p 영역에 각각 인가되는 외부 전압 V+ 및 V-가 존재하면, p 영역의 전도대와 공유 원자가 전자대는 상승하고, n 영역의 전도대와 공유 원자가 전자대는 하강한다. 그 결과, 중간에 있는 i 영역의 전도대와 공유 원자가 전자대는 기울어진다. 페르미 에너지(Ef) 또한 i 영역의 에너지 갭(energy gap)을 기울어지게 한다. 기울어진 페르미 에너지는 i 영역에 있는 전자를 n 영역으로 이동시키고, i 영역에 있는 정공은 p 영역으로 이동시킨다. 이러한 전자와 정공의 전달이 p 및 n 영역을 연결하는 캐리어 채널에서 전류를 만든다.
도 8에 도시된 광검출기의 트랜지스터 및 센서는 ART 에피택셜 결정질 구조에 형성될 수 있으며, 이는 도 11에 잘 도시되어 있다. 단순히 설명을 위한 목적으로, 센서(214) 및 센서(214) 주위에 있는 트랜지스터만이 도 11에 도시되었다. 이렇게 센서(214)가 트랜지스터로 연결되는 예시적인 연결 방법은 또한 다른 센서 및 트랜지스터에 적용될 수 있다.
도 11을 참조하면, 센서(214)는 p, i, 및 n 영역을 갖는다. 여기서 센서(214)는 비실리콘 반도체 장치가 될 수 있다. 트랜지스터(202, 204, 208, 209)는 실리콘에 기초한 트랜지스터가 될 수 있다. p 영역은 접지되며 트랜지스터(202)의 드레인에 연결된다. 트랜지스터(202)의 소스는 p 영역 리셋(reset) 신호(VRST)로 연결된다. 센서(214)의 n 영역은 트랜지스터(208)의 게이트로 연결된다. 트랜지스터(208)의 소소는 증폭된 전압 신호(VDD)를 출력하는 출력부로서 작동한다. 트랜지스터(208)의 드레인은 트랜지스터(209)의 소스로 연결된다. 트랜지스터(209)의 게이트는 로우 선택(row selection) 트랜지스터(230)의 소스로 연결되는데, 로우 선택 트랜지스터(230)의 게이트는 로우 디코더(row decoder)에서 나오는 로우 신호(row signal)로 연결된다. 로우 선택 트랜지스터(230)의 드레인은 증폭된 전압 신호(VDD)로 연결된다.
트랜지스터(209)의 드레인은 컬럼 선택(column selection) 트랜지스터(204)의 소스로 연결되는데, 컬럼 선택 트랜지스터(204)의 게이트는 컬럼 디코더(column decoder)에서 나오는 컬럼 신호(column signal)로 연결된다. 컬럼 선택 트랜지스터(204)의 드레인은 감지 신호(sense signal)로 연결된다.
도 11에 있는 트랜지스터는 어느 적절한 구성을 가질 수 있다. 특히, 비실리콘 반도체 센서(214)는 실리콘에 기초한 트랜지스터(예컨대, 참조부호 202, 208, 209, 204, 230)와 함께 집적될 수 있다. 또는, 트랜지스터(202)와 같은 트랜지스터는 다른 타입의 트랜지스터가 될 수 있다. 예컨대 도 12에 개략적으로 도시된 바와 같이 게르마늄(또는 다른 실리콘 또는 비실리콘 물질)에 기초한 트랜지스터가 될 수 있다. 도 12를 참조하면, 개구 또는 트렌치(235)가 실리콘 기판에 형성된다. 트렌치의 측벽은 산화물 레이어(243)와 같은 유전체 레이어로 덮어진다. 이런 측벽 커버 레이어(243)는 다양한 방법으로 형성될 수 있다. 예를 들면, 트렌치 안에서 측벽 커버 레이어를 증착 또는 성장시키고 이후에 트렌치의 바닥면에 있는 커버 레이어를 제거함으로써, 측벽 커버 레이어(243)가 형성될 수 있다. 이와는 다르게, 트렌치가 측벽 커버 레이어로 채워지고 이후에 패터닝/식각을 수행하여 트렌치 안에서 원하는 측벽 커버 레이어를 형성할 수도 있다. 게르마늄(또는 다른 실리콘 또는 비실리콘 반도체 물질) 에피택셜 결정질 구조(234)는 실리콘 기판의 트렌치 안에 형성되는데, 이는 예컨대 도 6을 참조하여 앞에서 설명한 바와 같은 방법을 이용할 수 있다. 트랜지스터의 소스(236) 및 드레인(238)은 도핑에 의해 게르마늄 에피택셜 결정질 구조(234) 안에 형성된다. 게이트(241)는 소스(236)와 드레인(238) 사이에서 적층된(laminated) 산화물 레이어에 의해 게르마늄 에피택셜 결정질 구조 위에 형성된다.
도 11에 있는 트랜지스터의 또 다른 예시적 구성이 도 13에 개략적으로 도시되었다. 도 13을 참조하면, 트랜지스터는 실리콘 기판 위에 형성된다. 유전체 패턴(242)이 형성됨으로써 실리콘 기판 위에 개구를 만든다. TiNx와 같이 어느 선택된 유전체 물질의 레이어를 실리콘 기판 위에 증착시키고 이후에 증착된 유전체 레이어를 패터닝함으로써, 이런 유전체 패턴이 형성될 수 있다.
이런 유전체 패턴에 의해 만들어진 개구는 ART 성장 공정이 개구 내에서 수행될 수 있도록 적절한 종횡비를 갖는데, 이는 예컨대 0.5 이상, 1 이상, 1.5 이상, 또는 3 이상이 될 수 있다. 그러면 ART 공정을 통해 개구 안에 게르마늄 에피택셜 결정질 구조(148)가 형성될 수 있다. 이런 게르마늄 결정질 구조의 일부를 도핑함으로써, 소스(236) 및 드레인(238)과 그 사이에 있는 진성 영역이 얻어질 수 있다. 소스(236)와 드레인(238) 사이에 배치되는 산화물 레이어에 의해 게이트(241)가 게르마늄 에피택셜 결정질 구조 위에 형성될 수 있다.
도 11에 도시된 광검출기의 센서가 1 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 또는 5에서 10 미크론까지의 대면적이 요구되는 실시 예에 있어서, 센서의 p-i-n 구조는 도 1, 도 2, 또는 도 7 또는 이와 유사한 도면을 참조하여 앞서 설명한 바와 같은 방법을 이용하여 형성될 수 있다. 이를 설명하기 위한 목적으로, 도 14는 센서의 p-i-n 구조가 트랜지스터에 전기적으로 연결되는 예를 개략적으로 도시하고 있다. 이런 연결 기법은 또한 다른 센서와 트랜지스터의 연결에 적용될 수 있다.
도 14를 참조하면, STI 공정 트렌치 구조(또는 다른 타입의 트렌치 구조)의 어레이(244, 246, 248, 250, 252)가 실리콘 기판에 형성된다. STI 공정 트렌치 구조는 다수의 패터닝 공정에 의해 형성될 수 있다. 예를 들면, 패터닝 공정이 수행되어 실리콘 기판의 상부 표면으로부터 STI 공정 패턴(214, 254)의 상부 표면까지 걸치는 STI 공정 개구를 형성할 수 있다. 이렇게 형성된 개구 내에, 또 다른 패터닝 공정이 수행되어 앞서 형성된 개구(214) 내에 STI 공정 패턴(244, 246, 248, 250, 252)를 형성할 수 있다.
STI 패턴(244, 246, 248, 250, 252)의 어레이 중에서 인접한 STI 패턴은 일련의 개구를 형성하며, 이런 개구 각각은 후속되는 ART 공정에서 요구되는 종횡비에 상응하는 종횡비를 갖게 된다. STI 패턴(244, 246, 248, 250, 252) 사이에 있는 일련의 개구와 함께 게르마늄(또는 InGaAs 및 III-V족 물질과 같은 다른 반도체 물질)을 이용하여 ART 공정이 수행됨으로써 ART 에피택셜 결정질 구조를 형성한다. 도 1d 또는 도 7을 참조하여 앞서 설명한 바와 같이, 이런 ART 구조를 과성장시키거나 인접한 ART 구조의 ELO(epitaxial-lateral-overgrown) 부분을 병합시킴으로써 커다란 ART 부분이 개구 및 STI 패턴 위에 형성될 수 있다. 성장 공정과는 무관하게, ART 부분(264)은 기판(예컨대, 실리콘 기판)과 실질적으로 동일 평면상에 있는 상부 표면을 가질 수 있거나 실리콘 기판의 상부 표면 위에 있을 수 있다. 따라서, 이런 ART 구조(예컨대, 참조부호 264)에 형성되는 반도체 장치(또는 구조)는 기판의 상부 표면에 형성되는 또 다른 반도체 장치(예컨대, 소스(256), 게이트(258), 및 드레인(260)을 갖는 트랜지스터)와 실질적으로 동일 평면상에 있을 수 있다. 그리고 나서 p-i-n 구조가 커다란 ART 부분에 형성될 수 있다. 특히, 진성의 커다란 ART 부분을 적절한 도펀트(dopant)로 도핑함으로써 p 및 n 영역이 얻어질 수 있다. 진성의 i 영역은 1 미크론 이상, 1.5 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 또는 5에서 10 미크론까지의 커다란 크기를 가질 수 있다.
절연 구조(254; insulation structure)는 STI 공정에 의해 형성될 수 있다. 소스(256), 드레인(260), 및 게이트(258)를 갖는 트랜지스터는 CMOS 공정과 같은 표준 실리콘 공정을 이용함으로써 실리콘 기판 위에 형성될 수 있다. 센서(214)의 p-i-n 구조 중 p 영역은 접지된다. p-i-n 구조의 n 영역은 트랜지스터(208)의 게이트로 연결된다.
에피택셜 결정질 ART 구조 내의 전위(dislocation)가 없는 영역 위에 광검출기, 트랜지스터, LED, 또는 레이저와 같은 반도체 장치를 형성하는 것 이외에도, 이런 반도체 장치는 또한 인접한 ART 구조 사이에 있는 병합 영역(coalesced region) 위에 형성될 수도 있다. 그 예는 도 15에 개략적으로 도시되었다. 도 15를 참조하면, 기판(269)이 제공되는데 이런 기판(269)은 실리콘 기판과 같은 반도체 기판이 될 수 있다. 유전체 레이어(270)는 기판 위에 증착되며 그 후에 패터닝되어 유전체 레이어에 개구를 생성한다. ART 공정이 수행되어 ART 에피택셜 결정질 구조(280, 282)를 형성할 수 있다. 이런 ART 구조를 과성장시킴으로써, 인접한 ART 구조(280, 282)의 ELO(epitaxial-lateral-overgrown) 부분이 병합되어 병합 영역(272)을 형성할 수 있다. 이런 병합 영역(272)이나 그 안에 p-i-n 구조 또는 p-n 접합, 트랜지스터, 또는 이와 다른 반도체 장치와 같은 반도체 장치(276)가 형성될 수 있다. 이와는 다르게, 소자(276)가 반도체 장치(274)의 한 부재일 수 있고, 이런 반도체 장치(274)는 또 다른 부재(278)를 더 포함할 수 있다. 여기서 또 다른 부재(278)는 비병합(non-coalesced) ART 영역 ― 예컨대, ART 구조(280)의 비병합 영역 ― 에 형성될 수 있다.
도 15를 참조하여 앞서 설명한 바와 같이 유전체 패턴에 의해 만들어진 개구 안에서 형성되는 인접한 ART 구조의 병합 영역 위에 반도체 장치를 형성하는 대신에, 기판, 트렌치, STI 트렌치, 또는 개구 안에서 형성되는 인접한 ART 구조의 병합 영역이나 그 안에 반도체 장치가 형성될 수도 있다. 그 예는 도 16에 개략적으로 도시되었다.
도 16을 참조하면, ART 에피택셜 결정질 구조(286, 288)는 기판(269)에 있는 STI 트렌치로부터 형성된다. 기판(269)은 실리콘 기판과 같은 반도체 기판이 될 수 있고, 트렌치의 측벽은 유전체 레이어(271, 273)에 의해 덮여진다. 유전체 레이어(271, 273)는 산화물 또는 다른 적절한 물질로 구성될 수 있다. 이런 유전체 레이어는 도 12에 있는 유전체 레이어(243)와 동일한 방식으로 형성될 수 있다. ART 구조(286, 288)의 ELO 부분이 병합되어 병합 영역(290)이 발생한다. 병합 영역(290)이나 그 안에 p-i-n 또는 p-n 접합, 트랜지스터, 또는 이와 다른 반도체 장치와 같은 반도체 장치(294)가 형성될 수 있다. 이와는 다르게, 소자(294)가 반도체 장치(292)의 한 부재일 수 있고, 이런 반도체 장치(292)는 또 다른 부재(296)를 더 포함할 수 있다. 여기서 또 다른 부재(296)는 비병합(non-coalesced) ART 영역 ― 예컨대, ART 구조(286)의 비병합 영역 ― 에 형성될 수 있다.
앞서 설명한 방법 이외에도, 버퍼(buffer) 레이어를 이용함으로써 비실리콘 물질에 기초한 반도체 장치가 실리콘 공정에 통합되는 것이 달성될 수 있다. 헤테로에피택시(heteroepitaxy) 성장(예컨대, 실리콘 위에서의 헤테로에피택시 성장)을 위해서는 그레이디드(graded) 버퍼 레이어가 매우 큰 가치를 가질 수 있다. 하나의 예시로서, 헤테로에피택시(예컨대, 실리콘에서)를 위하여 좁은 트렌치 영역(예컨대, ART 실시 예에 있었던 STI 트렌치 구조)과 비교하여 상대적으로 더 큰 구역에 그레이디드 버퍼 레이어가 이용될 수 있다. 도 17은 하나의 예를 개략적으로 도시하고 있다. 도 17을 참조하면, 비실리콘에 기초한 반도체 장치 ― 예컨대, 실리콘 기판 위에 있는 게르마늄(또는 InGaAs 및 III-V족 반도체 물질과 같은 다른 반도체 물질) 반도체 장치(예컨대, p-n 또는 p-i-n 구조) ― 를 형성하기 위하여, 선택된 반도체 물질로 구성되는 그레이디드 버퍼 레이어가 실리콘 기판 위에 증착된다. 이런 그레이디드 버퍼 레이어는 100 나노미터 이상, 500 나노미터 이상, 1 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 100 미크론 이상, 1 밀리미터 이상, 200 밀리미터 이상, 500 밀리미터 이상, 1 센티미터 이상, 또는 10 미크론에서 500 미크론까지, 10 미크론에서 1 밀리미터까지, 10 미크론에서 500 밀리미터까지, 또는 10 미크론에서 1 센티미터까지와 같이 10 미크론에서 수 센티미터까지의 크기(예컨대, 측면 방향 또는 수직 방향 치수)를 가질 수 있다. 다른 실시 예에 있어서는, 그레이디드 버퍼 레이어가 다른 적절한 측면/수직 방향 치수를 가질 수 있다. 도 17에 도시된 바와 같은 특정 실시 예에 있어서는, TiNx와 같이 선택된 유전체 물질로 이루어진 유전체 패턴(302)이 실리콘 기판(304) 위에 형성되고 개구를 만든다. 실리콘 기판(304) 위에 게르마늄 p-n 다이오드를 형성하기 위하여, 게르마늄을 위한 그레이디드 버퍼 레이어(298)가 실리콘 기판(304) 위에 있는 개구 안에 증착된다. 다른 예로서, 이런 버퍼는 GaAs, III-V족 반도체 물질(예컨대, SiGe, InGaAs, 및 InP), 또는 GaAs/InP/InGaAs의 적층물과 같이 다른 적절한 물질로 구성될 수 있다. 이런 그레이디드 버퍼 레이어는 에피택셜 기술 및 다른 적절한 기술과 같이 다양한 방법으로 형성될 수 있다.
그리고 나서 게르마늄을 위한 그레이디드 버퍼 레이어(298) 위에 게르마늄 p-n 다이오드(300)가 형성될 수 있다. 실리콘 기판(304) 위에 형성될 반도체 장치가 변경됨에 따라, 그레이디드 버퍼 레이어는 그 위에 형성될 반도체 장치에 맞추기 위하여 다른 물질로 구성될 수 있음이 이해되어야 할 것이다.
도 18에 개략적으로 도시된 바와 같이, 반도체 기판에 형성된 STI 트렌치와 같은 트렌치 안에 반도체 장치를 만들기 위해서도 그레이디드 버퍼 레이어가 이용될 수 있다. 도 18을 참조하면, STI 트렌치가 실리콘 기판(304)에 형성된다. 이런 트렌치의 측벽은 유전체 레이어(299)에 의해 덮여진다. 유전체 레이어(299)는 산화물 또는 다른 적절한 물질로 구성될 수 있다. 이런 유전체 레이어는 도 12의 유전체 레이어(243)와 동일한 방법으로 형성될 수 있다. 그레이디드 버퍼 레이어(298)는 STI 트렌치 안에 배치된다. 이런 버퍼 레이어 및 실리콘 기판 위에 형성되는 반도체 장치에 따라, 그레이디드 버퍼 레이어는 다른 물질로 구성될 수 있다. 게르마늄 p-n 다이오드가 형성되는 도 18에 도시된 예에 있어서는, 그레이디드 버퍼 레이어가 이와 상응하도록 게르마늄에 맞출 수 있는 물질로 구성된다. 게르마늄 p-n 다이오드(300)는 버퍼 레이어(298) 위에 형성된다.
그레이디드 버퍼 레이어 그 자체는 실질적으로 결함(예컨대, 전위 결함)이 없는 레이어를 포함하게 된다. 그리고 반도체 장치(예컨대, 트랜지스터, 광검출기, 솔라 셀, 또는 이와 다른 장치)를 형성하기 위한 장치 레이어(device layer)가 이렇게 결함이 없는 레이어 위에 형성될 수 있다. 그레이디드 버퍼 레이어는 100 나노미터 이상, 500 나노미터 이상, 1 미크론 이상, 2 미크론 이상, 5 미크론 이상, 10 미크론 이상, 100 미크론 이상, 1 밀리미터 이상, 200 밀리미터 이상, 500 밀리미터 이상, 1 센티미터 이상, 또는 10 미크론에서 500 미크론까지, 10 미크론에서 1 밀리미터까지, 10 미크론에서 500 밀리미터까지, 또는 10 미크론에서 1 센티미터까지와 같이 10 미크론에서 수 센티미터까지의 크기(예컨대, 측면 방향 또는 수직 방향 치수)를 가질 수 있다. 다른 실시 예에 있어서는, 그레이디드 버퍼 레이어가 다른 적절한 측면/수직 방향 치수를 가질 수 있다. 그레이디드 버퍼 레이어는 기판(예컨대, 실리콘 기판) 위에, 또는 기판에 형성되는 트렌치(예컨대, STI 트렌치 또는 다른 타입의 트렌치)와 같은 일정 범위에, 또는 기판 위에 있는 유전체 레이어나 절연 레이어 안에 형성될 수 있다.
도 19a를 참조하면, 예시적인 광검출기 어레이의 일부 단면도가 개략적으로 도시되어 있다. 고농도로 도핑된 p+ 영역이 실리콘 기판에 형성된다. 그러면 이런 p+ 영역은 광검출기를 위한 하부 콘택트(contact)로 이용될 수 있다. 유전체 레이어는 실리콘 기판 위에(예컨대, 실리콘 기판에 있는 p+ 영역 위에) 증착된다. 본 실시 예에서는 유전체 레이어가 저온 산화물(low-temperature-oxide; LTO)로 구성된다. 증착된 LTO 레이어는 패터닝됨으로써 개구를 형성하고 실리콘 기판(특히, 실리콘 기판에 있는 p+ 영역)을 노출시킨다. 게르마늄 또는 III-V족 반도체 물질과 같이 선택된 물질로 이루어지는 ART 에피택셜 결정질 구조가 이런 개구 안에 형성된다. ART 구조는 인시튜(in-situ) 도핑으로 결함 영역(defect region)을 넘어서까지 성장할 수 있다. 인시튜 도핑된 결함 영역은 p형 영역으로서 형성될 수 있다. 두께(예컨대, L)가 광검출기가 검출하도록 예정된 입사광(예컨대, 가시광선, 자외선, 및/또는 적외선)의 요구되는 흡수 수준에 충분할 때까지 ART 공정이 계속될 수 있다. 그리고 나서 ART 구조의 상부는 적절한 물질로 도핑되어 n형 영역을 형성할 수 있다.
도 19a에 있는 광검출기의 평면도는 도 19b에 개략적으로 도시되었다. 도 19b를 참조하면, 단순하고 예시적인 설명을 위한 목적으로 세 개의 광검출기가 나타나 있다. 앞서 설명한 바와 같이, 광검출기 어레이는 어느 원하는 수의 광검출기를 포함할 수 있다.
도 19a 및 19b에 있는 광검출기는 각각의 광센서(예컨대, p-i-n 구조)의 p, i, 및 n 영역이 ART 구조의 성장 방향을 따라 수직하게 정렬되도록 구성된다. 이렇게 광을 검출하는 적용 사례에서는, 검출될 광이 센서의 상부 쪽으로 향한다. 이와 다른 실시 예에 있어서는, 도 20a에 개략적으로 도시된 바와 같이 검출될 광이 센서의 측면을 향한다.
도 20a를 참조하면, 고농도로 도핑된 p+ 영역이 진성 실리콘 기판에 형성된다. 게르마늄 또는 III-V족 반도체 물질로 구성되는 ART 에피택셜 결정질 물질은 유전체 레이어(예컨대, 도 19a에 있는 LTO 물질로 구성되는 유전체 레이어)의 개구 안에서 성장한다. 인시튜 주입(implantation)에 의해, p 영역이 ART 구조(특히, ART 구조의 결함 영역) 안에 형성될 수 있다. ART 구조는 계속하여 진성 영역을 형성한다. 인시튜 또는 다른 도핑 기술에 의해, ART 구조의 상부에는 n 영역이 형성될 수 있다. 그리고 나서 금속 콘택트가 형성될 수 있으며 금속 콘택트는 n 영역과 물리적으로 접촉한다.
광을 검출하는 적용 사례에서는, 도 20a에 개략적으로 도시된 바와 같이 검출될 광이 센서의 측면으로 향한다. 이런 구조는 광 검출이 실리콘 기판과 같은 평면상에서 이루어지는 것을 가능하게 한다. 또한, 이는 ART 구조의 성장 두께가 흡수 깊이(absorption depth)로부터 독립적인 것을 가능하게 한다.
이런 광검출기의 평면도는 도 20b에 개략적으로 도시되었다. 도 20b를 참조하면, 게르마늄(또는 III-V족 반도체 물질과 같은 다른 반도체 물질) 에피택셜 결정질 ART구조가 기판 위에(예컨대, 실리콘 기판에 형성되며 고농도로 도핑된 p+ 영역 위에) 형성된다. 이런 실시 예에서는 게르마늄 ART 구조의 길이(평면도상에서의)가 실리콘 기판의 <110> 방향으로 정렬되도록 게르마늄 ART 구조가 배치된다. 그러나 다른 정렬 방법도 가능하기 때문에 이런 실시 예에 한정되도록 해석되어서는 안될 것이다. 감지될 입사광은 게르마늄 ART 구조의 측면 쪽으로 향한다.
도 20a 및 도 20b에 도시된 광검출기의 전기적 연결은 많은 적절한 구조를 가질 수 있으며, 그 중에 하나가 도 21a 및 도 21b에 개략적으로 도시되었다. 도 21a를 참조하면, 예시적인 전기적 연결 기법이 평면도 상에 도시되었다. 여기서 n 영역에 대한 콘택트와 p 영역에 대한 콘택트가 제공된다. 각각의 콘택트는, 광검출기의 특정 타입(예컨대, n 또는 p 형)의 실질적으로 모든 영역을 가로질러서 이들과 전기적으로 연결되는 적어도 하나의 연신된(elongated) 콘택트 빔(contact beam)을 포함한다. 예를 들면, n 영역과 접촉하기 위한 금속 콘택트(310)는 콘택트 빔(312)을 포함한다. 콘택트 빔(312)은 실질적으로 모든 ART 구조를 가로지르며 ART 구조의 n 영역에 연결된다. 이런 연결은 광검출기에 있는 p-i-n 구조의 p 및 n 영역에 대한 금속 콘택트의 연결을 개략적으로 도시하고 있는 도 21b에 잘 나타나 있다.
금속 콘택트(314)는 콘택트 빔(316)와 같은 적어도 하나의 콘택트 빔을 포함한다. 이런 콘택트 빔은 실질적으로 모든 광검출기를 가로지르며 광검출기의 p 영역에 전기적으로 연결된다. 이런 연결은 도 21b에 잘 나타나 있다.
지정된 영역에 대한 금속 콘택트 사이의 전기적 연결의 특성과 신뢰성을 향상시키기 위하여, 각각의 금속 콘택트는 도 21a에 개략적으로 도시된 바와 같이 다수의 콘택트 빔을 포함할 수 있다. 도 21a에 도시된 한 예에 있어서는, 각각의 금속 콘택트의 콘택트 빔은 광흡수 범위(L) 내에서 광검출기를 가로질러 균일하게 배치된다. 서로 다른 금속 콘택트의 콘택트 빔은 교대로(alternately) 배치될 수 있다. 그러나 이와 다른 구성 역시 적용가능하다. 예를 들면, 어느 하나의 금속 콘택트에 있는 다수(예컨대 두 개 이상)의 콘택트 빔이 다른 금속 콘택트의 인접한 콘택트 빔 사이에 배치될 수 있다.
또 다른 예시적인 구성에 있어서는, 금속 콘택트의 콘택트 빔이 모든 광검출기가 아닌 일정 그룹의 광검출기에만 연결될 수 있다. 이 경우, 어느 하나의 콘택트 빔에 전기적으로 연결되지 않은 광검출기는 다른 콘택트 빔에 전기적으로 연결될 수 있다. 다시 말하자면, 두 개의 서로 다른 그룹의 광검출기에 전기적으로 연결되는 적어도 두 개의 콘택트 빔을 금속 콘택트가 가질 수 있다는 것이다. 반면에 두 개의 서로 다른 그룹은 적어도 하나의 다른 광검출기를 가진다.
앞서 설명한 방법은 ART 구조나 그 안에 형성되는 반도체 장치를 만드는데 적용될 수 있는데, 여기서 ART 구조의 결함 영역은 반도체 장치의 나머지 부분과 전기적으로 격리(electrically isolated)되지 않는다. 하나의 예로서, 도 22는 ART 구조에 형성된 n-p-n 접합을 갖는 예시적인 광검출기의 단면도를 개략적으로 도시한다.
도 22를 참조하면, 비실리콘 ART 물질이 실리콘 기판 위에 있는 개구 안에서 성장된다. 본 실시 예에서 비실리콘 ART 물질은 게르마늄(또는 III-V족 반도체 물질)이다. 개구는 실리콘 기판 위에 증착된 유전체 레이어의 패터닝에 의해 형성되거나 실리콘 기판 안에 형성된 STI 트렌치가 될 수 있다.
게르마늄 ART 구조는 결함 영역을 갖는데, 이런 결함 영역은 아래쪽에 전위 결함을 포함하는 영역이 될 수 있다. 전위 결함이 없는 게르마늄 ART 구조의 상부에는 n 및 p 영역이 형성될 수 있다. 특히, n-p-n 접합은 게르마늄 ART 구조의 최상부 표면 가까이에 형성될 수 있다. 이런 실시 예에서, 게르마늄 ART 구조에 있는 아래쪽 결함 영역은 n-p-n 접합 또는 게르마늄 진성 영역과 전기적으로 격리되지 않는다. 감지될 빛은 광검출기의 측면으로 향한다.
도 19a내지 도 22를 참조하여 앞서 설명한 광검출기와 같은 반도체 장치가 트렌치 구조(STI 트렌치 또는 다른 타입의 트렌치와 같은) 안에 형성될 수 있다는 것이 주목되어야 할 것이다. 이런 트렌치는 기판(필요한 경우 트렌치의 측벽에 있는 유전체 레이어와 함께)에 형성될 수 있으며 또는 기판 위에 있는 유전체 레이어(또는 절연 레이어)에 형성될 수 있다.
앞서 언급된 바와 같이, 여기서 설명된 내용은 광범위한 적용 사례를 가진다. ART 기술에만 한정되지 않고, 여기서 설명된 내용은 ART 기술의 범위 내에서 다양한 적용 사례를 가진다. 예를 들면, 여기서 설명된 방법의 실시 예는 반도체 장치용 광검출기(예컨대, 적외선, 자외선)를 만드는데 이용될 수 있다. 또한, 여기서 설명된 방법의 실시 예는 감지(sensing) 영역(예컨대, 적외선, 자외선)에서 p-n 접합 또는 p-i-n 구조를 이용하는 반도체 장치용 센서를 만드는데 이용될 수 있다. 광범위한 장치들이 본 발명을 포함할 수 있을 것이다. 이런 장치들에 한정되지 않은 채로, 본 발명은 특히 혼합 신호(mixed signal) 장치, 전계 효과 트랜지스터(field effect transistor), 양자 터널링(quantum tunneling) 장치, 발광 다이오드, 레이저 다이오드, 공명 터널링 다이오드(resonant tunneling diode), 및 광기전(photovoltaic) 장치와 같이 특히 ART 기술을 이용하는 장치에 적용될 수 있다. 본 발명에 특히 적합한 예를 설명하기 위하여, "Aspect Ratio Trapping for Mixed Signal Applications"이란 명칭으로 2007년 09월 18일자로 출원된 미국 특허 출원 번호 11/857047, "Tri-Gate Field-Effect Transistors formed by Aspect Ratio Trapping"이란 명칭으로 2007년 09월 26일자로 출원된 미국 특허 출원 번호 11/861931, "Quantum Tunneling Devices and Circuits with Lattice-mismatched Semiconductor Structures"이란 명칭으로 2007년 09월 27일자로 출원된 미국 특허 출원 번호 11/862850, "Light-Emitter-Based Devices with Lattice-mismatched Semiconductor Structures"이란 명칭으로 2007년 10월 19일자로 출원된 미국 특허 출원 번호 11/875381, 및 "Photovoltaics on Silicon"이란 명칭으로 2007년 04월 09일자로 출원된 미국 특허 출원 번호 12/100131를 참조하기 바라며 그 내용들은 모두 여기에 포함될 것이다.
본 발명을 구현하기 전에 실리콘 CMOS 장치가 가공될 수 있다. 그러므로, 본 발명에 따르는 LED 또는 광기전 장치와 같은 장치의 실시 예는 CMOS 공정에 통합되어 만들어질 수 있다. 또한, 여기서 개시된 실시 예에 따르는 구조 및/또는 방법은 차세대 CMOS를 위한 비실리콘 채널 또는 활성화 영역의 집적 및 광범위한 다른 적용 사례에 이용될 수 있다.
여기서 "하나의 실시 예", "어느 실시 예", "예시적인 실시 예", "예" 등등으로 언급된 것은 이런 실시 예와 관련되어 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시 예에 포함된다는 것을 의미한다. 본 명세서의 다양한 곳에서 언급된 이런 문구의 존재는 반드시 모두 동일한 실시 예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조, 또는 특성이 어느 한 실시 예와 관련되어 설명되는 경우, 다른 실시 예와 관련되어서도 이런 특징, 구조, 또는 특성이 적용될 수 있다는 것은 해당 분야에서 통상적인 지식을 가지 자의 범위 내에 있다는 것이 이해되어야만 할 것이다. 또한, 용이한 이해를 돕기 위하여 특정한 방법의 과정이 분리된 과정인 것으로 설명된 경우도 있었다. 그러나, 이렇게 분리되어 설명된 과정은 반드시 그 수행 과정에 있어서 반드시 설명된 순서에 의존하는 것으로 해석되어서는 안 될 것이다. 즉, 어떤 과정은 교번적인 순서로, 동시에, 그 밖에 다른 순서로 수행될 수 있을 것이다. 추가적으로, 예시적인 도면들은 본 발명의 실시 예에 따르는 다양한 방법을 나타낸다. 이렇게 예시적인 방법의 실시 예는 대응되는 장치의 실시 예를 이용하여 설명되었으며, 따라서 대응되는 장치의 실시 예에 적용될 수 있을 것이다. 그러나 이런 방법의 실시 예는 그에 의해 한정되는 의도로 해석되어서는 안 될 것이다.
비록 본 발명의 몇 가지 실시 예가 도시되고 설명되었으나, 본 발명의 범위 및 원리를 벗어나지 않는 한도 내에서 이런 실시 예에 변경이 가해질 수 있다는 것은 해당 분야에 통상적인 지식을 가진 자가 이해할 수 있을 것이다. 따라서 앞선 실시 예는 모든 면에 있어서 여기서 설명된 발명을 한정한다기보다는 예시적인 것으로 고려되어야만 할 것이다. 그러므로 본 발명의 범위는 앞선 설명보다는 첨부된 청구항에 의해 나타내어지며, 첨부된 청구항의 균등한 범위 및 균등한 의미 내에 있는 변경은 본 발명에 포함되는 것으로 의도될 것이다. 여기서 사용된 바와 같이, "바람직하게"란 용어는 배타적인 것이 아니며 "바람직하지만 그에 한정되지는 않는다"는 것을 의미한다. 청구항에 있는 용어는 여기서 설명된 바와 같은 일반적인 발명적 사상과 일치하도록 최광의로 해석되어야만 할 것이다. 예를 들면, "결합" 및 "연결"(및 여기서 파생된 용어)이란 용어는 직접적 및 간접적 결합/연결의 양자 모두를 함축하게 사용되었다. 다른 예로서, "갖는다" 및 "포함한다" 및 여기서 파생된 용어 및 이와 유사하게 변형된 용어 또는 문구는 "포함(comprising)"이라는 의미와 동일한 것으로 사용되었다 (즉, 이런 용어 모두는 다른 구성을 포함할 수도 있다는 개방적 의미로 해석됨). 오직 어떤 것으로 "이루어진다" 및 근본적으로 어떤 것으로 "이루어진다"라는 문구만이 폐쇄적 의미로 해석되어야만 할 것이다. 기능식 기재 및 이와 관련된 기능이 청구항에 나타나지 않아서 그 기능을 수행하는 구조가 충분히 기재되지 않는 경우가 아니라면 청구항이 불명료한 것으로 의도되어서는 안 될 것이다.

Claims (20)

  1. 병합 구역에서 서로 만나는 제1, 2에피택셜 결정질 구조를 구비하는 기판;
    상기 병합 구역이나 상기 병합 구역 안에 형성되어 광흡수에 의해 발생된 전자를 출력하는 감지 영역; 및
    상기 전자를 받아들이도록 연결되어 출력 전기 신호를 얻는 콘택트를 포함하는 것을 특징으로 하는 센서.
  2. 제1항에 있어서,
    상기 제1, 2에피택셜 결정질 구조는 실질적으로 전위 결함(dislocation defect)이 없는 것을 특징으로 하는 센서.
  3. 제1항에 있어서,
    상기 제1, 2에피택셜 결정질 구조는 반도체 물질로 구성되는 것을 특징으로 하는 센서.
  4. 제1항에 있어서,
    상기 제1, 2에피택셜 결정질 구조는 제1, 2개구 안에 배치되고,
    상기 제1, 2개구는 결정질 기판에 형성되는 트렌치인 것을 특징으로 하는 센서.
  5. 제1항에 있어서,
    상기 제1, 2에피택셜 결정질 구조는 제1, 2개구 안에 배치되고,
    상기 제1, 2개구는, 결정질 기판 위에서 유전체 물질로 구성되는 유전체 레이어 내에 형성되는 것을 특징으로 하는 센서.
  6. 제1항에 있어서,
    상기 감지 영역은 p-n 접합이나 p-i-n 구조를 포함하는 것을 특징으로 하는 센서.
  7. 제1항에 있어서,
    상기 센서는 반도체 장치의 광검출기 픽셀이고,
    상기 광검출기 픽셀은 CMOS(complementary-metal-oxide-semiconductor) 광검출기이고,
    상기 CMOS 광검출기는 p-n 접합이나 p-i-n 구조 및 금속 산화물 반도체(metal-oxide-semiconductor) 트랜지스터를 포함하고,
    상기 p-n 접합이나 상기 p-i-n 구조는 상기 감지 영역에 형성되고,
    상기 금속 산화물 반도체 트랜지스터는 적외선이나 자외선 검출기인 것을 특징으로 하는 센서.
  8. 제1항에 있어서,
    상기 병합 구역은 1 미크론 이상, 2 미크론 이상, 2에서 5미크론까지, 5 미크론 이상의 폭을 갖는 것을 특징으로 하는 센서.
  9. 제1항에 있어서,
    상기 기판 내에 형성되는 p-i-n 구조를 더 포함하고,
    상기 감지 영역에서 광을 수용하도록 상기 p-i-n 구조의 진성 영역이 배치되는 것을 특징으로 하는 센서.
  10. 제1항에 있어서,
    상기 제1, 2에피택셜 결정질 구조는 격자 부정합된(lattice mismatched) 결정질 기판에 대한 절연체 위에서 병합되고,
    상기 절연체는 적어도 2개의 개구를 형성하도록 구성되고,
    상기 제1, 2에피택셜 결정질 구조는, 상기 적어도 2개의 개구 중 대응되는 어느 한 개구의 적어도 일부분에 위치하는 것을 특징으로 하는 센서.
  11. 제10항에 있어서,
    상기 기판 안에는 오목부를 갖도록 구성되고,
    상기 절연체가 상기 오목부의 측벽 위에 놓여있어서 상기 개구를 형성하고,
    상기 개구의 종횡비는 1 이상이나 0.5 이상이고,
    상기 개구는 트렌치, 리세스(recess), 또는 구멍인 것을 특징으로 하는 센서.
  12. 제10항에 있어서,
    상기 기판 안에는 오목부를 갖도록 구성되고,
    상기 절연체가 상기 오목부의 측벽 위에 놓여있어서 상기 개구를 형성하고,
    상기 제1, 2에피택셜 결정질 구조 각각은 에피택셜 측면 과성장(epitaxial lateral overgrowth; ELO) 영역을 포함하고,
    상기 ELO 영역은 상기 개구 폭의 2배 이상, 5배 이상, 또는 10배 이상인 것을 특징으로 하는 센서.
  13. 제1항에 있어서,
    상기 제1, 2에피택셜 결정질 구조는 II-VI족 화합물, III-V족 화합물, III-N 화합물, 이들의 삼원(ternary) 및 사원(quaternary) 화합물, IV족 물질 중 어느 하나의 반도체 물질인 것을 특징으로 하는 센서.
  14. 결정질 반도체 기판을 제공하는 단계;
    상기 기판에 제1트렌치 패턴 구조(trench patterned structure)를 형성하는 단계;
    상기 제1트렌치 패턴 구조에 제2트렌치 패턴 구조를 형성하는 단계;
    상기 제1, 2트렌치 패턴 구조 안에 ART(aspect-ratio-trapping) 물질을 형성하는 단계; 및
    광흡수에 의해 전자를 출력하며, 상기 ART 구조나 상기 ART 구조 안에 형성되는 광검출기를 만드는 단계;를 포함하고,
    상기 제2트렌치 패턴 구조는, 상기 제1트렌치 패턴 구조의 폭 이하의 폭을 갖는 것을 특징으로 하는 방법.
  15. 제14항에 있어서,
    상기 기판은 실리콘 기판이고,
    상기 ART 물질은 비실리콘 반도체 물질로 구성되는 것을 특징으로 하는 방법.
  16. 제14항에 있어서,
    상기 제1트렌치 패턴 구조는 2 미크론 이상이나 5 미크론의 폭을 갖는 것을 특징으로 하는 방법.
  17. 제14항에 있어서,
    상기 ART 물질을 형성하는 단계는, 상기 결정질 기판에 격자 부정합된(lattice mismatched) 결정질 물질을 성장시키는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 결정질 기판;
    상기 결정질 기판에 대해 복수의 개구를 갖는 절연체;
    상기 결정질 기판에 격자 부정합되며, 상기 절연체의 상기 개구 내에 배치되는 제1결정질 물질;
    상기 결정질 기판과 상기 제1결정질 물질 사이에서 상기 결정질 기판에 격자 부정합되는 제2버퍼 결정질 물질;
    광흡수에 의해 생성된 전자를 출력하며, 상기 제1결정질 물질의 적어도 일부에 있는 광감지 장치; 및
    광흡수에 의해 생성된 상기 전자를 받아들이도록 연결되어 출력 전기 신호를 얻는 콘택트를 포함하는 것을 특징으로 하는 반도체 센서.
  19. 제18항에 있어서,
    상기 제2버퍼 결정질 물질은 상기 결정질 기판 위에서 100 나노미터 미만, 60 나노미터 미만, 40 나노미터 미만, 20 나노미터 미만, 또는 10 나노미터 미만의 두께를 갖는 것을 특징으로 하는 반도체 센서.
  20. 제18항에 있어서,
    상기 제1결정질 물질은 II-VI족 화합물이나 이들의 삼원 및 사원 화합물, III-V족 화합물이나 이들의 삼원 및 사원 화합물, III-N 화합물이나 이들의 삼원 및 사원 화합물, 또는 IV족 물질을 포함하는 것을 특징으로 하는 반도체 센서.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101438726B1 (ko) * 2012-11-08 2014-09-05 서울대학교산학협력단 적외선 검출기
KR20150130829A (ko) * 2014-05-14 2015-11-24 삼성전자주식회사 수평형 포토 다이오드, 이를 포함하는 이미지 센서 및 포토 다이오드, 이미지센서의 제조방법
KR20170011536A (ko) * 2015-07-23 2017-02-02 한국과학기술연구원 분광 센서, 이를 이용한 분광 장치 및 분광 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9154045B2 (en) * 2011-10-07 2015-10-06 Raytheon Company Distributed power conditioning with DC-DC converters implemented in heterogeneous integrated circuit
US9184191B2 (en) * 2013-10-17 2015-11-10 Micron Technology, Inc. Method providing an epitaxial photonic device having a reduction in defects and resulting structure
KR101531870B1 (ko) * 2013-12-27 2015-06-29 (재)한국나노기술원 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법
KR101531875B1 (ko) * 2013-12-27 2015-06-29 (재)한국나노기술원 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법
JP2015144163A (ja) * 2014-01-31 2015-08-06 技術研究組合光電子融合基盤技術研究所 ＳｉＧｅフォトダイオード
WO2016063594A1 (ja) * 2014-10-20 2016-04-28 シャープ株式会社 受光器、携帯型電子機器、及び受光器の製造方法
JP6696735B2 (ja) * 2015-06-18 2020-05-20 富士通株式会社 Ｇｅ系光素子及びその製造方法
US10461082B2 (en) * 2015-06-26 2019-10-29 Intel Corporation Well-based integration of heteroepitaxial N-type transistors with P-type transistors
JP6785057B2 (ja) * 2016-05-02 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10497818B2 (en) 2016-07-29 2019-12-03 Canon Kabushiki Kaisha Photodetection device and photodetection system
TWI695418B (zh) * 2017-09-22 2020-06-01 新唐科技股份有限公司 半導體元件及其製造方法
CN112490278B (zh) 2019-09-12 2023-10-31 联华电子股份有限公司 具有减少的缺陷的半导体外延结构
US11658257B2 (en) * 2020-03-27 2023-05-23 Harvatek Corporation Light source assembly, optical sensor assembly, and method of manufacturing a cell of the same
US20210366953A1 (en) * 2020-05-21 2021-11-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of making
CN117096208B (zh) * 2023-10-20 2024-02-09 浙桂(杭州)半导体科技有限责任公司 一种锗硅雪崩光电二极管

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61201463A (ja) * 1985-03-04 1986-09-06 Hitachi Ltd 光集積素子およびその製法
JPH04315419A (ja) * 1991-04-12 1992-11-06 Nec Corp 元素半導体基板上の絶縁膜／化合物半導体積層構造
US5621227A (en) * 1995-07-18 1997-04-15 Discovery Semiconductors, Inc. Method and apparatus for monolithic optoelectronic integrated circuit using selective epitaxy
JPH10290023A (ja) * 1997-04-15 1998-10-27 Nec Corp 半導体光検出器
US6635110B1 (en) * 1999-06-25 2003-10-21 Massachusetts Institute Of Technology Cyclic thermal anneal for dislocation reduction
US6812053B1 (en) * 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
JP3705142B2 (ja) * 2001-03-27 2005-10-12 ソニー株式会社 窒化物半導体素子及びその作製方法
US7208393B2 (en) * 2002-04-15 2007-04-24 The Regents Of The University Of California Growth of planar reduced dislocation density m-plane gallium nitride by hydride vapor phase epitaxy
US7012314B2 (en) * 2002-12-18 2006-03-14 Agere Systems Inc. Semiconductor devices with reduced active region defects and unique contacting schemes
US7122392B2 (en) * 2003-06-30 2006-10-17 Intel Corporation Methods of forming a high germanium concentration silicon germanium alloy by epitaxial lateral overgrowth and structures formed thereby
US7129488B2 (en) * 2003-12-23 2006-10-31 Sharp Laboratories Of America, Inc. Surface-normal optical path structure for infrared photodetection
TWI239569B (en) * 2004-02-06 2005-09-11 Ind Tech Res Inst Method of making strain relaxation SiGe epitaxial pattern layer to control the threading dislocation density
WO2006034397A2 (en) * 2004-09-23 2006-03-30 Fmc Corporation Coating composition
JP5063594B2 (ja) * 2005-05-17 2012-10-31 台湾積體電路製造股▲ふん▼有限公司 転位欠陥密度の低い格子不整合半導体構造およびこれに関連するデバイス製造方法
US9153645B2 (en) * 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
JP5481067B2 (ja) * 2005-07-26 2014-04-23 台湾積體電路製造股▲ふん▼有限公司 代替活性エリア材料の集積回路への組み込みのための解決策
US7358107B2 (en) * 2005-10-27 2008-04-15 Sharp Laboratories Of America, Inc. Method of fabricating a germanium photo detector on a high quality germanium epitaxial overgrowth layer
JP4505401B2 (ja) * 2005-10-28 2010-07-21 学校法人同志社 受光素子
US7629661B2 (en) * 2006-02-10 2009-12-08 Noble Peak Vision Corp. Semiconductor devices with photoresponsive components and metal silicide light blocking structures
US8344242B2 (en) * 2007-09-07 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-junction solar cells
US8269303B2 (en) * 2008-03-07 2012-09-18 Nec Corporation SiGe photodiode
WO2012002894A1 (en) 2010-07-01 2012-01-05 Flatfrog Laboratories Ab Data processing in relation to a multi-touch sensing apparatus

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101438726B1 (ko) * 2012-11-08 2014-09-05 서울대학교산학협력단 적외선 검출기
KR20150130829A (ko) * 2014-05-14 2015-11-24 삼성전자주식회사 수평형 포토 다이오드, 이를 포함하는 이미지 센서 및 포토 다이오드, 이미지센서의 제조방법
KR20170011536A (ko) * 2015-07-23 2017-02-02 한국과학기술연구원 분광 센서, 이를 이용한 분광 장치 및 분광 방법

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