JP2011091354A - センサ、方法、および半導体センサ - Google Patents

センサ、方法、および半導体センサ Download PDF

Info

Publication number
JP2011091354A
JP2011091354A JP2010066291A JP2010066291A JP2011091354A JP 2011091354 A JP2011091354 A JP 2011091354A JP 2010066291 A JP2010066291 A JP 2010066291A JP 2010066291 A JP2010066291 A JP 2010066291A JP 2011091354 A JP2011091354 A JP 2011091354A
Authority
JP
Japan
Prior art keywords
substrate
aspect ratio
sensor
region
microns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010066291A
Other languages
English (en)
Other versions
JP5936250B2 (ja
Inventor
Zhi-Yuan Cheng
チェン・ジ−イェン
James G Fiorenza
ジェイムズ・ジィ・フィオレンツァ
Calvin Sheen
カルバン・シーン
Anthony J Lochtefeld
アンソニー・ジェイ・ロクテフェルド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/565,863 external-priority patent/US8253211B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of JP2011091354A publication Critical patent/JP2011091354A/ja
Application granted granted Critical
Publication of JP5936250B2 publication Critical patent/JP5936250B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14632—Wafer-level processed structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H01L31/035272—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions characterised by at least one potential jump barrier or surface barrier
    • H01L31/035281—Shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Light Receiving Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

【課題】アスペクト比トラッピング材料を用いて、非シリコンベースの半導体デバイスをシリコン製造プロセスに統合する。
【解決手段】結晶材料の少なくとも一部にある非シリコン光センスデバイスは、内部の光吸収によって生成された電子を出力することができる。例示的な光センスデバイスは、比較的大きいミクロン寸法を有し得る。例示的な応用例として、アスペクト比トラッピング技術を用いることによって、相補型金属酸化膜半導体光検出器がシリコン基板上に形成される。
【選択図】図１ａ

Description

本発明は、半導体装置に関し、特に、アスペクト比トラッピング技術を用いた半導体デバイスを形成する方法およびその方法で形成された半導体デバイスに関するものである。
半導体産業では、例えば、光検出器、ダイオード、発光ダイオード、トランジスタ、ラッチ、およびさまざまな他の半導体デバイスなどの半導体デバイスの性能を高め、コストを低減するための継続的な努力が払われている。この努力によって、ある種の半導体デバイスを他の半導体プロセスに統合させることが絶えず要求されている。
例えば、p-n接合またはp-i-n構造のアレイから構成された光検出器では、光検出器が赤外光を検出することができるため、例えばゲルマニウム（Ge）やインジウムガリウムヒ素（InGaAs）などの低バンドギャップ材料でp-n接合またはp-i-n構造を製造することが有利である。費用効率のために、低コストの大型シリコンウエハ上にＩＩＩ−Ｖ族または他の非シリコン材料の薄膜を生成して、高性能のＩＩＩ−Ｖ族デバイスのコストを下げることが望ましい。非シリコンのp-n接合および／またはp-i-n構造（例えばゲルマニウムまたはInGaAsベースの）をシリコンプロセスに統合させ、例えば光検出器などのシステムにある他の回路が、例えば標準の相補型金属酸化膜半導体（CMOS）プロセスなどの標準のシリコンプロセスを用いて形成されることができるようにすることがさらに望ましい。また、非シリコンデバイスとシリコンCMOSを同一平面の様態で形成し、全体のシステムの相互接続および統合が標準の低コストのCMOSプロセスと両立して実行されることができることが望ましい。また、内部の光吸収によって生成された電子を出力するように構成された非シリコン領域のサイズを大きくすることが望ましい。
アスペクト比トラッピング技術を用いた半導体デバイスを形成する方法およびその方法で形成された半導体デバイスを提供する。
本発明の実施例は、結合部で結合した第１と第２エピタキシャル結晶構造を有する基板、前記結合部上、または結合部内に形成され、その中に光吸収によって生成された電子を出力するセンサ領域、および前記電子を受けて、出力電気信号を得るように結合される接触を含むセンサを提供する。
本発明の実施例は、結晶半導体基板を提供するステップ、前記基板に第１トレンチパターン構造を形成するステップ、前記第１トレンチパターン構造に、前記第１トレンチパターン構造と等しい幅、またはそれより小さい幅を有する第２トレンチパターン構造を形成するステップ、前記第１および第２トレンチパターン構造にアスペクト比トラッピング材料を形成するステップ、および前記アスペクト比トラッピング材料上、またはその材料内に形成された光検出器に、光検出器で光吸収によって生成された電子を出力させるステップを含む方法を提供する。
本発明の実施例は、結晶基板、前記基板に複数の開口を有する絶縁体、前記絶縁体の開口内にあり、前記基板と格子不整合である結晶材料、前記基板および前記第１結晶材料間の基板と格子不整合である第２の異なる緩衝結晶材料、少なくとも一部の前記結晶材料にあり、その中に光吸収によって生成された電子を出力するセンサ領域、および光吸収によって生成された電子を受けるように接続され、出力電気信号を得るように結合される接触を含む半導体センサを提供する。
半導体デバイスを製造する例示的な方法を図示している。 半導体デバイスを製造する例示的な方法を図示している。 半導体デバイスを製造する例示的な方法を図示している。 半導体デバイスを製造する例示的な方法を図示している。 半導体デバイスを形成可能なエピタキシャル横方向成長を有する例示的な構造の断面図を図示している。 大きな横方向の真性領域を有する例示的な構造の断面図を図示している。 エピタキシャル結晶材料を成長させることができる基板内の複数のトレンチの例示的なレイアウトの上面図を図示している。 シリコンプロセスに統合された非シリコン半導体デバイスを有する例示的な構造を図示している。 シャロートレンチアイソレーション領域に形成されたp-i-n構造を有する例示的な構造を図示している。 シャロートレンチアイソレーション領域に形成されたp-i-n構造を有する別の例示的な構造を図示している。 光検出器の例示的なアレイの一部の図である。 ゼロバイアス電圧時のp-i-n構造のエネルギーバンド構造を図示している。 バイアス電圧時の図９のp-i-n構造のエネルギーバンド構造を図示している。 図８の光検出器アレイの一部を表す図である。 図８の光検出器アレイのトランジスタの例示的な構成を図示している。 図８の光検出器アレイのトランジスタの別の例示的な構成を図示している。 図８の光検出器アレイのトランジスタに接続されたp-i-n構造の例示的な構成を図示している。 隣接したアスペクト比トラッピング（ART）構造によって形成された結合領域上、または結合領域内に形成された例示的な半導体デバイスの断面図を図示している。 隣接したアスペクト比トラッピング（ART）構造によって形成された結合領域上、または結合領域内に形成された別の例示的な半導体デバイスの断面図を図示している。 誘電体層の開口内の傾斜緩衝層上に形成された半導体デバイスを有する例示的な構造の断面図を図示している。 結晶基板に形成されたトレンチ内の傾斜緩衝層上に形成された半導体デバイスを有する例示的な構造の断面図を図示している。 シリコン基板に統合された非シリコンの光検出器であって、上部から入射する光を検出することができる光検出器の例示的なアレイの一部の断面図を図示している。 図１９aの光検出器の一部の上面図を図示している。 シリコン基板に統合された非シリコンの光検出器であって、側部から入射する光を検出することができる光検出器の例示的なアレイの一部の断面図を図示している。 図２０aの光検出器の一部の上面図を図示している。 光検出器と電気コンタクトとの電気的接続の例示的な構成を図示している。 光検出器と電気コンタクトとの電気的接続の例示的な構成を図示している。 非分離の欠陥領域を有する例示的な半導体デバイスの断面図である。
半導体デバイスの製造方法およびその方法で形成された半導体デバイスが開示される。
本方法は、非シリコン半導体デバイスをシリコンプロセスに統合し、半導体デバイスのシリコン回路が標準のシリコンプロセスによって形成されることを可能にする。この統合能力は、シリコンプロセスで低バンド幅または高バンド幅の半導体材料を用いてp-n接合およびp-i-n構造を有する半導体デバイスを製造する際に非常に重要となる。
本方法は、例えばトレンチパターニングプロセス（例えば標準のCMOS STIプロセス）によってパターニングされたトレンチ構造、またはシャロートレンチアイソレーションの様な（STI-like）トレンチパターン構造（patterned structure）などのトレンチ構造にART結晶構造を形成することも可能にする。アスペクト比トラッピング構造上またはアスペクト比トラッピング構造内に形成された半導体デバイスは、最新のアスペクト比トラッピング技術では、実質的にアスペクト比の必要条件またはプロセス制限のない、任意の所望の横寸法および／または縦寸法を有することができる。説明と簡易化のために、本方法は、いくつかの実施例において、シャロートレンチアイソレーションプロセスのトレンチ構造上にアスペクト比トラッピング結晶構造が形成された、選択された例に関連して述べられる。以下に述べられる例示的な方法は、他のタイプのトレンチにアスペクト比トラッピング構造を形成するように実行されることもできることが当業者に認識されるであろう。
アスペクト比トラッピング（ART）は、欠陥低減およびヘテロエピタキシー成長の技術である。本明細書中で用いられるように、“ART”または“アスペクト比トラッピング”は、一般的に、ヘテロエピタキシー成長中に欠陥を非結晶の、たとえば誘電体側壁で終了させる技術を意味し、側壁は、欠陥の全てではないがほとんどをトラップするように、成長領域のサイズに対して十分に高い。アスペクト比トラッピングは、例えばトレンチまたはホールなどの高アスペクト比の開口を用いて転位をトラップし、転位がエピタキシャル層の表面に到達するのを防いで、アスペクト比トラッピング開口内の表面の転位密度を大きく低減する。本発明の例示的なアスペクト比トラッピング装置およびアスペクト比トラッピング技術の更なる詳細は、２００６年５月１７日に出願された米国特許出願番号第１１／４３６、１９８号、２００６年７月２６日に出願された第１１／４９３、３６５号、および２００７年９月７日に出願された第１１／８５２、０７８号に述べられており、これらの全ては引用によって本願に援用される。
また、カスタマイズされたアスペクト比トラッピングの成長パラメータを用いて、強化されたエピタキシー横方向過度成長（lateral epitaxy overgrowth; ELO）モードを、例えば開口が形成された領域などのトレンチのある領域を超えて拡張されたエピタキシーに実現することができる。このモードは、最初のトレンチのシード層上の中心に大面積の“フリースタンディング”の高品質材料を形成する。よって、アスペクト比トラッピングとエピタキシー横方向成長とを組合わせた技術は、例えばシリコン基板などの基板上の品質および格子不整合材料の品質および適用できる膜表面積を大きく増大させる。この比較的簡単なプロセスは、信頼性の高い再現可能な結果を達成することができる。
本方法は、シャロートレンチアイソレーションプロセスのトレンチの存在下で大型のアスペクト比トラッピング構造を形成することを更に可能にし、これによって、所望の横寸法または縦寸法を有する半導体デバイスまたは半導体デバイスの構成要素を形成することを可能にする。特に、大型の真性半導体領域を、大型のアスペクト比トラッピング構造内に形成することができる。
本方法は、半導体結晶基板上に配置された緩衝層上に半導体デバイスまたは半導体デバイスの構成要素を形成することを可能にし、緩衝層は、傾斜状（grad）であり得る。緩衝層は、誘電体層に形成された開口内に配置されるか、または結晶基板に形成されたトレンチに配置されることができる。
本方法は、異方性または等方性のエピタキシャル横方向成長領域を形成することも可能にし、半導体素子または半導体デバイスがその領域上、または領域内に形成されることができる。
本方法は、隣接したアスペクト比トラッピング構造間の結合領域内に半導体デバイス、または半導体デバイスの構成要素を形成することも可能にする。
本方法は、アスペクト比トラッピング構造上またはアスペクト比トラッピング構造内に半導体デバイスの横方向のp-nおよびp-i-n構造を形成することも可能にする。
特定の実装例では、本方法は、アスペクト比トラッピング構造上またはアスペクト比トラッピング構造内に形成された光検出器を備える相補型金属酸化膜半導体デバイスを有する半導体デバイスを形成するように用いられることができる。他の非シリコンまたはシリコンベースの回路も光検出器とともに形成されることができる。
本方法およびこの方法で形成された半導体デバイスは、選択された実施例とともに以下に述べられる。以下は説明のためで、本発明を限定するものと理解されるべきはないことが当業者に認識されるであろう。本発明の範囲内の他の変形例も、適用可能である。
図面を参照して、図１a〜１dは、アスペクト比トラッピング（ART）技術を用いてエピタキシャル構造を製造する例示的な方法を図示している。図１aを参照して、例えばシリコン基板などの半導体結晶基板であり得る基板１００が提供される。誘電材料を備えた誘電体層１０２は、基板１００上に堆積される。誘電材料は、任意の適切な材料であり得、例えば酸化ケイ素（SiOx）および窒化ケイ素（SiNx）の半導体素子の酸化物または窒化物であることが必要ではないが望ましい。例えば、金属元素、金属合金、またはセラミック材料の酸化物または窒化物などの他の材料も適用可能である。
スクリーン層１０４は、誘電体層１０２上に堆積される。スクリーン層は、基板１００をエッチングするために用いられるエッチングプロセスに対して選択性が高い材料を含む。例えば、スクリーン層１０４は、基板１００にトレンチを形成するためにドライエッチングプロセスが実行される場合、窒化チタン（TiNx）を含み得る。
基板１００は、例えば図１bの開口１０６のような開口を形成するために、選択的なエッチングプロセスによってエッチングされ得る。エッチングプロセスに対してスクリーン層１０４に選択性があることから、基板１００のトレンチ（例えば１０６）は、以下のアスペクト比トラッピング成長のために所望のアスペクト比を維持しつつ、より大きな深さまたは幅を有し得る。一例では、開口１０６は、１００ナノメータ以上、２００ナノメータ以上、５００ナノメータ以上、１ミクロン以上、例えば１.５ミクロン以上、２ミクロン以上、３ミクロン以上、または５ミクロン以上の深さを有し得る。開口１０６は、２０ナノメータ以上、１００ナノメータ以上、５００ナノメータ以上、１ミクロン以上、例えば１.５ミクロン以上、２ミクロン以上、３ミクロン以上、または５ミクロン以上の幅を有し得る。開口１０６のアスペクト比は、０.５以上、例えば１以上、１.５以上であり得る。
続いて開口は、その後の開口内のアスペクト比トラッピング成長のために開口の側壁１０８を覆うように、選択された誘電材料で充填され得る。一例では、開口の側壁の誘電体層１０８は、酸化物（例えば酸化ケイ素）、窒化物（例えば窒化ケイ素）、または他の適切な材料を含み得る。別の例では、開口の側壁の誘電体層１０８は、窒化チタンまたは窒化チタンの表面自由エネルギーと実質的に同じか、またはそれ以上の表面自由エネルギーを有する材料を含み得る。
開口１０６の側壁を覆った後、図１cに図示されるように、誘電体層は、開口の底部１１０の誘電材料を除去して下方の基板１００を露出するようにエッチングされ得る。
図１cに示されるような形成された開口１０６では、アスペクト比トラッピングプロセスが実行され、図１dに図示されるようにエピタキシャル材料１１２が形成され得る。アスペクト比トラッピングプロセスの例示的な方法は、２００６年５月１７日に出願された米国特許出願番号第１１／４３６、１９８号、２００６年７月２６日に出願された第１１／４９３、３６５号、および２００７年９月７日に出願された第１１／８５２、０７８号に記述されており、これらの全ては引用によって本願に援用される。アスペクト比トラッピング構造は、半導体材料を含む。例えば、アスペクト比トラッピング構造は、ＩＶ族元素もしくは化合物、ＩＩＩ−ＶもしくはＩＩＩ−Ｎ化合物、またはＩＩ−ＶＩ化合物を含み得る。ＩＶ族元素の例は、ゲルマニウム、シリコンを含み、ＩＶ族化合物の例は、シリコンゲルマニウムを含む。ＩＩＩ−Ｖ化合物の例は、リン化アルミニウム（AIP）、リン化ガリウム（GaP）、リン化インジウム（InP）、ヒ化アルミニウム（AIAs）、ヒ化ガリウム（GaAs）、ヒ化インジウム（InAs）、アンチモン化アルミニウム（AISb）、アンチモン化ガリウム（GaSb）、アンチモン化インジウム（InSb）、ならびにそれらの三元および四元化合物を含む。ＩＩＩ−Ｎ化合物の例は、窒化アルミニウム（AlN）、窒化ガリウム（GaN）、窒化インジウム（InN）、ならびにそれらの三元および四元化合物を含む。ＩＩ−ＶＩ化合物の例は、セレン化亜鉛（ZnSe）、テルル化亜鉛（ZnTe）、セレン化カドミウム（CdSe）、テルル化カドミウム（CdTe）、硫化亜鉛（ZnS）、ならびにそれらの三元および四元化合物を含む。
上述のアスペクト比トラッピングのエピタキシャル構造の形成方法、およびその方法で製造されたエピタキシャルアスペクト比トラッピング構造は、さまざまな利点を有する。例えば、基板がシリコン基板である場合、例えばゲルマニウムまたは他の半導体材料などの非シリコン結晶材料を基板のトレンチに形成することができる。よって、非シリコン半導体デバイスを、例えば、ゲルマニウムベースのp-nまたはp-i-n構造などの非シリコン結晶のアスペクト比トラッピング材料上、またはアスペクト比トラッピング材料内に形成することができる。よって、半導体デバイスの他のシリコン回路を、標準のシリコンプロセスを用いてシリコン基板内、またはシリコン基板上に形成することができる。この例は図５を参照して後述する。
別の例では、上述の方法は、光検出器の画素がシリコンプロセスに統合されるのを可能にする。光検出器の画素は、p-nまたはp-i-n構造、および例えば信号変換回路などの関連回路を含む。いくつかの用途では、例えばGe、InGaAs、SiGe、およびInPなどの低バンドギャップ材料を用いてp-nまたはp-i-n構造を形成し、赤外光を検出することが望ましい。いくつかの他の例では、例えばGaNおよびInPなどの高バンドギャップ半導体材料で構成されたp-n接合が、紫外光を検出するのに望ましい。非シリコン半導体素子（例えばp-n接合またはp-i-n構造）は、例えばGeおよびInGaAsなどの非シリコン半導体材料を備えたアスペクト比トラッピングのエピタキシャル構造上、または構造内に形成され得る。光検出器の他の回路は、例えば、標準のCMOSプロセスなどの標準のシリコンプロセスを用いることによって形成され得る。光検出器が、例えば２ミクロン以上、または２〜５ミクロンなどの臨界しきい値より大きなサイズを有することが望ましい場合、シリコン基板の開口は、例えば２ミクロン以上、または２〜５ミクロンの光検出器の所望の大きさ以上の幅を有するように形成され得る。開口に形成されたアスペクト比トラッピングのエピタキシャル結晶構造は、よって、光検出器の所望の大きさ以上の幅を有し得る。また、所望のアスペクト比も同時に維持され得る。
基板の幅広開口内にアスペクト比トラッピングのエピタキシャル結晶構造を形成するだけでなく、大寸法を有するアスペクト比トラッピングを、図２に図示されるように、過度の成長（overgrowing）によって代替的に得ることができる。図２を参照して、幅Wbを有
する開口は、例えばシャロートレンチアイソレーション技術を用いて、基板に形成される。開口内にアスペクト比トラッピング結晶構造１１４を過度成長させることによって、過度成長結晶部１１６を得ることができる。過度成長結晶部１１６は、基板に形成された開口の高さの１.５倍以上、２倍以上、５倍以上、１０倍以上、または５〜１０倍の高さHを有し得る。過度成長結晶部１１６は、基板に形成された開口の幅Wbの１.５倍以上、２倍以上、５倍以上、１０倍以上、または５〜１０倍の幅Wを有し得る。
過度成長部１１６の大きな横方向寸法は、エピタキシャル横方向過度成長からも得ることができる。エピタキシャル横方向過度成長は、異方性または等方性であり得る。過度成長部１１６の平坦面を得るために、化学機械研磨（CMP）プロセスが実行され得る。過度成長部１１６はさらに、例えばフォトリソグラフィープロセスを用いて所望の寸法（横寸法および縦寸法および／または形状）を得るようにパターニングされ得る。
次に、大きなサイズ（例えば２ミクロン以上）を有する半導体デバイスまたは半導体デバイスの構成要素が、過度成長結晶部１１６に形成され得る。例えば、１００ナノメータ以上、５００ナノメータ以上、１ミクロン以上、２ミクロン以上、５ミクロン以上、または１０ミクロン以上、または５〜１０ミクロンのサイズのp-nまたはp-i-n構造が過度成長結晶部１１６上、または過度成長結晶部１１６内に形成され得る。
大きなアスペクト比トラッピング結晶構造は代替的に、図３に図示されるように、基板に形成された大きなトレンチ内にアスペクト比トラッピング結晶構造を形成することによって得ることもできる。図３を参照して、例えば、１００ナノメータ以上、５００ナノメータ以上、１ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、または１００ミクロン以上、およびより望ましくは１００ナノメータ〜２０ミクロン、およびより望ましくは２〜５ミクロンの大きな幅を有する開口が、例えばシリコン基板などの半導体結晶基板であり得る基板１００に形成される。例えば誘電側壁１０１ならびに誘電アイソレータ（dielectric isolators）１２０および１２４などの誘電パターンが開口に形成され得る。誘電パターンは、アスペクト比トラッピングエピタキシャル結晶構造１１８、１２２、１２６、および１２８を形成するためのその後のアスペクト比トラッピングプロセスを可能にするために提供される。具体的には、誘電パターン１０１および１２０は、パターン１０１と１２０との間の開口にアスペクト比トラッピングエピタキシャル結晶構造を形成するのに必要なアスペクト比と同じアスペクト比を有する開口を規定する。誘電パターン１２０および１２４は、パターン１２０と１２４との間の開口にアスペクト比トラッピングエピタキシャル結晶構造を形成するのに必要なアスペクト比と同じアスペクト比を有する開口を規定する。誘電パターン１２４および１０３は、パターン１２４と１０３との間の開口にアスペクト比トラッピングエピタキシャル結晶構造を形成するのに必要なアスペクト比と同じアスペクト比を有する開口を規定する。このような誘電パターンは、複数層（例えば垂直に３つ以上積層された）に形成され得る。
誘電パターンは、さまざまな方法で形成され得る。一例では、例えば、シャロートレンチアイソレーションプロセスによって基板１００に大きなトレンチを形成した後、誘電パターンのための誘電材料を有する誘電層が大きな開口内に堆積される。堆積された誘電体層は、大きな開口の底部からパターニングされた誘電体層の上面にかけて測定される深さHdを有するようにパターニングされ得る。深さHdは、任意の適当な値を有し得、この値は好ましくは、開口（例えば誘電パターン１０１と１２０との間の開口）に形成されたアスペクト比トラッピングエピタキシャル構造が転位欠陥を有するしきい値高さ（threshold height）以上である。
大きな開口内のパターニングされた誘電体層はさらにパターニングされて、誘電パターン１０１、１２０、１２４、および１０３を形成し得る。誘電パターン１０１と１２０との間、１２０と１２４との間、および１２４と１０３との間の開口の底部は除去されて、基板１００を露出する。
大きな開口に形成された誘電パターンを用いて、アスペクト比トラッピングプロセスは、アスペクト比トラッピングエピタキシャル構造１１８、１２２、および１２６を形成するように実行され得る。アスペクト比トラッピング構造１１８、１２２、および１２６を過度成長させることによって、大きなサイズの過度成長結晶部１２８を得ることができる。過度成長結晶部１２８は、基板１００に形成された大きな開口の幅と実質的に等しい幅Winを有し得る。例えば、過度成長結晶部１２８は、１００ナノメータ以上、５００ナノメータ以上、１ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、または２０ミクロン以上、およびより好ましくは、２〜５ミクロンの幅Winを有し得る。所
望の大きなサイズ（例えば、１００ナノメータ以上、５００ナノメータ以上、１ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、または２０ミクロン以上、およびより好ましくは、２〜５ミクロン）を有する半導体デバイスまたは半導体デバイスの構成要素はしたがって、過度成長結晶部１２８上、または過度成長結晶部１２８内に形成され得る。
上述のトレンチ、凹部、開口などを用いることによって基板に形成された開口は、任意の所望の形状またはレイアウトを有することができ、その例は、図４の上面図に図示されている。図４を参照して、開口は、例えば開口１３０のような９０°の角度形状（９０°angle shape）などの他の形状を有することができる。当然ながら、開口は、例えば、円形、ドーナツ形、多角形、およびその他のさまざまな可能な形状などの他の形状を有することができる。任意の所望のレイアウトを用いて、複数の開口を形成することができる。例えば、長方形の開口１３４および１３２は、垂直もしくは平行であり得るか、またはその間に任意の所望の角度を有するように配置され得る。
図１a〜図１dまたは図２に関連した上述の例示的な方法は、非シリコン半導体デバイスのシリコンプロセスへの統合を可能にすることができる。説明のために、図５は、例の１つを図示している。図５を参照して、シャロートレンチアイソレーションプロセスを用いることによって、シリコン基板１００に開口が形成される。ゲルマニウム（またはInGaAsまたは例えばＩＩＩ−Ｖ族半導体材料などの他の半導体材料）のアスペクト比トラッピング結晶構造１３８および１４０は、シリコン基板１００のシャロートレンチアイソレーション開口に形成される。ゲルマニウムベース（またはInGaAsまたは例えばＩＩＩ−Ｖ族半導体材料などの他の半導体材料ベース）の半導体デバイス１４６および１５０、例えば光検出器は、アスペクト比トラッピング構造１３８および１４０に形成される。緩衝層（例えば１０〜１００nm）は、接合、接着、またはデバイス特性改善のために、基板１００とART結晶構造１３８および１４０との間に存在し得る。シリコンベースのデバイスまたは
半導体デバイス１４４、１４８、および１５２の構成要素は、例えばCMOSプロセスなどの標準のシリコンプロセスを用いて基板１００のパターンに形成される。よって、非シリコンベースの半導体デバイスの構成要素の非シリコン半導体デバイスは、シリコンプロセスに統合（例えば同一平面上に形成）される。
例えばシリコン基板などの基板に形成されたシャロートレンチアイソレーショントレンチにアスペクト比トラッピングエピタキシャル構造を形成する例では、例えば開口の周りのシリコンパターンなどの基板パターンが処理され得る。例えば、基板パターンは、基板パターンおよびART構造を保護するために意図的に不動態化され得る。これは、基板およびアスペクト比トラッピング構造の熱および／または機械的性質が適合しない場合に非常に重要であり得、この不適合により、アスペクト比トラッピング構造および／または基板パターンに対して物理的および／または化学的損傷を招く可能性があり得る。例えば、アスペクト比トラッピング構造および基板パターンの熱膨張係数（coefficient-of-thermal-expansion； CET）が適合しない場合、アスペクト比トラッピング構造および／または基板パターンに物理的損傷が生じる可能性がある。一例では、基板パターンは酸化または窒化によって不動態化されて、基板パターンの露出表面上、または基板パターンとアスペクト比トラッピング構造との間の界面上に保護層を形成し得る。
図２に関連した上述の方法および構造の例示的な実現例として、アスペクト比トラッピングエピタキシャル結晶構造に形成されたp-i-n構造を有する例示的な構造が図６に図示される。図６を参照して、シャロートレンチアイソレーショントレンチ１０７は、シリコン基板または他の半導体基板であり得る半導体基板１００に形成される。分離パターン（isolation patterns）１５４および１５５は、シャロートレンチアイソレーショントレンチ１０７内に形成され、その間に開口１５７を規定する。開口１５７は、実質的に限界高さと等しい、または限界高さより大きい高さを有し得、限界高さよりも小さいと、開口１５７内に形成されたアスペクト比トラッピング結晶構造は転位欠陥を有し、限界高さよりも大きいと、アスペクト比トラッピング結晶構造には実質的に転位欠陥がない。アスペクト比トラッピングエピタキシャル結晶構造は、開口１５７内に成長させることができる。開口１５７にアスペクト比トラッピング構造を過度成長させることによって、大きなアスペクト比トラッピング過度成長部１５６が得られる。
p型領域１５８、真性領域１６０、およびn型領域１６２を有するp-i-n構造が、過度成
長結晶部１５６に形成される。p型領域１５８およびn型領域１６２は、ドーピングによって得ることができる。過度成長結晶部１６０は、例えば１００ナノメータ以上、５００ナノメータ以上、１ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、または２０ミクロン以上、より好ましくは２〜５ミクロンの大きなサイズ有し得るため、真性i領域１６０は、例えば１００ナノメータ以上、５００ナノメータ以上、１ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、より好ましくは２〜５ミクロンの大きいサイズを有し得る。
例えば、ソース１６４、ゲート１６６、およびドレイン１６８を有するトランジスタ、ソース１７０、ゲート１７２、およびドレイン１７４を有するトランジスタ、ならびにソース１７８、ゲート１８０、およびドレイン１８２を有するトランジスタなどの他の回路が、パターニングされた半導体基板１００上に形成され得る。トランジスタのソース、ゲート、およびドレインは、例えばCMOSプロセスなどの標準のシリコンプロセスによって形成され得る。例えば、トランジスタのソースおよびドレインはドーピングによって形成され得、トランジスタのゲートは標準のシリコンベースのリソグラフィープロセスによって形成され得る。他の特徴も基板１００に形成され得る。例えば、分離ユニット１７６が、トランジスタ同士を分離するように、トランジスタ同士の間に形成され得る。一例では、アスペクト比トラッピング構造上に形成された半導体デバイス（例えば１５６）は、基板１００上の１つ以上の他の半導体デバイス（例えばトランジスタ）と実質的に同一平面上にあり得る。例えば、デバイス１５６のp型領域１５８、真性領域１６０、およびn型領域１６２の上面は、基板１００上に形成されたトランジスタと実質的に同一平面上にあるように形成され得る。
図３に関連した上述の方法および構造の例示的な実現例として、アスペクト比トラッピングエピタキシャル結晶構造に形成されたp-i-n構造を有する例示的な構造が図７に図示される。図７を参照して、シャロートレンチアイソレーショントレンチ１０９は、シリコン基板または他の半導体基板であり得る半導体基板１００に形成される。例えば誘電パターン１５４などの複数の分離パターン（multiple isolation patterns）は、例えば、図３に関連した上述の方法（ここでは繰り返されない）を用いて、シャロートレンチアイソレーショントレンチ１０９内に形成される。開口１８４、１８６、および１８８は、分離パターンによって規定される。
アスペクト比トラッピングエピタキシャル結晶成長が、開口１８４、１８６、および１８８で実行され得る。開口１８４、１８６、および１８８のアスペクト比トラッピング構造の過度の成長によって、または過度の成長とエピタキシャル横方向成長部の結合との組合わせによって、過度成長結晶部１９６が得られる。過度成長結晶部１９６は、例えば、１００ナノメータ以上、５００ナノメータ以上、１ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、好ましくはは２〜５ミクロンの横寸法および／または縦寸法の大寸法を有し得る。
p型領域１９２、真性領域１９０、およびn型領域１９４を有するp-i-n構造が、過度成長結晶部１９６に形成される。p型領域１９２およびn型領域１９４は、ドーピングによって得ることができる。過度成長結晶部１９６は大きいサイズを有し得るため、真性i領域１９０は、例えば１００ナノメータ以上、５００ナノメータ以上、１ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、より好ましくは１００ナノメータ〜２００ミクロン、望ましくは２〜５ミクロンの大きいサイズを有し得る大。
例えば、ソース１６４、ゲート１６６、およびドレイン１６８を有するトランジスタなどの他の回路が、パターニングされた半導体基板１００上に形成され得る。トランジスタのソース、ゲート、およびドレインは、例えばCMOSプロセスなどの標準のシリコンプロセスによって形成され得る。例えば、トランジスタのソースおよびドレインはドーピングによって形成され得、トランジスタのゲートは標準のシリコンベースのリソグラフィープロセスによって形成され得る。他の特徴も基板１００に形成され得る。例えば、分離ユニット１７６が、トランジスタ同士を分離するように、トランジスタ同士の間に形成され得る。一例では、アスペクト比トラッピング構造上に形成された半導体デバイス（例えば１９６）は、基板１００上の１つ以上の他の半導体デバイス（例えばトランジスタ）と実質的に同一平面上にあり得る。例えば、デバイス１９６のp型領域１９２、真性領域１９０、およびn型領域１９４の上面は、基板１００上に形成されたトランジスタと実質的に同一平面上にあるように形成され得る。
図６および図７に示される例に見られるように、横方向のp-i-n構造またはp-n接合は、アスペクト比トラッピングエピタキシャル結晶半導体構造に形成され得、この半導体構造は、非シリコン材料を含み得る。例えば、横方向のp-i-nまたはp-n接合のp領域からn領域までのキャリアチャネルは、基板１００の主表面に平行であるか、またはアスペクト比トラッピングエピタキシャル結晶材料が形成される方向に対して実質的に垂直である。
半導体デバイスの製造方法は、p-i-n構造のアレイを備えた光検出器の画素を生成する際に非常に重要であり得る。説明のために、図８〜図１４は、上述の例示的な方法によって形成された光検出器の画素のアレイの一部を図示している。特に、非半導体デバイス（例えば非シリコン半導体センサ２１４）は、上述の方法を用いてシリコン半導体デバイス（例えばシリコントランジスタ２０８、２０９、２０２、および２０４）に統合され得る。図８を参照して、簡単にするために、光検出器アレイの４つの光検出器の画素が示されている。一般的に、光検出器アレイは、任意の所望の数の光検出器の画素を含み得、これは光検出器アレイのネイティブ解像度と称される。一例では、光検出器アレイのネイティブ解像度は、６４０×４８０（VGA）以上、例えば、８００×６００（SVGA）以上、１０２４×７６８（XGA）以上、１２８０×１０２４（SXGA）以上、１２８０×７２０以上、１４００×１０５０以上、１６００×１２００（UXGA）以上、および１９２０×１０８０以上、またはこれらの解像度の整数の倍数および分数であり得る。当然ながら、その他の解像度も特定の用途に基づいて適用可能である。
各光検出器は、５００ナノメータ未満、５００ナノメータ以上、１ミクロン以上、例えば１.５ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、または５〜１０ミクロンなどの特性サイズを有し得る。アレイの隣接した光検出器同士の間の距離と称されるピッチは、５００ナノメータ以上、１ミクロン以上、例えば１.５ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、または５〜１０ミクロンなどの任意の適当な値であり得る。
例示的な光検出器アレイ２００の一部は、トランジスタ２０２、２０４、２０６、２０８、２０９、２１０、２１２、２１８、２２０、２２４、２２６、２３０、および２３２、ならびに光センサ２１４、２１６、２２２、および２２８を含む。光センサは、光エネルギーを電圧信号に変換し、トランジスタのグループは、電圧信号を増幅する（そして必要ならば、増幅された電圧信号をデジタル信号に変換する）。列（column）アドレス指定／読み取り信号および行（row）アドレス指定／読み取り信号によってアレイの列および行の個別の光検出器の画素の出力をアドレス指定し、読み出すための別のグループのトランジスタが提供され得る。
例えば、センサ２１４は、受けた光度を電圧信号に変換する。アクティブ信号（列信号）が列デコーダ（図示せず）からトランジスタ２０４によってトランジスタ２０９に伝送されると、センサ２１４からの出力電圧信号は、トランジスタ２０８によって増幅される。行信号（行アクティブ信号）がトランジスタ２３０によってトランジスタ２０９のゲートに伝送されると、増幅された電圧信号VDDは、トランジスタ２０８の出力によって読み出される。出力電圧信号VDDは、例えばADCユニットなどの、図示されない他のデバイスによってデジタル化され得る。
センサ２１４、２１６、２２２、および２２８は、図９に図示されるようにそれぞれp-i-n構造であり得る。図９を参照して、センサ２１４は、p領域２３４、i領域２３６、およびn領域２３８を含む。p-i-n構造２１４は、図５、図６、および図７に関連した上述のようなさまざまな方法で形成され得る。p-i-n構造の電子伝送特性は、図９および図１０に図示されるエネルギーバンド図によって解釈することができる。
図９を参照して、p領域２３４、i領域２３６、およびn領域２３８の伝導（conductive）帯および共有結合（covalence）帯 は、外部電圧がない場合、実質的に平坦である。フェルミエネルギーEfがp領域の共有結合帯に近接するため、p領域はホールリッチ（hole-rich）領域となる。i領域は真性半導体領域であるため、フェルミエネルギーEfは、共有結合帯と伝導帯と間のギャップの中心の周りにある。フェルミエネルギーEfはn領域の伝導帯に近接するため、n領域は電子リッチ（electron-rich）領域となる。
図１０に図示されるように、n領域およびp領域にそれぞれ印加される外部電圧V＋およびV−がある場合、p領域の伝導帯および共有結合帯は上昇するが、n領域の伝導帯および共有結合帯は下降する。そのため、中間のi領域の伝導帯および共有結合帯は傾斜する。フェルミエネルギーEfによって、i領域のエネルギーギャップも傾斜する。傾斜したフェルミエネルギーは、i領域の電子をn領域に向けて、i領域の正孔をp領域に向けて駆動する。この電子および正孔の伝送は、p領域とn領域を接続するキャリアチャネル内の電流を形成する。
図８に示される光検出器のトランジスタおよびセンサは、アスペクト比トラッピングエピタキシャル結晶構造に形成され得、これは図１１により詳細に示される。簡易化のために、図１１ではセンサ２１４およびセンサ２１４の周りのトランジスタが示される。センサ２１４とトランジスタの例示的な接続は、他のセンサおよびトランジスタにも適用可能である。
図１１を参照して、センサ２１４は、p、i、およびn領域を有し、非シリコン半導体デバイスであり得る。トランジスタ２０２、２０４、２０８、および２０９は、シリコンベースのトランジスタであり得る。p領域は接地され、トランジスタ２０２のドレインに接続される。トランジスタの２０２のソースは、リセット信号p領域VRSTに接続される。センサ２１４のp領域は、トランジスタ２０８のゲートに接続される。トランジスタ２０８のソースは、増幅された電圧信号VDDを出力するための出力となる。トランジスタ２０８のドレインは、トランジスタ２０９のソースに接続される。トランジスタ２０９のゲートは、行選択トランジスタ２３０のソースに接続され、行選択トランジスタ２３０のゲートは、行デコーダ（row decoder）からの行信号に接続される。トランジスタ２３０のドレインは、増幅された電圧信号VDDに接続される。
トランジスタ２０９のドレインは、列選択トランジスタ２０４のソースに接続され、列選択トランジスタ２０４のゲートは、列デコーダからの列信号に接続される。行選択トランジスタ２０４のドレインは、センス信号に接続される。
図１１のトランジスタは、任意の適当な構造を有することができる。特に、非シリコン半導体センサ２１４は、シリコンベースのトランジスタ（例えば２０２、２０８、２０９、２０４、および２３０）に統合されることができる。また、例えばトランジスタ２０２などのトランジスタは、図１２に示されるような例えばゲルマニウム（または他のシリコンもしくは非シリコン）ベースのトランジスタなどの、他のタイプのトランジスタであり得る。図１２を参照して、トレンチ２３５または開口がシリコン基板に形成される。トレンチの側壁は、例えば酸化物層２４３などの誘電体層で覆われる。側壁被覆層２４３は、さまざまな方法で形成され得る。例えば、側壁被覆層２４３は、トレンチに側壁被覆層を堆積または成長させ、続いてトレンチの底部表面上の被覆層を除去することによって形成され得る。或いは、トレンチを側壁被覆層で充填し、続いてパターニング／エッチングしてトレンチに所望の側壁被覆層を形成することもできる。ゲルマニウム（または他のシリコンもしくは非シリコン半導体材料）エピタキシャル結晶構造２３４は、例えば、図６に関連した上述の方法を用いて、シリコン基板のトレンチに形成される。トランジスタのソース２３６およびドレイン２３８は、ドーピングによってゲルマニウムエピタキシャル結晶構造２３４に形成される。ゲート２４１は、酸化物層が間に積層された状態でゲルマニウム結晶構造上に形成される。
図１１のトランジスタの別の例示的な構造が、図１３に図示されている。図１３を参照して、トランジスタは、シリコン基板上に形成される。誘電パターン２４２は、シリコン基板上の開口を規定するように形成される。誘電パターンは、例えば窒化チタンなどの選択された誘電材料の層をシリコン基板上に堆積し、続いて堆積された誘電体層をパターニングすることによって形成され得る。
誘電パターンによって規定された開口は、アスペクト比トラッピングの成長プロセスを開口内で行うことができるように、例えば、０.５以上、１以上、１.５以上、または３以上などの適当なアスペクト比を有する。ゲルマニウムエピタキシャル結晶構造１４８は、続いてアスペクト比トラッピングプロセスによって開口に形成され得る。ゲルマニウム結晶構造の部分をドーピングすることにより、真性領域がその間に積層されているソース２３６およびドレイン２３８を得ることができる。ゲート２４１は、酸化物層が間に積層された状態でゲルマニウムエピタキシャル結晶構造の上に形成され得る。
図１１に示される光検出器のセンサの例では、例えば、１ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、または５〜１０ミクロンの大面積が望ましく、センサのp-i-n構造は、図１、図２、または図７などに関連した上述の方法を用いて形成され得る。説明のため、図１４は、センサのp-i-n構造とトランジスタの例示的な電気的接続を図示している。この接続方式は、他のセンサとトランジスタの接続にも適用可能である。
図１４を参照して、シャロートレンチアイソレーションプロセスのトレンチ構造（または他のタイプのトレンチ構造）２４４、２４６、２４８、２５０、および２５２のアレイがシリコン基板に形成される。シャロートレンチアイソレーションプロセスのトレンチ構造は、複数のパターニングプロセスによって形成され得る。例えば、パターニングプロセスは、シリコン基板の上面からシャロートレンチアイソレーションプロセスパターン２１４および２５４の上面までのシャロートレンチアイソレーションプロセスの開口を規定するように実行され得る。規定された開口内で別のパターニングプロセスを実行して、先の規定された開口２１４内にシャロートレンチアイソレーションプロセスパターン２４４、２４６、２４８、２５０、および２５２を規定してもよい。
シャロートレンチアイソレーションパターン２４４、２４６、２４８、２５０、および２５２のアレイの隣接したシャロートレンチアイソレーションパターンは、その後のアスペクト比トラッピングプロセスに望ましいアスペクト比と同じアスペクト比をそれぞれ有する一連の開口を規定する。シャロートレンチアイソレーションパターン２４４、２４６、２４８、２５０、および２５２の間の一連の開口を用いて、ゲルマニウム（または例えば、InGaAsおよびＩＩＩ−Ｖ族材料などの他の半導体材料）を用いてアスペクト比トラッピングプロセスが行われて、アスペクト比トラッピングエピタキシャル結晶構造が形成される。図１dまたは図７に関連した上述のように、アスペクト比トラッピング構造を過度成長させることによって、または隣接したアスペクト比トラッピング構造のエピタキシャル横方向過度成長部を結合させることによって、大きなART部分を開口上およびシャロートレンチアイソレーションパターン上に形成することができる。成長プロセスに関係なく、アスペクト比トラッピング部２６４は、基板（例えばシリコン基板）と実質的に同一平面上にある上面を有し得るか、またはシリコン基板の上面よりも上にある上面をあり得る。よって、アスペクト比トラッピング構造（例えば２６４）上に形成された半導体デバイス（または構造）は、基板の上面に形成された別の半導体デバイス（例えばソース２５６、ゲート２５８、およびドレイン２６０を有するトランジスタ）と実質的に同一平面上にあり得る。続いて、p-i-n構造が、大きなアスペクト比トラッピング部に形成され得る。具体的には、p領域およびn領域は、適当なドーパントで真性の大きなアスペクト比トラッピング部分をドーピングすることによって得ることができる。真性i領域は、例えば１ミクロン以上、１.５ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、または５〜１０ミクロンの大きなサイズを有し得る。
絶縁構造２５４は、シャロートレンチアイソレーションプロセスによって形成され得る。ソース２５６、ゲート２５８、およびドレイン２６０を有するトランジスタは、例えばCMOSプロセスなどの標準のシリコンプロセスを用いることによってシリコン基板上に形成され得る。センサ２１４のp-i-n構造のp領域は、接地される。p-i-n構造のn領域は、トランジスタ２０８のゲートに接続される。
例えば光検出器、トランジスタ、LED、またはレーザーなどの半導体デバイスをエピタキシャル結晶アスペクト比トラッピング構造の無転位領域上に形成する以外に、半導体デバイスは、隣接したアスペクト比トラッピング構造同士の間の結合領域上に代替的に形成され得、その例は、図１５に図示される。図１５を参照して、例えばシリコン基板などの半導体基板であり得る基板２６９が提供される。誘電体層２７０が基板上に堆積され、続いて誘電体層に開口を形成するようにパターニングされる。アスペクト比トラッピングプロセスが実行されて、アスペクト比トラッピングエピタキシャル結晶構造２８０および２８２が形成され得る。アスペクト比トラッピング構造を過度成長させることによって、隣接したアスペクト比トラッピング構造２８０および２８２のエピタキシャル横方向過度成長部分は結合して、結合領域２７２を形成し得る。例えばp-i-n構造もしくはp-n接合などの半導体デバイス２７６、トランジスタ、または他の半導体デバイスが、結合領域２７２上、または結合領域２７２内に形成され得る。構成要素２７６は代替的に、例えばアスペクト比トラッピング構造２８０の非結合領域などの非結合アスペクト比トラッピング領域に形成され得る要素２７８を更に含む半導体デバイス２７４の一要素であり得る。
図１５に関連した上述のように誘電体パターンによって規定された開口に形成された隣接したアスペクト比トラッピング構造の結合領域上に半導体デバイスを形成する代わりに、半導体デバイスは、基板、トレンチ、シャロートレンチアイソレーショントレンチ、または開口に形成された隣接したアスペクト比トラッピング構造の結合領域上、または結合領域内に形成され得、その例は図１６に図示される。
図１６を参照して、アスペクト比トラッピングエピタキシャル結晶構造２８６および２８８は、例えばシリコン基板などの半導体基板であり得る基板２６９のシャロートレンチアイソレーショントレンチから形成され、トレンチの側壁は、酸化物材料または他の適当な材料を含み得る誘電体層２７１および２７３によって覆われる。誘電体層は、図１２の誘電体層２４３と同じ方法で形成され得る。アスペクト比トラッピング構造２８６および２８８のエピタキシャル横方向過度成長部分は、結合して結合領域２９０になる。例えばp-i-n構造またはp-n接合などの半導体デバイス２９４、トランジスタ、または他の半導体デバイスは、結合領域２９０上、または結合領域２９０内に形成され得る。構成要素２９４は代替的に、例えばアスペクト比トラッピング構造２８６の非結合領域などの非結合アスペクト比トラッピング領域に形成され得る要素２９６を更に含む半導体デバイス２９２の一要素であり得る。
上述の方法だけでなく、非シリコンベースの半導体デバイスのシリコンプロセスへの統合は、代替的に緩衝層を用いることで達成することができる。傾斜緩衝層は、例えばシリコン上のヘテロエピタキシャル成長などのヘテロエピタキシャル成長に非常に有用であり得る。例えば、傾斜緩衝層は、狭いトレンチ領域（例えばアスペクト比トラッピングの例のシャロートレンチアイソレーショントレンチ構造）と比べて、比較的大きい面積でのヘテロエピタキシー（例えばシリコン内）に用いられ得る。図１７は例を図示している。図１７を参照して、例えばゲルマニウム（または例えばInGaAsおよびＩＩＩ−Ｖ族半導体材料などの他の半導体材料）半導体デバイス（例えばp-nまたはp-i-n構造）などの非シリコンベースの半導体デバイスをシリコン基板上に形成するために、選択された半導体材料を備えた傾斜緩衝層がシリコン基板上に堆積される。傾斜緩衝層は、例えば１００ナノメータ以上、５００ナノメータ以上、１ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、または１００ミクロン以上、１ミリメータ以上、２００ミリメータ以上、５００ミリメータ以上、１センチメータ以上、または１０ミクロン〜数センチ、例えば、１０ミクロン〜５００ミクロン、１０ミクロン〜１ミリメータ、１０ミクロン〜５００ミリメータ、または１０ミクロン〜１センチメータなどのサイズ（例えば横寸法または縦寸法）を有し得る。傾斜緩衝層は、他の例では、他の適当な横寸法／縦寸法を有し得る。図１７に示されるような特定の例では、例えば窒化チタンなどの選択された誘電材料の誘電パターン３０２がシリコン基板３０４上に形成され、開口を規定する。ゲルマニウムp-nダイオードをシリコン基板３０４に形成するために、ゲルマニウムの傾斜緩衝層２９８がシリコン基板３０４上の開口に堆積される。他の例では、緩衝層は、例えばヒ化ガリウム、ＩＩＩ−Ｖ族半導体材料（例えば、シリコンゲルマニウム、インジウムガリウムヒ素、およびリン化インジウム）、またはヒ化ガリウム／リン化インジウム／インジウムガリウムヒ素の積層などの他の適当な材料を含み得る。傾斜緩衝層は、例えばエピタキシャル技術および他の適当な技術などのさまざまな方法で形成され得る。
次に、ゲルマニウムp-nダイオード３００がゲルマニウムの傾斜緩衝層２９８上に形成され得る。なお、シリコン基板３０４上に形成される異なる半導体デバイスに依存して、傾斜緩衝層は、その上に形成される半導体デバイスに適合する異なる材料を含み得る。
傾斜緩衝層は、図１８に図示されるように、半導体基板に形成されるシャロートレンチアイソレーショントレンチなどのトレンチに半導体デバイスを形成するために用いることもできる。図１８を参照して、シャロートレンチアイソレーショントレンチがシリコン基板３０４に形成される。トレンチの側壁は、酸化物材料または他の適当な材料を含み得る誘電体層２９９によって覆われる。誘電体層は、図１２の誘電体層２４３と同じ方法で形成され得る。傾斜緩衝層２９８はシャロートレンチアイソレーショントレンチに堆積される。緩衝層およびシリコン基板上に形成される半導体デバイスに依存して、傾斜緩衝層は異なる材料を含み得る。ゲルマニウムp-nダイオードが形成される図１８に示される例では、傾斜緩衝層は、それに対応してゲルマニウムに適合する材料を含む。ゲルマニウムp-nダイオード３００が緩衝層２９８上に形成される。
傾斜緩衝層は、それ自体が実質的に欠陥（例えば転位欠陥）のない層（free layer）を含み得、半導体デバイス（例えば、トランジスタ、光検出器、太陽電池、または他のデバイス）を形成するためのデバイス層がこのような欠陥フリー層（defect free layer）上に形成され得る。傾斜緩衝層は、例えば１００ナノメータ以上、５００ナノメータ以上、１ミクロン以上、２ミクロン以上、５ミクロン以上、１０ミクロン以上、または１００ミクロン以上、１ミリメータ以上、２００ミリメータ以上、５００ミリメータ以上、１センチメータ以上、または１０ミクロン〜数センチ、例えば、１０ミクロン〜５００ミクロン、１０ミクロン〜１ミリメータ、１０ミクロン〜５００ミリメータ、または１０ミクロン〜１センチメータなどのサイズ（例えば横寸法または縦寸法）を有し得る。傾斜緩衝層は、他の例では、他の適当な横寸法／縦寸法を有し得る。傾斜緩衝層は、基板（例えばシリコン基板）上に、または基板に形成された例えばトレンチ（例えばシャロートレンチアイソレーショントレンチもしくは他のタイプのトレンチ）の領域に、または基板の上の誘電体もしくは絶縁体に形成され得る。
図１９aを参照して、光検出器の例示的なアレイの一部の断面図が図示されている。高濃度ドープp＋領域がシリコン基板に形成される。続いてp+領域は、光検出器の下部コンタクトとして用いられ得る。この例では低温酸化物（LTO）材料を含む誘電体層が、シリコン基板上（例えばシリコン基板のp+領域上）に堆積される。堆積された低温酸化物層はパターニングされて開口を形成し、シリコン基板、特にシリコン基板のp＋領域を露出する。例えばゲルマニウムまたはＩＩＩ−Ｖ族半導体材料などの選択された材料のアスペクト比トラッピングエピタキシャル結晶構造が開口内に形成される。アスペクト比トラッピング構造は、欠陥領域を通過するまで原位置（in-situ）ドーピングで成長され得る。原位置ドープされた欠陥領域はp型領域として形成され得る。アスペクト比トラッピングプロセスは、膜厚（例えばL）が、光検出器が検出するように設計されている可視光、紫外光、および／または赤外光などの入射光の所望の吸収レベルを可能にするのに十分となるまで継続し得る。続いて、アスペクト比トラッピング構造の上部が、n型領域を形成するのに適切な材料でドープされ得る。
図１９aの光検出器の上面図が図１９bに図示される。図１９bを参照して、簡易化と説明のために３つの光検出器が示される。上述のように、光検出器のアレイは任意の所望の数の光検出器を含み得る。
図１９aおよび図１９bの光検出器は、各光センサ（例えばp-i-n構造）のp、i、およびn領域がアスペクト比トラッピング構造の成長方向に沿って垂直に配列されるように構成されている。光検出の応用例では、検出される光は、センサの上部に向けられる。代替実施例では、検出される光は、図２０aに図示されるようにセンサの側面に沿って向けられ得る。
図２０aを参照して、高濃度ドープp＋領域が真性シリコン基板に形成される。ゲルマニウムまたはＩＩＩ−Ｖ族半導体材料を含むアスペクト比トラッピングエピタキシャル結晶材料が、例えば図１９aの低温酸化物材料を備えた誘電体層などの誘電体層の開口内に成長される。原位置（in-situ）注入により、p領域がアスペクト比トラッピング構造、特にアスペクト比トラッピング構造の欠陥領域に形成され得る。アスペクト比トラッピング構造は、真性領域を継続して形成する。原位置または他のドーピング技術により、n領域がアスペクト比トラッピング構造の上部領域に形成され得る。続いて、金属コンタクトがn領域上に、n領域と物理的に接触して形成され得る。
光検出の応用例では、検出される光は、図２０aに図示されるように光検出器の側面から向けられている。この構成によって、光検出をシリコン基板と同一平面に生じさせることができる。また、これによって、アスペクト比トラッピング構造の膜厚成長が吸収深さから独立することができる。
光検出器の上面図が図２０bに図示されている。図２０bを参照して、ゲルマニウム（または例えば、ＩＩＩ−Ｖ族半導体材料などの他の半導体材料）のエピタキシャル結晶アスペクト比トラッピング構造が基板上（例えば、シリコン基板に形成された高濃度ドープp＋領域上）に形成される。この例のゲルマニウムアスペクト比トラッピング構造は、ゲルマニウムアスペクト比トラッピング構造の長さ（上面図で）がシリコン基板の方向＜１１０＞に配列されるように配置されるが、本応用例は、これを限定するものではなく、他の配列方式も利用可能である。検出される入射光は、ゲルマニウムアスペクト比トラッピング構造の側面に向けられる。
図２０aおよび図２０bに示されるような光検出器の電気的接続はさまざまな適切な構成を有することができ、その１つが図２１aおよび図２１bに図示される。図２１aを参照して、例示的な電気的接続方式が上面図に示される。n領域へのコンタクトおよびp領域へのコンタクトが提供される。各コンタクトは、特定のタイプ（例えばn型またはp型）の光検出器の実質的に全ての領域に及び、かつ実質的に全ての領域に電気的に接続される、少なくとも１つの延伸したコンタクトビーム（contact beam）を含む。例えば、n領域に接触する金属コンタクト３１０は、コンタクトビーム３１２を含む。コンタクトビーム３１２は、実質的に全てのアスペクト比トラッピング構造に及び、アスペクト比トラッピング構造のn領域に接続される。この接続は、金属コンタクトと光検出器のp-i-n構造のp領域およびn領域との接続を図示している図２１bにより良く示されている。
金属コンタクト３１４は、例えばコンタクトビーム３１６などの少なくとも１つのコンタクトビームを含む。コンタクトビームは、実質的に全ての光検出器に及び、光検出器のp領域に電気的に接続される。この接続は、図２１bにより良く示されている。
金属コンタクトとその指定領域と間の電気的接続の品質および信頼度を向上させるために、各コンタクトは、図２１aに図示されたように複数のコンタクトビームを含み得る。図２１aに示される例では、各金属コンタクトのコンタクトビームは、光吸収範囲L内で光検出器全体に均一に配置される。異なるコンタクトのコンタクトビームが交互に配置されてもよい。他の構成も適用可能である。例えば、１つの金属コンタクトの複数（例えば２つ以上）のコンタクトビームが、他のコンタクトの２つの隣接したコンタクトビーム同士の間に配置されてもよい。
別の例示的な構成では、金属コンタクトの接触ビームは、全ての光検出器ではないが、あるグループの光検出器に接続され得る。１つのコンタクトビームに電気的に接続されていない光検出器は、別のコンタクトビームに電気的に接続され得る。言い換えれば、金属コンタクトは、２つの異なるグループの光検出器に電気的に接続される少なくとも２つのコンタクトビームを有し得、２つの異なるグループは、少なくとも１つの異なる光検出器を有し得る。
上述の方法は、アスペクト比トラッピング構造の欠陥領域が半導体デバイスの残りの部分から電気的に分離されていないアスペクト比トラッピング構造内に半導体デバイスを形成するのに適用可能である。例えば、図２２は、アスペクト比トラッピング構造内に形成されたn-p-n接合を有する例示的な光検出器の断面図を図示している。
図２２を参照して、この例ではゲルマニウム（またはＩＩＩ−Ｖ半導体材料）である非シリコンのアスペクト比トラッピング材料がシリコン基板上の開口内に成長される。開口は、シリコン基板上に堆積された誘電体層のパターニングから形成され得るか、またはシリコントレンチ内に形成されたシャロートレンチアイソレーショントレンチであり得る。
ゲルマニウムアスペクト比トラッピング構造は、例えば、底部に転位欠陥を含む領域などの欠陥領域を有する。n領域およびp領域は、ゲルマニウムアスペクト比トラッピング構造の転位欠陥のない上部に形成することができる。特に、n-p-n接合は、ゲルマニウムアスペクト比トラッピング構造の上面に近接して形成することができる。この例では、ゲルマニウムアスペクト比トラッピング構造の底部欠陥領域は、n-p-n接合またはゲルマニウム真性領域から電気的に分離されていない。検出される光は、光検出器の側面から向けられる。
なお、例えば、図１９a〜図２２に関連した上述の光検出器などの半導体デバイスは、シャロートレンチアイソレーショントレンチまたは他のタイプのトレンチなどのトレンチ構造に形成することができる。トレンチは、基板（例えば、必要ならば誘電体層がトレンチの側壁上に形成された）内に形成され得るか、または基板上の誘電体（または絶縁体）層に形成され得る。
上述のように、本発明の教示内容にはさまざまな用途がある。アスペクト比トラッピング技術に限定されることなく、本発明の教示内容はアスペクト比トラッピング技術内でさまざまな用途がある。例えば、本発明に開示された方法の例は、半導体デバイスの光検出器（例えば赤外光、紫外光）を形成するのに用いることができる。また、本発明に開示された方法の例は、半導体デバイスのセンス領域（例えば赤外光、紫外光）にp-n接合またはp-i-n構造を用いてセンサを形成するのに用いることができる。本発明はさまざまなデバイスを含み得る。本発明はこれらのデバイスに限定されることなく、特に、混合信号応用例、電界効果トランジスタ、量子トンネル素子（quantum tunneling devices）、発光ダイオード、レーザーダイオード、共鳴トンネルダイオード、および光起電力デバイスに適用可能であり、特にアスペクト比トラッピング技術を用いる上述の素子に適用可能である。“Aspect Ratio Trapping for Mixed Signal Applications”と題された２００７年９月１８日に出願された出願番号第１１／８５７、０４７号、“Tri-Gate Field-Effect Transistors formed by Aspect Ratio Trapping”と題された２００７年９月２６日に出願された出願番号第１１／８６１、９３１号、“Quantum Tunneling Devices and Circuits with Lattice-mismatched Semiconductor Structures”と題された２００７年９月２７日に出願された出願番号第１１／８６２、８５０号、“Light-Emitter-Based Devices with Lattice-mismatched Semiconductor Structures”と題された２００７年１０月１９日に出願された出願番号第１１／８７５、３８１号、および“Photovoltaics on Silicon”と題された２００７年４月９日に出願された出願番号第１２／１００、１３１号は全て、本発明の態様が特に適用される実施例を提供するとして、引用によって本願に援用される。
シリコンCMOSデバイスは、本発明の例より前に処理され得るので、CMOSデバイスに統合された本発明に基づいた例えば発光ダイオードまたは光起電力素子などのデバイスの例が製造され得る。また、開示された例に基づいた構造および／または方法は、次世代CMOSおよびさまざまな他の応用例に用いる非シリコンチャネルまたは活性領域の統合に用いることができる。
本明細書中の“１つの実施例”、“一実施例”、“例示的な実施例”、“例”などのあらゆる言及は、実施例に関連して記述される特定の特徴、構造、または特性が本発明の少なくとも１つの実施例に含まれることを意味する。明細書のさまざまな箇所に出現するこのような表現は、必ずしも全て同じ実施例を指すとは限らない。また、特定の特徴、構造、または特性がいずれかの実施例に関連して説明される時、それは当業者の範囲内にあると考えられ、他の実施例に関連したこのような特徴、構造、または特性に影響する。また、理解しやすいように、特定の方法の手順が別個の手順として記述される場合があるが、これらの別個に記述された手順は、それらの機能に依存して必要な順序であると解釈されるべきではない。即ち、いくつかの手順は、他の順序で、または同時に実行することができる。また、例示的な図は、本発明の実施例に基づいたさまざまな方法を示している。このような例示的な方法の実施例は、対応する装置の実施例を用いて説明され、且つそれに適用可能であるが、これらの方法の実施例は、これによって限定されることが意図されない。
本発明のいくつかの実施例しか図示および説明されていないが、本発明の原理及び思想を逸脱することなくこれらの実施例に変更が加えることができることが当業者に認識されるであろう。よって、前述の実施例は、本明細書中に記述される発明を限定するものでなく、あらゆる局面において例示的であると考えられる。よって本発明の範囲は、前述の説明によってでなく、添付の請求の範囲によって示され、請求の範囲と等価な意義と範囲内にある全ての変更は、この中に含まれることが意図される。本明細書中に用いられるように、“好ましくは”という用語は、包括的であり、“好ましくは、しかしこれに限定されない”という意味である。請求の範囲における用語には、この明細書に記載したような一般的な発明の概念と一致する最も広義な解釈が与えられるべきである。例えば、“結合”および“接続”（およびその派生語）という用語は、直接および間接の接続／結合の両方の意味を含むとして用いられる。別の例として、“有する”および“含む（including）”、その派生語および類似の移行語または移行句は“備える（comprising）”（即ち、全て“非限定（open ended）”の用語として見なされる）と同義に用いられ、“〜から成る”および“実質的に〜から成る”という言い回しのみが“限定（close ended）”と見なされるべきである。請求項は、“〜のための手段”という言い回し、および関連機能が請求項に現れない限り、および請求項がそのような機能を実行するための十分な構造を記載していない限り、第１１２条第６項の下で解釈されることが意図されない。

Claims (20)

  1. 結合部で連結した第１のエピタキシャル結晶構造および第２のエピタキシャル結晶構造を有する基板と、
    前記結合部上、または結合部内に形成され、内部の光吸収によって生成された電子を出力するセンス領域と、
    前記電子を受けて、出力電気信号を得るように結合されるコンタクトとを備える、センサ。
  2. 前記第１または前記第２のエピタキシャル結晶構造には転位欠陥が実質的にない、請求項１に記載のセンサ。
  3. 前記第１または前記第２のエピタキシャル結晶構造は半導体材料から構成される、請求項１に記載のセンサ。
  4. 前記第１および前記第２のエピタキシャル結晶構造は第１および第２の開口に配置され、前記開口は、結晶基板に形成されるトレンチである、請求項１に記載のセンサ。
  5. 前記第１および前記第２のエピタキシャル結晶構造は第１および第２の開口に配置され、前記開口は、結晶基板上の誘電材料から構成された誘電体層に形成される、請求項１に記載のセンサ。
  6. 前記センス領域はp-n接合またはp-i-n構造を含む、請求項１に記載のセンサ。
  7. 前記センサは半導体デバイスの光検出器の画素であり、前記光検出器の画素は相補型金属酸化膜半導体光検出器であり、前記光検出器はp-n接合またはp-i-n構造および金属酸化膜半導体トランジスタを含み、前記p-n接合またはp-i-n構造は前記センス領域に形成され、前記光検出器は赤外光または紫外光検出器である、請求項１に記載のセンサ。
  8. 前記結合部は、１ミクロン以上の幅、２ミクロン以上の幅、２〜５ミクロンの幅、または５ミクロン以上の幅を有する、請求項１に記載のセンサ。
  9. 前記基板内に形成されたp-i-n構造と、
    前記センス領域で光を受けるように配置された前記p-i-n構造の真性領域とを備える、請求項１に記載のセンサ。
  10. 前記第１および前記第２のエピタキシャル結晶構造は、絶縁体上に結合されて、格子不整合結晶基板に少なくとも２つの開口を形成するように構成され、前記第１およびと２の構造は、前記少なくとも２つの開口のうちの対応する１つの開口の少なくとも一部に位置する、請求項１に記載のセンサ。
  11. 前記基板は、前記基板に凹部を有して構成され、前記絶縁体は、前記凹部の両側を覆って前記開口を形成し、前記開口のアスペクト比は１以上であるか、または前記開口のアスペクト比は０.５以上であり、前記開口はトレンチ、凹部、またはホールである、請求項１０に記載のセンサ。
  12. 前記基板は、前記基板に凹部を有して構成され、前記絶縁体は、前記凹部の両側を覆って前記開口を形成し、前記第１および前記第２のエピタキシャル結晶構造の各々は、エピタキシャル横方向成長（ELO）領域を含み、前記エピタキシャル横方向成長領域は、開口の少なくとも２倍の幅、開口の少なくとも５倍の幅、または開口の少なくとも１０倍の幅を有する、請求項１０に記載のセンサ。
  13. 第１および前記第２エピタキシャル結晶材料は、ＩＩ−ＶＩ族化合物、ＩＩＩ−Ｖ族化合物、ＩＩＩ−Ｎ化合物、またはそれらの三元および四元化合物、またはＩＶ族材料のうちの半導体材料である、請求項１に記載のセンサ。
  14. 結晶半導体基板を提供するステップと、
    前記基板に第１のトレンチパターニング構造を形成するステップと、
    前記第１のトレンチパターニング構造に、前記第１のトレンチパターニング構造と等しい幅、またはそれより小さい幅を有する第２のトレンチパターニング構造を形成するステップと、
    前記第１および第の２トレンチパターニング構造にアスペクト比トラッピング材料を形成するステップと、
    前記アスペクト比トラッピング材料上、または材料内に形成された光検出器に、内部の光吸収によって生成された電子を出力させるステップとを含む、方法。
  15. 前記基板はシリコン基板であり、前記アスペクト比トラッピング材料は非シリコン半導体材料から構成される、請求項１４に記載の方法。
  16. 前記第１のトレンチパターニング構造は、２ミクロン以上の幅、または５ミクロンの幅を有する、請求項１４に記載の方法。
  17. 前記アスペクト比トラッピング材料を形成するステップは、前記結晶基板に格子不整合の結晶材料を成長させるステップを含む、請求項１４に記載の方法。
  18. 結晶基板と、
    前記基板への複数の開口を有する絶縁体と、
    前記絶縁体の前記開口内にあり、前記基板と格子不整合である第１の結晶材料と、
    前記基板と前記第１の結晶材料と間の前記基板と格子不整合である第２の異なる緩衝結晶材料と、
    前記結晶材料の少なくとも一部にあり、内部の光吸収によって生成された電子を出力する光センス領域と、
    光吸収によって生成された電子を受けて出力電気信号を得るように結合されるコンタクトとを備える、半導体センサ。
  19. 前記第２の異なる緩衝結晶材料は、前記結晶基板上に、１００nm未満、６０nm未満、４０nm未満、２０nm未満、または１０nm未満の厚さを有する、請求項１８に記載のセンサ。
  20. 前記第１の結晶材料は、ＩＩ−ＶＩ族化合物もしくはその三元および四元化合物、ＩＩＩ−Ｖ族化合物もしくはその三元および四元化合物、ＩＩＩ‐Ｎ化合物もしくはその三元および四元化合物、またはＩＶ族材料を含む、請求項１８に記載のセンサ。
JP2010066291A 2009-09-24 2010-03-23 センサ、方法、および半導体センサ Active JP5936250B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/565,863 US8253211B2 (en) 2008-09-24 2009-09-24 Semiconductor sensor structures with reduced dislocation defect densities
US12/565,863 2009-09-24

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013088333A Division JP5977193B2 (ja) 2009-09-24 2013-04-19 センサ、方法、および半導体センサ

Publications (2)

Publication Number Publication Date
JP2011091354A true JP2011091354A (ja) 2011-05-06
JP5936250B2 JP5936250B2 (ja) 2016-06-22

Family

ID=43243676

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2010066291A Active JP5936250B2 (ja) 2009-09-24 2010-03-23 センサ、方法、および半導体センサ
JP2013088333A Active JP5977193B2 (ja) 2009-09-24 2013-04-19 センサ、方法、および半導体センサ
JP2016020610A Active JP6400031B2 (ja) 2009-09-24 2016-02-05 回路構造、センサ構造及び構造

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2013088333A Active JP5977193B2 (ja) 2009-09-24 2013-04-19 センサ、方法、および半導体センサ
JP2016020610A Active JP6400031B2 (ja) 2009-09-24 2016-02-05 回路構造、センサ構造及び構造

Country Status (6)

Country Link
EP (1) EP2302681B1 (ja)
JP (3) JP5936250B2 (ja)
KR (1) KR20110033000A (ja)
CN (2) CN102034833B (ja)
SG (1) SG169922A1 (ja)
TW (1) TWI434402B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015115396A1 (ja) * 2014-01-31 2015-08-06 技術研究組合光電子融合基盤技術研究所 ＳｉＧｅフォトダイオード
JP2016538713A (ja) * 2013-10-17 2016-12-08 マイクロン テクノロジー， インク． 欠陥の少ないエピタキシャルフォトニックデバイスを提供する方法およびその結果生じる構造
JP2017011020A (ja) * 2015-06-18 2017-01-12 富士通株式会社 Ｇｅ系光素子及びその製造方法
JP2017201649A (ja) * 2016-05-02 2017-11-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9154045B2 (en) * 2011-10-07 2015-10-06 Raytheon Company Distributed power conditioning with DC-DC converters implemented in heterogeneous integrated circuit
KR101438726B1 (ko) * 2012-11-08 2014-09-05 서울대학교산학협력단 적외선 검출기
KR101531870B1 (ko) * 2013-12-27 2015-06-29 (재)한국나노기술원 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법
KR101531875B1 (ko) * 2013-12-27 2015-06-29 (재)한국나노기술원 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법
KR102237820B1 (ko) * 2014-05-14 2021-04-08 삼성전자주식회사 수평형 포토 다이오드, 이를 포함하는 이미지 센서 및 포토 다이오드, 이미지센서의 제조방법
WO2016063594A1 (ja) * 2014-10-20 2016-04-28 シャープ株式会社 受光器、携帯型電子機器、及び受光器の製造方法
US10461082B2 (en) * 2015-06-26 2019-10-29 Intel Corporation Well-based integration of heteroepitaxial N-type transistors with P-type transistors
KR101722396B1 (ko) * 2015-07-23 2017-04-04 한국과학기술연구원 분광 센서, 이를 이용한 분광 장치 및 분광 방법
US10497818B2 (en) 2016-07-29 2019-12-03 Canon Kabushiki Kaisha Photodetection device and photodetection system
TWI695418B (zh) * 2017-09-22 2020-06-01 新唐科技股份有限公司 半導體元件及其製造方法
CN112490278B (zh) 2019-09-12 2023-10-31 联华电子股份有限公司 具有减少的缺陷的半导体外延结构
US11658257B2 (en) * 2020-03-27 2023-05-23 Harvatek Corporation Light source assembly, optical sensor assembly, and method of manufacturing a cell of the same
US20210366953A1 (en) * 2020-05-21 2021-11-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of making
CN117096208B (zh) * 2023-10-20 2024-02-09 浙桂(杭州)半导体科技有限责任公司 一种锗硅雪崩光电二极管

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04315419A (ja) * 1991-04-12 1992-11-06 Nec Corp 元素半導体基板上の絶縁膜／化合物半導体積層構造
US5621227A (en) * 1995-07-18 1997-04-15 Discovery Semiconductors, Inc. Method and apparatus for monolithic optoelectronic integrated circuit using selective epitaxy
JP2002289539A (ja) * 2001-03-27 2002-10-04 Sony Corp 窒化物半導体素子及びその作製方法
JP2007123588A (ja) * 2005-10-28 2007-05-17 Doshisha 受光素子
JP2008546181A (ja) * 2005-05-17 2008-12-18 アンバーウェーブ システムズ コーポレイション 転位欠陥密度の低い格子不整合半導体構造およびこれに関連するデバイス製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61201463A (ja) * 1985-03-04 1986-09-06 Hitachi Ltd 光集積素子およびその製法
JPH10290023A (ja) * 1997-04-15 1998-10-27 Nec Corp 半導体光検出器
US6635110B1 (en) * 1999-06-25 2003-10-21 Massachusetts Institute Of Technology Cyclic thermal anneal for dislocation reduction
US6812053B1 (en) * 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
US7208393B2 (en) * 2002-04-15 2007-04-24 The Regents Of The University Of California Growth of planar reduced dislocation density m-plane gallium nitride by hydride vapor phase epitaxy
US7012314B2 (en) * 2002-12-18 2006-03-14 Agere Systems Inc. Semiconductor devices with reduced active region defects and unique contacting schemes
US7122392B2 (en) * 2003-06-30 2006-10-17 Intel Corporation Methods of forming a high germanium concentration silicon germanium alloy by epitaxial lateral overgrowth and structures formed thereby
US7129488B2 (en) * 2003-12-23 2006-10-31 Sharp Laboratories Of America, Inc. Surface-normal optical path structure for infrared photodetection
TWI239569B (en) * 2004-02-06 2005-09-11 Ind Tech Res Inst Method of making strain relaxation SiGe epitaxial pattern layer to control the threading dislocation density
WO2006034397A2 (en) * 2004-09-23 2006-03-30 Fmc Corporation Coating composition
US9153645B2 (en) * 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
JP5481067B2 (ja) * 2005-07-26 2014-04-23 台湾積體電路製造股▲ふん▼有限公司 代替活性エリア材料の集積回路への組み込みのための解決策
US7358107B2 (en) * 2005-10-27 2008-04-15 Sharp Laboratories Of America, Inc. Method of fabricating a germanium photo detector on a high quality germanium epitaxial overgrowth layer
US7629661B2 (en) * 2006-02-10 2009-12-08 Noble Peak Vision Corp. Semiconductor devices with photoresponsive components and metal silicide light blocking structures
US8344242B2 (en) * 2007-09-07 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-junction solar cells
US8269303B2 (en) * 2008-03-07 2012-09-18 Nec Corporation SiGe photodiode
WO2012002894A1 (en) 2010-07-01 2012-01-05 Flatfrog Laboratories Ab Data processing in relation to a multi-touch sensing apparatus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04315419A (ja) * 1991-04-12 1992-11-06 Nec Corp 元素半導体基板上の絶縁膜／化合物半導体積層構造
US5621227A (en) * 1995-07-18 1997-04-15 Discovery Semiconductors, Inc. Method and apparatus for monolithic optoelectronic integrated circuit using selective epitaxy
JP2002289539A (ja) * 2001-03-27 2002-10-04 Sony Corp 窒化物半導体素子及びその作製方法
JP2008546181A (ja) * 2005-05-17 2008-12-18 アンバーウェーブ システムズ コーポレイション 転位欠陥密度の低い格子不整合半導体構造およびこれに関連するデバイス製造方法
JP2007123588A (ja) * 2005-10-28 2007-05-17 Doshisha 受光素子

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016538713A (ja) * 2013-10-17 2016-12-08 マイクロン テクノロジー， インク． 欠陥の少ないエピタキシャルフォトニックデバイスを提供する方法およびその結果生じる構造
WO2015115396A1 (ja) * 2014-01-31 2015-08-06 技術研究組合光電子融合基盤技術研究所 ＳｉＧｅフォトダイオード
JP2017011020A (ja) * 2015-06-18 2017-01-12 富士通株式会社 Ｇｅ系光素子及びその製造方法
JP2017201649A (ja) * 2016-05-02 2017-11-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW201112410A (en) 2011-04-01
TWI434402B (zh) 2014-04-11
EP2302681B1 (en) 2017-04-26
SG169922A1 (en) 2011-04-29
JP2016154226A (ja) 2016-08-25
JP2013157631A (ja) 2013-08-15
CN103545328B (zh) 2016-02-10
CN102034833B (zh) 2013-12-25
KR20110033000A (ko) 2011-03-30
CN103545328A (zh) 2014-01-29
JP5977193B2 (ja) 2016-08-24
JP5936250B2 (ja) 2016-06-22
CN102034833A (zh) 2011-04-27
EP2302681A1 (en) 2011-03-30
JP6400031B2 (ja) 2018-10-03

Similar Documents

Publication Publication Date Title
JP6400031B2 (ja) 回路構造、センサ構造及び構造
US9105549B2 (en) Semiconductor sensor structures with reduced dislocation defect densities
US10043845B2 (en) Monolithic visible-infrared focal plane array on silicon
US8022390B1 (en) Lateral conduction infrared photodetector
US8357960B1 (en) Multispectral imaging device and manufacturing thereof
US10714531B2 (en) Infrared detector devices and focal plane arrays having a transparent common ground structure and methods of fabricating the same
US8697554B2 (en) Lateral collection architecture for SLS detectors
KR20240134839A (ko) 반도체 장치
EP3509087B1 (en) Method for producing semiconductor crystal substrate, and method for producing infrared detection device
US9076921B2 (en) Dark current reduction for large area photodiodes
JP7428891B2 (ja) 光学センサ及び撮像装置
EP2015366A1 (en) Superlattice structure for photodetection incorporating coupled quantum dots
WO2019092426A1 (en) Photosensitive devices

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130123

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130419

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20140416

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150617

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150716

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151201

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20160114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160509

R150 Certificate of patent or registration of utility model

Ref document number: 5936250

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250