JPS61201463A - 光集積素子およびその製法 - Google Patents
光集積素子およびその製法Info
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- JPS61201463A JPS61201463A JP4110685A JP4110685A JPS61201463A JP S61201463 A JPS61201463 A JP S61201463A JP 4110685 A JP4110685 A JP 4110685A JP 4110685 A JP4110685 A JP 4110685A JP S61201463 A JPS61201463 A JP S61201463A
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- 230000003287 optical effect Effects 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 230000005669 field effect Effects 0.000 claims abstract description 11
- 239000011248 coating agent Substances 0.000 claims description 10
- 238000000576 coating method Methods 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 230000010354 integration Effects 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 6
- 239000007791 liquid phase Substances 0.000 abstract description 6
- 238000005530 etching Methods 0.000 abstract description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical group OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 abstract 1
- 239000007788 liquid Substances 0.000 abstract 1
- 238000001459 lithography Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 11
- 238000002513 implantation Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101100190529 Arabidopsis thaliana PIN7 gene Proteins 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000000098 azimuthal photoelectron diffraction Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は発光部または受光部と電界効果型トランジスタ
とをモノリシックにした小型かつ高速応答可能な光集積
素子に関する。
とをモノリシックにした小型かつ高速応答可能な光集積
素子に関する。
従来の光素子は発光部または受光部と電界効果型トラン
ジスタとをハイブリジイット化をしたものが考えられて
いるが、これは大型であるＰＩかに発光部または受光部
と電界効果型トランジスタとの結合損失が大きく実用的
でなかった。またモノリシックにしたタイプも考えられ
ているが、発光部または受光部と電界効果型トランジス
タ（ＦＥＴ）との段差のためにＰＥＴ特性の制御が難か
しく、高速応答の光集積素子を作製することはできなか
った。しかも、従来の受光０ＥＩＣでは電界効果型トラ
ンジスタをＭＯＣＶＤ 、 Ｌ Ｐ Ｅなどの結晶育成
によって作製したために、集積化が難かしい上に、トラ
ンジスタ下部の低抵抗層の存在のため、浮遊容量が大き
く、高速動作（例えばＧＨｚ帯）ができない欠点があっ
た。（たとえば、三浦他、昭５８年春季応用物理７Ｐ−
Ｉ−１０）〔発明の目的〕 本発明の目的は発光部または受光部と電界効果をトラン
ジスタをモノリシックに作製することを可能にしたこと
により、小型、高速対応の光集積素子およびその製法を
提供することにある。
ジスタとをハイブリジイット化をしたものが考えられて
いるが、これは大型であるＰＩかに発光部または受光部
と電界効果型トランジスタとの結合損失が大きく実用的
でなかった。またモノリシックにしたタイプも考えられ
ているが、発光部または受光部と電界効果型トランジス
タ（ＦＥＴ）との段差のためにＰＥＴ特性の制御が難か
しく、高速応答の光集積素子を作製することはできなか
った。しかも、従来の受光０ＥＩＣでは電界効果型トラ
ンジスタをＭＯＣＶＤ 、 Ｌ Ｐ Ｅなどの結晶育成
によって作製したために、集積化が難かしい上に、トラ
ンジスタ下部の低抵抗層の存在のため、浮遊容量が大き
く、高速動作（例えばＧＨｚ帯）ができない欠点があっ
た。（たとえば、三浦他、昭５８年春季応用物理７Ｐ−
Ｉ−１０）〔発明の目的〕 本発明の目的は発光部または受光部と電界効果をトラン
ジスタをモノリシックに作製することを可能にしたこと
により、小型、高速対応の光集積素子およびその製法を
提供することにある。
光集積素子をモノリシックに作製するためには発光部（
たとえば半導体レーザ、発光ダイオード等）または受光
部たとえば、フォトダイオード。
たとえば半導体レーザ、発光ダイオード等）または受光
部たとえば、フォトダイオード。
ＰＩＮＰＤ 、ＡＰＤ等と電界効果型トランジスタとを
結合しなければならない。発光部に半導体レーザを用い
る場合には、発光部とトランジスタとの間に段差が生じ
る。これは受光部にＰＩＮフォトダイオードを用いた場
合にも、受光部と電界効果型トランジスタとの間に段差
が生じる。このような場合、リングラフィによって微細
パターンを作製することはできない。そこで平坦化技術
が必要となってくるが、現在のところ平坦化技術は見い
出されていない。そこで段差のめる状態でホトレジ工程
を行なうと、数μｍの段差があるために、１μｍのレジ
ストが一様に塗布できない。その様子を第１図に示す。
結合しなければならない。発光部に半導体レーザを用い
る場合には、発光部とトランジスタとの間に段差が生じ
る。これは受光部にＰＩＮフォトダイオードを用いた場
合にも、受光部と電界効果型トランジスタとの間に段差
が生じる。このような場合、リングラフィによって微細
パターンを作製することはできない。そこで平坦化技術
が必要となってくるが、現在のところ平坦化技術は見い
出されていない。そこで段差のめる状態でホトレジ工程
を行なうと、数μｍの段差があるために、１μｍのレジ
ストが一様に塗布できない。その様子を第１図に示す。
第１図は平面図で、１の領域がレジストの塗布面、２が
レジストが塗布出来ない面を示している。一般にはレジ
スト塗布はスピンナによる回転塗布を行なっておるため
、下地パターンが重要である。従来の第１図から第２図
に変更することにより、レジストが一様に塗布できるこ
とが確認され、第２図のような下地パターンにすること
が必要である。すなわち内角αと９０゜以上にすればレ
ジストが１μｍであっても第２図のように一様に塗布が
可能である。この改良した下地パターンを用いてＰＩＮ
／ＦＥＴを作製したところ、数μｍの段差があるにもか
かわらずレジストの塗布状況がよく、高性能のＰＩＮ／
ＦＥＴを作製することができた。これは発光部とＦ’Ｅ
Ｔとをモノリシックに作製した場合も同様であった。
レジストが塗布出来ない面を示している。一般にはレジ
スト塗布はスピンナによる回転塗布を行なっておるため
、下地パターンが重要である。従来の第１図から第２図
に変更することにより、レジストが一様に塗布できるこ
とが確認され、第２図のような下地パターンにすること
が必要である。すなわち内角αと９０゜以上にすればレ
ジストが１μｍであっても第２図のように一様に塗布が
可能である。この改良した下地パターンを用いてＰＩＮ
／ＦＥＴを作製したところ、数μｍの段差があるにもか
かわらずレジストの塗布状況がよく、高性能のＰＩＮ／
ＦＥＴを作製することができた。これは発光部とＦ’Ｅ
Ｔとをモノリシックに作製した場合も同様であった。
以下、本発明を実施例で詳しく述べる。
まずｐｉｎフォトダイオードと電界効果型トランジスタ
とを結合した受信ＯＥ Ｉ Ｃ（Ｏｐｔｏｅｌｅｃｔｒ
ｉｃ工ｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ ）の作製
について説明する。
とを結合した受信ＯＥ Ｉ Ｃ（Ｏｐｔｏｅｌｅｃｔｒ
ｉｃ工ｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ ）の作製
について説明する。
受信０ＥＩＣはｐｉｎフォトダイオード部と電界効果型
トランジスタ部（ＦＥＴ）とから構成されている。この
構成においてｐｉｎ ７オトダイオ一ド部は縦型構造で
あるのに対してトランジスタ部は横型構造である。した
がって両者の間に数μｍの段差が生じてくるために、リ
ングラフィを難しくしている。これを解決するためにｐ
ｉｎフォトダイオード部はつぎのように作製した。
トランジスタ部（ＦＥＴ）とから構成されている。この
構成においてｐｉｎ ７オトダイオ一ド部は縦型構造で
あるのに対してトランジスタ部は横型構造である。した
がって両者の間に数μｍの段差が生じてくるために、リ
ングラフィを難しくしている。これを解決するためにｐ
ｉｎフォトダイオード部はつぎのように作製した。
Ｃｒドープまたはアンドープの半絶縁性ＧａＡＳにホト
レジストを用いて深さ５〜６μｍのストライプ状の溝（
第３図の６）をシん酸系エツチング液で作製した。つい
で液相成長により約２μｍのｎ型ＧａＡＳ （キャリア
濃度１０１７〜Ｉ Ｏ”ｃｍ−” １を成長させ、エツ
チングにより第３図（ｂ）に示すようにストライプ状の
＃１部分６のみにｎｆｉＱａＡｓ５を残した。この上に
液相成長により約２μｍの１層７金成長させ、エツチン
グを施こした場合が第３図（Ｃ）である。このようにし
てフォトダイオード部９とＦＥＴ部８０基本構造を作↓
した。第３図（Ｃ）の状態（上面図）でのフォトダイオ
ード部の形状は第２図のようになっている。すなわち本
発明では８角形の形状をしたものであり、その場合の内
角αを９０°よυ大きくしたことに特徴がある。
レジストを用いて深さ５〜６μｍのストライプ状の溝（
第３図の６）をシん酸系エツチング液で作製した。つい
で液相成長により約２μｍのｎ型ＧａＡＳ （キャリア
濃度１０１７〜Ｉ Ｏ”ｃｍ−” １を成長させ、エツ
チングにより第３図（ｂ）に示すようにストライプ状の
＃１部分６のみにｎｆｉＱａＡｓ５を残した。この上に
液相成長により約２μｍの１層７金成長させ、エツチン
グを施こした場合が第３図（Ｃ）である。このようにし
てフォトダイオード部９とＦＥＴ部８０基本構造を作↓
した。第３図（Ｃ）の状態（上面図）でのフォトダイオ
ード部の形状は第２図のようになっている。すなわち本
発明では８角形の形状をしたものであり、その場合の内
角αを９０°よυ大きくしたことに特徴がある。
このようにすることにより、ＦＥＴ部の作製におけるリ
ングラフィを可能になった。ここでＦＥＴ部の作製につ
いて説明する。
ングラフィを可能になった。ここでＦＥＴ部の作製につ
いて説明する。
第３図（Ｃ）の状態からＦＥＴのソースおよびドレイン
電極用のイオン打込み（打込み条件エネルギー１５０Ｋ
ｅＶ、ドーズ量２ Ｘ １０１３ｃｍ−２）を行なった
のち、能動層のイオン打込み（打込み条件エネルギー７
５ＫｅＶ、 ドーズ量４ Ｘ Ｉ Ｏ”ｃｍ−２）を
行なった。（第３図の１０１打込み後８ｉ０２キヤツプ
アニールによって、打込みの活性化を行なった。このイ
オン打込み用マスクにはホトレジスト（ＡＺ系）を用い
るが、パターン精度のためにレジスト塗布厚は〜１１１
ｍとしている。ここで従来のフォトダイオード部の形状
では第１図に示したように、レジスト塗布ができないが
本発明の第２図にすればレジストの塗布が可能である。
電極用のイオン打込み（打込み条件エネルギー１５０Ｋ
ｅＶ、ドーズ量２ Ｘ １０１３ｃｍ−２）を行なった
のち、能動層のイオン打込み（打込み条件エネルギー７
５ＫｅＶ、 ドーズ量４ Ｘ Ｉ Ｏ”ｃｍ−２）を
行なった。（第３図の１０１打込み後８ｉ０２キヤツプ
アニールによって、打込みの活性化を行なった。このイ
オン打込み用マスクにはホトレジスト（ＡＺ系）を用い
るが、パターン精度のためにレジスト塗布厚は〜１１１
ｍとしている。ここで従来のフォトダイオード部の形状
では第１図に示したように、レジスト塗布ができないが
本発明の第２図にすればレジストの塗布が可能である。
インプラ層の活性化後、第３図（Ｃ）のｉ層にＺｎＯ熱
拡散によりフォトダイオードのｐ層を形成したのち、ソ
ースおよびドレイン電極形成のため、レジスト〜１μｍ
を塗布した。この場合にもフォトダイオード部の形状が
第２図であればレジストの塗布が可能であった。レジス
ト塗布後ＡｕＱｅ（９００人）、Ｎｉ２００人、ついで
Ａｕ １２００人蒸着したのち、リフトオフでソースお
よびドレイン電極を形成した。（第３図（ｄ））さらに
レジスト（〜１μｍ厚）を塗布してから、ゲート金属を
Ｔｉ（１０００人］、Ｐｉ （５００人）、Ａｕ１２０
ＯＡ真空蒸着で被着後リフトオフによりゲート電極を形
成した。
拡散によりフォトダイオードのｐ層を形成したのち、ソ
ースおよびドレイン電極形成のため、レジスト〜１μｍ
を塗布した。この場合にもフォトダイオード部の形状が
第２図であればレジストの塗布が可能であった。レジス
ト塗布後ＡｕＱｅ（９００人）、Ｎｉ２００人、ついで
Ａｕ １２００人蒸着したのち、リフトオフでソースお
よびドレイン電極を形成した。（第３図（ｄ））さらに
レジスト（〜１μｍ厚）を塗布してから、ゲート金属を
Ｔｉ（１０００人］、Ｐｉ （５００人）、Ａｕ１２０
ＯＡ真空蒸着で被着後リフトオフによりゲート電極を形
成した。
この場合にもフォトダイオード部の形状を第２図にする
ことによりレジストの塗布が可能であった。
ことによりレジストの塗布が可能であった。
ゲート金属を形成後、フォトダイオードのｐ電極とＦＩ
ＥＴとのゲート電極とをワイヤリングにより接続するこ
とにより、ＰＩＮ７オトダイオードとＦＥＴとを結合し
た受信０ＥＩＣを作製することができた。
ＥＴとのゲート電極とをワイヤリングにより接続するこ
とにより、ＰＩＮ７オトダイオードとＦＥＴとを結合し
た受信０ＥＩＣを作製することができた。
このように作製した受信０ＥＩＣは逆耐圧およびアイソ
レーションがよいのでＩＧＨｚ以上の高速応答する０Ｒ
ＩＣであることを確認した。
レーションがよいのでＩＧＨｚ以上の高速応答する０Ｒ
ＩＣであることを確認した。
基体面に数μｍの段差があるにもかかわらず、レジスト
厚〜１ｔ１ｍのホトレジ工程示使用できるので、小型か
つ高性能（両速対応）の電界効果型トランジスタと発光
部または受光部をモノリシックに作製することが可能と
なシ、集積化への展開が可能となる。
厚〜１ｔ１ｍのホトレジ工程示使用できるので、小型か
つ高性能（両速対応）の電界効果型トランジスタと発光
部または受光部をモノリシックに作製することが可能と
なシ、集積化への展開が可能となる。
第１図は周辺に数μｍの段差が存在する場合における１
μｍレジストの塗布状況を示す図、第２図は本発明によ
る場合で、四つ角を取り去り、内角３をα＝９０°以上
にきぜたもので、全面に１μｍのレジスト塗布が可能に
なった状態を示す図、第３図は本発明を利用したＰＩＮ
／ＦＥＴの作製プロセスを示した断面図である。 ｌ・・・１μｍレジストの塗布面、２・・・レジストが
塗布できない部分、３・・・レジストを塗布しようとし
た試料の内角、４・・・半絶縁性ＧａＡｓ基板、５・・
・液相成長によるｎ型ＧａＡｓ層、６・・・受光部を作
製するためのストライプ状の溝、７・・・液相成長によ
るｉ型Ｇａ Ａ ｔＡ ＳとＧａＡｌ１との重ね層、８
・Ｆ’ Ｅ Ｔ部、９・・・受光部ｐｉｎフォトダイ
オード、１０・・・イオン打込み層。
μｍレジストの塗布状況を示す図、第２図は本発明によ
る場合で、四つ角を取り去り、内角３をα＝９０°以上
にきぜたもので、全面に１μｍのレジスト塗布が可能に
なった状態を示す図、第３図は本発明を利用したＰＩＮ
／ＦＥＴの作製プロセスを示した断面図である。 ｌ・・・１μｍレジストの塗布面、２・・・レジストが
塗布できない部分、３・・・レジストを塗布しようとし
た試料の内角、４・・・半絶縁性ＧａＡｓ基板、５・・
・液相成長によるｎ型ＧａＡｓ層、６・・・受光部を作
製するためのストライプ状の溝、７・・・液相成長によ
るｉ型Ｇａ Ａ ｔＡ ＳとＧａＡｌ１との重ね層、８
・Ｆ’ Ｅ Ｔ部、９・・・受光部ｐｉｎフォトダイ
オード、１０・・・イオン打込み層。
Claims (2)
- １．発光部および／または受光部と電界効果型トランジ
スタ（ＦＥＴ）との結合をモノリシックなした光集積素
子において、ホトレジスト塗布により形成する発光部お
よび発光部の形状を円形または内角が９０°よりも大き
くしたことを特徴とする光集積素子。 - ２．光集積素子用基体において段差の存在する発光部お
よび／または受光部の形状を円形または内角が９０°よ
りも大きい多角形とし、この上部にホトレジストを塗布
する工程を含むことを特徴とした光集積素子の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110685A JPS61201463A (ja) | 1985-03-04 | 1985-03-04 | 光集積素子およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110685A JPS61201463A (ja) | 1985-03-04 | 1985-03-04 | 光集積素子およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61201463A true JPS61201463A (ja) | 1986-09-06 |
Family
ID=12599221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4110685A Pending JPS61201463A (ja) | 1985-03-04 | 1985-03-04 | 光集積素子およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201463A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2664946A3 (en) * | 2012-05-15 | 2015-04-01 | Omron Corporation | Photoelectric sensor |
| JP2016154226A (ja) * | 2009-09-24 | 2016-08-25 | 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． | センサ、方法、および半導体センサ |
-
1985
- 1985-03-04 JP JP4110685A patent/JPS61201463A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016154226A (ja) * | 2009-09-24 | 2016-08-25 | 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． | センサ、方法、および半導体センサ |
| EP2664946A3 (en) * | 2012-05-15 | 2015-04-01 | Omron Corporation | Photoelectric sensor |
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