JPS6329583A - 光集積素子の製造方法 - Google Patents
光集積素子の製造方法Info
- Publication number
- JPS6329583A JPS6329583A JP17153286A JP17153286A JPS6329583A JP S6329583 A JPS6329583 A JP S6329583A JP 17153286 A JP17153286 A JP 17153286A JP 17153286 A JP17153286 A JP 17153286A JP S6329583 A JPS6329583 A JP S6329583A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- heat treatment
- source
- drain
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003287 optical effect Effects 0.000 title claims description 5
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 5
- 230000001678 irradiating effect Effects 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 238000007740 vapor deposition Methods 0.000 claims 1
- 239000011248 coating agent Substances 0.000 abstract description 3
- 238000000576 coating method Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Junction Field-Effect Transistors (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は発光部または受光部と電界効果型トランジスタ
とをモノリシックにした小型かつ高速応答可能な光集積
素子に関する。
とをモノリシックにした小型かつ高速応答可能な光集積
素子に関する。
従来の光素子の発光部または受光部と電界効果型トラン
ジスターの基板表面の段差の問題はイオンビームエツチ
ングを用いた緩斜面プロセスで改善したとの報告があっ
た（６０年秋季応用物理学会講演予稿集 三浦能４ｐ−
Ｌ−２８照）。しかしプロセスが複雑でちる。
ジスターの基板表面の段差の問題はイオンビームエツチ
ングを用いた緩斜面プロセスで改善したとの報告があっ
た（６０年秋季応用物理学会講演予稿集 三浦能４ｐ−
Ｌ−２８照）。しかしプロセスが複雑でちる。
本発明はレジストを二重塗布および遠紫外線照射と熱処
理する等してプロセスを簡素化した。
理する等してプロセスを簡素化した。
上記従来技術は基板表面の段差をイオンビームエッチす
る等プロセスが複雑でちる。
る等プロセスが複雑でちる。
本発明の目的はレジストを二重塗布および遠紫外線照射
と熱処理する等プロセスを用いて簡素化することにある
。
と熱処理する等プロセスを用いて簡素化することにある
。
上記目的はあらかじめ１μｍのレジストで微細なパター
ンを形成しておき、遠紫外線照射と熱処理を行なうこと
によりレジストを硬化させた。その上に３μｍのレジス
トで塗布されない部分を慢つた後に微細々パターン上の
レジストを除去することＫより達成される。
ンを形成しておき、遠紫外線照射と熱処理を行なうこと
によりレジストを硬化させた。その上に３μｍのレジス
トで塗布されない部分を慢つた後に微細々パターン上の
レジストを除去することＫより達成される。
本発明は６μｍ程ｆの表面の段差がある試料にあらかじ
め１μｍのレジストで微細なパターンを形成しておき遠
紫外線照射と熱処理と行なうことによりレジストを硬化
させた。レジストを硬化させる目的は１μｍのレジスト
の上に３μｍの同じ種類のレジストを塗布したときに下
地のレジストが溶解しないための処理である。次にこの
３μｍのレジストを塗布することにより６μｍの段差を
覆う。この段差を覆わセいと次の工程の金属蒸着後のリ
フトオフが出来なくなる。
め１μｍのレジストで微細なパターンを形成しておき遠
紫外線照射と熱処理と行なうことによりレジストを硬化
させた。レジストを硬化させる目的は１μｍのレジスト
の上に３μｍの同じ種類のレジストを塗布したときに下
地のレジストが溶解しないための処理である。次にこの
３μｍのレジストを塗布することにより６μｍの段差を
覆う。この段差を覆わセいと次の工程の金属蒸着後のリ
フトオフが出来なくなる。
以下、本発明の一実施例を第１図を用いて説明する。
まずｐｉｎフォトダイオードと電界効果型トランジスタ
とを結合した受信ＯＥＩＣ（Ｑｐｔｏｅｌｅｃｔｒｉｃ
Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒＣｕｉｔ）の作製につい
て説明する。
とを結合した受信ＯＥＩＣ（Ｑｐｔｏｅｌｅｃｔｒｉｃ
Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒＣｕｉｔ）の作製につい
て説明する。
受信０ＥＩＣはｐｉｎフォトダイオード部と電界効果型
トランジスタ部（ＦＥＴ）とから構成されている。この
構成においてｐ１ｎフォトダイオード部は縦型構造であ
るのに対してトランジスタ部は横型構造である。したが
って両者の間に数μｍ段差が生じてくるため、リングラ
フィを難しくしている。これを解決するために０ＥＩＣ
はつぎのように作製した。
トランジスタ部（ＦＥＴ）とから構成されている。この
構成においてｐ１ｎフォトダイオード部は縦型構造であ
るのに対してトランジスタ部は横型構造である。したが
って両者の間に数μｍ段差が生じてくるため、リングラ
フィを難しくしている。これを解決するために０ＥＩＣ
はつぎのように作製した。
第１図（ａ）１に示すようにＣｒドープまたはアンドー
プの半絶縁性ＧａＡＳ基板に深さ５〜６μｍのストライ
プ状の溝２をリン酸系エツチング液で作製した。ついで
液相成長により約２μｍのΩ型ＧａＡＳ （キャリア濃
度１０１７〜１０” ｃｍ−３） ３を成長させ、エツ
チングにより第１図（ｂ）に示すようにストライプ状の
溝部分２のみにｎ型ＧａＡＳ３を侵した。この上に液相
成長により約２μｍの１層４を成長させ、エツチングを
施しその上に１μｍのホトレジ（Ａ２系）５を塗布した
ものが第１図（ｅ）に示す。この場合６の部分のホトレ
ジが塗布されないがレジストが薄いため第１図（ｄ）７
．８に示すように微細なＦＥＴのソースおよびドレイン
マスクが得られる。次に遠紫外線を２０分照射してから
熱処理を２００Ｃで２０分（照射と熱処理は：１時でも
よい）行なうことによりレジストを硬化させた。その上
に３μｍのレジスト９を塗布しくＣ）の６部分を覆った
後にソースおよびドレイン上のレジストを除去する。次
にＡｕＧｅ（９００Ａ）、Ｎ１（２０ＯＡ）、ついて°
Ａｕ （１２００Ａ）を真空蒸着後リフトオフでソース
およびドレイン電極第１図（ｅ）の１０．１１を形成し
た。その後ソースおよびドレイン形成と同一方法でゲー
ト電１１２Ｔｉ（ｔｏｏｏ人）、Ｐｔ （５００人）、
Ａｕ（１２００人）も形成した。
プの半絶縁性ＧａＡＳ基板に深さ５〜６μｍのストライ
プ状の溝２をリン酸系エツチング液で作製した。ついで
液相成長により約２μｍのΩ型ＧａＡＳ （キャリア濃
度１０１７〜１０” ｃｍ−３） ３を成長させ、エツ
チングにより第１図（ｂ）に示すようにストライプ状の
溝部分２のみにｎ型ＧａＡＳ３を侵した。この上に液相
成長により約２μｍの１層４を成長させ、エツチングを
施しその上に１μｍのホトレジ（Ａ２系）５を塗布した
ものが第１図（ｅ）に示す。この場合６の部分のホトレ
ジが塗布されないがレジストが薄いため第１図（ｄ）７
．８に示すように微細なＦＥＴのソースおよびドレイン
マスクが得られる。次に遠紫外線を２０分照射してから
熱処理を２００Ｃで２０分（照射と熱処理は：１時でも
よい）行なうことによりレジストを硬化させた。その上
に３μｍのレジスト９を塗布しくＣ）の６部分を覆った
後にソースおよびドレイン上のレジストを除去する。次
にＡｕＧｅ（９００Ａ）、Ｎ１（２０ＯＡ）、ついて°
Ａｕ （１２００Ａ）を真空蒸着後リフトオフでソース
およびドレイン電極第１図（ｅ）の１０．１１を形成し
た。その後ソースおよびドレイン形成と同一方法でゲー
ト電１１２Ｔｉ（ｔｏｏｏ人）、Ｐｔ （５００人）、
Ａｕ（１２００人）も形成した。
このように作製した受信○ＥＩＣは逆耐圧およびアイソ
レーションがよいのでＩ Ｇ Ｈｚ以上の高速応答する
０ＥＩＣでちることを確認した。
レーションがよいのでＩ Ｇ Ｈｚ以上の高速応答する
０ＥＩＣでちることを確認した。
Ｃ発明の効果〕
本発明によれば基板面に６μｍの段差があるにもかかわ
らずホトレジスト厚１μｍの工程が使用できるので、小
型かつ高性能（高速対応）の電界効果型トランジスタと
発光部または受光部をモノリシックに作製することが可
能となり、集積化への喚開が可能となる。
らずホトレジスト厚１μｍの工程が使用できるので、小
型かつ高性能（高速対応）の電界効果型トランジスタと
発光部または受光部をモノリシックに作製することが可
能となり、集積化への喚開が可能となる。
第１図は本発明の実施例のＰＩＮ／ＦＥＴのプロセスを
示した断面図である。 １・・・ＧａＡＳ基板、２・・・６μｍのストライプ状
の溝、３・・・ｎ型ＧａＡｓｔ ４・・・ｉ層、５・
・・１μｍのホトレジ、６・・・ホトレジが塗布されな
い部分、７・・・ソースマスク、８・・・ドレインマス
ク、９・・・３μｍのホトレジ、１０・・・ソース【１
１１・・・ドレイン電４．１２・・・ゲート電極。
・−・Ｓ１代理人 弁理士
小川勝男：” 。
示した断面図である。 １・・・ＧａＡＳ基板、２・・・６μｍのストライプ状
の溝、３・・・ｎ型ＧａＡｓｔ ４・・・ｉ層、５・
・・１μｍのホトレジ、６・・・ホトレジが塗布されな
い部分、７・・・ソースマスク、８・・・ドレインマス
ク、９・・・３μｍのホトレジ、１０・・・ソース【１
１１・・・ドレイン電４．１２・・・ゲート電極。
・−・Ｓ１代理人 弁理士
小川勝男：” 。
Claims (1)
- １、発光部または受光部と電界効果型トランジスター（
ＦＥＴ）との結合をモノリシックにした光集積素子のソ
ース・ドレインおよびゲートの製造工程においてソース
・ドレインおよびゲートのホトレジパターン形成後に遠
紫外線を照射する工程と熱処理する工程（照射と熱処理
は同時でも良い）とその上にホトレジストを塗布した後
にソース・ドレインおよびゲート附近のレジストをパタ
ーン化して除去する工程と金属を蒸着後リフトオフする
工程からなる光集積素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17153286A JPS6329583A (ja) | 1986-07-23 | 1986-07-23 | 光集積素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17153286A JPS6329583A (ja) | 1986-07-23 | 1986-07-23 | 光集積素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329583A true JPS6329583A (ja) | 1988-02-08 |
Family
ID=15924867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17153286A Pending JPS6329583A (ja) | 1986-07-23 | 1986-07-23 | 光集積素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329583A (ja) |
-
1986
- 1986-07-23 JP JP17153286A patent/JPS6329583A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4719498A (en) | Optoelectronic integrated circuit | |
| US5387529A (en) | Production method of a MESFET semiconductor device | |
| US4222164A (en) | Method of fabrication of self-aligned metal-semiconductor field effect transistors | |
| JPS5952881A (ja) | 電界効果型半導体装置の製造方法 | |
| KR0146713B1 (ko) | 상부 표면방출 마이크로 레이저의 제조방법 | |
| JPS6329583A (ja) | 光集積素子の製造方法 | |
| JPS60231368A (ja) | 半導体装置の製造方法 | |
| JP2551427B2 (ja) | 半導体装置及びその製造方法 | |
| JPS62211957A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6341078A (ja) | 半導体装置の製造方法 | |
| JPS61201463A (ja) | 光集積素子およびその製法 | |
| JPH0442940A (ja) | 半導体装置の製造方法 | |
| JPH07107906B2 (ja) | 半導体装置の製造方法 | |
| JPH0758718B2 (ja) | 化合物半導体装置の製造方法 | |
| JPH02273939A (ja) | 電界効果型半導体装置の製造方法 | |
| JPS609171A (ja) | 半導体装置の製造方法 | |
| JPS60244075A (ja) | Ｅ／ｄ構成集積回路の製造方法 | |
| JPS616870A (ja) | 電界効果トランジスタの製造方法 | |
| JPS617668A (ja) | 半導体装置の製造方法 | |
| JPS59181532A (ja) | 表面処理法 | |
| JPH0719757B2 (ja) | 半導体素子の製造方法 | |
| JPS58197883A (ja) | 半導体装置の製造法 | |
| JPS61280673A (ja) | 化合物半導体装置の製造方法 | |
| JPS6138854B2 (ja) | ||
| JPH06275652A (ja) | 半導体装置の製造方法 |