CN107210259B - 使用牺牲子鳍状物在硅衬底上形成的高迁移率纳米线鳍状物沟道 - Google Patents

使用牺牲子鳍状物在硅衬底上形成的高迁移率纳米线鳍状物沟道 Download PDF

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Abstract

集成电路管芯包括通过从沟道材料下方去除子鳍状物材料的一部分形成的用于晶体管的具有沟道材料的四栅极器件纳米线(例如，将成为MOS器件的沟道的单个材料或叠置体)，其中，子鳍状物材料生长在纵横比捕获(ART)沟槽中。在一些情形下，在形成这些纳米线时，可以去除沟道下方的有缺陷的鳍状物材料或区域。这种去除隔离了鳍状物沟道、去除了鳍状物缺陷和漏电路径，并形成了具有其上可形成栅极材料的四个暴露表面的沟道材料的纳米线。

Description

使用牺牲子鳍状物在硅衬底上形成的高迁移率纳米线鳍状物 沟道
技术领域
电路器件和基于鳍状物的电路器件的制造和结构。
背景技术
衬底上的电路器件(例如，半导体(例如，硅)衬底上的集成电路(IC)晶体管、电阻器、电容器等)的提升的性能和产量通常是在那些器件的设计、制造和操作期间考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管器件(例如在互补金属氧化物半导体(CMOS)中使用的器件)的设计和制造或形成期间，常常期望增加N型MOS器件(n-MOS)沟道中的电子的移动以及增加P型MOS器件(p-MOS)沟道中的正电荷空穴的移动。在一些情形下，为了增加这种移动，将与III-V和IV族化学元素材料类似的晶格失配沟道材料外延生长在硅上以在失配沟道材料中诱发应变。这允许形成不与Si衬底晶格匹配的III-V族和锗的高迁移率沟道。
然而，由于材料中的这种大的晶格失配，因此当新型材料(例如，III-V和IV族(例如，硅、锗))生长在硅材料衬底上时，产生了晶体缺陷。在用于形成沟道的材料层之间产生的这些晶格失配和缺陷降低了性能和电子/空穴移动。
附图说明
图1是在衬底的顶表面上并围绕鳍状物形成浅沟槽隔离(STI)材料层之后的具有鳍状物的半导体衬底基础部(substrate base)的一部分的示意性横截面视图。
图2示出了在STI区域之间形成上部沟槽和下部沟槽之后的图1中的半导体衬底。
图3A示出了在上部沟槽和下部沟槽中形成外延材料之后的图2中的半导体衬底。
图3B示出了在蚀刻STI区域以去除STI区域的高度并且暴露可被蚀刻的一定高度的牺牲子鳍状物材料之后的图3A中的半导体衬底。
图3C示出了在进行蚀刻以去除牺牲子鳍状物材料从而利用在STI区域的经蚀刻的顶表面上方延伸的一定高度的具有沟道材料的沟道层形成电子器件纳米线之后的图3B中的半导体衬底。
图3D示出了在形成从电子器件纳米线的所有4个暴露表面生长的第一共形厚度的第一共形外延“包覆”材料之后的图3C中的半导体衬底。
图4A示出了在上部沟槽和下部沟槽中形成外延材料之后的图2中的半导体衬底的另一实施例。
图4B示出了在蚀刻STI区域以去除它们的高度并且暴露可被蚀刻的一定高度的牺牲子鳍状物材料之后的图4A中的半导体衬底。
图4C示出了在进行蚀刻以去除牺牲子鳍状物材料从而利用在STI区域的经蚀刻的顶表面上方延伸的一定高度的具有沟道材料的叠置体形成电子器件叠置体之后的图4B中的半导体衬底。
图4D示出了在进行蚀刻以去除薄膜沟道材料从而利用在STI区域的经蚀刻的顶表面上方延伸的一定高度的剩余沟道层形成电子器件纳米线之后的图4C中的半导体衬底。
图5示出了用于通过使用牺牲子鳍状物材料在衬底上方形成高迁移率纳米线“四栅极”器件的示例性工艺的流程图。
图6举例说明了根据一个实施方式的计算设备。
具体实施方式
当特定材料(例如，III-V和IV族(例如，硅(Si)和锗(Ge)原子元素材料)外延生长在硅材料衬底(例如，单晶硅)上时，材料中的大晶格失配可能产生缺陷。在一些情形下，可以从衬底表面、在浅沟槽隔离(STI)区域之间的沟槽中外延生长材料。生长可以被图案化以及蚀刻以形成具有材料的“鳍状物”，在该“鳍状物”中或“鳍状物”上可以形成器件。因此，在鳍状物被图案化和从生长蚀刻之后，缺陷可能存在于器件可以在其中或者在其上形成的具有材料的“鳍状物”中。如果这些缺陷传播到整个沟槽，则它们可能导致在由在沟槽上方延伸的外延生长形成的器件层上构建的器件的产量问题和变化问题。该传播可能存在于在鳍状物中形成的“鳍状物”器件中，其中该鳍状物是被图案化的并且是从在沟槽上方延伸的外延生长所蚀刻的。这样的鳍状物器件可以包括在从半导体(例如，硅)衬底或其它材料生长或者在半导体衬底(例如，硅)衬底或其它材料上方延伸的“鳍状物”的侧壁中或该侧壁上形成的鳍状物集成电路(IC)晶体管、电阻器、电容器、等等。这样的器件可以包括鳍状物金属氧化物半导体(MOS)晶体管器件，例如在基于N型(例如，被掺杂为具有电子电荷载流子)MOS器件(n-MOS)沟道中的电子的移动和P型(例如，被掺杂为具有空穴电荷载流子)MOS器件(p-MOS)沟道中的正电荷空穴的移动的互补型金属氧化物半导体(CMOS)中所使用的器件。
本文中所描述的实施例提供了仅在鳍状物的一个方向上(沿着宽度W，例如在图2-图6中示出的)捕捉缺陷的工艺的解决方案。该解决方案可以包括采用纵横比捕获(aspectratio trapping)这一构思的工艺，其中，鳍状物的高度(H)大于宽度(W)。然而，该方案使得大量缺陷沿鳍状物的长度方向向器件层传播。根据实施例，这样的缺陷可以通过以下手段来避免，即通过将沟槽的高度(H)制造为大于沟槽的宽度(W)和长度(L)以使得比值H/W>＝1.5以及H/L>＝1.5来沿着形成沟槽的STI的侧壁(例如，在W方向和长度L方向二者上)捕获缺陷。该比值(例如，纵横比捕获或者“ART”)可以给出最小的H/W比值界限以阻挡在沟槽内形成的缓冲层内的许多缺陷。因此，本文中所描述的工艺可以避免鳍状物中的由层界面中的晶格失配而导致的晶体缺陷。例如，沟槽中的缺陷(例如，晶体缺陷)可能没有延伸到或者存在于外延区域(例如，区域的上部器件材料)中。因此，由该材料形成的鳍状物可以提供其中可形成基于无缺陷鳍状物的器件的电子器件材料(例如，阱和/或沟道)。
在一些情形下，为了在Si上提供高迁移率沟道，可以使用在ART沟槽中生长的高迁移率材料来生长鳍状物场效应晶体管(FET)阱和沟道材料或层。在这种情形下，为了控制静电，子沟道鳍状物(例如，子鳍状物)材料可能必须要被重掺杂或者具有足够大的导带或价带偏移来将沟道材料与具有“子鳍状物材料”的子沟道隔离。还应当指出，该方案可以允许CMOS集成，然而，该方案可能需要非常深的窄沟槽来容纳要在沟槽内生长的所有鳍状物缓冲层和器件层(例如，参见以上提及的ART)。使用该方案，可以将缺陷捕获在深沟槽的底部处的鳍状物中，并使得顶部或沟道鳍状物区域相对没有缺陷。一个问题在于，沟道下方的鳍状物材料或区域可能由于鳍状物中的缺陷(例如，ART沟槽中的鳍状物中或者在沟槽的底部处的鳍状物中的缺陷)而仍然有漏电(例如，其导致电子或空穴电流载流子漏电路径)。
因此，本文中所描述的一些实施例包括使用在ART沟槽中生长的高迁移率材料来在Si上生长高迁移率沟道、以及然后蚀刻掉或者蚀刻尽鳍状物的子缓冲层以避免或消除由于ART沟槽中的鳍状物中的缺陷而导致的漏电。根据实施例，可以在ART沟槽中生长高迁移率鳍状物材料，以及然后将该材料形成为纳米线(例如，纳米带)(例如，将成为MOS器件的沟道的单个材料或叠置体)，该纳米线可以被用作晶体管的高迁移率沟道。在一些情形下，纳米线可以用于形成“四栅极”器件，或者纳米线可以用作“四栅极”器件的部分，该“四栅极”器件例如是以下器件，在该器件中，纳米线是具有一层或多层半导体沟道材料(多个半导体沟道材料)的“四沟道”。这可以通过去除鳍状物的位于沟道材料下方的一部分来完成。在一些情形下，在形成这种纳米线或带时，可以去除沟道下方的有缺陷的鳍状物材料或区域。这种去除隔离了鳍状物沟道、去除了鳍状物缺陷和漏电路径、以及形成具有沟道材料的纳米线或带。
根据实施例，III-V族或Ge材料中的高迁移率鳍状物沟道材料经由深沟槽中的纵横比捕获生长在Si上。由于晶格失配，鳍状物的子沟道部分将有缺陷。
根据一些实施例，在具有已知蚀刻选择性(例如，经过一时间段，所选择的化学制品蚀刻掉一种所选择类型的材料的期望厚度但是不蚀刻另一种所选择的材料的该厚度(例如，对于另一种材料，仅该厚度的2％与5％之间))的情况下，鳍状物的子沟道材料(例如，沟道材料下方的“子鳍状物材料”)可以是与该沟道不同的III-V族或Ge材料，或者可以保护沟道，以使得可以通过已知的蚀刻选择性来去除有缺陷的材料。
根据实施例，去除鳍状物的子沟道材料(1)消除了子沟道材料中的影响沟道中的载流子的移动的寄生漏电路径；(2)将晶体管沟道与沟槽中的材料和STI隔离；以及(3)使得能够围绕沟道的所有侧部或者在沟道的所有侧部上形成栅极以便对沟道进行出众的静电控制。可以在去除或蚀刻之前将结区域(例如，源极和漏极)形成在鳍状物的端部处，使得纳米线悬浮于在去除子鳍状物材料处形成的开口上方。例如，可以通过利用光刻胶保护或覆盖在鳍状物的端部处的一部分长度免于蚀刻、同时允许“栅极”蚀刻来蚀刻鳍状物的中心部分(例如，其中将形成结区域的端部部分之间的部分)来形成结区域。这将去除子沟道材料并形成纳米线，该纳米线悬浮于在中心部分中、结区域之间、沟道材料下方形成的开口上方。
在一些情形下，通过使用已知的蚀刻选择性，(1)可以在鳍状物的形成期间将鳍状物的子沟道材料(例如，沟道材料下方的材料)选择或预先确定为与沟道材料不同的III-V或IV族材料，从而使得(例如，有缺陷的)子沟道材料可以被选择性地蚀刻掉，而不会蚀刻(例如，同时留下)沟道材料(例如，因此由剩余的沟道材料形成纳米线)。这里，蚀刻剂可以被选择为蚀刻子沟道材料但不蚀刻沟道材料的蚀刻剂。
在其它情形下，通过使用已知的蚀刻选择性，(2)在鳍状物的形成期间，鳍状物的沟道材料可以由所选择的或者预先确定的与沟道材料不同的另一III-V或IV族材料的薄膜层(例如，附接到沟道材料的顶表面和底表面)来保护，从而使得(例如，有缺陷的)子沟道材料可以被选择性地蚀刻掉，而不会蚀刻(例如，同时留下)沟道材料，例如这是因为沟道材料由薄膜层和毛细管效应保护而免于被蚀刻掉。这里，蚀刻剂可以被选择为蚀刻沟道材料但不蚀刻薄膜层或沟道材料的蚀刻剂(例如，从而形成纳米线，例如为剩余的薄膜层和沟道材料的三种材料的叠置体或纳米带)。例如，由于薄高度的沟道材料和位于其顶表面和底表面上的保护薄膜、以及毛细管效应，因此阻止或减小沟道材料的量被蚀刻(与沟道宽度不相关)。
例如，根据一些实施例，高迁移率沟道材料夹在(例如，设置或位于)两个薄宽带隙材料层之间，从而使得蚀刻选择性和毛细管蚀刻效应的组合可以保护沟道材料，同时去除两个薄宽带隙材料层与沟道材料之间周围的所有其它材料。这可以包括去除子沟道材料但保留(例如，不去除)两个薄层，从而由剩余的薄膜层和沟道材料形成纳米线。
根据实施例，“纳米线”仅是由剩余的沟道材料形成的纳米线，或者可以是“叠置体”，该“叠置体”仅为沟道材料和两个薄膜层。在一些情形下，去除子沟道材料之后是生长器件层，例如围绕纳米线(或叠置体)的所有4个暴露的表面生长栅极层以形成“四栅极”器件(例如，具有沟道(例如，四沟道)的器件，其中对于它们的整个长度的至少一部分或它们的整个长度而言，两侧、顶表面和底表面完全暴露)。晶体管器件然后可以形成在纳米线(或叠置体)的侧壁、底表面和顶表面上。
由于去除了从子沟道或子鳍状物材料到衬底的漏电，因此当使用纳米线作为晶体管沟道时，对有缺陷的子沟道(例如，子鳍状物)材料的蚀刻带来或提供了未预料到的显著降低晶体管漏电的益处(例如，由于不具有通过子鳍状物材料的漏电)。另外，在纳米线的高迁移率沟道材料周围保留薄的宽带隙材料(例如，栅极电介质)层已经显示出了提供未预料到的以下益处，即出众的栅极界面属性(例如，栅极材料形成在纳米线上或周围)，从而带来了更高的载流子迁移率。这些实施例可以带来以下未预料到的益处：(1)由于物理去除了沟道下方的有缺陷子沟道外延材料中的漏电路径，因此带来了更低关断状态漏电的晶体管，(2)由于保护高迁移率沟道的物理上薄的但是更宽的带隙半导体，因此带来了具有更强栅极控制的更高品质沟道材料氧化物-外延界面，(3)由于存在保护沟道的宽带隙材料，因此带来了沟道中的更高迁移率，(4)由于先前提及的提高的迁移率和提高的栅极界面品质，因此带来了具有更好导通状态电流的晶体管。
我们现在将描述这些由剩余的沟道材料形成的纳米线(例如，参见图3C和图4D)，或剩余的“叠置体”，该“叠置体”是两个薄膜沟道层之间的沟道材料(例如，参见图4C)。
图1是在衬底的顶表面上并围绕鳍状物形成浅沟槽隔离(STI)材料层之后的具有鳍状物109的半导体衬底基础部的一部分的示意性横截面视图。图1示出了具有材料102的半导体衬底或基础部101，其具有顶表面103并具有鳍状物109。衬底101可以包括硅、多晶硅、单晶硅或者用于形成硅基础部或衬底的各种其它适当的技术(例如，硅晶圆)，或者可以利用硅、多晶硅、单晶硅或者用于形成硅基础部或衬底(例如，硅晶圆)的各种其它适当的技术来形成衬底101，或者衬底101可以沉积有硅、多晶硅或者单晶硅，或者利用用于形成硅基础部或衬底(例如，硅晶圆)的各种其它适当的技术对衬底101进行沉积，或者可以利用硅、多晶硅或者单晶硅来生长衬底101，或者利用用于形成硅基础部或衬底(例如，硅晶圆)的各种其它适当的技术来生成衬底101。例如，根据实施例，可以通过生长单晶硅衬底基础部材料来形成衬底101，该单晶硅衬底基础部材料具有厚度在100埃与1000埃之间的纯硅。可选地，可以通过以下操作来形成衬底101，即对各种适当的硅或者硅合金材料102进行充分的化学气相沉积(CVD)来形成在厚度上具有1微米与3微米之间的厚度的材料层，例如通过CVD形成在厚度上为两微米的厚度。还考虑到，衬底101可以是弛豫的、非弛豫的、渐变的、和/或非渐变的硅合金材料102。在表面103处，材料102可以是弛豫材料(例如，具有非应变的晶格)。材料102可以是单晶硅材料。衬底102可以由硅制成并且具有顶表面103(以及鳍状物109的顶表面)，该顶表面103具有(100)晶体取向材料(例如，根据密勒指数)。在一些情形下，衬底101可以是“斜切”衬底。
在一些情形下，衬底101可以被蚀刻以沿着衬底的长度(例如，进入页面)形成一个或多个硅鳍状物109。可以通过以下步骤来形成鳍状物109：遮蔽衬底的其上方将形成鳍状物的顶表面、以及在为了形成期望的鳍状物高度(例如，高度H1+HS)所需要的时间段内蚀刻衬底101的材料。可以如本领域中公知地那样执行这种蚀刻。在形成衬底的具有材料102的鳍状物109之后，STI材料104可以沉积在鳍状物之间的空隙中和鳍状物上方。所沉积的STI材料随后可以被抛光以暴露鳍状物109的顶部，例如通过如本领域中公知的化学机械抛光(CMP)。在抛光后，STI材料被形成为分开的具有STI材料104的STI区域107和108。
可以由氧化物或氮化物或者它们的组合来形成STI材料104。可以由SiN、SiO2或者本领域中公知的其它材料来形成STI材料104。可以通过原子层沉积(ALD)或化学气相沉积(CVD)来形成STI材料104。通常经由等离子体增强化学沉积(PECVD)沉积STI材料104。在一些情形下，可以在工艺(例如，PECVD)期间使用各种氧前体、硅烷前体或者通用前体中的任何一个来形成STI材料104，如本领域中公知的那样。在一些情形下，可以通过在400℃下使用TEOS+O2+RF的工艺形成STI材料104。在一些情形下，材料104可以是无定形材料或非晶体材料。
图2示出了在SIT区域之间形成上部沟槽和下部沟槽之后的图1中的半导体衬底。图2示出了在STI区域107与108之间以及在表面103的高度上方限定的上部沟槽105。可以通过如本领域中公知的那样图案化和蚀刻鳍状物109来形成沟槽105。这可以包括执行干法蚀刻以去除STI区域之间的鳍状物109的高度，如本领域中公知的那样。蚀刻可以或可以不使用掩模来保护STI区域。鳍状物109的所去除的高度可以向下延伸到衬底的顶表面103，但是不低于衬底的顶表面103。
在形成上部沟槽104之后，可以通过蚀刻以去除鳍状物109的任何剩余材料和衬底101的位于表面103下方的额外材料以在其底部处形成具有角A1的三角形或“V”形来形成下部沟槽106。形成下部沟槽106可以包括随后的湿法蚀刻(例如三甲基氢氧化铵(trimetholammonium hydroxide)蚀刻)以去除鳍状物109的任何剩余材料以及衬底101的表面103下方的材料102的高度H2。然而，在一些实施例中，干法蚀刻或湿法蚀刻可以在表面103处停止以提供结晶材料的平坦表面，例如具有(100)结晶指数的材料，以代替下部沟槽106的“V”形部分，。
STI区域107具有侧壁113和高度H1+H5。STI区域108具有侧壁115和高度H1+H5。侧壁113和115可以是垂直于水平平面表面103(例如，相对于水平平面表面成直角)的垂直平面表面。侧壁可以包括或者可以是STI材料104。在一些情形下，侧壁材料可以是无定形材料或者非晶体材料。STI区域107和108可以具有在10与100纳米(nm)之间的宽度。
上部沟槽105可以由区域107和108的侧壁来限定。更具体来说，图2示出了沟槽105由区域107的侧壁113处的侧部、区域108的侧壁115处的侧部、在顶表面103的高度处的底部、以及相邻于(例如，靠近)具有高度H1+H5的顶表面的顶部来限定，或者沟槽105具有这些侧部、底部和顶部。在蚀刻材料102以形成下部沟槽106之前，沟槽105可以延伸到材料102的表面103将在沟槽的底部处暴露的地方。在一些情形下，每个沟槽105由其它STI区域(例如，具有类似于侧壁113和115的侧壁的前STI和后STI)的额外侧壁限定，并且顶表面具有高度H1+H5，但限定了沟槽105的长度L。
沟槽105可以具有由区域107的侧壁113与区域108的侧壁115处的侧部之间的水平距离限定的宽度W1。宽度W1可以是10与100纳米(nm)之间的宽度。在一些情形下，W1大约为25nm。在一些情形下，宽度W1可以是5、10、20或30纳米。在一些情形下，宽度W1可以在5与30纳米之间。
沟槽105可以具有由顶表面103与区域107和108的顶表面之间的垂直距离限定的高度H1+H5。高度H1可以是30与300纳米(nm)之间的高度。在一些情形下，H1大约为75nm。沟槽的H1可以大于沟槽的W1，以使得比值H1/W1>＝1.5。在一些情形下，比值H1/W1＝1.5。在一些情形下，比值H1/W1>＝2.0。
在一些情形下，高度HS可以等于高度H3+H4+H5，如针对图3A-图3D示出和描述的那样。在一些情形下，高度HS可以等于高度H3+2xH41+H4，如针对图4A-图4D所示出和描述的那样。
沟槽105可以具有长度L1，该长度L1被定义为进入页面并沿着侧壁113或侧壁115的长度。长度L1可以是在50nm与5微米之间的长度。在一些情形下，L1大约为500nm。在一些情形下，长度L1可以在200与1000纳米之间。
沟槽的H1可以大于沟槽的L1，以使得比值H1/L1>＝1.5。在一些情形下，比值H1/L1＝1.5。在一些情形下，比值H1/L1>＝2.0。根据一些实施例，W1可以在10与15纳米(nm)之间，并且H1可以为350纳米(nm)。可选地，L1可以等于W1。
图2还示出了被限定的、延伸到表面103和衬底101中的下部沟槽106。沟槽106可以被限定在衬底101的具有材料102的侧壁118与119之间。表面118和119可以是具有(111)晶体指数衬底材料的衬底材料102的衬底内部侧壁。侧壁118和119可以在沟槽106的底部处相遇并形成大约125度的内角，如对于在(100)晶体指数衬底材料顶表面103下方形成的(111)晶体指数的壁而言是已知的。下部沟槽106在其上部开口处具有高度H2、宽度W1，并且具有长度L1。高度H2可以基于形成具有(111)晶体指数的侧壁118和119而与宽度W1成比例，如本领域中公知的那样。
侧壁118和119可以在下部沟槽的底部处相遇，并形成在123度与128度之间的内“V”形底角A1。角A1可以是在具有(111)晶体指数的侧壁118和119的相遇处形成的角，如本领域中公知的那样。
在一些情形下，通过如本领域中公知的图案化和蚀刻来形成侧壁118和119。这可以包括使用用于形成沟槽106的相同蚀刻工艺来图案化和蚀刻材料102。在一些情形下，这可以包括在形成上部沟槽105之后使用第二蚀刻化学作用或者不同的蚀刻化学作用。
在一些情形下，沟槽106由衬底的额外侧壁来限定，该额外侧壁例如是具有材料102的前侧壁表面和后侧壁表面，该前侧壁表面和后侧壁表面可以是垂直的(例如，具有110晶体取向)或具有(111)晶体取向。这些额外侧壁可以限定沟槽106的长度L。图2示出了沟槽105和106被限定在STI区域107与108之间和衬底103中。然而，可以预期到，更多类似的沟槽和区域可以存在于衬底101上(例如，至少几百或者成千上万)。
图3A示出了在上部沟槽和下部沟槽中形成外延材料之后的图2中的半导体衬底。图3A示出了从沟槽106中的侧壁(例如，侧表面)118和119外延生长的具有材料122的第一缓冲层。材料122可以是随后将被去除或者蚀刻以形成具有一个或多个沟道材料的纳米线的“牺牲”层或材料的缓冲层。在一些情形下，材料122是具有鳍状物牺牲材料的子鳍状物缓冲层。可以从(例如，接触)衬底材料102的(111)晶体表面外延生长材料122。可以通过使用原子层外延(ALE)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)或金属有机气相外延(MOVPE)进行外延生长(例如，异质外延生长)来形成材料122，并且可以仅从沟槽中的“晶种”表面118和119生长材料122，但是不从STI侧壁或STI顶表面生长材料122。在一些情形下，可以通过使用分子束外延(MBE)或迁移增强外延(MEE)进行外延生长(例如，异质外延)来形成材料122。生长沉积的选择(例如生长温度、气体钎剂的压力、等等)可以限定外延生长的选择性。在一些情形下，材料122的生长是通过选择或使用预定的生长温度范围、气体钎剂范围的压力等等来从表面118和119选择性地生长的，如对于材料122从表面118和119的材料生长但是不从STI侧壁或顶表面的材料生长或开始而言是已知的。材料122还被示出为具有垂直的侧表面。
材料122具有在高度H1上方的高度H3。材料122可以具有底表面和侧表面，该底表面具有从表面118和119生长的(111)晶体取向材料，侧表面具有沿着或相邻于侧壁113和115的(110)晶体取向材料。材料122可以具有侧表面123和124，其在高度H1上方延伸高度H3，具有(110)晶体取向材料并平行于侧壁113和115。在一些实施例中，晶体缺陷可能存在于接近或沿着形成沟槽的STI的侧壁113和115的材料122中。在一些实施例中，晶体缺陷可能由于缺陷(包括起源于STI侧壁113或115处、仍然留在上部沟槽105的高度H1内的堆垛层错)而存在于材料122中。在一些情形下，这些缺陷可以在高度H1处中断或者在高度H1上方不存在，并因此这些缺陷可能不存在于高度H3内。
在一些情形下，高度H3可以在50与60纳米之间。在一些情形下，高度H3可以是在10-50纳米(nm)之间的高度。在一些情形下，H3大约为10nm。在一些情形下，高度可以是至少10nm的高度。在一些情形下，H3在20与100nm之间。在一些情形下，H3为50nm。在一些情形下，高度H3足够大或充分大以允许材料122被选择性地(例如，相对于材料142)水平地蚀刻以去除材料122的高度H3或全部材料122以形成具有高度H4和侧壁152和154的纳米线，该纳米线具有材料142。
材料122可以具有顶表面125，其具有(100)晶体取向(密勒指数)。材料122的顶表面形成具有(100)晶体指数的平坦表面。材料122可以具有在侧壁113与115之间的宽度W1。材料122可以具有长度L1。
在一些情形下，结区域(例如，源极和漏极)在去除材料122之前形成在材料122的端部处，以使得当材料122被去除或蚀刻(例如，如针对图3B-图3C和图5所提及的)时，剩余的纳米线或带(例如，材料142的剩余的纳米线或带)悬浮于在去除子鳍状物材料122处形成的开口上方。侧表面123和124可以被蚀刻以去除高度H3的宽度W1，或者去除所有材料122以形成具有材料142的这种纳米线。
与材料102的晶格相比，材料122的晶格可以是不同的尺寸(例如，与材料102的晶格发生晶格失配)。因此，材料102可以在材料122中诱发应变。该应变可以是通过与侧壁118和119处的材料102的晶格失配而引起的。该应变可以是由于侧壁118与侧壁119构成的角而造成的双向应变。如本领域中公知的，材料122中的应变可以是由晶格失配引起的应变。在一些情形下，由于它是缓冲层并且它是厚的，因此材料122将弛豫并且是有缺陷的。在一些情形下，临界厚度(大于该临界厚度，材料将弛豫)可以是小于6nm的厚度，因此在高度H1上方的材料122中将不存在应变。材料122在高度H3处和表面125处可以是弛豫材料(例如，具有非应变的晶格)。
图3A示出了具有顶表面125的材料122，在该顶表面125上或者从该顶表面125外延生长具有沟道材料142的沟道层。图3A中的材料142可以是用于晶体管的沟道材料(例如，将成为MOS器件的沟道的单个材料或者沟道材料的叠置体的部分)。材料142具有底表面154，例如原子地键合到表面125或者从(例如，接触)表面125外延生长的表面。材料142还包括顶表面155，具有缓冲材料144的缓冲层从该顶表面155外延生长。材料142还被示出为具有垂直的侧表面152和153。这些表面可以是材料122的侧表面的继续。根据一些实施例，可以通过使用原子层外延(ALE)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)或金属有机气相外延(MOVPE)进行外延生长(例如，异质外延生长)来形成材料142，并可以仅从材料122的“晶种”顶表面125生长材料142。在一些情形下，可以通过使用分子束外延(MBE)或者迁移增强外延(MEE)进行外延生长(例如，异质外延)来形成材料142，并可以仅从“晶种”顶表面125生长材料142。材料142可以是从材料122的单晶无缺陷表面125生长的外延生长的无缺陷单晶材料。
材料142具有在表面125上方的高度H4。材料142可以具有底表面154和垂直的侧表面152和153，该底表面154具有从表面125生长的(100)晶体取向材料，侧表面152和153具有(110)晶体取向材料。例如通过在沟槽105中生长两个侧表面，侧表面152和153可以是材料142的侧表面123和124的继续(例如，从侧表面123和124平行延伸或者在侧表面123和124上方延伸)。在一些实施例中，晶体缺陷可能由于使用缓冲层122而不存在材料142中。在一些情形下，层122中的缺陷在高度H3处中断或者在高度H3内不存在，并因此层122中的缺陷没有延续或传送到材料122中。
在一些情形下，高度H4可以在3与20纳米之间。在一些情形下，H4为10纳米。在一些情形下，H4为20纳米。在一些情形下，H4在15与30纳米之间。在一些情形下，高度H4可以是在2-10纳米(nm)之间的高度。高度H4可以是小于20nm的高度。高度H4可以是小于10nm的高度。在一些情形下，H4在2与5nm之间。
在一些情形下，高度H3足够大或充分大以允许暴露的具有高度H3的侧壁材料122被选择性地(例如，相对于材料142)水平地蚀刻(例如，如针对图3B-图3C和图5所提及的)以去除材料122的高度H3或所有材料122以形成具有高度H4和侧壁152和153且具有材料142的纳米线150。这可以由于材料122被选择性地蚀刻以(1)去除所有材料122，但是(2)由于在一时间段内蚀刻化学作用蚀刻材料122比蚀刻材料142快至少50倍、上百倍或几千倍而不去除材料142。
材料142可以具有顶表面155，其具有(100)晶体取向(密勒指数)。在一些情形下，材料142的顶表面形成具有(100)晶体指数的平坦表面。材料142可以具有位于侧表面152与153之间的宽度W1。材料142可以具有长度L1。
在一些情形下，在去除材料122之前，将结区域形成在材料142的端部处，以使得当材料122被去除或蚀刻(例如，如针对图3B-图3C和图5所提及的)，材料142的剩余纳米线或带悬浮于在去除子鳍状物材料122处形成的开口上方。侧表面123和124可以被蚀刻以去除材料122的高度H3或所有材料122以形成具有高度H4和侧壁152和154且具有材料142的这种纳米线150。
例如，结区域可以通过以下步骤来形成：利用光刻胶保护图3A或图3B中的鳍状物的端部处的长度以保护材料122和142的端部部分免于蚀刻，同时允许图3D中的“栅极”蚀刻来蚀刻鳍状物的中心部分(例如，其中将形成结区域的端部部分之间的部分)，从而去除子沟道材料122并形成在开口上方悬浮的纳米线150，该开口形成在中心部分中、结区域之间、沟道材料下方。
与材料122的晶格相比，材料142的晶格可以是不同的尺寸(例如，与材料122的晶格发生晶格失配)。因此，材料122可以在材料142中诱发应变。由于表面125与154之间的晶格失配，该应变可以是单向和/或双向的。如本领域中公知的那样，材料142中的应变可以是由晶格失配引起的应变。由于形成结区域，在材料122(以及可选地144)被蚀刻掉之后，该应变可以持续存在于具有材料142的沟道层中，或者保留在具有材料142的沟道层中。空穴或电子载流子的载流子迁移率可以分别由于材料142中的压应变或拉应变而增加。在一些情形下，材料142可以相对于材料122是应变的，并且该应变是双向的(例如，由于表面125和154处的晶格失配)。在一些情形下，由于鳍状物在长度L1上是长的但是在宽度W1上是短的，因此窄方向上的该应变是小的，这是因为对于窄鳍状物而言，应变可以在宽度方向上弛豫，并因此该应变转换为沿鳍状物的长度L1的单向应变。
材料142可以相对于其与表面125和154处的材料122的晶格的界面是弛豫材料(例如，具有非应变的晶格)。在一些情形下，材料142可以相对于衬底(例如，材料102；或侧壁118和119)是应变层(取决于鳍状物宽度，单向地和/或双向地)。
在一些情形下，基于宽度W1，材料142可以由于长的宽度W1而发生双向应变。与单向应变相比，双向应变可以提供增加的载流子迁移率。因此，提供足够短的宽度W1以得到单向强度可以导致较小的晶体管或纳米管150这些不期望的效果，同时牺牲了一些载流子迁移率。在一些情形下，材料142的晶格可以匹配材料22的晶格，因此在材料142中将不存在来自材料122的应变。
在一些情形下，材料142可以具有足够小(例如，小于6纳米)的高度H4，以使得在顶表面155处的材料142中存在应变。在其它情形下，H4可以足够大，以使得尽管在高度H4的下部部分中存在应变，但是没有应变保留在顶表面155处的材料142中。
图3A示出了具有顶表面155的材料142，具有缓冲材料144的缓冲层外延生长在顶表面155上，或者从顶表面155外延生长具有缓冲材料144的缓冲层。材料144可以是随后将被去除或蚀刻的“牺牲”层或材料，例如当材料122被蚀刻时(或者在当材料122被蚀刻后)。材料144是可选的，并且在特定实施例中，可以没有材料144。材料144具有底表面，例如原子地键合到表面155或者从(例如，接触)表面155外延生长的表面。材料144还包括顶表面135。根据一些实施例，可以通过如上面针对形成材料142所提及的外延生长来形成材料144，并且可以仅从材料142的“晶种”顶表面155生长材料144。材料144可以是外延生长的无缺陷的单晶材料，该外延生长的无缺陷的单晶材料是从材料142的单晶无缺陷表面155生长的。
材料144在表面155上方具有高度HS。材料144可以具有底表面和侧表面146和147，该底表面具有从表面155生长的(100)晶体取向材料，侧表面146和147具有(110)晶体取向材料。例如通过在沟槽105中生长两个侧表面，侧表面146和147可以是材料142的侧表面152和154的继续(例如，从侧表面152和154平行延伸或者在侧表面152和154上方延伸)。在一些实施例中，晶体缺陷可能由于使用缓冲层122而不存在于材料144中。在一些情形下，层122中的缺陷在高度H3处中断或者在高度H3内不存在，并因此层122中的缺陷没有延续或传送到材料142或144中。
高度H5可以是在1-10纳米(nm)之间的高度。在一些情形下，H5大约为5nm。高度HS可以是小于5nm的高度。在一些情形下，HS在2与5nm之间。在一些情形下，HS是2nm。
材料144可以具有顶表面155，该顶表面155具有(100)晶体取向(密勒指数)。材料144的顶表面可以被抛光或蚀刻以形成具有(100)晶体指数的平坦表面。材料144可以在侧表面之间具有宽度W1。材料144可以具有长度L1。
在一些情形下，在去除材料144之前，将结区域(例如，源极和漏极)形成在材料的端部处，以使得当材料144被去除或蚀刻(例如，如针对图3B-图3C和图5所提及的)，剩余的纳米线或带(例如，材料142的剩余的纳米线或带)悬浮在子材料144被去除处的下方。侧表面146和147(以及可选地，顶表面135，除非被掩蔽)可以被蚀刻以去除材料144的高度H5或所有材料144以形成具有材料142的这种纳米线150。
例如，结区域可以通过以下步骤来形成：利用光刻胶保护图3A或图3B中的鳍状物的端部处的长度以保护层122、142和144的端部部分免于蚀刻，同时允许图3D中的“栅极”蚀刻来蚀刻鳍状物的中心部分(例如，其中将形成结区域的端部部分之间的部分)，从而去除子沟道材料122并形成在开口上方悬浮的纳米线150，该开口形成在中心部分中、结区域之间、沟道材料下方。
与材料142的晶格相比，材料144的晶格可以是不同的尺寸(例如，与材料142的晶格发生晶格失配)。因此，材料144可以在材料142中诱发应变。该应变可以由于表面155而是单向的。如本领域中公知的，材料142中的应变可以是由晶格失配引起的应变。在一些情形下，材料142可以相对于材料144是应变的并且应变是双向的(例如，由于表面154处的晶格失配)。在一些情形下，由于鳍状物在长度L1上是长的但是在宽度W1上是短的，因此窄方向上的该应变是小的，这是因为对于窄鳍状物而言，应变可以在宽度方向上弛豫，并因此该应变转换为沿鳍状物的长度L1的单向应变。在一些情形下，由于H5是薄的，因此材料142相对于材料144是非应变的，这是因为对于材料144而言，H5中不存在足够的厚度以引起材料142中的应变。
材料144可以相对于其与表面155处的材料142的晶格的界面是弛豫材料(例如，具有非应变的晶格)。在一些情形下，材料144相对于衬底(例如，材料102)是应变层(取决于鳍状物宽度，单向地和/或双向地)。
在一些情形下，形成材料144包括在STI区域107和108的顶表面上方形成材料144的高度，以及随后对材料144和STI区域的顶部进行抛光以形成图3A中示出的结构。形成层144的一个优点在于当层144随后被抛光(例如，通过CMP)时，由抛光引起或造成的对层144的晶体结构的任何损害将不会损害层142。换言之，如果层144不存在，并且相反，层142和STI区域被抛光以形成平坦的顶表面，则由这种抛光造成的损害将存在于材料142中。相反，通过形成层144，层142不会被抛光损害，否则该抛光将被用于形成具有高度H5的材料142。
另外，形成层144的优点在于，可以更精确地将材料142生长到高度H4，并随后生长将被蚀刻的材料144，以使得保留材料142的高度H4。另一方面，与将材料142生长到高度H4相比，对材料142精确地抛光以形成高度H4更为困难。换言之，与控制材料142将被抛光到的高度相比，控制材料142将外延生长到的高度(例如，高度H4)更为容易。
在一些情形下，表面125、153、155和135可以全都具有(100)晶体取向。表面152和153可以具有(110)晶体取向。
图3B示出了在蚀刻STI区域以去除STI区域的高度并且暴露可被蚀刻的一定高度的牺牲子鳍状物材料之后的图3A中的半导体衬底。图3B示出了在蚀刻STI区域107和108以去除高度HS并且暴露鳍状物材料的H3、H4和H5之后的图3A中的半导体衬底。在一些实施例中，在图3A之后，使用“氧化物”蚀刻来去除材料104的高度HS以形成STI材料的区域107的顶表面117和STI材料的区域108的顶表面116。顶表面116和117在高度H1处，并使得材料122的高度H3的侧表面123和124暴露。该蚀刻可以暴露牺牲子鳍状物材料122的高度H3，其是如本文中提及的可被蚀刻的足够高度。该蚀刻使得材料142的高度H4的侧表面152和153暴露。该蚀刻还使得材料144的高度H5的侧表面146和147暴露。
在一些情形下，蚀刻可以是如本领域中公知的氟化氢(HF)蚀刻或氯化氢(HCl)蚀刻，以去除材料104的高度HS的氧化物材料或者STI材料。在一些情形下，蚀刻可以包括使用抗蚀剂或硬掩模覆盖材料144的全部顶表面135来对材料104图案化和蚀刻以形成在高度H1处的表面116和117。在一些情形下，1、2或3个抗蚀剂层可以用于图案化材料。在一些情形下，对材料104图案化和蚀刻以形成STI区域包括在10-100m托范围中的压力下和在室温下使用O2或O2/Ar等离子体蚀刻。这种图案化和蚀刻还可以包括通过在10-100m托范围中的压力下和在室温下利用碳氟化合物(例如，CF4和/或C4F8)、O2和Ar进行蚀刻，来蚀刻包括STI材料的氧化物。该蚀刻可以在表面116或117处停止或者在高度H1处停止，或可以不在表面116或117处停止或者不在高度H1处停止。
图3C示出了在进行蚀刻以去除牺牲子鳍状物材料122从而利用在STI区域的经蚀刻的顶表面上方延伸的一定高度的具有沟道材料的沟道层形成电子器件纳米线之后的图3B中的半导体衬底。图3C示出了在进行蚀刻以去除材料122(以及当材料144存在时，可选地去除材料144)从而利用在STI区域的经蚀刻的顶表面上方延伸的高度为H4(宽度W1和长度L1)的沟道层(例如，材料142)形成电子器件纳米线150之后的图3B中的半导体衬底。
根据实施例，可以通过使用蚀刻化学作用来相对于材料142选择性地蚀刻材料122，其中蚀刻化学作用被选择为或者已知为蚀刻材料122而不蚀刻材料142。蚀刻以去除材料122的高度H3或所有材料122(以及当材料144存在时，可选地去除所有材料144)可以通过湿法蚀刻或干法蚀刻来进行蚀刻。在一些情形下，这种蚀刻通过使用湿法蚀刻(例如，HF湿法蚀刻)或干法蚀刻化学作用。
在一些情形下，蚀刻可以是各向同性的湿法蚀刻，该各向同性的湿法蚀刻利用所选择的蚀刻化学作用蚀刻(去除)材料122的高度H3的至少厚度W1或材料122的高度H3的至少一部分，但是该化学作用并不去除材料142。在一些情形下，蚀刻可以是减法蚀刻，从而蚀刻掉材料122，除了其它材料(例如材料142)以外。在一些情形下，蚀刻可以使用氯或另一酸性干法蚀刻化学作用。在一些情形下，使用湿法蚀刻(例如，HF湿法蚀刻)或干法蚀刻来选择性地蚀刻材料122以去除所有材料122。
为了进行去除，蚀刻可以使用所选择的湿法蚀刻化学作用(蚀刻剂)和蚀刻时间。该化学作用可以是HCl湿法各向同性蚀刻以去除InP但是不去除较小晶格的InGaAs(例如，其中材料122是InP，并且142是InGaAs，对于NMOS器件，InGaAs被较大晶格的InP拉应变)。在一些情形下，化学作用可以是柠檬酸湿法各向同性蚀刻以去除InGaAs但不去除InP。这些选择性湿法蚀刻可以用于形成NMOS器件，例如以下这种器件，其中选择不同的III/V族材料的百分比用于图3A-图3D中的材料以引起沿着纳米线150的长度L1的拉应变，从而使得结区域之间的电子载流子迁移率增加。例如，材料122和144可以是InP，而材料142是InGaAs。
应当考虑到，可以基于被选择为用于创建图3A-图3D中的器件的不同III/V族材料的百分比来选择其它适当的III/V族材料和那些材料的选择性蚀刻剂。这些选择也可以应用于图5中的工艺。
可选地，化学作用可以是氢氧化铵湿法各向同性蚀刻以去除硅，但不去除较大晶格的硅锗(例如，其中材料122是Si并且142是SiGe，对于PMOS器件，SiGe被较小晶格的Si压应变)。化学作用可以是硫化铵湿法各向同性蚀刻以去除硅锗，但不去除较大晶格的锗(例如，其中材料122是SiGe，并且142是Ge，对于PMOS器件，Ge被较小晶格的SiGe压应变)。
这些所选择的湿法蚀刻可以用于形成PMOS器件，例如以下这种器件，其中选择硅和锗的百分比用于图3A-图3D中的材料以引起沿着纳米线150的长度L1的压应变，从而使得结区域之间的空穴载流子迁移率增加。例如，第一材料和第二材料可以是Si和Ge、Si和SiGe或者SiGe和Ge。
应当考虑到，可以基于被选择为用于创建图3A-图3D中的器件的不同IV族材料的百分比来选择其它适当的IV族材料百分比(例如，Si和Ge的百分比)和那些材料的选择性蚀刻剂。这些选择也可以应用于图5中的工艺。
在一些情形下，在与用于选择性蚀刻材料122的蚀刻的时间相同的时间，蚀刻材料144，或者在与用于选择性蚀刻材料122的相同蚀刻期间，蚀刻材料144。在该情形下，材料144可以是与材料122相同的材料。在其它情形下，在与用于选择性蚀刻材料122的蚀刻的时间不同的时间，蚀刻材料144，或者在与用于选择性蚀刻材料122的不同蚀刻期间，蚀刻材料144。在该情形下，材料144可以是与材料122不同的材料。
这种蚀刻可以使用“定时”蚀刻，例如，在已知的用于去除材料122的高度H3或所有材料122的时间段内进行的蚀刻；或者可以使用被已知为执行这种蚀刻的另一工艺。在蚀刻之后，材料142的沟道层可以是或者包括在经蚀刻的STI区域108和107上方的高度H3处延伸或设置的“暴露”的器件阱或者沟道层。
在一些情形下，在蚀刻之后，材料142的纳米线150具有暴露的侧表面152和153，侧表面152和153可以是平行于平面侧壁113和115以及与平面侧壁113和115对齐(例如，位于平面侧壁113和115的正上方)的平面表面。在蚀刻之后以及从这些表面或者在这些表面上生长材料(例如，在所有4个暴露表面上生长器件栅极或栅极电介质层)之前，具有材料142的沟道层的表面152和153、底表面154、以及顶表面155可以被认为是“暴露”的。
纳米线150可以是外延生长的具有第一外延材料(例如，将变为P型材料或N型材料)的沟道鳍状物层或纳米线层，其具有材料142的表面152、153、154和155。在一些情形下，纳米线150可以是“器件”层，例如在其上或者在其中形成电路器件的层，如本领域中公知的那样。因此，纳米线150可以提供电子器件材料(例如，阱和/或沟道)，其中可以形成基于无缺陷的纳米线(例如，鳍状物或“四栅极”)的器件。在一些情形下，纳米线150可以是具有4个暴露的侧部的沟道层(例如，“四沟道”)或者纳米线，“器件”或栅极电介质或材料将形成在该4个暴露的侧部之上或上，如本领域中公知的那样。纳米线150可以具有在经蚀刻的开口151(在STI区域107和108的顶表面上方的高度H3处)上方延伸的材料142的鳍状物层的材料142的暴露表面152、153、154和155。
在一些情形下，结区域形成在纳米线150的端部处(例如，在去除材料122之前)，使得具有材料142的纳米线悬浮于在去除子鳍状物材料122处形成的开口(例如，至少开口151；以及可选地沟槽105和106，如针对图3B-图3C和图5所提及的)上方。
纳米线150的材料142的晶格可以是与材料122的晶格不同的尺寸(例如，与材料122的晶格发生晶格失配)。因此，材料122可能已经在纳米线150的材料142中诱发了应变，该应变在去除或蚀刻材料122(以及可选地144)之后还得以保留或继续存在。该应变可以是如本文中针对材料142提及的应变。该应变可能由于纳米线150的端部锚定在结区域中(例如，锚定在结区域之间)或者键合到结区域(例如，键合在结区域之间)而得以保留。例如，由于形成了具有形成在结区域中或上的端部的材料142，由材料122诱发到材料142中的应变甚至在材料122被去除之后还得以保留，这是因为在去除材料122之后材料142的长度并不改变。因此，纳米线150的材料142中的压应变或拉应变得以保留。该应变可以由于当生长材料142时表面125与154之间的晶格失配而是单向和/或双向的。在一些情形下，该应变是单向的，这是因为材料122和144被去除，并且那些材料与材料142之间的晶格失配不再存在，但是材料142的长度尚未改变。材料142中的应变可以是由晶格失配引起的应变，如本领域中公知的那样。
在一些情形下，纳米线150相对于衬底(例如，材料102)具有沿纳米线150的长度L1的双向应变。这可能是由于纳米线150的宽度W1大于6nm。在一些情形下，纳米线150相对于衬底(例如，材料102)具有沿纳米线150的长度L1的单向应变。这可能是由于纳米线150的宽度W1小于6nm。在一些情形下，纳米线150相对于衬底(例如，材料102)沿纳米线150的长度L1不具有应变。这可能是由于纳米线150的高度H4小于6nm和/或材料142与122之间不存在晶格失配。
图3D示出了在形成从电子器件纳米线的所有4个暴露表面生长的第一共形厚度的第一共形外延“包覆”材料之后的图3C中的半导体衬底。图3D示出了从材料142的沟道层的所有4个暴露表面(例如，侧表面152和153；底表面154；和顶表面155)生长或者在该4个暴露表面上生长的第一共形厚度的共形外延栅极或栅极电介质材料160(例如，“包覆”)。材料160可以形成具有宽度WG和高度HG的共形层，宽度WG和高度HG分别比宽度W1和高度H4大材料160的厚度的二倍。栅极电介质(例如，材料160)可以是如本领域中公知的栅极电介质。在一些情形下，它可以是钛硅氧化物或另一种氧化物电介质。在一些情形下，栅极电介质材料是或包括钽、SiO、HfO和/或AlO。
在一些情形下，栅极电介质160可以是具有1-2纳米的厚度的电介质材料，该电介质材料具有比材料142大得多的带隙。在一些情形下，通过向材料142的所有四个暴露表面上进行原子层沉积(ALD)来形成栅极电介质160。在一些情形下，通过向材料142的所有四个暴露表面上进行的化学气相沉积(CVD)来形成电介质160。
在一些情形下，材料160不延伸长度L1，例如通过不延伸到与材料142附接的结区域。在一些情形下，材料160可以具有小于L1的长度，例如在以下情况下：材料142是器件沟道材料，并且材料160是栅极缓冲材料或电介质材料，其在长度上不延伸到在沟道材料142的长度L1的仅一部分(或，两个端部部分)上方形成的任一结区域材料。如果材料160是栅极缓冲材料，则栅极电介质或电极材料可以是从栅极缓冲材料上方包覆的或者形成在栅极缓冲材料上方。
在该情形下，可以在将材料160包覆到材料142上期间对材料160的沿材料142的长度(或者两个长度)的侧壁和顶表面进行掩蔽或图案化，以使得材料160仅沿着沟道材料142的总长度L1的期望部分进行包覆。在其它情形下，材料160可以被蚀刻为只形成在长度L1的期望部分上。
在一些情形下，材料160是栅极缓冲材料，其有助于通过在材料142与160之间的界面处(例如，在材料160从材料142生长的地方)具有减小的断键来防止沟道材料142与形成在材料160上方的高K栅极电介质材料(例如，对于四栅极器件)之间的缺陷。
在一些情形下，材料160是栅极缓冲材料，并且例如通过如本文中所描述的包覆或者通过另一种工艺，将共形厚度在2与30nm之间的高K栅极电介质或者电极材料形成在材料160上方(例如，对于四栅极器件)。根据一些实施例，栅极缓冲材料可以形成在材料142上方和下方，例如针对图4A-图4C中的材料228和244所描述的。
另外的器件层(例如栅极电介质)可以形成在层160上(或者从层160生长)。这可以包括栅极电极和其它已知的电子器件或晶体管处理。
栅极电极可以形成在层160或栅极绝缘体上。在一些情形下，这可以通过ALD但不通过溅射来完成。在一些情形下，栅极电极是钌(Ru)。在一些情形下，栅极电极是金属。在一些情形下，栅极电极是以下材料中的一种：钌、氮化钛、钛铝、氮化钛铝、以及通过原子层沉积的金属、等等。
图4A示出了在上部沟槽和下部沟槽中形成外延材料之后的图2中的半导体衬底的另一实施例。图4A示出了从沟槽106中的表面118和119外延生长的具有材料222的第一缓冲层。材料222可以是随后将被去除或蚀刻的“牺牲”层或材料的缓冲层。在一些情形下，材料222是鳍状物牺牲材料的子鳍状物缓冲层。可以从(例如，接触)衬底材料102的(111)晶体表面外延生长材料222，但是不从STI侧壁或STI顶表面生长材料222，如参照生长材料122所描述的那样。
材料222在衬底101的第一表面103上方具有高度H22。在一些情形下，材料222与材料122类似，除了材料222在表面103上方仅具有高度H22，而不是在表面117和116上方具有高度H3。材料222可以具有底表面和侧表面，该底表面具有从表面118和119生长的(111)晶体取向材料，侧表面具有沿着或相邻于侧壁113和115的(110)晶体取向材料。
在一些实施例中，晶体缺陷可以邻近或沿着形成沟槽的STI的侧壁113和115存在于材料222中。在一些实施例中，晶体缺陷可能由于缺陷(包括起源于STI侧壁113或115、仍然保留在上部沟槽105内的堆垛层错)而存在于材料222中。在一些情形下，这些缺陷可以继续或存在于高度H22内。
高度H22可以是在4-20纳米(nm)之间的高度。在一些情形下，H22为大约10nm。高度H22可以是至少4nm的高度。在一些情形下，H22在4与40nm之间。在一些情形下，H22为40nm。
材料222可以具有顶表面，该顶表面具有(100)晶体取向。在一些情形下，材料222的顶表面形成具有(100)晶体指数的平坦表面。材料222具有与材料122类似的宽度和长度。
在一些情形下，类似于材料122，材料222可以具有形成在其端部处的结区域。在一些情形下，在去除材料222之前将结区域形成在材料142的端部处。
材料222的晶格可以是与材料102的晶格不同的尺寸(例如，与材料102的晶格发生晶格失配)。因此，材料102可以在材料222中诱发应变。该应变可以是通过与在侧壁118和119处的材料102的晶格失配而引起的。该应变可以是由于侧壁118和119构成的角而导致的双向应变。如本领域中公知的那样，材料222中的应变可以是由晶格失配引起的应变。在一些情形下，由于它是缓冲层并且它是厚的，因此材料222将是弛豫的和有缺陷的。在一些情形下，临界厚度(大于临界厚度，材料将弛豫)可以是小于6nm的厚度，因此在高度H22上方的材料222中将不存在应变。材料222可以在高度H22处是弛豫材料(例如，具有非应变的晶格)。
材料222可以相对于其与在侧壁118和119处的材料102的晶格的界面是弛豫材料(例如，具有非应变的晶格)。在一些情形下，材料222相对于衬底(例如，侧壁118和119)是弛豫层(部分地或全部地)。
在一些实施例中，材料222是“成核层”，以在侧壁118和119的硅材料与随后的外延层(例如，层226，例如在层226是III/V族材料和/或是由三种元素(例如，代替2种元素)形成的材料的情况下)之间提供更好的成核。这种情形可以包括以下情形，在该情形中，材料222是磷化铟或两种III/V族材料的另一种混合物，而材料226是砷化铟镓或三种III/V族材料的另一种混合物。在该情形下，层22被选择为具有晶格和厚度，以使得它更均匀地生长在侧壁118和119(例如，材料102)的硅材料上方，并在从该材料的其生长结构中提供更好的成核。随后，可以以好的成核和从材料222的均匀生长来从材料222生长材料226。另一方面，与如果首先生长材料122相比，从材料118和119直接生长材料226可能导致不均匀的生长以及在表面118和119处或者从表面118和119生长的材料226中的较少成核。
图4A示出了具有顶表面的材料222，在该顶表面上或者从该顶表面外延生长具有材料226的第二缓冲层。材料226具有底表面，例如原子键合到材料222的顶表面或者从(例如，接触)材料222的顶表面外延生长的表面。材料226还包括顶表面215，从该顶表面215外延生长具有缓冲材料228的缓冲层。材料226被示出为在材料222上方具有高度H21。材料226还在高度H1上方具有高度H3。
材料226可以是随后将被去除或者蚀刻的“牺牲”层或材料的缓冲层。在一些情形下，材料226是具有鳍状物牺牲材料的子鳍状物缓冲层。可以从(例如，接触)材料222的(100)晶体表面外延生长材料226。
材料226具有底表面和垂直的侧表面，底表面具有从材料222的顶表面生长的(100)晶体取向材料，侧表面具有沿着或相邻于侧壁113和115的(110)晶体取向材料。材料226可以具有侧表面223和224，该侧表面223和224延伸了高度H3、具有(110)晶体取向材料、并且平行于侧壁113和115。在一些实施例中，晶体缺陷可以接近或沿着形成沟槽的STI的侧壁113和115存在于材料222和226中。在一些实施例中，晶体缺陷可以由于缺陷(包括仍保留在上部沟槽105内的起源于STI侧壁113或115的堆垛层错)而存在于材料226中。在一些情形下，这些缺陷可以在高度H1上方中断或者不存在，并因此可以不存在于高度H3内。
图4A中的高度H3可以与针对图3A所提及的高度H3相同。图4A中的高度H4可以与针对图3A所提及的高度H4相同。
在一些情形下，高度H3足够大或充分大以允许暴露的具有高度H3的侧壁材料226被选择性地(例如，相对于材料228和244(和222))水平蚀刻(例如，如针对图4B-4C和图5所提及的)，以去除材料226的高度H3或所有的材料226，从而形成具有高度H4和侧壁152和154的材料142的纳米线(1)(例如，纳米线150)；或者材料228、142和244的纳米线(2)(例如，叠置体250)。这可以由于材料226被选择性地蚀刻以(1)去除所有材料226，但是(2)由于材料142的无横向蚀刻的毛细管效应而不去除材料142，其中该毛细管效应是因为以下原因，即由于材料142的高度H4足够薄使得侧壁152和153不能被蚀刻剂充分触及或蚀刻以(例如，从薄层228与244之间)去除材料142。在一些情形下，将该蚀刻选择为由于材料142的顶表面和底表面的组合被层228和224保护并由于仅层142的侧表面的薄的高度H4被暴露在层228与244之间来进行蚀刻而导致不能够蚀刻第二沟道层的第二厚度。
例如，蚀刻的毛细管效应可以描述一种情况，在该情况中，由于蚀刻材料226和142但不蚀刻材料228和244的选择性，材料142的暴露侧壁在顶表面155和底表面154之间分别由未蚀刻的层244和228进行物理保护(例如，如针对图4B-4C和图5所提及的)。因此，这些表面将不被蚀刻，虽然侧表面152和153被暴露于蚀刻。然而，由于蚀刻(例如，湿法各向同性蚀刻)的本质，蚀刻不能够去除表面152和153处的大量材料142，这是因为它们是设置在垂直方向上的侧表面(如与例如表面235等顶表面相对比，或者如果暴露的话，与表面155相对比)。在一些情形下，特别地选择高度H4，以使得毛细管效应引起材料142的少量宽度被从侧表面152和153蚀刻。在一些情形下，从侧表面152和153中的每一侧表面蚀刻掉的材料142的宽度可以在1纳米与2纳米之间。例如，高度H4可以被选择为使得材料142的宽度W1的小于10％、5％、2％或1％被从组合的表面152和153上去除。在一些情形下，高度H4可以被选择为使得材料142的宽度W1的小于1nm或2nm被从组合的表面152和153上去除。
另一方面，高度H3可以被选择为大于H4。此外，高度H3可以被选择为足够大，从而在这种蚀刻期间(例如，针对图4B和图4C和图5提及的)，毛细管效应不禁止从表面223和224对材料226的大量蚀刻(例如在以上的数量中提及的)。在该情形下，可以使用相同的蚀刻来蚀刻掉至少高度H3内的材料226的所有宽度W1；但是不大量蚀刻高度H4内的材料142，如上面提及的。
材料226可以具有顶表面215，该顶表面215具有(100)晶体取向(密勒指数)。在该情形下，材料226的顶表面形成具有(100)晶体指数的平坦表面。材料226可以具有在侧壁113与115之间的宽度W1。材料226可以具有长度L1。
在一些情形下，在去除材料226之前将结区域(例如，源极和漏极)形成在材料226的端部处，以使得当材料226被去除或者蚀刻时，剩余的纳米线或带(例如，材料142的剩余的纳米线或带；或者材料228、142和244的剩余的纳米线或带)悬浮于在去除子鳍状物材料226处形成的开口上方(例如，如针对图4B-4C和图5所提及的)。侧表面223和224可以被蚀刻以去除材料226的高度H3或所有材料226，从而形成材料142的这种纳米线。
与材料222的晶格相比，材料226的晶格可以是不同的尺寸(例如，与材料222的晶格发生晶格失配)。因此，材料222可以在材料226中诱发应变。该应变可以是由与材料之间的界面处的材料222的晶格失配所引起的。该应变可以是双向的或单向的。如本领域中公知的那样，材料226中的应变可以是由晶格失配引起的应变。由于层226是厚层，因此如果存在与材料102的晶格失配，则材料226将比临界厚度厚，并且将弛豫，从而导致在ART沟槽中的深处的缺陷(这是因为它是厚层)，但是226的材料的高度H3则应当是无缺陷的。在一些情形下，由于它是缓冲层并且它是厚的，因此材料226将在其顶表面处是弛豫的并且是无缺陷的。在一些情形下，临界厚度(大于该临界厚度，材料将弛豫)可以是小于6nm的厚度，因此在高度H1上方或者在表面125处的材料226中将不存在应变。材料226在高度H1处或表面125处可以是弛豫材料(例如，具有非应变的晶格)。
图4A示出了具有顶表面215的材料226，在顶表面215上或者从顶表面215外延地生长具有沟道材料228的第一沟道层。材料128可以是随后将被去除或蚀刻的具有“牺牲”层或材料的缓冲层，例如当材料222被蚀刻时(例如，如针对图4B-图4C和图5所提及的)。然而，在一些情形下，材料228是当形成栅极时将保持附接到沟道层142的具有第一沟道材料的第一薄膜。
材料228具有底表面214，例如原子键合到表面215或者从(例如，接触)表面215外延生长的表面。材料228还包括顶表面225。根据一些实施例，可以通过如上面提及的针对形成材料226或222的外延生长来形成材料228，并且可以仅从材料226的“晶种”顶表面215生长材料228。材料228可以是外延生长的无缺陷的单晶材料，该外延生长的无缺陷的单晶材料是从材料226的单晶无缺陷表面215生长的。
材料228具有在表面215上方的高度H41。材料228可以具有底表面和侧表面212和213，该底表面具有从表面215生长的(100)晶体取向材料，侧表面212和213具有(110)晶体取向材料。例如通过在沟槽105中生长两个侧表面，侧表面212和213可以是材料226的侧表面223和224(例如，从侧表面223和224平行延伸或者在侧表面223和224上方延伸)的继续。在一些实施例中，晶体缺陷可能由于使用缓冲层226而不存在于材料228中。在一些情形下，层226中的缺陷在高度H3处中断或者在高度H3内不存在，并因此层226中的缺陷没有延续或传送到材料228中。
材料228(以及材料244)的高度H41可以是在1-10纳米(nm)之间的高度。在一些情形下，高度H41可以小于10纳米。在一些情形下，高度H41为1、2、5或10纳米。在一些情形下，高度H41为10纳米。在一些情形下，高度H41为2纳米。在一些情形下，H41大约为2nm。高度H41可以是小于5nm的高度。在一些情形下，H41在1nm与5nm之间。在一些情形下，高度H41可以在1纳米与3纳米之间。
材料228可以具有顶表面225，该顶表面225具有(100)晶体取向(密勒指数)。在一些情形下，材料228的顶表面形成具有(100)晶体指数的平坦表面。材料228可以在侧表面之间具有宽度W1。材料228可以具有长度L1。
在一些情形下，在去除材料226之前将结区域(例如，源极和漏极)形成在材料228的端部处，以使得当材料226被去除或者蚀刻时，剩余的纳米线或带(例如，材料142的剩余的纳米线或带或者材料228、142和244的剩余的纳米线或带)悬浮于在材料226被去除处的上方。侧表面212和213(以及可选地，底表面214)可以被蚀刻以去除材料228的高度H41或所有材料228，从而形成具有材料142的纳米线150(其可以通过同时蚀刻材料228和224(以及可选地蚀刻材料222)而被形成)。
与材料226的晶格相比，材料228的晶格可以是不同的尺寸(例如，与材料226的晶格发生晶格失配)。因此，材料226可以在材料228中诱发应变。该应变可以由于表面215而是单向的。如本领域中公知的那样，材料228中的应变可以是由晶格失配引起的应变。在一些情形下，材料228可以相对于材料226是应变的并且应变是双向的(例如，由于表面215处的晶格失配)。在一些情形下，由于鳍状物在长度L1上是长的但是在宽度W1上是短的，因此窄方向上的该应变是小的，这是因为对于窄鳍状物，应变可以在宽度方向上弛豫，并因此该应变转换为沿鳍状物的长度L1的单向应变。
在一些情形下，由于H41是薄的，因此材料228将材料228中的应变传递到材料142，这是因为在H41中没有足够的厚度使得材料228弛豫。在其它情形下，材料228可以相对于其与表面215处的材料226的晶格的界面是弛豫材料(例如，具有非应变的晶格)。在一些情形下，材料144相对于衬底(例如，材料102)是应变层(单向地或双向地)。
在高度H41足够大的情形下，应变由于材料228和244的晶格尺寸而存在于层228和244中。然而，根据实施例，高度H41足够薄或足够小，以使得不存在由这些材料与材料226或142之间的晶格失配引起或导致的独立应变。在这些实施例中，高度H41足够小，使得层228中的应变由于层226与层228之间的晶格失配而存在。此外，基于层226的表面215与层142的表面154之间的晶格失配，该应变穿过层228继续并引起层142上的应变。
此外，层244的H1足够薄，使得不存在由层142的表面155上的层244引起的独立应变。在其它实施例中，除了由层226引起的应变以外，层244足够厚以引起层142上的应变。
图4A示出了具有顶表面225的材料228，在顶表面225上或者从顶表面225外延生长具有(第二)沟道材料142的(第二)沟道层。图4A中的材料142可以是用于晶体管的沟道材料(例如，将成为MOS器件的沟道的沟道材料的单个材料或者叠置体的部分)。图4A中的材料142具有底表面154，例如原子键合到表面225或者从(例如，接触)表面225外延生长的表面。材料142还包括顶表面155，从该顶表面外延生长具有第三沟道材料244的第三沟道层。材料142还被示出为具有垂直的侧表面152和153。这些表面可以是材料228的侧表面的继续。根据一些实施例，可以通过如针对图3A提及的外延生长来形成图4A中的材料142，除了该材料是从表面225而不是表面125生长的。图4A中的材料142可以是外延生长的无缺陷的单晶材料，该外延生长的无缺陷的单晶材料是从材料228的单晶无缺陷表面225生长的。
图4A中的材料142在表面225上方具有高度H4。材料142可以具有底表面154和垂直的侧表面152和153，该底表面具有从表面225生长的(100)晶体取向材料，侧表面152和153具有(110)晶体取向材料。例如通过在沟槽105中形成两个侧表面，图4A中的侧表面152和153可以是材料228的侧表面212和213(例如，从侧表面212和213平行延伸或者在侧表面212和213上方延伸)的继续。在一些实施例中，晶体缺陷可以由于使用缓冲层222和226而不存在于材料142中。在一些情形下，层226中的缺陷在高度H3处中断或者在高度H3内不存在，并因此层226中的缺陷没有延续或传送到图4A中的材料142中。
图4A中的高度H4可以与针对图3A所提及的高度H4相同。在一些情形下，高度H3足够大或充分大，以允许高度H3处的材料122的暴露侧表面被选择性地(例如，相对于材料142)水平蚀刻以去除材料122的高度H3或所有材料122，从而形成叠置体250(具有材料242，其具有高度H4和侧壁152和154)(例如，如针对图4B-4C和图5所提及的)。
图4A中的材料142可以具有顶表面155，该顶表面具有(100)晶体取向(密勒指数)。在一些情形下，材料142的顶表面形成具有(100)晶体指数的平坦表面。材料142可以在侧表面152与153之间具有宽度W1。材料142可以具有长度L1。
在一些情形下，在去除材料226之前将结区域形成在图4A中的材料142的端部处，以使得当材料226被去除或者蚀刻时，材料142(或者材料228、142和244)的剩余纳米线或带悬浮于在去除子鳍状物材料226处形成的开口的上方。侧表面223和224可以被蚀刻以去除材料226的高度H3或所有材料226，从而形成这种具有材料228、142和244的叠置体250。
例如，可以通过以下操作来形成结区域，即利用光刻胶保护图4A或图4B中的鳍状物的端部处的长度，以保护层222、226和142的端部部分免于蚀刻，同时允许图4D中的“栅极”蚀刻来蚀刻鳍状物的中心部分(例如，其中将形成结区域的端部部分之间的部分)，从而去除子沟道材料222并形成在开口上方悬浮的叠置体250或纳米线150，该开口形成在中心部分中、结区域之间、沟道材料下方。
与材料228的晶格相比，材料142的晶格可以是不同的尺寸(例如，与材料228的晶格发生晶格失配)。因此，材料228可以在图4A中的材料142中诱发应变。该应变可以由于表面225与154之间的晶格失配而是单向的和/或双向的。如本领域中公知的，材料142中的应变可以是由晶格失配引起的应变。由于形成结区域，该应变可以在材料226(以及可选地228)被蚀刻掉之后继续存在或者保留在具有材料142的沟道层中。空穴或电子载流子的载流子迁移率可以分别由于图4A中的材料142中的压应变或拉应变而增大。
在一些情形下，材料142可以相对于材料228或226是应变的，并且应变由于表面154处的材料142与材料228或材料226的顶表面的材料之间的晶格失配而是双向的。在一些情形下，由于H5是薄的，因此材料142相对于材料144的晶格不应变，但是由材料228将材料228中的应变(由材料226引起)传递到材料142而使材料142发生应变，这是因为在H41中没有足够的厚度以使材料228弛豫。在一些情形下，由于鳍状物在长度L1上是长的但是在宽度W1上是短的，因此窄方向上的该应变是小的，这是因为对于窄鳍状物，应变可以在宽度方向上弛豫，因此该应变转换为沿着材料142的长度L1的单向应变。
在其它情形下，图4A中的材料142可以相对于其与表面225和154处的材料228的晶格的界面是弛豫材料(例如，具有非应变晶格)。在一些情形下，材料142相对于衬底(例如，材料102；或侧壁118和119)是应变层(单向地或双向地)。
图4A示出了具有顶表面155的材料142，在顶表面155上或者从顶表面155外延生长具有沟道材料244的第三沟道层。材料244可以是随后将被去除或蚀刻的“牺牲”层或材料，例如当材料222被蚀刻时(例如，针对图4B-图4C和图5所提及的)。然而，在一些情形下，材料244是当形成栅极时将保持附接到沟道层142的具有第三沟道材料的第三薄膜。
与材料144类似，材料244也可以具有底表面，例如原子键合到表面155或者从(例如，接触)表面155外延生长的表面。材料244可以是外延生长的无缺陷单晶材料，该外延生长的无缺陷单晶材料是从材料142的单晶无缺陷表面155生长的。
材料244在表面155上方具有高度H41。材料244可以具有底表面和侧表面，该底表面具有从表面155生长的(100)晶体取向材料，侧表面具有(110)晶体取向材料。例如通过在沟槽105中生长两个侧表面，那些侧表面可以是材料142的侧表面152和154(例如，从侧表面152和154平行延伸或者在侧表面152和154上方延伸)的继续。在一些实施例中，晶体缺陷可以由于使用缓冲层226而不存在于材料144中。在一些情形下，层226中的缺陷在高度H3处中断或者在高度H3内不存在，并因此层226中的缺陷没有延续或传送到材料228中。在一些情形下，材料244的高度H41与材料228的高度H41相同。
材料244可以具有顶表面235，该顶表面235具有(100)晶体取向(密勒指数)。材料244的顶表面可以被抛光或者蚀刻以形成具有(100)晶体指数的平坦表面。材料244可以具有在侧表面之间的宽度W1。材料244可以具有长度L1。
在一些情形下，在去除材料226之前将结区域(例如，源极和漏极)形成在材料244的端部处，以使得当材料226被去除或者蚀刻时(如针对图4B-图4C和图5所提及的)，剩余的纳米线或带(例如，材料142的剩余的纳米线或带；或者材料228、142和244的剩余的纳米线或带)悬浮于在材料226被去除处的上方。材料244的侧表面(以及可选地，顶表面)可以被蚀刻以去除材料244的高度H41或所有材料244，从而形成具有材料142的纳米线150(其可以通过同时蚀刻材料228和224(以及可选地蚀刻材料222)而被形成)。
例如，可以通过以下操作来形成结区域，即利用光刻胶保护图4A或图4B中的鳍状物的端部处的长度，以保护层222、226、142和244的端部部分免于蚀刻，同时允许图4D中的“栅极”蚀刻来蚀刻鳍状物的中心部分(例如，其中将形成结区域的端部部分之间的部分)，从而去除子沟道材料222并形成在开口上方悬浮的叠置体250或纳米线150，该开口形成在中心部分中、结区域之间、沟道材料下方。
与材料142的晶格相比，材料244的晶格可以是不同的尺寸(例如，与材料142的晶格发生晶格失配)。因此，材料244可以在材料142中诱发应变。该应变可以由于表面155而是单向的。如本领域中公知的，材料142中的应变可以是由晶格失配引起的应变。
在一些情形下，材料142可以相对于材料244是应变的，并且应变是双向的(例如，由于表面155处的晶格失配)。在一些情形下，由于鳍状物在长度L1上是长的但是在宽度W1上是短的，因此窄方向上的该应变是小的，这是因为对于窄鳍状物而言，应变可以在宽度方向上弛豫，并因此该应变转换为沿着鳍状物的长度L1的单向应变。在一些情形下，由于H41是薄的，因此材料142相对于材料244不应变，这是因为在材料244的H41中没有足够的厚度来引起材料142中的应变。
材料244可以相对于其与表面155处的材料142的晶格的界面是弛豫材料(例如，具有非应变晶格)。在一些情形下，材料244相对于衬底(例如，材料102)是应变层(单向地或双向地)。
在一些情形下，形成材料244包括在STI区域107和108的顶表面上方形成一定高度的材料244，以及随后对材料244和STI区域的顶部进行抛光以形成图4A中示出的结构。形成层244的一个优点在于当层244随后被抛光(例如，通过CMP)时，由抛光引起或造成的对层244的晶体结构的任何损害将不会损害层142。换言之，如果层244不存在，并且代替地，层142和STI区域被抛光以形成平坦的顶表面，则由这种抛光造成的损害将存在于材料142中。相反，通过形成层244，层142将不会被抛光损害，否则该抛光将被用于形成具有高度H5的材料142。
另外，形成层244的优点在于，可以更精确地将材料142生长到高度H4，并随后生长材料244，该材料244将被蚀刻，以使得保留材料142的高度H4。另一方面，与将材料142生长到高度H4相比，对材料142进行精确地抛光以形成高度H4更为困难。换言之，与控制材料142将被抛光到的高度相比，控制材料142将外延生长到的高度(例如，高度H4)更为容易。
在一些情形下，表面125、153、155和135可以都具有(100)晶体取向。表面152和153可以具有(110)晶体取向。
图4B示出了在蚀刻STI区域以去除STI区域的高度并且暴露可被蚀刻的一定高度的牺牲子鳍状物材料之后的图4A中的半导体衬底。图4B示出了在蚀刻STI区域107和108以去除高度HS并且暴露鳍状物材料的高度H3、2x(H41)和H4之后的图4A中的半导体衬底。在一些实施例中，在图4A之后，使用“氧化物蚀刻”来去除材料104的高度HS以形成STI材料区域107的顶表面117和STI材料区域108的顶表面116。顶表面116和117处于高度H1处，并使得材料226的高度H3的侧表面223和224暴露。该蚀刻可以暴露牺牲子鳍状物材料226的高度H3，其是可以如本文中提及的可被蚀刻的足够高度。该蚀刻使得材料228的高度H41的侧表面212和213暴露。该蚀刻使得材料142的高度H4的侧表面152和153暴露。该蚀刻还使得材料244的高度H41的侧表面146和147暴露。在一些情形下，蚀刻可以是如本文中公知的氟化氢(HF)蚀刻或氯化氢(HCl)蚀刻，以去除STI材料或材料104的高度HS的氧化物材料。
在一些情形下，蚀刻可以包括使用抗蚀剂或硬掩模覆盖材料244的全部顶表面235对材料104图案化和蚀刻以形成在高度H1处的表面116和117。在一些情形下，1、2或3个抗蚀剂层可以用于图案化材料。在一些情形下，对材料104图案化和蚀刻以形成STI区域包括在10-100m托范围中的压力下和在室温下使用O2或O2/Ar等离子体蚀刻。这种图案化和蚀刻还可以包括通过在10-100m托范围中的压力下和在室温下利用碳氟化合物(例如，CF4和/或C4F8)、O2和Ar进行蚀刻来蚀刻包括STI材料的氧化物。该蚀刻可以在表面116和117处或者在高度H1处停止或可以不在表面116和117处或者不在高度H1处停止。
图4C示出了在进行蚀刻以去除牺牲子鳍状物材料226从而利用在STI区域的经蚀刻的顶表面上方延伸的一定高度的具有沟道材料的叠置体形成电子器件叠置体之后的图4B中的半导体结构。图4C示出了在进行蚀刻以去除材料226从而利用在STI区域的经蚀刻的顶表面上方延伸的高度为H4和2xH41(宽度W1和长度L1)的叠置体形成电子器件叠置体250之后的图4B中的半导体衬底。
根据实施例，可以通过使用蚀刻化学作用来相对于材料228和244选择性地蚀刻材料226，其中蚀刻化学作用被选择为或者已知为蚀刻材料226而不蚀刻材料228和244。蚀刻以去除材料226的高度H3或所有材料226可以通过湿法蚀刻或干法蚀刻来进行蚀刻。在一些情形下，这种蚀刻通过使用湿法蚀刻(例如，HF湿法蚀刻)或干法蚀刻化学作用。
在一些情形下，蚀刻可以是各向同性的湿法蚀刻，该各向同性的湿法蚀刻利用选择的蚀刻化学作用水平地蚀刻材料226，以去除跨宽度W1的材料226的高度H3的至少厚度W1或跨宽度W1的材料226的高度H3的一部分，但是化学作用并不去除材料142。在一些情形下，蚀刻可以是减法蚀刻，从而蚀刻掉材料226，除了其它材料(例如材料228和244)以外。在一些情形下，蚀刻可以使用氯或另一酸性干法蚀刻化学作用。在一些情形下，使用湿法蚀刻(例如，HF湿法蚀刻)或干法蚀刻来选择性地蚀刻材料226以去除所有材料226。
为了进行去除，蚀刻可以使用所选择的湿法蚀刻化学作用(蚀刻剂)和蚀刻时间。化学作用可以是柠檬酸湿法各向同性蚀刻以去除InGaAs但是不去除较大晶格的InP(例如，其中材料226和142是InGaAs，对于NMOS器件，InGaAs被较大晶格的InP材料228和/或222拉应变)。在一些情形下，化学作用可以是HCl湿法各向同性蚀刻以去除InP但不去除InGaAs(例如，蚀刻图4D中的薄膜InP层228和244)。这些选择性湿法蚀刻可以用于形成NMOS器件，例如以下这种器件，其中为图4A-图4D中的材料选择不同III/V族材料的百分比以引起沿着叠置体250或纳米线150的长度L1的拉应变，从而使得结区域之间的电子载流子迁移率增加。例如，材料222、228和244可以是InP，而材料226和142是InGaAs。
应当考虑到，可以基于被选择为用于创建图4A-图4D中的器件的不同III/V族材料的百分比来选择其它适当的III/V族材料和那些材料的选择性蚀刻剂。这些选择也可以应用于图5中的工艺。
可选地，化学作用可以是柠檬酸湿法各向同性蚀刻、硝酸湿法各向同性蚀刻或HF湿法各向同性蚀刻以去除硅锗但不去除较小晶格的硅(例如，其中材料226和142是SiGe，对于PMOS器件，SiGe被较小晶格的Si材料228和/或222压应变)。在一些情形下，化学作用可以是氢氧化铵湿法各向同性蚀刻以去除硅但不去除较大晶格的硅锗(例如，蚀刻图4D中的薄膜Si层228和244)。在一些情形下，化学作用可以是硫化铵湿法各向同性蚀刻以去除硅锗但不去除较大晶格的锗。
这些所选择的湿法蚀刻可以用于形成PMOS器件，例如以下器件，其中为图4A-图4D中的材料选择硅和锗的百分比以引起沿着叠置体250或纳米线150的长度L1的压应变，从而使得结区域之间的空穴载流子迁移率增加。例如，材料226和142可以是Ge；而材料222、228和244是Si。在另一情形下，材料226和142可以是Ge；而材料222、228和244是SiGe。在另一情形下，材料226和142可以是SiGe；而材料222、228和244可以是Si。
应当考虑到，可以基于被选择为用于创建图4A-图4D中的器件的不同IV族材料的百分比来选择其它适当的IV族材料的百分比(例如，Si和Ge的百分比)和那些材料的选择性蚀刻剂。这些选择也可以应用于图5中的工艺。
可以意识到，与不蚀刻图3A-图3D中的沟道材料142的选择性蚀刻相比，选择用于蚀刻图4A-图4D中的沟道材料142的蚀刻(例如，化学作用)是违背直觉的，并且提供了以下未预料到的益处，即允许使用薄膜层228和224来保护图4A-图4D中的沟道材料142。它还提供了本文中所描述的未预料到的益处，即在沟道材料上形成叠置体250(包括具有薄膜层的那些叠置体)，以增加载流子迁移率。
在一些情形下，蚀刻可以包括选择性蚀刻以通过选择性地蚀刻以实现以下目的来去除具有鳍状物牺牲材料的子鳍状物缓冲层：(1)去除第二缓冲层的第二材料，(2)但是不蚀刻第一缓冲层、第一沟道层和第三沟道层的第一材料，以将纳米线形成为具有第一沟道层、第二沟道层和第三沟道层的叠置体；以及(3)不蚀刻第二沟道层的第二材料，这是由于第二沟道层的无横向蚀刻的毛细管效应。
在一些情形下，蚀刻可以包括选择性地蚀刻以去除第一高度，包括选择各向同性湿法蚀刻化学作用以蚀刻第二缓冲层的第二材料但不蚀刻薄沟道层的第一材料以及不去除第二沟道层的第二材料(由于蚀刻的毛细管效应，不能够蚀刻第二沟道层的第二厚度)。
这种蚀刻可以使用“定时”蚀刻，例如，在已知的用于去除材料226的高度H3或所有材料226的时间段内进行的蚀刻；或者可以使用被已知为执行这种蚀刻的另一工艺。在蚀刻之后，具有材料142(或者材料228、142和244)的沟道层可以是或者包括在经蚀刻的STI区域108和107上方的高度H3处延伸或设置的“暴露”的器件阱或者栅极层。
在一些情形下，材料226被选择性地蚀刻以(1)去除所有材料226，但是(2)由于材料142的无横向蚀刻的毛细管效应而不去除材料142，从而形成叠置体250，其中毛细管效应是因为以下原因，即材料142的高度H4足够薄使得侧壁152和153不能被蚀刻剂充分触及或蚀刻(例如，从薄层228与244之间)以去除材料142。在一些情形下，该选择性蚀刻包括在沟槽105和106中留有材料222的高度H22(以及H2)。在一些情形下，该选择性蚀刻包括去除所有材料266；不去除材料222；不去除材料228和244；以及不去除材料142或者(例如，从侧表面152和153或者在侧表面152和153处)去除材料142的功能上不相关的(例如，作为沟道)厚度。应当考虑到，在一些情形下，材料228、142和244可以被形成为具有大于W1的宽度，以使得在选择性蚀刻之后，剩余材料142具有宽度W1。
在蚀刻之后，具有材料228、142和244的叠置体250具有暴露的侧表面，该暴露的侧表面可以是平行于平面侧壁113和115并且与平面侧壁113和115对齐(例如，位于平面侧壁113和115正上方)的平面表面。在蚀刻之后以及在从这些表面或者在这些表面上生长材料(例如，在叠置体的所有4个暴露表面上生长器件栅极或栅极电介质层)之前，材料228、142和244的叠置体的这些表面、底表面214和顶表面235可以被认为是“暴露的”。
叠置体250可以是外延生长的具有第一外延材料(例如，将变为P型材料或N型材料)的沟道鳍状物层或纳米线层，其具有材料228、142和244的暴露表面。在一些情形下，叠置体250可以是“器件”层，例如其上或者其中形成电路器件的层，如本领域中公知的那样。因此，叠置体250可以提供电子器件材料(例如，阱和/或沟道)，其中可以形成基于无缺陷的纳米线(例如，鳍状物或“四栅极”)的器件。在一些情形下，叠置体250可以是具有暴露的4个侧部的沟道层(例如，“四沟道”或“四量子阱”)或者纳米线，“器件”或栅极电介质或材料将形成在该暴露的4个侧部之上或上，如本领域中公知的那样。叠置体250可以具有在经蚀刻的开口151(位于STI区域107和108的顶表面上方的高度H3处)上方延伸的材料228、142和244的暴露表面。
在一些情形下，结区域形成在叠置体250的端部处(例如，在去除材料226之前)，以使得叠置体悬浮于在去除子鳍状物材料226处形成的开口(例如，至少开口151；以及可选地沟槽105和106，如针对图4B-图4C和图5所提及的)上方。
与材料226的晶格相比，叠置体250的材料的晶格可以是不同的尺寸(例如，与材料226的晶格发生晶格失配)。因此，材料226可以已经在叠置体250的材料142中诱发应变，该应变在去除或蚀刻材料226之后还得以保留或继续存在。该应变可能由于叠置体250的端部锚定在结区域中(例如，锚定在结区域之间)或者键合到结区域(例如，键合在结区域之间)而得以保留。例如，由于形成了具有形成在结区域中或上的端部的材料叠置体250，由材料226诱发到叠置体中的应变甚至在材料226被去除之后还得以保留，这是因为在去除材料226之后叠置体250的长度并不改变。因此，叠置体250中的压应变或拉应变得以保留。该应变可以由于当生长叠置体250时表面215与214之间的晶格失配而是单向和/或双向的。在一些情形下，该应变是单向的，这是因为材料226被去除，并且那些材料与叠置体250的材料之间的晶格失配不再存在，但是叠置体250的材料的长度尚未改变。叠置体250中的应变可以是由晶格失配引起的应变，如本领域中公知的那样。
在一些情形下，叠置体250相对于衬底(例如，材料102)具有沿叠置体250的长度L1的双向应变。这可能是由于叠置体250的宽度W1大于6nm。在一些情形下，叠置体250相对于衬底(例如，材料102)具有沿叠置体250的长度L1的单向应变。这可能是由于叠置体250的宽度W1小于6nm。在一些情形下，叠置体250相对于衬底(例如，材料102)不具有沿叠置体250的长度L1的应变。这可能是由于叠置体250的高度H4+2xH41小于6nm和/或材料142与226之间不存在晶格失配。
在图4C之后，如针对形成从图3D中的电子器件纳米线的所有4个暴露表面生长的第一共形厚度的第一共形外延“包覆”材料所描述的，可以从电子器件叠置体250的所有4个暴露表面生长第一共形厚度的第一共形外延“包覆”材料。
根据实施例，在沟道叠置体250中包括第一薄沟道层228和第三薄沟道层244提供了额外的优点。由于薄层(材料228和244)存在于沟道的顶部和底部上(薄层约束或限制载流子在沟道内(例如，在诸如源极和漏极之类的结区域之间)移动)，因此这种构造可以被描述为量子阱结构。除了从一个结区域到另一个结区域的方向以外，这种构造还减小了载流子在各个方向上散射。例如，直接形成在沟道材料142的表面上或者键合到沟道材料142的表面的栅极绝缘体(例如，电介质或氧化物)可以由于直接键合到材料142的氧化物材料的极性键而引起载流子的散射。然而，在叠置体250的情形下，栅极氧化物或绝缘体键合到沟道底部处的层228和沟道顶部处的层244。因此，在沿沟道材料152的表面154和155的结区域之间移动的载流子将不会发生由氧化物极性键引起的散射，这是因为栅极氧化物或绝缘体没有直接键合到那些表面，而是分别键合到材料225和244的表面214和235。
根据一些实施例，使用叠置体250的量子阱通过将载流子限制在材料142内或将载流子约束在材料142内来提供更高的载流子迁移率和更小的载流子散射，以使得它们仅沿表面152和153但不沿表面154和155暴露于栅极绝缘体、电介质或氧化物的氧化物键合。
图4D示出了在进行蚀刻以去除薄膜沟道材料从而利用在STI区域的经蚀刻的顶表面上方延伸的一定高度的剩余沟道层形成电子器件纳米线之后的图4C中的半导体衬底。图4D示出了在进行蚀刻以去除材料228和244(以及可选地，222)从而利用在STI区域的经蚀刻的顶表面上方的高度H3+H41处延伸的高度为H4(宽度W1和长度L1)的沟道层(例如，材料142)形成电子器件纳米线150之后的图4C中的半导体衬底。
根据实施例，可以通过使用蚀刻化学作用来相对于材料142选择性地蚀刻材料228和244(以及可选地，222)，其中蚀刻化学作用被选择为或者已知为蚀刻材料228和224(以及可选地，222)而不蚀刻材料142。蚀刻以去除材料228和244(以及可选地，222)的高度H41或所有材料228和244(以及可选地，222)可以通过湿法蚀刻或干法蚀刻来进行蚀刻。在一些情形下，这种蚀刻通过使用湿法蚀刻(例如，HF湿法蚀刻)或干法蚀刻化学作用。
在一些情形下，蚀刻可以是各向同性的湿法蚀刻，该各向同性的湿法蚀刻利用选择的蚀刻化学作用水平地蚀刻(去除)材料228和244，以完全去除它们，从而暴露材料142的所有侧部。在一些情形下，蚀刻可以是减法蚀刻，从而蚀刻掉所有材料228和244，除了其它材料(例如材料142)以外。在一些情形下，蚀刻可以使用氯或另一酸性干法蚀刻化学作用。在一些情形下，使用湿法蚀刻(例如，HF湿法蚀刻)或干法蚀刻来选择性地蚀刻材料228和244以去除所有材料228和244。
为了进行去除，蚀刻可以使用所选择的湿法蚀刻化学作用(蚀刻剂)和蚀刻时间。在一个示例中，化学作用可以是HCl湿法各向同性蚀刻以去除InP但不去除InGaAs(例如，蚀刻图4D中的薄膜Si层228和244)。在一些情形下，化学作用可以是氢氧化铵湿法各向同性蚀刻以去除硅但不去除较大晶格的硅锗(例如，蚀刻图4D中的薄膜Si层228和244)。上面提供了这样的材料和蚀刻剂的其它示例。
这种蚀刻可以使用“定时”蚀刻，例如，在已知的用于去除所有材料228和244(以及可选地材料222)的时间段内进行的蚀刻；或者可以使用被已知为执行这种蚀刻的另一工艺。在蚀刻之后，具有材料142的沟道层可以是或者包括在经蚀刻的STI区域108和107上方的高度H3+H41处延伸或设置的“暴露”的器件阱或者沟道层。在一些情形下，在蚀刻材料228和244的过程中，蚀刻掉材料222。
在蚀刻之后，具有材料142的纳米线150具有暴露的侧表面152和153，侧表面152和153可以是平行于平面侧壁113和115并且与平面侧壁113和115对齐(例如，位于平面侧壁113和115的正上方)的平面表面。在一些情形下，图4D中的纳米线150与图3C中的纳米线相同，除了纳米线150悬浮在经蚀刻的STI区域108和107上方的高度H3+H41处，而不是悬浮在经蚀刻的STI区域108和107上方的高度H3处。
在一些情形下，结区域形成在纳米线150的端部处(例如，在去除材料226、228和244之前)，以使得具有材料142的纳米线悬浮于在去除子鳍状物材料226和228处形成的开口(例如，至少开口151；以及可选地沟槽105和106，如针对图4B-图4C和图5所提及的)上方。
与材料228和244的晶格相比，纳米线150的材料142的晶格可以是不同的尺寸(例如，与材料228和244的晶格发生晶格失配)。这些中的一个或多个，材料可以已经在纳米线150的材料142中诱发应变，该应变在去除或蚀刻材料228和244之后还得以保留或继续存在。该应变可能由于纳米线150的端部锚定在结区域中(例如，锚定在结区域之间)或者键合到结区域(例如，键合在结区域之间)而得以保留。例如，由于形成了具有形成在结区域中或上的端部的材料142，由那些材料诱发到材料142中的应变甚至在材料228和244被去除之后还得以保留，这是因为在去除材料228和244之后材料142的长度并不改变。因此，纳米线150的材料142中的压应变或拉应变得以保留。该应变可以由于当生长材料142时表面155和154与材料228和244的那些表面之间的晶格失配而是单向和/或双向的。在一些情形下，该应变是单向的，这是因为材料228和244被去除，并且那些材料与材料142之间的晶格失配不再存在，但是材料142的长度尚未改变。材料142中的应变可以是由晶格失配引起的应变，如本领域中公知的那样。
在一些情形下，纳米线150相对于衬底(例如，材料102)具有沿鳍状物的长度L1的双向应变。这可能是由于纳米线150的宽度W1大于6nm。在一些情形下，纳米线150相对于衬底(例如，材料102)具有沿鳍状物的长度L1的单向应变。这可能是由于纳米线150的宽度W1小于6nm。在一些情形下，纳米线150相对于衬底(例如，材料102)沿鳍状物的长度L1不具有应变。这可能是由于纳米线150的高度H4小于6nm和/或材料142与122之间不存在晶格失配。
在图4D之后，如针对形成从图3D中的电子器件纳米线的所有4个暴露表面生长的第一共形厚度的第一共形外延“包覆”材料所描述的，可以从电子器件纳米线(例如，纳米线150)的所有4个暴露表面生长第一共形厚度的第一共形外延“包覆”材料。
根据实施例，图3C和图4D中的纳米线150可以用于形成包括材料142的鳍状物场效应晶体管(FET)，其中该材料142用作其上形成基于四栅极的器件的沟道层。在一些情形下，例如通过提供其上形成基于四栅极的器件的叠置体250的侧表面、顶表面和底表面，图4C中示出的叠置体250可以是量子阱纳米线器件。鳍状物FET或量子线器件可以是P型金属氧化物半导体(MOS)器件或N型MOS器件。此外，P型器件可以与N型器件配对以形成互补型MOS(CMOS)器件。
在一些情形下，使用锗(Ge)和硅(Si)材料技术以形成这种PMOS FET或量子阱器件。在其它情形下，使用磷化铟(InP)和砷化铟镓材料(InGaAs)来形成NMOS鳍状物FET或量子阱器件。
(如与仅能够提供对2或3个侧部的偏置的其它器件相比)，对于所示出的沟道结构，由于具有四栅极，因此这种器件可以具有出众的载流子迁移率和较低的栅极阈值，这是因为栅极现在可以向所有4个侧部上的沟道施加电偏置。此外，由于载流子主要在沟道的表面处或下方行进，因此除了偏置和4个侧部以外，存在载流子可以在其上方或在其下方行进的4个侧表面(如与仅具有被栅极偏置的2或3个沟道侧部的其它器件相比)。
在一些情形下，材料122、144、222、228和244是相同的材料，例如都是“第一”材料，(例如，IV族(例如，Ge/Si)或III/V族材料)，如本领域中公知的，可以在化学元素周期表中的第三列、第四列和第五列中找到这种材料。在这些实施例中，材料142和226可以是不同的“第二”材料(例如，IV族(例如，Ge/Si)或III/V族材料)。
在一些情形下，第一材料是III/V族材料(例如，磷化铟(InP))；并且第二材料是III/V族材料(例如，砷化铟镓(InGaAs))。在这些情形下，叠置体250或线105可以用于NMOS器件。NMOS器件的一个示例将砷化铟镓用于材料142并且将磷化铟用于材料122(以及可选地144)。因此，叠置体250或纳米线150中的材料142可以经历可增加电子载流子迁移率的拉应变。氯化氢可以被选择为选择性地蚀刻磷化铟，除了不蚀刻砷化铟镓。柠檬酸可以被选择为选择性地蚀刻砷化铟镓，除了不蚀刻磷化铟。
在其它情形下，第一材料可以是硅材料，而第二材料是硅锗材料。PMOS器件的一个示例将硅用于材料142并且将硅锗或锗用于材料122(以及可选地144)。在另一实施例中，PMOS器件将硅锗用于材料142并且将锗用于材料122(以及可选地144)。因此在这些情形下，叠置体250或纳米线150中的材料142可以经历压应变。氢氧化铵可以被选择为选择性地蚀刻硅，除了不蚀刻硅锗。在其它情形下，硫化铵可以被选择为选择性地蚀刻硅锗，除了不蚀刻锗。此外，柠檬酸、硝酸或HF可以被选择为选择性地蚀刻硅锗，除了不蚀刻硅。
所考虑的III/V族材料中的其它材料是砷化镓、砷化铟和磷化镓。对这些材料的选择可以如本领域中公知地那样进行选择，其中基于能够选择性地蚀刻材料以及提供毛细管效应并在沟道材料142中提供应变(如本文中所描述的)来选择这些材料用作第一材料和第二材料。类似地，可以如本领域中公知地那样选择用于蚀刻材料(例如，122；以及226，但由于毛细管效应不蚀刻142)的蚀刻、蚀刻时间和蚀刻条件。
在一些情形下，可以将用于去除材料122的蚀刻选择为能够蚀刻表面122和124处的材料122的高度H3，以去除材料122的整个宽度W1和宽度及高度H3。该蚀刻可以不被选择为由于毛细管效应仅蚀刻材料142的特定量，但是该蚀刻可以被选择为以慢得多的速率(例如，给定用于蚀刻的相同暴露面积，该速率比其蚀刻122慢20、50、100或1000倍)蚀刻材料142中的任何材料。另一方面，对于蚀刻材料226，该蚀刻可以被选择为在相同的时间段内以相同速度蚀刻材料226和142的相同表面面积。然而，由于高度H4是H4的至少两到三倍，因此在高度H3内材料226的宽度W1被蚀刻掉，而在对226和142的同时蚀刻期间，对于材料126和142的相同长度，在相同时间段上，沿表面152和153，材料142的高度H4的宽度W1的仅1、2或5纳米被蚀刻掉。
根据一些实施例，图3或图4中的工艺可以包括使用沟槽形成III-V族半导体纳米线150或叠置体250(例如，“四栅极”器件)，该沟槽是经由III-V族半导体异质结蚀刻蚀刻出的，该III-V族半导体异质结蚀刻包括蚀刻选择性和毛细管效应。在一些实施例中，图3或图4中的工艺、纳米线150或叠置体250提供以下益处：(1)使得栅极被形成在沟道或叠置体周围；同时去除了发生的晶体管漏电所通过(例如，由于通过子鳍状物缺陷材料的漏电)的沟槽中的有缺陷的材料区；(2)选择蚀刻，该蚀刻考虑使用毛细管效应以使得利用为了最佳的沟槽填充和最佳的材料生长而不是其它因素所选择的III-V族材料填充沟槽，这是因为蚀刻将去除被填充到沟槽中的材料，从而由于材料的更多样化的选择而基于填充和生长选择材料以确保沟道中的更少的晶体缺陷；(3)实现了利用各种III-V族栅极或缓冲材料膜包覆纳米线或叠置体，以增加或优化载流子迁移率和栅极材料界面属性；(4)允许使用III-V族材料之间的多种蚀刻选择性来提供广泛范围的沟道材料选择、包覆选择、以及子鳍状物材料选择；以及(5)包括纳米线150或叠置体250的晶体管可以被应用在高性能逻辑和存储晶体管、高迁移率沟道(例如，形成在Si衬底上的III-V沟道)、以及摩尔定律中，并且同时提供低漏电晶体管，以便于获得低功率益处。包括纳米线150或叠置体250的晶体管还可以被用作用于以下情形的晶体管：大容量架构、计算机系统架构特征以及制造的大容量接口。在一些实施方式中，这些晶体管可以包括(例如，在高度方向上垂直地)叠置在彼此顶部上的多个纳米线150或叠置体250，例如由2、3、4或5个这样的器件构成的叠置体。在一些情形下，器件的叠置体可以用于形成单个晶体管(例如，其中每条线都在相同的两个附接或电连接的结区域之间传导总的沟道载流子或电流的一部分)。叠置体中的每个纳米线150或叠置体250都可以具有不同或相同的栅极结构。
图5示出了示例性工艺500的流程图，该示例性工艺500通过使用牺牲子鳍状物材料在硅衬底上或上方形成高迁移率纳米线“四栅极”器件。工艺500可以包括通过去除一个或多个牺牲子鳍状物层来利用从Si衬底生长的鳍状物沟道形成高迁移率纳米线金属氧化物半导体，如针对图2-4中形成纳米线150或叠置体250所描述的。
工艺500开始于可选的方框505，其中，围绕由硅衬底的(100)晶体指数硅衬底材料形成的硅鳍状物来形成无定形STI材料层。方框505可以包括从硅衬底的(100)晶体指数硅顶部衬底表面材料生长STI材料(例如，在硅衬底的(100)晶体指数硅顶部衬底表面材料上生长STI材料)。可以可选地从鳍状物的(100)晶体指数硅侧部衬底表面生长STI材料。方框505可以包括对图1的描述。方框505可以包括形成鳍状物109以及材料104的STI区域107和108。
在可选的方框510，穿过STI材料层中的硅鳍状物蚀刻出(例如，形成)上部沟槽，并且该上部沟槽限定了第一STI区域和第二STI区域。方框510可以包括对图2的描述。方框510可以包括蚀刻鳍状物109以通过鳍状物的材料102形成具有高度H1+Hs的沟槽105。方框510可以包括形成上部沟槽，以具有在硅衬底的(100)晶体指数硅顶部衬底表面材料上的第一浅沟槽隔离(STI)区域107和第二浅沟槽隔离(STI)区域108，第一STI区域和第二STI区域具有限定上部沟槽的垂直的具有STI无定形材料的第一STI内部侧壁和第二STI内部侧壁。
在可选的方框520，将下部沟槽形成在上部沟槽下方并形成到硅衬底中。可选的方框520可以包括将下部沟槽蚀刻(例如，形成)为穿过衬底的平坦的表面高度(如果需要的话，以及硅鳍状物的底部)。可选的方框520可以包括在浅沟槽隔离(STI)材料层的高度下方、上部沟槽下方蚀刻下部沟槽，并将下部沟槽蚀刻到硅衬底中。方框520可以包括对图2的描述。方框520可以包括穿过材料102蚀刻出具有高度H2的沟槽106。方框520可以包括形成下部沟槽以具有第一衬底内部侧壁和第二衬底内部侧壁，该第一衬底内部侧壁和第二衬底内部侧壁具有衬底材料，该具有衬底材料的第一衬底内部侧壁和第二衬底内部侧壁限定了下部沟槽，下部沟槽具有成角度的(111)晶体指数衬底材料侧壁。方框520可以包括形成衬底内部侧壁，该衬底内部侧壁在下部沟槽的底部处相遇并且形成123度与128度之间的内V角。方框520可以包括形成延伸到下部沟槽的上部开口中的上部沟槽的下部开口。方框520可以包括形成延伸到下部沟槽中的上部沟槽的下部开口，以使得STI侧壁与第一衬底内部侧壁和第二衬底内部侧壁相接合。
方框530包括在下部沟槽和上部沟槽中从第一和第二(111)晶体指数衬底内部侧壁外延生长具有鳍状物牺牲材料的至少一个子鳍状物缓冲层。方框530可以包括对在图3A中的高度H1上方生长具有高度H3的材料122的描述。方框530可以包括对在图4A中的高度H1上方生长具有高度H3的材料226和生长材料222的描述。方框530可以包括从第一衬底内部侧壁和第二衬底内部侧壁外延生长而不是从STI材料生长具有鳍状物牺牲材料的至少一个子鳍状物缓冲层。
方框530可以包括将第一材料的鳍状物牺牲材料的子鳍状物缓冲层生长为穿过下部沟槽和上部沟槽并在高度H1上方延伸至少20纳米、20与50nm之间、20与100nm之间或者50nm。方框530可以包括将第一材料的鳍状物牺牲材料的第一子鳍状物缓冲层生长为穿过下部沟槽并进入上部沟槽的部分高度中；然后生长在高度H1上方延伸至少20纳米、20与50nm之间、20与100nm之间或者50nm的与第一材料不同的第二材料的鳍状物牺牲材料的第二子鳍状物缓冲层。
方框540包括利用一个或多个牺牲材料从一个或多个子鳍状物缓冲层的顶表面外延生长具有鳍状物沟道材料的至少一个鳍状物沟道层。方框540可以包括从具有鳍状物牺牲材料的至少一个子鳍状物缓冲层的顶部(100)晶体指数衬底表面外延生长具有高迁移率鳍状物沟道材料的鳍状物沟道层。鳍状物沟道材料可以是形成量子阱的单个金属氧化物半导体沟道材料或者三层金属氧化物半导体沟道材料的叠置体。
方框540可以包括将具有鳍状物沟道材料的至少一个鳍状物沟道层外延生长为在至少一个子鳍状物缓冲层的顶表面上方具有小于20纳米、小于10nm、10与5nm之间、5与2nm之间或者10nm的高度。方框540可以包括对在图3A中的表面125上方生长具有高度H4的材料142(例如，作为具有第二类型材料的沟道层)的描述。方框540可以包括对在图4A中的表面215上方生长具有高度H41、H4和H41的材料228、142和244(例如，作为具有第一类型材料、随后第二类型材料、随后第一类型材料的沟道叠置体)的描述。方框540可以包括在上部沟槽上方在第一结材料区域与第二结材料区域之间外延生长至少一个鳍状物沟道层。
可选的方框545可以包括选择性地蚀刻无定形STI材料以去除STI区域的所选择的高度并且暴露可被蚀刻的一定高度的牺牲子鳍状物材料。可选的方框545可以包括对进行蚀刻以暴露图3A-图3B中的材料122的所选择的高度H3或者图4A-图4B中的材料226的所选择的高度H3的描述。方框520可以包括对图3B或图4B的描述。可选的方框545可以包括蚀刻图3A或图4A的半导体衬底上方的STI区域以去除它们的高度HS并且暴露可被蚀刻的一定高度的牺牲子鳍状物材料。蚀刻可以暴露牺牲子鳍状物材料122或226的所选择的高度H3，高度H3是如本文中提及的可被蚀刻的足够高度。该蚀刻还可以暴露那些子鳍状物材料上方的材料，例如材料142和/或叠置体或纳米线150的材料。
方框550包括选择性地蚀刻以从具有一个或多个鳍状物沟道材料的一个或多个鳍状物沟道层下方去除具有鳍状物牺牲材料的一个或多个子鳍状物缓冲层，但不去除一个或多个鳍状物沟道材料，以留下悬浮在上部沟槽上方的具有一个或多个鳍状物沟道材料的纳米线。
方框550可以包括从上部沟槽上方选择性地蚀刻具有鳍状物牺牲材料的至少一个子鳍状物缓冲层，或者选择性地蚀刻在STI区域的顶表面上方延伸可被蚀刻的高度H3的一部分或者全部高度H3的具有鳍状物牺牲材料的至少一个子鳍状物缓冲层。方框550可以包括对图3C中的选择性蚀刻材料122的描述。方框550可以包括对图4C中选择性地蚀刻材料226的描述。
方框550可以包括选择蚀刻化学作用和时间，该蚀刻化学作用和时间被已知为(1)基于所选择的蚀刻化学作用和至少一个子鳍状物缓冲层的暴露侧部的高度H3来选择性地蚀刻至少一个子鳍状物缓冲层的类型材料；但(2)基于所选择的蚀刻化学作用来留下至少一个沟道层的类型材料。方框550可以包括选择将去除所有第一缓冲层的蚀刻化学作用和时间。
在一些情形下，方框550可以包括选择蚀刻化学作用和时间，该蚀刻化学作用和时间被已知为(1)基于所选择的蚀刻化学作用和至少一个子鳍状物缓冲层的暴露侧部的所选择高度H3来选择性地蚀刻至少一个子鳍状物缓冲层的类型材料；(2)基于所选择的蚀刻化学作用来选择性地蚀刻具有三种沟道材料的叠置体的中间沟道材料的类型材料；但(3)基于所选择的蚀刻化学作用留下叠置体的位于叠置体的中间沟道材料上方和下方的两个薄层沟道材料的类型材料；以及(4)由于毛细管效应不进行蚀刻来去除叠置体的中间沟道材料，该毛细管效应禁止蚀刻中间沟道材料，这是因为中间沟道材料的暴露侧部的所选择高度H4对于所选择的蚀刻(例如，在所选择的时间内进行的具有所选择的化学作用的各向同性湿法蚀刻)蚀刻中间沟道材料的多于几纳米的宽度而言不够大。
在一些情形下，方框550或随后单独的蚀刻基于所选择的蚀刻化学作用来去除所有至少一个子鳍状物缓冲层。在一些情形下，方框550或随后单独的蚀刻基于所选择的蚀刻化学作用来去除叠置体的位于中间沟道材料上方和下方的所有两个薄层沟道材料。在一些情形下，基于所选择的蚀刻化学作用，至少一个子鳍状物缓冲层中的第二子鳍状物缓冲层、以及叠置体的位于中间沟道材料上方和下方的两个薄层沟道材料被一起去除。
在一些情形下，仅执行方框550。在一些情形下，仅执行方框545和550。在一些情形下，仅执行方框540和550。在一些情形下，仅执行方框530到550。在一些情形下，仅执行方框510到550。在一些情形下，执行所有的方框505到550。
在一些情形下，第一材料是磷化铟(InP)并且第二材料是砷化铟镓(InGaAs)。在一些情形下，第一材料是硅(Si)并且第二材料是硅锗(SiGe)。在一些情形下，第一材料是硅(Si)并且第二材料是锗(Ge)。在一些情形下，第一材料是硅锗(SiGe)并且第二材料是锗(Ge)。在一些情形下，所选择的蚀刻化学作用可以被选择为蚀刻第一缓冲层的第一材料但不蚀刻第一沟道层的第二材料，如本领域中公知的那样执行本文中所描述的工艺。在一些情形下，所选择的蚀刻化学作用可以被选择为蚀刻第二缓冲层的第二材料但由于毛细管效应不蚀刻薄沟道层的第一材料或第二沟道层的第二材料，如本领域中公知的那样执行本文中所描述的工艺。
图6举例说明了根据一种实施方式的计算设备600。计算设备600容纳板602。板602可以包括多个部件，包括但不限于处理器604和至少一个通信芯片606。处理器604物理和电气地连接到板602。在一些实施方式中，至少一个通信芯片606也物理和电气地连接到板602。在另外的实施方式中，通信芯片606是处理器604的部分。
取决于其应用，计算设备600可以包括其它部件，这些部件可以物理和电气地连接到板602，也可以不物理和电气地连接到板602。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机、以及大容量储存设备(例如硬盘驱动器、压缩盘(CD)、数字多功能盘(DVD)等等)。
通信芯片606实现无线通信，以便对往来于计算设备600的数据进行传输。术语“无线”及其派生词可以用于描述可通过使用经由非固态介质的经调制的电磁辐射来传输数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可以不包含任何线路。通信芯片606可以实施多个无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物、以及被命名为3G、4G、5G及更高的任何其它无线协议。计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较短距离无线通信，例如WiFi和蓝牙，并且第二通信芯片606可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
计算设备600的处理器604包括封装在处理器604内的集成电路管芯。在一些实施方式中，集成电路管芯包括四栅极器件，该四栅极器件具有通过从沟道材料下方去除子鳍状物材料的一部分所形成的具有一个或多个沟道材料(例如，单个材料或叠置体)的纳米线，其中子鳍状物材料生长在纵横比捕获(ART)沟槽中，如参照图1-图5所描述的。在一些实施方式中，集成电路管芯包括(例如，在高度方向上垂直地)叠置在彼此顶部上的多个四栅极器件，例如由2、3、4或5个这样的器件构成的叠置体。在一些情形下，器件的叠置体可以用于形成单个晶体管(例如，其中每条线都在相同的两个附接或电连接的结区域之间传导总沟道载流子或电流的一部分)。每条线可以具有不同或相同的栅极结构。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换成可储存在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。
通信芯片606还包括封装在通信芯片606内的集成电路管芯。根据另一个实施方式，包括通信芯片的封装体包括一个或多个四栅极器件，该四栅极器件具有如本文所述的具有一个或多个沟道材料的纳米线。在另外的实施方式中，容纳在计算设备600内的另一部件可以包含微电子封装体，其中该微电子封装体包括具有如本文所述的包覆器件层的鳍状物器件。
在各个实施方式中，计算设备600可以是膝上计算机、上网本、笔记本、超级本、智能电话、平板设备、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频录像机。在另外的实施方式中，计算设备600可以是处理数据的任何其它电子设备。
示例
以下示例涉及实施例。
示例1是一种使用牺牲子鳍状物层在硅衬底上形成纳米线沟道的方法，包括：在形成于浅沟槽隔离(STI)区域之间的沟槽中从第一衬底内部侧壁和第二衬底内部侧壁外延生长具有鳍状物牺牲材料的子鳍状物缓冲层；在所述沟槽中从所述牺牲材料外延生长第二高度的具有鳍状物沟道材料的鳍状物沟道层；选择性地蚀刻所述STI区域以去除所述STI区域的高度并且暴露在经蚀刻的浅沟槽隔离(STI)区域的顶表面上方的能够被蚀刻的第一高度的所述牺牲子鳍状物材料；以及选择性地蚀刻以从所述鳍状物沟道层下方去除所述第一高度的所述具有鳍状物牺牲材料的子鳍状物缓冲层，但是留下所述第二高度的所述具有鳍状物沟道材料的鳍状物沟道层，从而在所述沟槽上方形成纳米线，其中所述纳米线具有所述具有鳍状物沟道材料的鳍状物沟道层。
在示例2中，示例1的主题可以可选地包括：其中，所述第一高度在20nm与50nm之间。
在示例3中，示例2的主题可以可选地包括：其中，所述第二高度在5纳米(nm)与10纳米(nm)之间，并且所述具有鳍状物沟道材料的鳍状物沟道层包括具有第一鳍状物沟道材料的第一薄鳍状物沟道层、具有第二鳍状物沟道材料的第二鳍状物沟道层、具有所述第一鳍状物沟道材料的第三薄鳍状物沟道层。
在示例4中，示例1的主题可以可选地包括：其中，外延生长第二高度的具有鳍状物沟道材料的鳍状物沟道层包括：从所述子鳍状物缓冲层的顶表面外延生长所述鳍状物沟道层；并且其中，选择性地蚀刻以去除所述第一高度留下悬浮于在上部端部处形成的第一结材料区域和第二结材料区域之间的所述鳍状物沟道层的纳米线四栅极沟道。
在示例5中，示例1的主题可以可选地包括：其中，所述第一衬底内部侧壁和所述第二衬底内部侧壁是(111)晶体指数衬底材料，并且其中，生长所述具有鳍状物牺牲材料的子鳍状物缓冲层包括从(111)晶体指数衬底材料但不从STI材料生长所述具有鳍状物牺牲材料的子鳍状物缓冲层，以减少所述具有鳍状物牺牲材料的子鳍状物缓冲层的顶表面处的缺陷。
在示例6中，示例1的主题还可以可选地包括：在外延生长所述具有鳍状物牺牲材料的子鳍状物缓冲层之前形成所述沟槽，其中，形成所述沟槽包括：在硅衬底的(100)晶体指数硅顶部衬底表面材料上并且围绕所述衬底材料的硅鳍状物形成无定形STI材料层；穿过硅膜将上部沟槽蚀刻到所述衬底的顶部衬底表面材料，所述上部沟槽限定了第一STI区域和第二STI区域，所述第一STI区域和所述第二STI区域具有STI顶表面以及垂直的第一STI内部侧壁和第二STI内部侧壁，所述STI顶表面以及垂直的第一STI内部侧壁和第二STI内部侧壁具有STI无定形材料；以及在所述上部沟槽下方蚀刻下部沟槽并将所述下部沟槽蚀刻到所述衬底的顶部衬底表面材料中，其中，所述下部沟槽包括具有衬底材料的第一衬底内部侧壁和第二衬底内部侧壁，所述第一衬底内部侧壁和第二衬底内部侧壁限定了所述下部沟槽并具有成角度的(111)晶体指数衬底材料侧壁。
在示例7中，示例1的主题可以可选地包括：其中，形成所述具有鳍状物牺牲材料的子鳍状物缓冲层包括：从所述第一衬底内部侧壁和第二衬底内部侧壁外延生长具有第一材料的第一缓冲层，所述第一缓冲层延伸穿过所述下部沟槽和所述上部沟槽，并在浅沟槽隔离(STI)区域的顶表面上方延伸所述第一高度。
在示例8中，示例7的主题可以可选地包括：其中，选择性地蚀刻以去除所述第一高度包括：选择各向同性湿法蚀刻化学作用来蚀刻所述第一缓冲层的所述第一材料但不蚀刻所述第一沟道层的所述第二材料。
在示例9中，示例7的主题可以可选地包括：其中(1)所述第一材料是磷化铟(InP)并且所述第二材料是砷化铟镓(InGaAs)；或者(2)所述第一材料是硅(Si)并且所述第二材料是硅锗(SiGe)；并且还包括栅极电介质层或缓冲材料层，所述栅极电介质层或缓冲材料层形成在所述纳米线的四个暴露的表面上。
在示例10中，示例1的主题可以可选地包括：其中，形成所述具有鳍状物牺牲材料的子鳍状物缓冲层包括：形成所述具有鳍状物牺牲材料的子鳍状物缓冲层，包括：从所述第一缓冲层的顶表面外延生长具有第二材料的第二缓冲层，并使所述第二缓冲层在STI区域的顶表面上方延伸第一高度。
在示例11中，示例10的主题可以可选地包括：其中，形成所述具有鳍状物沟道材料的鳍状物沟道层包括：从所述第二缓冲层的顶表面外延生长具有所述第一材料的第一沟道层；从所述第一沟道层的顶表面外延生长具有所述第二材料的第二沟道层；以及从所述第二沟道层的顶表面外延生长具有所述第一材料的第三沟道层。
在示例12中，示例11的主题可以可选地包括：其中，选择性地蚀刻以去除所述具有鳍状物牺牲材料的子鳍状物缓冲层包括：选择性地蚀刻以(1)去除所述第二缓冲层的所述第二材料、(2)但不蚀刻所述第一缓冲层、所述第一沟道层和所述第三沟道层的所述第一材料，以将所述纳米线形成为所述第一沟道层、所述第二沟道层和所述第三沟道层的叠置体、以及(3)由于所述第二沟道层的无横向蚀刻的毛细管效应而不蚀刻所述第二沟道层的所述第二材料。
在示例13中，示例11的主题可以可选地包括：其中，选择性地蚀刻以去除所述第一高度包括：选择各向同性湿法蚀刻化学作用，以蚀刻所述第二缓冲层的所述第二材料但不蚀刻所述薄沟道层的所述第一材料，以及由于所述蚀刻的毛细管效应不能蚀刻所述第二沟道层的所述第二厚度而不去除所述第二沟道层的所述第二材料。
在示例14中，示例12的主题可以可选地包括：在选择性地蚀刻以去除所述具有鳍状物牺牲材料的子鳍状物缓冲层之后，然后选择性地蚀刻以(1)去除所述第一缓冲层、所述第一沟道层和所述第三沟道层的所述第一材料，但留下所述第二沟道层的所述第二材料，从而形成具有所述第二沟道层的所述纳米线。
在示例15中，示例12的主题可以可选地包括：其中(1)所述第一材料是磷化铟(InP)并且所述第二材料是砷化铟镓(InGaAs)；或者(2)所述第一材料是硅(Si)并且所述第二材料是硅锗(SiGe)；并且还包括形成在所述叠置体的四个暴露表面上的栅极电介质层或缓冲材料层。
示例16是一种使用牺牲子鳍状物层在硅衬底上形成的纳米线沟道，包括：硅衬底，所述硅衬底具有第一衬底区域和第二衬底区域，所述第一衬底区域和第二衬底区域具有成一角度的具有衬底材料的第一衬底内部侧壁和第二衬底内部侧壁，所述第一衬底内部侧壁和所述第二衬底内部侧壁限定下部沟槽并具有(111)晶体指数，所述下部沟槽具有下部沟槽上部开口；第一浅沟槽隔离(STI)区域和第二浅沟槽隔离(STI)区域，所述第一浅沟槽隔离区域和所述第二浅沟槽隔离区域位于所述第一衬底区域和所述第二衬底区域上，所述第一STI区域和所述第二STI区域具有垂直的第一STI内部侧壁和第二STI内部侧壁，所述第一STI内部侧壁和所述第二STI内部侧壁具有STI材料，所述第一STI内部侧壁和所述第二STI内部侧壁在所述下部沟槽上部开口上方限定上部沟槽并具有(110)晶体指数；以及具有鳍状物沟道材料的纳米线，所述纳米线在第一结区域材料与第二结区域材料之间悬浮在所述上部沟槽上方。
在示例17中，示例16的主题可以可选地包括：其中，所述纳米线具有小于10纳米的高度并且位于所述STI的顶表面上方至少20纳米处；并且其中，所述纳米线形成四沟道或四量子阱。
在示例18中，示例16的主题可以可选地包括：其中(1)所述沟道材料是砷化铟镓(InGaAs)或硅锗(SiGe)；并且还包括栅极电介质层或缓冲材料层，所述栅极电介质层或缓冲材料层形成在所述纳米线的四个暴露的表面上。
示例19是一种用于计算的系统，包括：微处理器，所述微处理器耦合到存储器，所述微处理器具有至少一个电子四栅极器件，所述电子四栅极器件具有：硅衬底，所述硅衬底具有第一衬底区域和第二衬底区域，所述第一衬底区域和第二衬底区域具有成一角度的具有衬底材料的第一衬底内部侧壁和第二衬底内部侧壁，所述第一衬底内部侧壁和所述第二衬底内部侧壁限定下部沟槽并具有(111)晶体指数，所述下部沟槽具有下部沟槽上部开口；第一浅沟槽隔离(STI)区域和第二浅沟槽隔离(STI)区域，所述第一浅沟槽隔离区域和所述第二浅沟槽隔离区域位于所述第一衬底区域和所述第二衬底区域上，所述第一STI区域和所述第二STI区域具有垂直的第一STI内部侧壁和第二STI内部侧壁，所述第一STI内部侧壁和所述第二STI内部侧壁具有STI材料，所述第一STI内部侧壁和所述第二STI内部侧壁在所述下部沟槽上部开口上方限定上部沟槽并具有(110)晶体指数；以及具有鳍状物沟道材料的纳米线，所述纳米线在第一结区域材料与第二结区域材料之间悬浮在所述上部沟槽上方。
在示例20中，示例19的主题可以可选地包括：其中，所述纳米线具有小于10纳米的高度并且位于所述STI的顶表面上方至少20纳米处；并且其中，所述纳米线形成四沟道或四量子阱。
在示例21中，示例19的主题可以可选地包括：其中(1)所述沟道材料是砷化铟镓(InGaAs)或硅锗(SiGe)；并且还包括栅极电介质层或缓冲材料层，所述栅极电介质层或缓冲材料层形成在所述纳米线的四个暴露表面上。
示例22是一种包括用于执行权利要求1-15中任一项所述的方法的模块的装置。
在以上的描述中，出于解释的目的，已经阐述了许多具体细节，以便提供对实施例的透彻理解。然而，对本领域技术人员来说将显而易见的是，可以在没有这些具体细节中的一些细节的情况下实施一个或多个其它实施例。所描述的特定实施例并非被提供为限制本发明的实施例，而是用于对其举例说明。本发明的实施例的范围并不由上面提供的具体示例来确定而是仅由下面的权利要求来确定。在其它实例中，已经以方框图的形式或以没有细节的方式示出了公知的结构、设备和操作，以避免混淆对本说明书的理解。在被认为是适当的情况下，已经在附图当中重复了附图标记或附图标记的结尾部分，以指示相对应的要素或类似的要素，它们可以可选地具有类似的特征。
还应当意识到，贯穿本说明书对例如“一个实施例”、“实施例”、“一个或多个实施例”或“不同实施例”的提及表示特定特征可以被包括在实施的实施例中。类似地，应当意识到，为了简化公开内容并帮助理解实施例的各个创新方面，在说明书中，各个特征有时候在单个实施例、附图或者对其的描述中被组合在一起。然而，这种公开方法不应当被解释为反映了需要比在每个权利要求中明确记载的特征更多特征的实施例。相反，如所附权利要求所反映的，实施例的创新方面可以在于比在公开的单个实施例的所有特征少。例如，尽管上面的描述和附图描述了所形成的具有纳米线(具有一个或多个沟道材料)的四栅极器件仅示出了最多两个牺牲缓冲层和最多3个沟道“叠置”层，但是上面的描述和附图可以被应用于形成多于两个牺牲缓冲层(例如，3个或4个牺牲缓冲层)和/或多于3个沟道“叠置”层(例如，4个或5个沟道“叠置”层)。因此，在具体实施方式之后的权利要求在此明确被并入该具体实施方式中，其中每个权利要求自身均作为本发明的单独实施例而存在。

Claims (20)

1.一种使用牺牲子鳍状物层在硅衬底上形成纳米线沟道的方法，包括：
在形成于STI区域之间的沟槽中从成一角度的第一衬底内部侧壁和第二衬底内部侧壁外延生长含有缺陷的具有鳍状物牺牲材料的子鳍状物缓冲层；
在所述沟槽中从所述鳍状物牺牲材料外延生长第二高度的具有鳍状物沟道材料的鳍状物沟道层；
选择性地蚀刻所述STI区域以去除所述STI区域的高度并且暴露在经蚀刻的STI区域的顶表面上方的能够被蚀刻的所述子鳍状物缓冲层的第一高度；以及
选择性地蚀刻以从所述鳍状物沟道层下方去除所述具有鳍状物牺牲材料的子鳍状物缓冲层的所述第一高度，但是留下所述第二高度的所述具有鳍状物沟道材料的鳍状物沟道层，从而在所述沟槽上方形成纳米线，其中所述纳米线具有所述具有鳍状物沟道材料的鳍状物沟道层。
2.根据权利要求1所述的方法，其中，所述第一高度在20纳米(nm)与50纳米(nm)之间。
3.根据权利要求2所述的方法，其中，所述第二高度在5纳米(nm)与10纳米(nm)之间，并且所述具有鳍状物沟道材料的鳍状物沟道层包括具有第一鳍状物沟道材料的第一薄鳍状物沟道层、具有第二鳍状物沟道材料的第二鳍状物沟道层、具有所述第一鳍状物沟道材料的第三薄鳍状物沟道层。
4.根据权利要求1所述的方法，其中，外延生长第二高度的具有鳍状物沟道材料的鳍状物沟道层包括：从所述子鳍状物缓冲层的顶表面外延生长所述鳍状物沟道层；并且其中，选择性地蚀刻以去除所述第一高度留下悬浮于在上部端部处形成的第一结材料区域和第二结材料区域之间的所述鳍状物沟道层的纳米线四栅极沟道。
5.根据权利要求1所述的方法，其中，所述第一衬底内部侧壁和所述第二衬底内部侧壁是(111)晶体指数衬底材料，并且其中，生长所述具有鳍状物牺牲材料的子鳍状物缓冲层包括从(111)晶体指数衬底材料但不从STI材料生长所述具有鳍状物牺牲材料的子鳍状物缓冲层，以减少所述具有鳍状物牺牲材料的子鳍状物缓冲层的顶表面处的缺陷。
6.根据权利要求1所述的方法，还包括：
在外延生长所述具有鳍状物牺牲材料的子鳍状物缓冲层之前形成所述沟槽，其中，形成所述沟槽包括：
在硅衬底的(100)晶体指数硅顶部衬底表面材料上并且围绕所述衬底材料的硅鳍状物形成无定形STI材料层；
穿过硅膜将上部沟槽蚀刻到所述衬底的顶部衬底表面材料，所述上部沟槽限定了第一STI区域和第二STI区域，所述第一STI区域和所述第二STI区域具有STI顶表面以及垂直的第一STI内部侧壁和第二STI内部侧壁，所述STI顶表面以及垂直的第一STI内部侧壁和第二STI内部侧壁具有STI无定形材料；以及
在所述上部沟槽下方蚀刻下部沟槽并将所述下部沟槽蚀刻到所述衬底的顶部衬底表面材料中，其中，所述下部沟槽包括具有衬底材料的第一衬底内部侧壁和第二衬底内部侧壁，所述第一衬底内部侧壁和第二衬底内部侧壁限定了所述下部沟槽并具有成角度的(111)晶体指数衬底材料侧壁。
7.根据权利要求6所述的方法，其中，形成所述具有鳍状物牺牲材料的子鳍状物缓冲层包括：
从所述第一衬底内部侧壁和第二衬底内部侧壁外延生长具有第一材料的第一缓冲层，所述第一缓冲层延伸穿过所述下部沟槽和所述上部沟槽，并在所述STI区域的顶表面上方延伸所述第一高度。
8.根据权利要求7所述的方法，其中，选择性地蚀刻以去除所述第一高度包括：选择各向同性湿法蚀刻化学作用来蚀刻所述第一缓冲层的所述第一材料但不蚀刻所述鳍状物沟道层的所述鳍状物沟道材料。
9.根据权利要求7所述的方法，其中：(1)所述第一材料是磷化铟(InP)并且所述鳍状物沟道材料是砷化铟镓(InGaAs)；或者(2)所述第一材料是硅(Si)并且所述鳍状物沟道材料是硅锗(SiGe)；并且还包括栅极电介质层或缓冲材料层，所述栅极电介质层或缓冲材料层形成在所述纳米线的四个暴露的表面上。
10.根据权利要求6所述的方法，其中，形成所述具有鳍状物牺牲材料的子鳍状物缓冲层包括：
从所述第一衬底内部侧壁和所述第二衬底内部侧壁外延生长具有第一材料的第一缓冲层，并将所述第一缓冲层外延生长到所述上部沟槽的高度的一部分中；以及
从所述第一缓冲层的顶表面外延生长具有第二材料的第二缓冲层并使所述第二缓冲层在所述STI区域的所述顶表面上方延伸所述第一高度。
11.根据权利要求10所述的方法，其中，形成所述具有鳍状物沟道材料的鳍状物沟道层包括：
从所述第二缓冲层的顶表面外延生长具有所述第一材料的第一沟道层；
从所述第一沟道层的顶表面外延生长具有所述第二材料的第二沟道层；以及
从所述第二沟道层的顶表面外延生长具有所述第一材料的第三沟道层。
12.根据权利要求11所述的方法，其中，选择性地蚀刻以去除所述具有鳍状物牺牲材料的子鳍状物缓冲层包括：
选择性地蚀刻以(1)去除所述第二缓冲层的所述第二材料、(2)但不蚀刻所述第一缓冲层、所述第一沟道层和所述第三沟道层的所述第一材料，以将所述纳米线形成为所述第一沟道层、所述第二沟道层和所述第三沟道层的叠置体、以及(3)由于所述第二沟道层的无横向蚀刻的毛细管效应而不蚀刻所述第二沟道层的所述第二材料。
13.根据权利要求11所述的方法，其中，选择性地蚀刻以去除所述第一高度包括：选择各向同性湿法蚀刻化学作用，以蚀刻所述第二缓冲层的所述第二材料但不蚀刻所述第一沟道层和所述第三沟道层的所述第一材料，以及由于所述蚀刻的毛细管效应使得不能蚀刻第二厚度的所述第二沟道层而不去除所述第二沟道层的所述第二材料。
14.根据权利要求12所述的方法，还包括：在选择性地蚀刻以去除所述具有鳍状物牺牲材料的子鳍状物缓冲层之后，然后选择性地蚀刻以(1)去除所述第一缓冲层、所述第一沟道层和所述第三沟道层的所述第一材料，但留下所述第二沟道层的所述第二材料，从而形成具有所述第二沟道层的所述纳米线。
15.根据权利要求12所述的方法，其中(1)所述第一材料是磷化铟(InP)并且所述第二材料是砷化铟镓(InGaAs)；或者(2)所述第一材料是硅(Si)并且所述第二材料是硅锗(SiGe)；并且还包括形成在所述叠置体的四个暴露表面上的栅极电介质层或缓冲材料层。
16.一种使用牺牲子鳍状物层在硅衬底上形成的纳米线沟道，包括：
硅衬底，所述硅衬底具有第一衬底区域和第二衬底区域，所述第一衬底区域和第二衬底区域具有成一角度的具有衬底材料的第一衬底内部侧壁和第二衬底内部侧壁，所述第一衬底内部侧壁和所述第二衬底内部侧壁限定下部沟槽并具有(111)晶体指数，所述下部沟槽具有下部沟槽上部开口；
第一STI区域和第二STI区域，所述第一STI区域和所述第二STI区域位于所述第一衬底区域和所述第二衬底区域上，所述第一STI区域和所述第二STI区域具有垂直的第一STI内部侧壁和第二STI内部侧壁，所述第一STI内部侧壁和所述第二STI内部侧壁具有STI材料，所述第一STI内部侧壁和所述第二STI内部侧壁在所述下部沟槽上部开口上方限定上部沟槽并具有(110)晶体指数；以及
具有鳍状物沟道材料的纳米线，通过去除至少部分含有缺陷的所述牺牲子鳍状物层使所述纳米线在第一结区域材料与第二结区域材料之间悬浮在所述上部沟槽上方。
17.根据权利要求16所述的纳米线沟道，其中，所述纳米线具有小于10纳米的高度并且位于所述第一STI区域和所述第二STI区域的顶表面上方至少20纳米处；并且其中，所述纳米线形成四沟道或四量子阱。
18.根据权利要求16所述的纳米线沟道，其中(1)所述沟道材料是砷化铟镓(InGaAs)或硅锗(SiGe)；并且还包括栅极电介质层或缓冲材料层，所述栅极电介质层或缓冲材料层形成在所述纳米线的四个暴露的表面上。
19.一种用于计算的系统，包括：
微处理器，所述微处理器耦合到存储器，所述微处理器具有至少一个电子四栅极器件，所述电子四栅极器件具有根据权利要求16-18中任一项所述的纳米线沟道。
20.一种包括用于执行权利要求1-15中任一项所述的方法的模块的装置。
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