CN107004712B - 利用基于深宽比沟槽的工艺形成均匀层 - Google Patents

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Abstract

实施例包括一种器件，包括：第一鳍状物和第二鳍状物，第一鳍状物和第二鳍状物彼此相邻并且每个均包括沟道层和子鳍状物层，沟道层具有直接接触子鳍状物层的上表面的底表面；其中(a)底表面总体上彼此共面并且总体上是平坦的；(b)上表面总体上彼此共面并且总体上是平坦的；并且(c)沟道层包括上部III‑V材料，并且子鳍状物层包括与上部III‑V材料不同的下部III‑V材料。本文中描述了其它实施例。

Description

利用基于深宽比沟槽的工艺形成均匀层
技术领域
本发明的实施例属于半导体器件的领域，并且具体而言属于使用深宽比沟槽(ART)技术形成的晶体管的领域。
背景技术
外延指的是结晶覆盖层在结晶衬底上的沉积。覆盖层被称为外延(EPI)膜或者EPI层。可以从气态或液态先驱液生长EPI膜。由于衬底充当籽晶，所以沉积的膜可以相对于衬底晶体锁定到一个或多个结晶取向中。如果覆盖层形成相对于衬底的随机取向或不形成有序的覆盖层，则它被称为非EPI生长。如果EPI膜沉积在相同成分的衬底上，则该工艺被称为同质外延；否则其被称为异质外延，异质外延是利用彼此不同的材料执行的一种外延。在异质外延中，结晶膜生长在结晶衬底上或不同材料的膜上。异质外延技术通常用于生长否则不能获得晶体的材料的结晶膜，并且用于制造不同材料的集成结晶层。示例包括位于砷化镓(GaAs)上的磷化铝镓铟(AIGalnP)等。
在用于双极结型晶体管(BJT)和现代互补金属氧化物半导体(CMOS)的基于硅的制造工艺中使用外延。外延可以用于形成诸如FinFET的非平面晶体管。FinFET是围绕半导体材料的薄条带(被称为“鳍状物”)构建的晶体管。晶体管包括标准场效应晶体管(FET)节点/部件：栅极、栅极电介质、源极区和漏极区。器件的导电沟道存在于栅极电介质下方、鳍状部的外侧上。具体地，电流沿着鳍状物的两个“侧壁”以及沿着鳍状物的顶侧流动。因为导电沟道实质上沿着鳍状物的三个不同的外部平面区存在，所以这样的FinFET通常被称为“三栅极”FinFET。存在其他类型的FinFET(例如“双栅极”FinFET，其中导电沟道主要仅沿着鳍状物的两个侧壁、而不沿着鳍状物的顶侧存在)。
EPI层生长的制造问题包括对EPI层的电阻率和厚度的量和均匀性的控制。
发明内容
1、一种半导体器件，包括：
衬底；
第一鳍状物结构，其包括位于第一下部鳍状物部分上的第一上部鳍状物部分；
第二鳍状物结构，其包括位于第二下部鳍状物部分上的第二上部鳍状物部分；
其中(a)在所述第一鳍状物结构和所述第二鳍状物结构之间不存在其他鳍状物结构，并且所述第一鳍状物结构和所述第二鳍状物结构彼此相邻；(b)所述第一上部鳍状物部分和所述第二上部鳍状物部分具有直接接触所述第一下部鳍状物部分和所述第二下部鳍状物部分的第一上表面和第二上表面的第一底表面和第二底表面；(c)所述第一底表面和所述第二底表面总体上彼此共面并且总体上是平坦的；(d)所述第一上表面和所述第二上表面总体上彼此共面并且总体上是平坦的；并且(e)所述第一上部鳍状物部分和所述第二上部鳍状物部分包括上部III-V材料，并且所述第一下部鳍状物部分和所述第二下部鳍状物部分包括与所述上部III-V材料不同的下部III-V材料；
其中，所述第一上部鳍状物部分包括在第一沟道中，且所述第二上部鳍状物部分包括在第二沟道中；
其中，所述第一上部鳍状物部分与所述第一下部鳍状物部分不是一体的；
其中，所述衬底与所述第一下部鳍状物部分或所述第二下部鳍状物部分不是一体的；
其中，所述第一鳍状物结构和所述第二鳍状物结构至少部分地分别包括在第一沟槽和第二沟槽中，所述第一沟槽和所述第二沟槽具有至少为3:1的总体上相等的深宽比，所述深宽比为深度与宽度的比值；
其中，包括所述第一沟道的第一沟道层的侧壁与所述第一下部鳍状物部分的侧壁共面。
本发明的另一方面涉及一种半导体器件，包括：
衬底；
第一鳍状物和第二鳍状物，所述第一鳍状物和所述第二鳍状物彼此相邻并且每个均包括子鳍状物层和具有沟道的沟道层，所述沟道层具有直接接触所述子鳍状物层的上表面的底表面；
多栅FinFET，所述多栅FinFET包括所述第一鳍状物的所述沟道层；
其中(a)所述底表面总体上彼此共面并且总体上是平坦的；(b)所述上表面总体上彼此共面并且总体上是平坦的；并且(c)所述沟道层均包括上部III-V材料，并且所述子鳍状物层均包括与所述上部III-V材料不同的下部III-V材料；
其中，所述衬底与所述子鳍状物层不是一体的；
其中，所述第一鳍状物和所述第二鳍状物至少部分地分别包括在第一沟槽和第二沟槽中，所述第一沟槽和所述第二沟槽具有至少为3:1的总体上相等的深宽比，所述深宽比为深度与宽度的比值，；
其中，所述第一鳍状物的所述沟道层的侧壁与所述第一鳍状物的所述子鳍状物层的侧壁共面，或者所述第二鳍状物的所述沟道层的侧壁与所述第二鳍状物的所述子鳍状物层的侧壁共面。
附图说明
根据所附权利要求、一个或多个示例性实施例的以下具体实施方式和对应的附图，本发明的实施例的特征和优点将变得显而易见。在认为合适的情况下，已在附图中重复附图标记来指示相对应的或类似的元件。
图1包括非均匀EPI层的图像。
图2包括非均匀EPI层的图像。
图3(a)-(d)描绘了用于形成本发明的实施例中的均匀EPI层的过程。
图4(a)-(d)描绘了用于形成本发明的实施例中的均匀EPI层的过程。
图5(a)-(b)包括本发明的实施例中的均匀EPI层的图像。
具体实施方式
现在将参考附图，其中，类似的结构可以被提供有类似的后缀附图标记。为了更清楚地示出各种实施例的结构，被包括在本文中的附图是半导体/电路结构的图解表示。因此，所制造的集成电路结构的实际外观(例如在显微照片中)可能显得不同，然而仍然包含所例示的实施例的所要求保护的结构。此外，附图可以仅示出对理解所例示的实施例有用的结构。可能不包括现有技术中已知的额外结构以保持附图的清晰。例如，不一定要示出半导体器件的每一层。“实施例”、“各种实施例”等指示这样描述的(多个)实施例可以包括特定特征、结构或特性，但不是每个实施例都必须包括特定特征、结构或特性。一些实施例可以具有针对其他实施例描述的一些、全部特征或没有任何特征。“第一”、“第二”、“第三”等描述了共同的对象，并指示正在引用的类似对象的不同实例。这样的形容词并不暗示这样描述的对象必须在时间上、空间上、排名上或以任何其它方式处于给定顺序。“连接”可以指示元件彼此直接物理接触或电接触，并且“耦合”可以指示元件彼此协作或交互作用，但它们可以或可以不直接物理接触或电接触。
如上所述，EPI层生长的制造问题包括对EPI层的电阻率和厚度的量和均匀性的控制。图1包括生长在衬底101上的非均匀EPI层的图像。图1包括形成在诸如氧化物等浅沟槽隔离(STI)130、131内的III-V材料叠置体。即，InGaAs层103、107、110利用位于InGaAs层之下的InP部分102、106、109和位于InGaAs层上的InP部分120、121、122部分来原位生长。所有的InGaAs和InP层均形成在使用深宽比沟槽(ART)工艺而形成的沟槽123、124、125内。虽然本文中通常使用“InGaAs”，但是“InGaAs”包括lnxGa1-xAs，其中x在0和1之间，从而在各种实施例中包括InAs，并在其他实施例中包括GaAs。
ART基于以特定角度向上传播的穿线位错。在ART中，沟槽被制作有足够高的深宽比，以使缺陷终止于沟槽的侧壁上，并且终止处上方的任何层无缺陷。具体而言，ART包括通过使沟槽的高度(H)大于沟槽的宽度(W)以使得H/W比为至少1.50而俘获沿着浅沟槽隔离(STI)部分的侧壁的缺陷。此比率给出了用于将缺陷阻挡在缓冲层内的ART的最小限度。
图1中看到的问题是InGaAs层103、107、110的非均匀性。例如，每个InGaAs层具有顶表面104、108、111。然而，顶表面108(见水平线141)不与顶表面111(见水平线140)垂直对齐，而是相距垂直距离142。偏移142可能是有问题的，并且是由在沟槽内具有非均匀生长的原位多层III-VART鳍状物而导致的。例如，偏移142可能导致成为阻挡并且不允许湿法蚀刻栅极全环绕(GAA)释放的侧壁。更具体地，GAA FET与FinFET的概念类似，只是栅极材料围绕所有侧上的沟道区。取决于设计，GAA FET可以具有两个或四个有效栅极。栅极全环绕FET可以围绕纳米线构建。偏移142可能构成GAA架构的问题，因为STI 130可能需要被蚀刻到InGaAs层底表面143(见水平线144)下方，以形成沿表面143的栅极。然而，该蚀刻可能无法向下足够远以还暴露InGaAs层底表面145(见水平线146)。其他问题可能涉及静电问题，例如通过改变支撑沟道材料InGaAs部分的下部鳍状物InP部分的尺寸而带来的诸如电阻和/或泄漏电流特性等性能的改变。
图2包括非均匀EPI层的图像，然而在该视图中，非均匀性不一定处于不同鳍状物中的不同高度的层之间。替代地，图2示出了单个层内的非均匀性。更具体地，图2示出了单个鳍状物的各种图像，其中每个图像“强调”特定部件。图像200包括具有形成在两个InP层之间的InGaAs层的鳍状物的一般图像。图像201强调了In存在的区域207、208。图像202强调了P存在的区域209、210(其与区域207、208重合，鉴于这些区域是InP层)。图像203强调了Ga存在的区域206。图像204强调了As存在的区域205(其与区域206重合，鉴于这些区域是InGaAs层)。注意，Ga和As部分206、205具有弯曲的上表面213、212和下表面211、210。这些表面中任一个的不平坦度/曲率可能例如在试图形成纳米带GAA器件等时又是有问题的。
因此，申请人已发现各种问题，例如前面提及的性能和制造问题，其与各种形式的不平坦度有关：(1)当层高度在鳍状物之间改变时，以及(2)当层高度在其自身内改变时(例如，具有弯曲的顶表面)。
然而，实施例实现了ART沟槽中的均匀层。例如，实施例提供了选择性湿法蚀刻以使诸如InP 109的子鳍状物材料均匀地凹陷。与原位生长相反(在层正在生长时)，湿法蚀刻可以被异位执行(在生长了层之后)。换言之，在子鳍状物形成之后，其随后被蚀刻以使子鳍状物的顶表面变平并平整。
实施例还提供了选择性EPI沉积工艺，以在凹陷的III-V材料(例如，沟槽内的InP部分(见图3(b))上生长诸如III-V材料(例如，InGaAs层110)的层的共形均匀层。
实施例还提供了位于窄ART沟槽内部的具有跨单个鳍状物的宽度和长度的均匀层厚度(例如，InGaAs)的双层叠置体(例如，InGaAs/InP)。
图3(a)-(d)描绘了用于形成本发明的实施例中的均匀EPI层的过程。图3(a)描绘了在InP鳍状物302将最终充当沟道材料的子鳍状物支撑的情况下的生长。鳍状物302生长在衬底301上并且在ART沟槽322和STI 330内。在图3(b)中经由InP抛光去除了过生长350，并且InP被进一步凹陷以在子鳍状物部分302上方形成凹陷351。在图3(c)中，InGaAs303然后生长在沟槽322内并且被抛光以形成平坦上表面352和形成在平坦上表面354顶上的平坦下表面353。
在图3(d)中，STI 330被凹陷以暴露沟槽322内的InGaAs层303和子鳍状物302。图3(d)还包括与是图3(a)-(c)的焦点的鳍状物相邻的第二鳍状物。具体地，图3(d)描绘了一种器件，其包括：第一鳍状物结构和第二鳍状物结构，该第一鳍状物结构包括位于第一下部鳍状物部分302上的第一上部鳍状物部分303，该第二鳍状物结构包括位于第二下部鳍状物部分302’上的第二上部鳍状物部分303’。在第一和第二鳍状物结构之间(即，区域370内)不存在其他鳍状物结构，并且第一和第二鳍状物结构彼此相邻。第一和第二上部鳍状物部分303、303’具有第一和第二底表面353、353’，第一和第二底表面353、353’直接接触第一和第二下部鳍状物部分302、302’的第一和第二上表面354、354’。第一和第二底表面353、353’总体上彼此共面并且总体上是平坦的。例如，第一和第二底表面353、353’均位于沿着水平线360处，水平线360与衬底301的长轴(水平)361平行。第一和第二上表面354、354’总体上彼此共面并且总体上是平坦的(第一和第二上表面354、354’均位于线360上)。第一和第二上部鳍状物结构303、303’包括上部III-V材料，并且第一和第二下部鳍状物结构302、302’包括与上部III-V材料不同的下部III-V材料。例如，尽管本文中的许多实施例描述了InGaAs/InP的302/302叠置体，但是不会因此而限制其他实施例，并且其他实施例可以包括例如lnGaAs/lnxAl1-xAs、lnGaAs/lnxAl1-xAs/InP、或者lnGaAs/lnP/lnxAl1-xAs(例如，其中InGaAs包括lnxGa1-xAs，其中x在0和1之间，并且InAlAs包括lnxAl1-xAs，其中x在0和1之间)。在实施例中，叠置体层303/302和303’/302’是外延层。
第一和第二鳍状物结构至少部分地包括在第一和第二沟槽322、322’中。在实施例中，第一和第二沟槽均具有总体上相等的深宽比(深度比宽度)，其为至少2:1。实施例可以包括包括1.4:1、2.5:1、3:1(150nm:50nm)、4:1等的比率。
在实施例中，第一和第二上部鳍状物部分303、303’具有第一和第二顶表面，第一和第二顶表面总体上彼此共面，总体上是平坦的(顶表面352、352’均位于362上)，并且总体上平行于衬底(见线361)并平行于第一和第二底表面353、353’。由于抛光，顶表面352、352’可以是平坦的/平面的。
在类似于图4(a)-(d)的实施例中，鳍状物部分具有顶表面，该顶表面总体上是平坦的(顶表面452’位于线462’上)，并且总体上平行于衬底(见线461’)，并且平行于底表面453’(位于沿着水平线460’处)。
在实施例中，第一和第二底表面353、353’是平坦的并且均延伸跨过第一和第二鳍状物结构的整个宽度371、371’。
图5(a)-(b)包括本发明的实施例中的均匀EPI层的图像。图5(a)包括形成沟槽的STI部分530，在任何沟道部分被填充在凹陷554、554’中之前，沟槽包括子鳍状物部分502、502’。线560与图3(d)的线360相似，并且示出了子鳍状物InP部分502、502’的顶表面如何在其自身内并且彼此成平面，并且总体上平行于衬底。线561与图3(d)的线362相似，并且示出了顶表面561如何是平坦且平整的。图5(b)示出了在沟道材料503被添加到子鳍状物502上之后的图5(a)的鳍状物之一的侧视图。InGaAs沟道材料503的上表面和下表面552、553是平整的、平坦的，并且平行于子鳍状物502的上表面570。
因此，图5(b)示出了第一鳍状物结构，其包括位于第一鳍状物结构的左端处的左端部分575和位于第一鳍状物结构的右端处的右端部分576。底表面553是平坦的并且从部分575到部分576是共面的，并且总体上平行于衬底。
图4(a)-(d)描绘了用于形成本发明的实施例中的均匀EPI层的过程。图4(a)示出了在衬底401和InGaAs沟道材料403之间具有InP子鳍状物402的鳍状物的侧视图。栅极图案化开始于硬掩模461，其覆盖位于电介质409上的多晶硅460。在图4(b)中形成层间电介质(ILD)462之后，去除了多晶硅以形成凹陷451。在图4(c)中，发生湿法蚀刻释放以去除子鳍状物部分，从而创建凹陷452。在图4(d)中，用金属栅极部分463和高介电常数(高k)栅极电介质464填充凹陷451、452。通过这样做，形成了纳米带470以创建GAA结构。
因此，实施例提供了一种情形，其中InP(或者一些其他III-V材料)生长在ART沟槽内，随后是沟槽内的InP的均匀的湿法蚀刻凹陷。随后，平整的平台被提供用于异位InGaAs(或一些其他III-V材料)再生长和抛光。这产生了均匀的InGaAs层，其不仅具有更好的器件性能，还为GAA架构提供了下游湿法蚀刻释放选项。
在实施例中，使用例如图3(d)的暴露的材料303来形成多层III-VFinFET结构(即，在沟道材料303之上形成栅极结构)。实施例具有嵌入在用于形成三栅极晶体管的鳍状物中的不同材料的均匀层。在实施例中，均匀InxAl1-xAs(其中x在0和1之间)子鳍状物层可以生长在InGaAs(沟道)和InP(子鳍状物)层之间，并且该层对关断/降低III-V三栅极晶体管中的子鳍状物泄漏(因此允许进一步的栅极长度(Lg)缩放)将是有用的。
尽管类似图3(d)的视图示出了位于InP顶上的InGaAs，然而这些图是用于指导性目的，并且器件可以包括额外的层，例如位于InGaAs层顶上的InP层。
各种实施例包括半导体衬底。这种衬底可以是块半导体材料，其是晶圆的部分。在实施例中，半导体衬底是作为已从晶圆分割下来的芯片的部分的块半导体材料。在实施例中，半导体衬底是在绝缘体上方形成的半导体材料，例如绝缘体上半导体(SOI)衬底。在实施例中，半导体衬底是突出结构，例如在块半导体材料上方延伸的鳍状物。
以下的示例属于另外的实施例。
示例1包括一种器件，包括：第一鳍状物结构，其包括位于第一下部鳍状物部分上的第一上部鳍状物部分；第二鳍状物结构，其包括位于第二下部鳍状物部分上的第二上部鳍状物部分；其中(a)在第一和第二鳍状物结构之间不存在其他鳍状物结构，并且第一和第二鳍状物结构彼此相邻；(b)第一和第二上部鳍状物部分具有直接接触第一和第二下部鳍状物部分的第一和第二上表面的第一和第二底表面；(c)第一和第二底表面总体上彼此共面并且总体上是平坦的；(d)第一和第二上表面总体上彼此共面并且总体上是平坦的；并且(e)第一和第二上部鳍状物结构包括上部III-V材料，并且第一和第二下部鳍状物结构包括与上部III-V材料不同的下部III-V材料。
在示例2中，示例1的主题可以任选地包括其中，第一和第二鳍状物结构至少部分地包括在第一和第二沟槽中。
在示例3中，示例1-2的主题可以任选地包括其中，第一和第二沟槽每个均具有至少2:1的总体上相等的深宽比(深度比宽度)。
在示例4中，示例1-3的主题可以任选地包括其中，上部III-V材料包括InGaAs。在实施例中，示例1-3的主题可以任选地包括其中，上部III-V材料包括InxGa1-xAs，其中x在0和1之间，因此其在各种实施例中包括InAs，并且在其他实施例中包括GaAs。
在示例5中，示例1-4的主题可以任选地包括其中，下部III-V材料包括InP。
在示例6中，示例1-5的主题可以任选地包括其中，第一和第二上部鳍状物结构以及第一和第二下部鳍状物结构是外延层。
在示例7中，示例1-6的主题可以任选地包括衬底，其中第一和第二底表面总体上平行于衬底的长轴。
在示例8中，示例1-7的主题可以任选地包括其中，(a)第一鳍状物结构包括位于第一鳍状物结构的左端的左端部分和位于第一鳍状物结构的右端的右端部分；(b)左端部分包括第一底表面的左底表面部分，并且右端部分包括第一底表面的右底表面部分；并且(c)左和右底表面部分彼此共面并且总体上平行于衬底。
在示例9中，示例1-8的主题可以任选地包括其中，第一和第二上部鳍状物部分具有第一和第二顶表面，该第一和第二顶表面总体上彼此共面，总体上是平坦的，并且总体上平行于衬底并平行于第一和第二底表面。
在示例10中，示例1-9的主题可以任选地包括其中，第一和第二底表面每个均延伸跨过第一和第二鳍状物结构的整个宽度。
在示例11中，示例1-10的主题可以任选地包括其中，第一和第二上部鳍状物部分被包括在第一和第二纳米带中。
在示例12中，示例1-11的主题可以任选地包括其中，第一和第二纳米带被包括在栅极全环绕器件中。
示例13包括一种器件，包括：第一鳍状物结构，其包括位于第一下部鳍状物部分上的第一上部鳍状物部分；第二鳍状物结构，其包括位于第二下部鳍状物部分上的第二上部鳍状物部分；其中(a)第一和第二上部鳍状物部分具有直接接触第一和第二下部鳍状物部分的第一和第二上表面的第一和第二底表面；(b)第一和第二底表面总体上彼此共面并且总体上是平坦的；(c)第一和第二上表面总体上彼此共面并且总体上是平坦的；(d)第一和第二上部鳍状物结构包括上部III-V材料，并且第一和第二下部鳍状物结构包括不同于上部III-V材料的下部III-V材料；并且(e)第一垂直轴与第一底表面和第一上表面的第一部分相交，第二垂直轴与第一底表面和第一上表面的第二部分相交，并且位于第一和第二垂直轴之间的第三垂直轴与第一底表面的第三部分和栅极相交，但不与第一上表面的任何部分相交。
例如，在图4(d)中，轴463’在位置466处与纳米带470的下表面和子鳍状物402的上表面相交。轴465在位置467处与纳米带470的下表面和子鳍状物402的上表面相交。轴469在位置468处与纳米带470的下表面和栅极材料463、464相交，但不与子鳍状物402的上表面相交。
在示例14中，示例13的主题可以任选地包括其中，第一和第二鳍状物结构至少部分地包括在第一和第二沟槽中，第一和第二沟槽每个均具有至少2:1的总体上相等的深宽比(深度比宽度)。
在示例15中，示例13-14的主题可以任选地包括衬底，其中第一和第二底表面总体上平行于衬底的长轴。
在示例16中，示例13-15的主题可以任选地包括其中，(a)第一鳍状物结构包括位于第一鳍状物结构的左端的左端部分和位于第一鳍状物结构的右端的右端部分；(b)左端部分包括第一底表面的左底表面部分，并且右端部分包括第一底表面的右底表面部分；并且(c)左和右底表面部分彼此共面并且总体上平行于衬底。
在示例17中，示例13-16的主题可以任选地包括其中，第一和第二底表面每个均延伸跨过第一和第二鳍状物结构的整个宽度。
在示例18中，示例16-18的主题可以任选地包括其中，第一和第二上部鳍状物部分包括在第一和第二纳米带中，第一和第二纳米带包括在栅极全环绕器件中。
示例19包括一种器件，包括：第一鳍状物和第二鳍状物，第一鳍状物和第二鳍状物彼此相邻并且每个均包括沟道层和子鳍状物层，沟道层具有直接接触子鳍状物层的上表面的底表面；其中(a)底表面总体上彼此共面并且总体上是平坦的；(b)上表面总体上彼此共面并且总体上是平坦的；并且(c)沟道层包括上部III-V材料，并且子鳍状物层包括与上部III-V材料不同的下部III-V材料。
在示例20中，示例19的主题可以任选地包括其中，第一和第二鳍状物至少部分地包括在沟槽中，所述沟槽具有至少2:1的总体上相等的深宽比(深度比宽度)。
在示例21中，示例19-20的主题可以任选地包括半导体处理方法，其包括：其中(a)第一鳍状物包括左端部分和右端部分，左端部分和右端部分具有左底表面和右底表面，该左底表面和右底表面彼此共面并且总体上平行于包括在器件中的衬底。
在示例22中，示例19-21的主题可以任选地包括其中，底表面延伸跨过第一和第二鳍状物的整个宽度。
在示例23中，示例19-22的主题可以任选地包括其中，沟道层包括在纳米带中，该纳米带包括在栅极全环绕器件中。
出于说明和描述的目的而呈现了对本发明的实施例的前述描述。其不旨在穷尽或将本发明限制为所公开的精确形式。该描述和所附权利要求包括诸如左、右、顶部、底部、之上、之下、上部、下部、第一、第二等术语，这些术语仅用于描述性目的而不应被解释为限制。例如，指定相对垂直位置的术语是指衬底或集成电路的器件侧(或有源表面)是该衬底的“顶部”表面的情况；衬底实际上可以处于任何取向，以使得衬底的“顶部”侧可以在标准的地面参考系中低于“底部”侧，并且仍落在术语“顶部”的含义内。本文中(包括在权利要求中)使用的术语“上”不表示第二层“上”的第一层直接在第二层上并与第二层直接接触，除非具体说明；在第一层和第一层上的第二层之间可以存在第三层或其它结构。可以按照若干种位置和取向制造、使用或运输文中描述的器件或物品的实施例。相关领域技术人员能够认识到根据上述教导很多修改和变化都是可能的。本领域技术人员将认识到图中所示的各个部件的各种等效组合和替换。因此其旨在使本发明的范围不受到该具体实施方式的限制而是由其所附权利要求来限制。

Claims (14)

1.一种半导体器件，包括：
衬底；
第一鳍状物结构，其包括位于第一下部鳍状物部分上的第一上部鳍状物部分；
第二鳍状物结构，其包括位于第二下部鳍状物部分上的第二上部鳍状物部分；
其中(a)在所述第一鳍状物结构和所述第二鳍状物结构之间不存在其他鳍状物结构，并且所述第一鳍状物结构和所述第二鳍状物结构彼此相邻；(b)所述第一上部鳍状物部分和所述第二上部鳍状物部分具有直接接触所述第一下部鳍状物部分和所述第二下部鳍状物部分的第一上表面和第二上表面的第一底表面和第二底表面；(c)所述第一底表面和所述第二底表面总体上彼此共面并且总体上是平坦的；(d)所述第一上表面和所述第二上表面总体上彼此共面并且总体上是平坦的；并且(e)所述第一上部鳍状物部分和所述第二上部鳍状物部分包括上部III-V材料，并且所述第一下部鳍状物部分和所述第二下部鳍状物部分包括与所述上部III-V材料不同的下部III-V材料；
其中，所述第一上部鳍状物部分包括在第一沟道中，且所述第二上部鳍状物部分包括在第二沟道中；
其中，所述第一上部鳍状物部分与所述第一下部鳍状物部分不是一体的；
其中，所述衬底与所述第一下部鳍状物部分或所述第二下部鳍状物部分不是一体的；
其中，所述第一鳍状物结构和所述第二鳍状物结构至少部分地分别包括在第一沟槽和第二沟槽中，所述第一沟槽和所述第二沟槽具有至少为3:1的总体上相等的深宽比，所述深宽比为深度与宽度的比值；
其中，包括所述第一沟道的第一沟道层的侧壁与所述第一下部鳍状物部分的侧壁共面。
2.根据权利要求1所述的半导体器件，包括多栅FinFET，所述多栅FinFET包括所述第一沟道。
3.根据权利要求1所述的半导体器件，其中，所述上部III-V材料包括InxGa1-xAs，其中x在0和1之间。
4.根据权利要求3所述的半导体器件，其中，所述下部III-V材料包括InP。
5.根据权利要求1所述的半导体器件，其中，所述第一上部鳍状物部分和所述第二上部鳍状物部分以及所述第一下部鳍状物部分和所述第二下部鳍状物部分是外延层。
6.根据权利要求1所述的半导体器件，其中，所述第一底表面和所述第二底表面总体上平行于所述衬底的长轴。
7.根据权利要求6所述的半导体器件，其中，(a)所述第一鳍状物结构包括位于所述第一鳍状物结构的左端的左端部分和位于所述第一鳍状物结构的右端的右端部分；(b)所述左端部分包括所述第一底表面的左底表面部分，并且所述右端部分包括所述第一底表面的右底表面部分；并且(c)所述左底表面部分和所述右底表面部分彼此共面并且总体上平行于所述衬底的所述长轴。
8.根据权利要求6所述的半导体器件，其中，所述第一上部鳍状物部分和所述第二上部鳍状物部分具有第一顶表面和第二顶表面，所述第一顶表面和所述第二顶表面总体上彼此共面，总体上是平坦的，并且总体上平行于所述衬底的所述长轴并平行于所述第一底表面和所述第二底表面。
9.根据权利要求1所述的半导体器件，其中，所述第一底表面和所述第二底表面每个均延伸跨过所述第一鳍状物结构和所述第二鳍状物结构的整个宽度。
10.一种半导体器件，包括：
衬底；
第一鳍状物和第二鳍状物，所述第一鳍状物和所述第二鳍状物彼此相邻并且每个均包括子鳍状物层和具有沟道的沟道层，所述沟道层具有直接接触所述子鳍状物层的上表面的底表面；
多栅FinFET，所述多栅FinFET包括所述第一鳍状物的所述沟道层；
其中(a)所述底表面总体上彼此共面并且总体上是平坦的；(b)所述上表面总体上彼此共面并且总体上是平坦的；并且(c)所述沟道层均包括上部III-V材料，并且所述子鳍状物层均包括与所述上部III-V材料不同的下部III-V材料；
其中，所述衬底与所述子鳍状物层不是一体的；
其中，所述第一鳍状物和所述第二鳍状物至少部分地分别包括在第一沟槽和第二沟槽中，所述第一沟槽和所述第二沟槽具有至少为3:1的总体上相等的深宽比，所述深宽比为深度与宽度的比值；
其中，所述第一鳍状物的所述沟道层的侧壁与所述第一鳍状物的所述子鳍状物层的侧壁共面，或者所述第二鳍状物的所述沟道层的侧壁与所述第二鳍状物的所述子鳍状物层的侧壁共面。
11.根据权利要求10所述的半导体器件，其中，(a)所述第一鳍状物包括左端部分和右端部分，所述左端部分和所述右端部分具有左底表面和右底表面，所述左底表面和所述右底表面彼此共面并且总体上平行于包括所述衬底的上表面的平面。
12.根据权利要求10所述的半导体器件，其中，所述底表面延伸跨过所述第一鳍状物和所述第二鳍状物的整个宽度。
13.根据权利要求10所述的半导体器件，其中，所述沟道层包括在纳米带中，所述纳米带包括在栅极全环绕器件中。
14.根据权利要求10所述的半导体器件，其中，所述第一鳍状物的所述沟道层的所述侧壁与所述第一鳍状物的所述子鳍状物层的所述侧壁共面，并且所述第二鳍状物的所述沟道层的所述侧壁与所述第二鳍状物的所述子鳍状物层的所述侧壁共面。
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