CN107112197A - 用于改善具有敏感层及反应层的膜堆叠物的方法与结构 - Google Patents

用于改善具有敏感层及反应层的膜堆叠物的方法与结构 Download PDF

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Abstract

本文的实施方式主要涉及包括多层的III‑V族半导体材料的膜堆叠物。所述膜堆叠物包括：含磷层，所述含磷层被沉积在硅基板上方；含GaAs层，所述含GaAs层被沉积在所述含磷层上；及含铝层，所述含铝层被沉积在所述含GaAs层上。介于所述含磷层与所述含铝层之间的所述含GaAs层改善所述含铝层的表面平滑度。

Description

用于改善具有敏感层及反应层的膜堆叠物的方法与结构
背景
技术领域
本文的实施方式主要涉及半导体装置。更特定地，本文的实施方式涉及包括多层的III-V族半导体材料的膜堆叠物。
背景技术
由于高电子迁移率与饱和速度，III-V族半导体材料已经用于形成半导体装置，诸如金属氧化物半导体场效应晶体管(MOSFETs)。典型地，堆叠的膜包括多层的具有不同性质(诸如晶格常数与带隙)的III-V族半导体材料。此堆叠的膜可经由应变或间隙加工而形成具有特定电气或光学性质的活性层。在此膜堆叠物中，所述多层的III-V族半导体材料之间的过渡对于膜堆叠物的品质与性能是重要的。当一层对于沉积在该层上的层是亚稳定的(metastable)或反应的时，或当一层对于该层所要沉积在其上的层的表面状况极敏感时，更是如此。
发明内容
本文的实施方式主要涉及包括多层的III-V族半导体材料的膜堆叠物。在一个实施方式中，所述膜堆叠物是缓冲结构，所述缓冲结构包括：含磷层，所述含磷层被沉积在硅基板上方；含GaAs层，所述含GaAs层被沉积在所述含磷层上；及含铝层，所述含铝层被沉积在所述含GaAs层上。
在另一实施方式中，一种半导体装置包括缓冲结构，所述缓冲结构包括：InP层，所述Inp层被沉积在硅基板上方；第一InGaAs层，所述第一InGaAs层被沉积在所述InP层上；及InAlAs层，所述InAlAs层被沉积在所述第一InGaAs层上。所述半导体装置进一步包括活性层，所述活性层被沉积在所述缓冲结构上。
在另一实施方式中，一种用以形成缓冲结构的方法包括以下步骤：沉积含磷层于硅基板上方；沉积含GaAs层于所述含磷层上；及沉积含铝层于所述含GaAs层上。
附图说明
可通过参考实施方式来获得能详细了解本文的上述特征的方式和简短地在前面概述过的本文的更具体描述，所述实施方式的一些实施方式在附图中示出。但是应注意的是，附图仅示出本文的典型实施方式，并且因此附图不应被视为会对本发明范围构成限制，这是因为本文可允许其他等效实施方式。
图1示意地绘示根据一个实施方式的膜堆叠物。
图2示意地绘示根据另一实施方式的膜堆叠物。
为帮助了解，在可能时已经使用相同的参考标记来表示图中共有的相同元件。可设想出的是一个实施方式的元件与特征可有利地被并入到其他实施方式而不需再详述。
具体实施方式
本文的实施方式主要涉及包括多层的III-V族半导体材料的膜堆叠物。在一个实施方式中，此膜堆叠物包括被沉积在硅基板上方的含磷层、被沉积在所述含磷层上的含GaAs层、及被沉积在所述含GaAs层上的含铝层。介于含磷层与含铝层之间的含GaAs层改善了含铝层的平滑度。
图1示意地绘示根据一个实施方式的膜堆叠物100。膜堆叠物100包括被沉积在硅基板102上方的含磷层104、被沉积在所述含磷层104上的含GaAs层106、及被沉积在所述GaAs层106上的含铝层108。含磷层104被沉积在硅基板102上(如图1所示)，然而，其他层可被沉积在含磷层104与硅基板102之间，所以含磷层104是被沉积在硅基板102上方而不需要直接接触。在一个实施方式中，含磷层104是InP层，含GaAs层106是InGaAs层，且含铝层108是InAlAs层。
传统上，InAlAs层被直接地沉积在InP层上，即InAlAs层接触InP层。已经被发现的是，含铝材料对于含磷材料是极其具反应性且敏感的。当在磷环境中有一段长达大于3秒钟的间断时，InP层可开始分解。例如，若用以清除出含磷气体的净化工艺(purge process)超过3秒钟时，小丘或凸块就可能在被沉积在含磷层上的含铝层的上表面上形成。在含铝层的上表面上形成的小丘会对后续被沉积在含铝层的上表面上的层造成问题。若净化工艺短于3秒钟，InAlAsP会形成，InAlAsP会劣化膜堆叠物的品质。
为了形成具有平滑上表面的含铝层，含GaAs层(诸如含GaAs层106)被形成在含磷层104与含铝层108之间，如图1所示。含GaAs层106对于含磷材料或磷环境是不敏感且不反应的。因此，从含磷层104到含GaAs层106的过渡可忍受在磷环境中一段最长达30秒钟的间断，而不会显著地劣化膜堆叠物100的品质。含GaAs层106与含铝层108之间的过渡是平滑的，这是因为层106、108二者可以都处在砷环境中。如图1所示，由于含GaAs层106在含磷层104与含铝层108之间的插入，含铝层108的上表面110是平滑的并且具有小于的均方根粗糙度。
含磷层104、含GaAs层106与含铝层108可以是任何适当半导体装置(诸如nMOS装置、光学装置、高电子迁移率晶体管、或MOSFET装置)的缓冲结构。活性层112可被形成在含铝层108的平滑上表面110上。在一个实施方式中，活性层112是nMOS装置的沟道层，并且活性层112是InGaAs层。在另一实施方式中，活性层112包括多个交替的III-V族半导体层(诸如InGaAs与InAlAs层)，所述多个交替的III-V族半导体层形成超晶格结构(supperlatticestructure)。在另一实施方式中，活性层112是光学装置的吸收层。层104、106、108、112的厚度可随应用而改变。在一个实施方式中，含GaAs层106可具有范围从约10nm至约50nm的厚度，含铝层108可具有范围从约20nm至约100nm的厚度，并且InGaAs层112可具有范围从约10nm至约100nm的厚度。
可由任何适当的沉积方法(诸如金属氧化物化学气相沉积(MOCVD))来沉积层104、106、108。用于层104的前驱物材料可以是任何适当的含磷材料，诸如膦，并且用于层106的前驱物材料可以是任何适当的含砷化物材料(诸如胂)。MOCVD工艺温度可高达100℃或更大。
图2示意地绘示根据另一实施方式的膜堆叠物200。膜堆叠物200可以是MOSFET结构的一部分。膜堆叠物200包括被沉积在硅基板102上方的GaAs层204、被沉积在GaAs层204上的InP层206、被沉积在InP层206上的InGaAs层208、被沉积在InGaAs层208上的InAlAs层210、及被沉积在InAlAs层210上的覆盖层212。InP层206可类似于含磷层104，InGaAs层208可类似于含GaAs层106，并且InAlAs层210可类似于图1描述的含铝层108。覆盖层212可以是任何适当的覆盖层，诸如InP覆盖层。在一个实施方式中，膜堆叠物200的层204、206、208、210、212是在MOSFET结构上的缓冲结构的至少一部分。覆盖层212可以是牺牲密封层(sacrificial sealing layer)，所述牺牲密封层容许缓冲结构的转移，并且牺牲密封可被移除以致活性层或结构可被沉积在缓冲结构上。
可由任何适当的沉积方法(诸如MOCVD)来沉积膜堆叠物200的层204、206、208、210、212。在一个实施方式中，层204、206、208、210、212在MOCVD腔室中被沉积。GaAs层204的MOCVD工艺可以是两步骤工艺。第一步骤可以是于较低温度(诸如温度范围从约325℃至约425℃)沉积晶种层，并且用以沉积晶种层的工艺压力可以是压力范围从约80托至约600托，诸如约200托。承载流量(carrier flow rate)可以是承载流量范围从约3标准立升每分钟(slm)至约20(slm)，诸如约10slm。在一个实施方式中，三甲基镓与叔丁基胂作为前驱物材料。对于第一步骤，三甲基镓可具有范围从约5标准立方厘米每分钟(sccm)至约50sccm(诸如约20sccm)的流量，并且叔丁基胂可具有范围从约10sccm至约100sccm(诸如约50sccm)的流量。晶种层的厚度可以是厚度范围从约5nm至约60nm，诸如30nm。第二步骤可以是于较高温度(诸如从约555℃至约700℃)沉积块体层(bulk layer)，并且用以沉积块体层的工艺压力可以是压力范围从约5托至约300托，诸如从约10托至约80托。对于第二步骤，三甲基镓可具有范围从约5sccm至约50sccm(诸如约10sccm)的流量，并且叔丁基胂可具有范围从约20sccm至约200sccm(诸如约75sccm)的流量。块体层可具有范围从约100nm至约800nm的厚度，诸如从约200nm至约600nm。GaAs层204可具有范围从约105nm至约860nm的厚度。
InP层206的MOCVD工艺可以是两步骤工艺。第一步骤可以是于较低温度(诸如温度范围从约360℃至约500℃)沉积晶种层，并且用以沉积晶种层的工艺压力可以是压力范围从约80托至约600托，诸如约80托。承载流量可以是承载流量范围从约3slm至约20slm，诸如约10slm。在一个实施方式中，三甲基铟与叔丁基膦作为前驱物材料。对于第一步骤，三甲基铟可具有范围从约0.1sccm至约2sccm(诸如约1sccm)的流量，并且叔丁基膦可具有范围从约10sccm至约300sccm(诸如约50sccm)的流量。晶种层的厚度可以是厚度范围从约5nm至约60nm，诸如30nm。第二步骤可以是于较高温度(诸如从约500℃至约650℃)沉积块体层，并且用以沉积块体层的工艺压力可以是压力范围从约5托至约300托，诸如从约10托至约150托。对于第二步骤，三甲基铟可具有范围从约0.1sccm至约5sccm(诸如约2sccm)的流量，并且叔丁基膦可具有范围从约10sccm至约500sccm(诸如约50sccm)的流量。块体层可具有范围从约100nm至约600nm的厚度，诸如从约200nm至约400nm。Inp层206可具有范围从约105nm至约660nm的厚度。
在一个实施方式中，GaAs层204具有约400nm的厚度，InP层206具有约300nm的厚度，InGaAs层208具有约20nm的厚度，InAlAs层210具有约50nm的厚度，并且覆盖层212具有约10nm的厚度。
随着处理腔室老化，污染物会从腔室壁被释放且污染设置在处理腔室中的硅基板的表面。GaAs层对于GaAs层要被沉积在其上的层的表面状况与污染是敏感的。由于GaAs是极性材料并且硅是非极性材料，所以沉积GaAs于硅基板上引进了反相晶域(anti-phasedomains)。此外，GaAs层与硅基板之间有4％的晶格不匹配(lattice mismatch)，此4％的晶格不匹配在GaAs层与硅基板之间的界面处造成高应力与高缺陷密度。为了降低GaAs层的敏感度，GaP层可被沉积在硅基板上，并且GaAs层被沉积在GaP层上。
如图2所示，GaP层202被沉积在硅基板102上，并且GaAs层204被沉积在GaP层202上。GaP层202是类似于GaAs层204的极性材料，并且GaP层202匹配硅基板102的晶格。因此，使GaP层202被夹置在硅基板102与GaAs层204之间，GaAs层204的敏感度被降低。GaP层可以是薄的，并且具有范围从约5nm至约60nm的厚度，并且可由任何适当的沉积方法来沉积。
含GaAs层(诸如InGaAs层)可被夹置在含磷层(诸如InP层)与含铝层(诸如InAlAs层)之间，以减少在含铝层的上表面上形成的小丘。GaP层可被夹置在硅基板与GaAs层之间，以降低GaAs层的敏感度。
尽管上述说明涉及本文的实施方式，但可设想出其他与进一步的实施方式而不悖离本文的基本范围，并且本文的范围由随附的权利要求来确定。

Claims (15)

1.一种缓冲结构，包含：
含磷层，所述含磷层被沉积在硅基板上方；
含GaAs层，所述含GaAs层被沉积在所述含磷层上；及
含铝层，所述含铝层被沉积在所述含GaAs层上。
2.如权利要求1所述的缓冲结构，其中所述含磷层是InP。
3.如权利要求2所述的缓冲结构，其中所述含GaAs层是InGaAs。
4.如权利要求3所述的缓冲结构，其中所述含铝层是InAlAs。
5.如权利要求1所述的缓冲结构，其中所述含铝层具有小于的均方根粗糙度。
6.如权利要求1所述的缓冲结构，其中所述含磷层具有范围从约105nm至约660nm的厚度。
7.如权利要求1所述的缓冲结构，其中所述含GaAs层具有范围从约10nm至约50nm的厚度。
8.如权利要求1所述的缓冲结构，其中所述含铝层具有范围从约20nm至约100nm的厚度。
9.一种半导体装置，包含：
缓冲结构，所述缓冲结构包括：
InP层，所述Inp层被沉积在硅基板上方；及
第一InGaAs层，所述第一InGaAs层被沉积在所述InP层上；及
InAlAs层，所述InAlAs层被沉积在所述第一InGaAs层上；及
活性层，所述活性层被沉积在所述缓冲结构上。
10.如权利要求9所述的半导体装置，其中所述活性层是第二InGaAs层。
11.如权利要求9所述的半导体装置，其中所述活性层包括多个交替的III-V族半导体层。
12.如权利要求9所述的半导体装置，进一步包含设置在所述硅基板与所述InP层之间的GaAs层。
13.一种用以形成缓冲结构的方法，包含以下步骤：
沉积含磷层于硅基板上方；
沉积含GaAs层于所述含磷层上；及
沉积含铝层于所述含GaAs层上。
14.如权利要求13所述的方法，其中所述含GaAs层是InGaAs层并且由金属氧化物化学气相沉积来沉积。
15.如权利要求13所述的方法，其中所述含铝层是InAlAs层并且由金属氧化物化学气相沉积来沉积。
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