TWI688010B - 用於改善具有敏感層及反應層的薄膜堆疊的方法與結構 - Google Patents
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Abstract
本文的實施例大致上關於包括多層的III-V族半導體材料的膜堆疊。該膜堆疊包括：一含磷層，該含磷層被沉積在一矽基材上方；一含GaAs層，該含GaAs層被沉積在該含磷層上；及一含鋁層，該含鋁層被沉積在該含GaAs層上。介於該含磷層與該含鋁層之間的該含GaAs層改善該含鋁層的表面平滑度。
Description
本文的實施例大致上關於半導體元件。更特定地，本文的實施例關於包括多層的III-V族半導體材料的膜堆疊。
由於高電子遷移率與飽和速度，III-V族半導體材料已經用於形成半導體元件，諸如金氧半場效電晶體(MOSFETs)。典型地，一堆疊的膜包括多層的具有不同性質(諸如晶格常數與能帶隙)的III-V族半導體材料。此堆疊的膜可經由應變或間隙加工而形成具有特定電氣或光學性質的活性層。在此膜堆疊中，該多層的III-V族半導體材料之間的過渡對於膜堆疊的品質與效能是重要的。當一層對於沉積在其上的層是介穩定的或反應的時，或當一層對於待被被沉積在其上的層的表面狀況極敏感時，更是如此。
本文的實施例大致上關於包括多層的III-V族半導體材料的膜堆疊。在一實施例中，該膜堆疊是一緩衝結構，該緩衝結構包括：一含磷層，該含磷層被沉積在一矽基材上方；一含GaAs層，該含GaAs層被沉積在該
含磷層上；及一含鋁層，該含鋁層被沉積在該含GaAs層上。
在另一實施例中，一半導體元件包括一緩衝結構，該緩衝結構包括：一InP層，該Inp層被沉積在一矽基材上方；及一第一InGaAs層，該第一InGaAs層被沉積在該InP層上；及一InAlAs層，該InAlAs層被沉積在該第一InGaAs層上。該半導體元件更包括一活性層，該活性層被沉積在該緩衝結構上。
在另一實施例中，一用以形成一緩衝結構的方法包括以下步驟：沉積一含磷層於一矽基材上方；沉積一含GaAs層於該含磷層上；及沉積一含鋁層於該含GaAs層上。
100‧‧‧膜堆疊
102‧‧‧矽基材
104‧‧‧含磷層
106‧‧‧含GaAs層
108‧‧‧含鋁層
110‧‧‧上表面
112‧‧‧活性層
200‧‧‧膜堆疊
202‧‧‧GaP層
204‧‧‧GaAs層
206‧‧‧InP層
208‧‧‧InGaAs層
210‧‧‧InAlAs層
212‧‧‧帽蓋層
可藉由參考實施例來詳細暸解本發明的上述特徵，本發明的更特定說明簡短地在前面概述過，該些實施例的一些實施例在附圖中示出。但是應注意的是，附圖僅示出本發明的典型實施例，並且因此附圖不應被視為會對本發明範疇構成限制，這是因為本發明可允許其他等效實施例。
第1圖示意地繪示根據一實施例的膜堆疊。
第2圖示意地繪示根據另一實施例的膜堆疊。
為促進瞭解，在可能時已經使用相同的元件符號來表示該等圖式共有的相同元件。可設想出的是一實施
例的元件與特徵可有利地被併入到其他實施例而不需再詳述。
本文的實施例大致上關於包括多層的III-V族半導體材料的膜堆疊。在一實施例中，此膜堆疊包括一被沉積在矽基材上方的含磷層、一被沉積在該含磷層上的含GaAs層、及一被沉積在該含GaAs層上的含鋁層。介於含磷層與含鋁層之間的含GaAs層改善了含鋁層的平滑度。
第1圖示意地繪示根據一實施例的膜堆疊100。膜堆疊100包括一被沉積在矽基材102上的含磷層104、一被沉積在該含磷層104上的含GaAs層106、及一被沉積在該GaAs層106上的含鋁層108。含磷層104被沉積在矽基材102上(如第1圖所示)，然而，其他層可被沉積在介於含磷層104與矽基材102之間，所以含磷層104是被沉積在矽基材102上方而不需要直接接觸。在一實施例中，含磷層104是一InP層，含GaAs層106是一InGaAs層，且含鋁層108是一InAlAs層。
傳統上，一InAlAs層是直接地被沉積在一InP層上，即InAlAs層接觸InP層。已經被發現到的是含鋁材料對於含磷材料是反應的且敏感的。當在磷環境中具有一長達大於3秒鐘的間斷時，InP層可開始分解。例如，若用以沖洗出含磷氣體的沖洗製程(purge process)超過3秒鐘時，小丘或凸塊可能會被形成在被沉積在含磷層上
的含鋁層的上表面上。被形成在含鋁層上的小丘會對後續被沉積在含鋁層的上表面上的層造成問題。若沖洗製程小於3秒鐘，InAlAsP會形成，InAlAsP會劣化膜堆疊的品質。
為了形成具有平滑上表面的含鋁層，一含GaAs層(諸如含GaAs層106)被形成在含磷層104與含鋁層108之間，如第1圖所示。含GaAs層106對於含磷材料或磷環境是不敏感且不反應的。因此，從含磷層104到含GaAs層106的過渡可忍受磷環境長達30秒鐘的間斷，而不會顯著地劣化膜堆疊100的品質。含GaAs層106與含鋁層108之間的過渡是平滑的，這是因為層106、108二者可以都處在砷環境中。如第1圖所示，由於含GaAs層106在含磷層104與含鋁層108之間的插入，含鋁層108的上表面110是平滑的且具有小於20Å的方均根粗糙度。
含磷層104、含GaAs層106與含鋁層108可以是任何適當半導體元件(諸如nMOS元件、光學元件、高電子遷移率電晶體、或MOSFET元件)的緩衝結構。一活性層112可被形成在含鋁層108的平滑上表面110上。在一實施例中，活性層112是一nMOS元件的通道層，並且活性層112是一InGaAs層。在另一實施例中，活性層112包括複數個交替的III-V族半導體層(諸如InGaAs與InAlAs層)，其形成一超晶格結構。在另一實施例中，活性層112是一光學元件的吸收層。層104、
106、108、112的厚度可取決於應用而改變。在一實施例中，含GaAs層106可具有範圍從約10nm至約50nm的厚度，含鋁層108可具有範圍從約20nm至約100nm的厚度，及InGaAs層112可具有範圍從約10nm至約100nm的厚度。
可藉由任何適當的沉積方法(諸如金屬氧化物化學氣相沉積(MOCVD))來沉積層104、106、108。用於層104的前驅物材料可以是任何適當的含磷材料，諸如膦，並且用於層106的前驅物材料可以是任何適當的含砷化物材料(諸如胂)。MOCVD製程溫度可高達100℃或更大。
第2圖示意地繪示根據另一實施例的膜堆疊200。膜堆疊200可以是MOSFET結構的一部分。膜堆疊200包括一被沉積在矽基材102上的GaAs層204、一被沉積在GaAs層204的InP層206、一被沉積在InP層206上的InGaAs層208、一被沉積在InGaAs層208上的InAlAs層210、及一被沉積在InAlAs層210上的帽蓋層212。InP層206可類似含磷層104，InGaAs層208可類似含GaAs層106，及InAlAs層210可類似第1圖描述的含鋁層108。帽蓋層212可以是任何適當的帽蓋層，諸如InP帽蓋層。在一實施例中，膜堆疊200的層204、206、208、210、212是在MOSFET結構上的緩衝結構的至少一部分。帽蓋層212可以是一犧牲密封層而
容許緩衝結構的轉移，並且犧牲密封可被移除以致一活性層或結構可被沉積在緩衝結構上。
可藉由任何適當的沉積方法(諸如MOCVD)來沉積膜堆疊200的層204、206、208、210、212。在一實施例中，層204、206、208、210、212是在一MOCVD腔室中被沉積。GaAs層204的MOCVD製程可以是兩步驟製程。第一步驟可以是於較低溫下(諸如從約325℃至約425℃的範圍)沉積一晶種層，並且用以沉積晶種層的製程壓力可以是範圍從約80托至約600托，諸如約200托。承載流速可以是範圍從約3slm至約20slm，諸如約10slm。在一實施例中，三甲基鎵與三級丁基胂作為前驅物材料。對於第一步驟，三甲基鎵可具有範圍從約5sccm至約50sccm(諸如約20sccm)的流速，並且三級丁基胂可具有範圍從約10sccm至約100sccm(諸如約50sccm)的流速。晶種層的厚度可以是範圍從約5nm至約60nm，諸如30nm。第二步驟可以是於較高溫度下(諸如從約555℃至約700℃)沉積一塊體層，並且用以沉積塊體層的製程壓力可以是範圍從約5托至約300托，諸如從約10托至約80托。對於第二步驟，三甲基鎵可具有範圍從約5sccm至約50sccm(諸如約10sccm)的流速，並且三級丁基胂可具有範圍從約20sccm至約200sccm(諸如約75sccm)的流速。塊體層可具有範圍從約100nm至約800nm的厚度，諸如從約
200nm至約600nm。GaAs層204可具有範圍從約105nm至約860nm的厚度。
InP層206的MOCVD製程可以是兩步驟製程。第一步驟可以是於較低溫度下(諸如從約360℃至約500℃的範圍)沉積一晶種層，並且用以沉積晶種層的製程壓力可以是範圍從約80托至約600托，諸如約80托。承載流速可以是範圍從約3slm至約20slm，諸如約10slm。在一實施例中，三甲基銦與三級丁基膦作為前驅物材料。對於第一步驟，三甲基銦可具有範圍從約0.1sccm至約2sccm(諸如約1sccm)的流速，並且三級丁基膦可具有範圍從約10sccm至約300sccm(諸如約50sccm)的流速。晶種層的厚度可以是範圍從約5nm至約60nm，諸如30nm。第二步驟可以是於較高溫度下(諸如從約500℃至約650℃)沉積一塊體層，並且用以沉積塊體層的製程壓力可以是範圍從約5托至約300托，諸如從約10托至約150托。對於第二步驟，三甲基銦可具有範圍從約0.1sccm至約5sccm(諸如約2sccm)的流速，並且三級丁基膦可具有範圍從約10sccm至約500sccm(諸如約50sccm)的流速。塊體層可具有範圍從約100nm至約600nm的厚度，諸如從約200nm至約400nm。Inp層206可具有範圍從約105nm至約660nm的厚度。
在一實施例中，GaAs層204具有約400nm的厚度，InP層206具有約300nm的厚度，InGaAs層208具有約20nm的厚度，InAlAs層210具有約50nm的厚度，並且帽蓋層212具有約10nm的厚度。
隨著處理腔室老化，污染物會從腔室壁被釋放且污染設置在處理腔室中的矽基材的表面。GaAs層對於GaAs層待被沉積在其上的層的表面狀況與污染是敏感的。由於GaAs是極性材料且矽是非極性材料，沉積GaAs在矽基材引進了反相晶域(anti-phase domains)。此外，GaAs層與矽基材之間具有4%的晶格不匹配，此4%的晶格不匹配會在GaAs層與矽基材之間的界面處造成高應力與高缺陷密度。為了減少GaAs層的敏感度，一GaP層可被沉積在矽基材上，並且GaAs層被沉積在GaP層上。
如第2圖所示，一GaP層202被沉積在矽基材102上，並且GaAs層204被沉積在GaP層202上。GaP層202是類似GaAs層204的極性材料，並且GaP層202匹配矽基材102的晶格。因此，使GaP層202被夾置在矽基材102與GaAs層204之間，GaAs層204的敏感度被減緩。GaP層可以是薄的，並且具有範圍從約5nm至約60nm的厚度，並且可藉由任何適當的沉積方法來沉積。
一含GaAs層(諸如InGaAs層)可被夾置在一含磷層(諸如InP層)與一含鋁層(諸如InAlAs層)之間，以減少被形成在含鋁層的上表面上的小丘。一GaP層可被夾置在一矽基材與一GaAs層之間，以減少GaAs層的敏感度。
儘管上述說明導向本文的實施例，可設想出其他與進一步的實施例而不悖離本文的基本範疇，並且本文的範疇是由隨附的申請專利範圍來決定。
100‧‧‧膜堆疊
102‧‧‧矽基材
104‧‧‧含磷層
106‧‧‧含GaAs層
108‧‧‧含鋁層
110‧‧‧上表面
112‧‧‧活性層
Claims (19)
- 一種緩衝結構，包含：一GaAs層，該GaAs層被設置在一矽基材上方；一含磷層，該含磷層被沉積在該GaAs層上；一含GaAs層，該含GaAs層被沉積在該含磷層上；及一含鋁層，該含鋁層被沉積在該含GaAs層上。
- 如請求項1所述之緩衝結構，其中該含磷層是InP。
- 如請求項2所述之緩衝結構，其中該含GaAs層是InGaAs。
- 如請求項3所述之緩衝結構，其中該含鋁層是InAlAs。
- 如請求項1所述之緩衝結構，其中該含鋁層具有小於20Å的一方均根粗糙度。
- 如請求項1所述之緩衝結構，其中該含磷層具有範圍從約105nm至約660nm的一厚度。
- 如請求項1所述之緩衝結構，其中該含GaAs層具有範圍從約10nm至約50nm的一厚度。
- 如請求項1所述之緩衝結構，其中該含鋁層具有範圍從約20nm至約100nm的一厚度。
- 一種半導體元件，包含： 一緩衝結構，該緩衝結構包括：一GaAs層，該GaAs層被設置在一矽基材上方；一InP層，該Inp層被沉積在該GaAs層上；及一第一InGaAs層，該第一InGaAs層被沉積在該InP層上；及一InAlAs層，該InAlAs層被沉積在該第一InGaAs層上；及一活性層，該活性層被沉積在該緩衝結構上。
- 如請求項9所述之半導體元件，其中該活性層是一第二InGaAs層。
- 如請求項9所述之半導體元件，其中該活性層包括複數個交替的III-V族半導體層。
- 如請求項11所述之半導體元件，其中該複數個交替的III-V族半導體層包括交替的InGaAs層與InAlAs層。
- 如請求項9所述之半導體元件，其中該InP層具有範圍從約105nm至約660nm的一厚度。
- 如請求項9所述之半導體元件，其中該GaAs層具有範圍從約105nm至約860nm的一厚度。
- 如請求項9所述之半導體元件，其中該第 一InGaAs層具有範圍從約10nm至約50nm的一厚度。
- 如請求項9所述之半導體元件，其中該InAlAs層具有範圍從約20nm至約100nm的一厚度。
- 一種用以形成一緩衝結構的方法，包含以下步驟：沉積一GaAs層於一矽基材上方；沉積一含磷層於該GaAs層上；沉積一含GaAs層於該含磷層上；及沉積一含鋁層於該含GaAs層上。
- 如請求項17所述之方法，其中該含GaAs層是一InGaAs層且係藉由金屬氧化物化學氣相沉積來沉積。
- 如請求項17所述之方法，其中該含鋁層是一InAlAs層且係藉由金屬氧化物化學氣相沉積來沉積。
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