JP2011216864A5 - 薄膜トランジスタとその製造方法 - Google Patents
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Description
本発明は、基板に、ゲート電極、窒化シリコンを含む厚さが５０ｎｍ以上３００ｎｍ以下のゲート絶縁層、結晶シリコンとアモルファスシリコンとを含むシリコン層、コンタクト層、ならびにソース電極及びドレイン電極が、順に積層された薄膜トランジスタであって、前記シリコン層の内部で、前記基板に近い側から前記ソース電極及びドレイン電極に近い側に向かって、前記結晶シリコンの体積比率が大きくなっており、かつ、前記ゲート絶縁層と前記シリコン層との間に厚さが２０ｎｍ以下の酸化シリコンを含む層が挟まれていることを特徴とする。
また、本発明は、薄膜トランジスタの製造方法であって、
（Ａ）基板にゲート電極と窒化シリコンを含む厚さが５０ｎｍ以上３００ｎｍ以下のゲート絶縁層とを順に形成する工程、
（Ｂ）前記ゲート絶縁層の上に厚さが２０ｎｍ以下の酸化シリコンを含む層を形成する工程、
（Ｃ）前記酸化シリコンを含む層の上に、結晶シリコンとアモルファスシリコンとを含むシリコン層を化学気相成長（ＣＶＤ）法により形成する工程、および
（Ｄ）前記シリコン層の上にコンタクト層とソース電極およびドレイン電極を順に形成する工程
を有することを特徴とする。
（Ａ）基板にゲート電極と窒化シリコンを含む厚さが５０ｎｍ以上３００ｎｍ以下のゲート絶縁層とを順に形成する工程、
（Ｂ）前記ゲート絶縁層の上に厚さが２０ｎｍ以下の酸化シリコンを含む層を形成する工程、
（Ｃ）前記酸化シリコンを含む層の上に、結晶シリコンとアモルファスシリコンとを含むシリコン層を化学気相成長（ＣＶＤ）法により形成する工程、および
（Ｄ）前記シリコン層の上にコンタクト層とソース電極およびドレイン電極を順に形成する工程
を有することを特徴とする。
Claims (8)
- 基板に、ゲート電極、窒化シリコンを含む厚さが５０ｎｍ以上３００ｎｍ以下のゲート絶縁層、結晶シリコンとアモルファスシリコンとを含むシリコン層、コンタクト層、ならびにソース電極及びドレイン電極が、順に積層された薄膜トランジスタであって、前記シリコン層の内部で、前記基板に近い側から前記ソース電極及びドレイン電極に近い側に向かって、前記結晶シリコンの体積比率が大きくなっており、かつ、前記ゲート絶縁層と前記シリコン層との間に厚さが２０ｎｍ以下の酸化シリコンを含む層が挟まれていることを特徴とする薄膜トランジスタ。
- 前記シリコン層は、厚さ方向に平均した結晶シリコンの体積比率が２０％以上であることを特徴とする請求項１に記載の薄膜トランジスタ。
- 基板に、ゲート電極、窒化シリコンを含む厚さが５０ｎｍ以上３００ｎｍ以下のゲート絶縁層、結晶シリコンとアモルファスシリコンとを含むシリコン層、コンタクト層、ならびにソース電極及びドレイン電極が、順に積層された薄膜トランジスタであって、前記シリコン層の内部で、前記基板に近い側から前記ソース電極及びドレイン電極に近い側に向かって、前記結晶シリコンの粒子同士が接触した粒界面の数が増加しており、かつ、前記ゲート絶縁層と前記シリコン層との間に厚さが２０ｎｍ以下の酸化シリコンを含む層が挟まれていることを特徴とする薄膜トランジスタ。
- 薄膜トランジスタの製造方法であって、
（Ａ）基板にゲート電極と窒化シリコンを含む厚さが５０ｎｍ以上３００ｎｍ以下のゲート絶縁層とを順に形成する工程、
（Ｂ）前記ゲート絶縁層の上に厚さが２０ｎｍ以下の酸化シリコンを含む層を形成する工程、
（Ｃ）前記酸化シリコンを含む層の上に、結晶シリコンとアモルファスシリコンとを含むシリコン層を化学気相成長（ＣＶＤ）法により形成する工程、および
（Ｄ）前記シリコン層の上にコンタクト層とソース電極およびドレイン電極を順に形成する工程
を有することを特徴とする薄膜トランジスタの製造方法。 - 前記Ｂの工程が、前記ゲート絶縁層の表面を、水蒸気雰囲気、酸素ガス雰囲気、または酸素を含む混合ガス雰囲気に暴露する工程を含むことを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
- 前記Ｂの工程が、前記ゲート絶縁層の表面を、酸素ガス雰囲気に３０秒以上暴露する工程を含むことを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
- 前記Ｂの工程が、ＣＶＤ法により前記酸化シリコンを含む層を形成する工程を含むことを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
- 前記Ｃの工程のＣＶＤ法が、シリコンを含む原料ガスと水素ガスからなる希釈ガスとを使用し、前記希釈ガスの流量を前記原料ガスの流量の１０００倍以上とすることを特徴とする請求項４ないし７のいずれか１項に記載の薄膜トランジスタの製造方法。
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