KR20070018587A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20070018587A
KR20070018587A KR1020050073419A KR20050073419A KR20070018587A KR 20070018587 A KR20070018587 A KR 20070018587A KR 1020050073419 A KR1020050073419 A KR 1020050073419A KR 20050073419 A KR20050073419 A KR 20050073419A KR 20070018587 A KR20070018587 A KR 20070018587A
Authority
KR
South Korea
Prior art keywords
thin film
film transistor
silicon
layer
electrode
Prior art date
Application number
KR1020050073419A
Other languages
English (en)
Inventor
오민석
김상갑
김병준
양성훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050073419A priority Critical patent/KR20070018587A/ko
Publication of KR20070018587A publication Critical patent/KR20070018587A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

박막 트랜지스터 기판 및 이의 제조 방법이 제공된다. 박막 트랜지스터 기판은, 기판 상에 형성된 버퍼층과, 버퍼층 상에 형성된 소스 전극 및 그와 이격되어 위치하는 드레인 전극을 포함하는 데이터 배선과, 소스 전극 및 드레인 전극 상에 형성된 저항성 접촉층과, 저항성 접촉층 및 버퍼층을 덮고, 소스 전극 및 드레인 전극 사이를 채워 채널부를 형성하는 반도체층과, 반도체층 상에 형성되어 채널부와 중첩하는 게이트 전극을 포함한다.
박막 트랜지스터, 버퍼층, 결정질 규소, 유기 EL 표시 장치

Description

박막 트랜지스터 기판 및 그 제조 방법{Thin film transistor substrate and method for fabricating the same}
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 1b 내지 1c는 각각 도 1a의 B - B'선 및 C - C'선을 따라 절단한 단면도들이고,
도 2a, 도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이고,
도 2b, 도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 각각 도 2a, 도 3a, 도 4a, 도 5a, 도 6a 및 도 7a의 B - B'선을 따라 절단한 단면도들이고,
도 2c, 도 3c, 도 4c, 도 5c, 도 6c 및 도 7c는 각각 도 2a, 도 3a, 도 4a, 도 5a, 도 6a 및 도 7a의 C - C'선을 따라 절단한 단면도들이고,
도 8a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 8b는 도 8a의 B - B'선을 따라 절단한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 11: 버퍼층
22: 데이터선 23: 구동 전압선
25a, 25b: 소스 전극 26a, 26b: 드레인 전극
35a, 36a, 35b, 36b: 저항성 접촉층 50a, 50b: 반도체층
60: 게이트 절연막 72: 게이트선
74a, 74b: 게이트 전극 77: 유지 전극
80: 보호막 92: 화소 전극
94: 연결 부재 102: 격벽
104: 유기 발광층 110: 공통 전극
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 전기적 특성 및 안정성이 개선된 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
박막 트랜지스터 기판은 매트릭스 배열의 화소를 구비하는 액정 표시 장치 또는 유기 EL 표시 장치 등의 기판으로 사용된다.
액정 표시 장치(Liquid Crystal Display)는 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 장치로서, 전극에 전달되는 화상 신호를 제어하기 위한 스위칭 소자로 박막 트랜지스터를 사용한다.
유기 EL(organic Electro-Luminescence) 표시 장치는 형광성 유기 물질을 전 기적으로 여기 발광시켜 화상을 표시하는 표시 장치로서, 각각의 화소에 발광을 위한 전류를 공급하는 구동 박막 트랜지스터와 스위칭 박막 트랜지스터를 구비한다. 이러한 유기 EL 표시 장치는 액정 표시 장치와는 달리 자발광형 디스플레이로서, 광시야각, 빠른 응답 속도 등을 구현할 수 있어, 차세대 디스플레이 후보로 주목받고 있다.
그러나 유기 EL 표시 장치를 대면적에 적용하는 것은 현재까지 그다지 용이하지 않다. 이는 대면적에 적용할 경우 수명이 매우 짧아지게 때문이며, 이는 박막 트랜지스터의 안정성(stability)과 관련된 것으로 이해되고 있다. 박막 트랜지스터의 안정성은 채널부와 관계가 깊어, 안정성을 유지하기 위해서는 채널부에서의 전기 전도도가 높고, 문턱 전압 전이(threshold voltage shift)가 낮을 것이 요구된다.
이러한 조건을 만족시키기 위해 종래 기술에 의한 박막 트랜지스터의 경우 절연 기판 상에 바로 소스 전극, 드레인 전극 및 저항성 접촉층을 형성한 후 그 위에 채널 영역에 해당하는 비정질 규소로 이루어진 반도체층을 형성하였다. 그러나 종래 기술에 의한 박막 트랜지스터의 경우 다음과 같은 문제가 발생하게 된다.
첫째, 소스 전극 및 드레인 전극용 금속을 스퍼터링(sputtering)을 이용하여 절연 기판 상에 증착하게 되는 경우 채널 영역과 인접한 절연 기판이 스퍼터링에 의한 손상(damage)을 입게 되어 계면 특성이 나빠지게 된다.
둘째, 앞서 손상을 입은 절연 기판의 영역은 소스/드레인 전극용 금속을 패터닝할 때 식각에 의한 손상을 다시 입게 되어 계면 특성이 더욱 나빠지게 된다.
셋째, 이와 같이 손상을 입은 절연 기판 상에 비정질 규소로 이루어진 반도체층에 형성되는 경우 절연 기판과 반도체층이 직접 접촉하기 때문에 절연 기판 내에 존재하는 무기 불순물 원소들이 반도체층으로 침투하여 박막 트랜지스터의 채널 특성을 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성 및 안정성이 개선된 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판 상에 형성된 버퍼층과, 상기 버퍼층 상에 형성된 소스 전극 및 그와 이격되어 위치하는 드레인 전극을 포함하는 데이터 배선과, 상기 소스 전극 및 상기 드레인 전극 상에 형성된 저항성 접촉층과, 상기 저항성 접촉층 및 상기 버퍼층을 덮고, 상기 소스 전극 및 상기 드레인 전극 사이를 채워 채널부를 형성하는 반도체층과, 상기 반도체층 상에 형성되어 상기 채널부와 중첩하는 게이트 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 기판 상에 버퍼층을 형성하는 단계와, 상기 버퍼층 상에 소스 전극 및 그와 이격되어 위치하는 드레인 전극을 포함하는 데이터 배선, 및 상기 소스 전극 및 상기 드레인 전극 상에 위치한 저항성 접촉층을 형성하는 단계와, 상기 저항성 접촉층 및 상기 버퍼층을 덮고, 상기 소스 전극 및 상기 드레인 전극 사이를 채워 채널부를 형성하는 반도체층을 형성하는 단계와, 상기 반도체층 상에 상기 채널부와 중첩하는 게이트 전극을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용되는 용어인 "박막 트랜지스터 기판"은 박막 트랜지스터를 적어도 하나 포함하는 기판을 말하며, 박막 트랜지스터와 기판 사이에 다른 구조물이 개재되어 있거나, 그 위에 다른 구조물이 형성되어 있는 경우를 배제하지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다. 도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이다. 도 1b 및 도 1c는 각각 도 1a의 B B'선 및 C C'선을 따라 절단한 단면도들이다.
도 1a 내지 도 1c에 도시한 바와 같이, 투명한 유리 등으로 이루어진 절연 기판(10) 위에 버퍼층(11)이 형성되어 있다. 버퍼층(11)은 후속하는 반도체층(50a, 50b)과의 계면특성을 향상시키기 위한 층으로서, PECVD 등과 같은 화학 기상 증착법에 의해 약 1000Å 이상의 두께로 형성될 수 있다. 버퍼층(11)으로는 예를 들어, 질화 규소(SiNx), 산화 규소(SiOx), 또는 산질화 규소(SiOxNx) 등의 물질로 이루어질 수 있다.
그리고 버퍼층(11) 위에 데이터 배선(22, 23, 25a, 25b, 26a, 26b)이 형성되어 있다. 데이터 배선(22, 23, 25a, 25b, 26a, 26b)은 세로 방향으로 형성되어 데이터 신호를 전달하는 데이터선(22), 데이터선(22)과 인접하여 세로 방향으로 형성되며, 구동 전압을 공급하는 구동 전압선(23), 데이터선(22)의 분지로서 가로 방향으로 돌출되어 있는 제1 소스 전극(25a), 제1 소스 전극(25a)과 이격되어 위치하는 제1 드레인 전극(26a), 구동 전압선(23)의 분지로서 가로 방향으로 돌출되어 있는 제2 소스 전극(25b) 및 제2 소스 전극(25b)과 이격되어 위치하는 제2 드레인 전극(26b)을 포함한다.
데이터선(22)은 다른 층 또는 외부 장치와 접속하기 용이하도록 끝단(미도시)이 확장된 형상을 가질 수 있다. 데이터 신호를 생성하는 데이터 구동 회로가 기판(10)에 집적되어 있는 경우에는 데이터선(22)이 데이터 구동 회로에 직접 연결될 수 있다. 데이터선(22)에 연결되어 있는 제1 소스 전극(25a)은 데이터선(22)에 인가된 데이터 신호를 제1 박막 트랜지스터에 입력하는 입력 전극이며, 제1 드레인 전극(26a)은 출력 전극으로서의 역할을 한다.
구동 전압선(23)은 데이터선(22)과 인접하며 주로 세로 방향으로 뻗어 있다. 구동 전압선(23)에 연결되어 있는 제2 소스 전극(25b)은 구동 전압을 제2 박막 트랜지스터에 인가하는 입력 전극이며, 그 반대편에 위치하는 제2 드레인 전극(26b)이 출력 전극으로 기능한다.
데이터 배선(22, 23, 25a, 25b, 26a, 26b)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어질 수 있다. 또한, 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이 경우 한 도전막은 몰리브덴, 크롬, 티타늄, 탄탈륨 또는 이들의 합금 등의 내화성 금속으로 형성되고, 다른 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항을 갖는 알루미늄, 은, 구리 또는 이들의 합금 등으로 형성될 수 있다. 또, 알루미늄, 은, 구리 등을 포함하는 도전막의 상하부에 상기한 내화성 금속으로 이루어진 도전막을 형성될 수도 있으며 이에 제한되지 않는다. 하나의 예로서 몰리브덴/알루미늄/몰리브덴 삼중막을 들 수 있다.
소스 전극(25a, 25b) 및 드레인 전극(26a, 26b)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질 로 이루어진 저항성 접촉층(35a, 36a, 35b, 36b)이 형성되어 있다. 저항성 접촉층(35a, 36a, 35b, 36b)은 하부의 소스 전극(25a, 25b) 및 드레인 전극(26a, 26b)과 상부의 반도체층(50a, 50b) 사이의 접촉 저항을 낮추는 역할을 한다. 저항성 접촉층(35a, 36a, 35b, 36b)의 두께는 약 300Å 내지 600Å의 범위를 갖는다.
저항성 접촉층(35a, 36a, 35b, 36b) 위에는 비정질 규소, 마이크로 결정질(microcrystalline) 규소, 나노 결정질(nanocrystalline) 규소 또는 다결정(polycrystalline) 규소 등을 포함한다.
저항성 접촉층(35a, 36a, 35b, 36b)의 상부에는 저항성 접촉층(35a, 36a, 35b, 36b)을 덮으며, 절연 기판(10) 상의 소스 전극(25a, 25b) 및 드레인 전극(26a, 26b) 사이의 공간을 채우는 반도체층(50a, 50b)이 형성되어 있다. 여기서 제1 반도체층(50a)은 제1 저항성 접촉층(35a, 36a)을 경유하여 제1 소스 전극(25a) 및 제1 드레인 전극(26a)과 연결되며, 제2 반도체층(50b)은 제2 저항성 접촉층(35b, 36b)을 거쳐 제2 소스 전극(25b) 및 제2 드레인 전극(26b)과 연결된다.
반도체층(50a, 50b)은 저항성 접촉층(35a, 36a, 35b, 36b)과 유사하게 비정질 규소, 마이크로 결정질 규소, 나노 결정질 규소 또는 다결정 규소 등을 포함하며, 바람직하게는 채널부는 마이크로 결정질 규소, 나노 결정질 규소 또는 다결정 규소 등으로 이루어질 수 있다. 또한, 전기 전도도를 높이고, 신속한 응답 특성을 얻기 위해서는 비정질 규소에 대한 결정질 규소의 체적비가 높은 것이 바람직하며, 채널이 형성되는 반도체층(50a, 50b)의 상측으로 갈수록, 즉 상층의 게이트 절연막(60)에 가까울수록 마이크로 결정질 규소, 나노 결정질 규소 또는 다결정 규소 등 의 결정질 규소의 함량이 높은 것이 바람직하다.
반도체층(50a, 50b) 위에는 질화 규소 또는 산화 규소 등으로 이루어진 게이트 절연막(60)이 형성되어 있다.
게이트 절연막(60) 위에는 게이트 배선(72, 74a, 74b, 77)이 형성되어 있다.
게이트 배선(72, 74a, 74b, 77)은 가로 방향으로 뻗어 데이터선(22)과 교차하며 화소를 정의하는 게이트선(72), 게이트선(72)으로부터 세로 방향으로 돌출되어 있는 제1 게이트 전극(74a), 구동 전압선(23)과 중첩되어 세로 방향으로 길게 형성되어 있는 유지 전극(77) 및 유지 전극(77)과 연결되어 있으며, 유지 전극(77)의 일측 말단에서 왼쪽으로 꺾인 다음 다시 위쪽으로 구부러져 유지 전극(77)과 평행하도록 형성된 제2 게이트 전극(74b)을 포함한다.
게이트선(72)은 게이트 신호를 인가받으며, 다른 층 또는 외부 장치와 접속하기 용이하도록 끝단(미도시)이 확장된 형상을 가질 수 있다. 유지 전극(77)은 구동 전압선(23)과 중첩하여 유지 축전기를 이룬다.
이와 같은 게이트 배선(72, 74a, 74b, 77)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어질 수 있다. 또한, 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이 경우 한 도전막은 몰리브덴, 크롬, 티타늄, 탄탈륨 또는 이들의 합금 등의 내화성 금속으로 형성되고, 다른 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항을 갖는 알루미늄, 은, 구리 또는 이들의 합금 등으로 형성될 수 있다. 또, 알루미늄, 은, 구리 등을 포함하는 도전막의 상하부에 상기한 내화성 금속으로 이루어진 도전막을 형성될 수도 있으며 이에 제한되지 않는다. 하나의 예로서 몰리브덴/알루미늄/몰리브덴 삼중막을 들 수 있다.
여기서 제1 소스 전극(25a), 제1 드레인 전극(26a) 및 제1 게이트 전극(74a)은 제1 반도체층(50a) 및 제1 저항성 접촉층(35a, 35a)과 함께 스위칭 박막 트랜지스터인 제1 박막 트랜지스터를 구성하고, 제2 소스 전극(25b), 제2 드레인 전극(26b) 및 제2 게이트 전극(74b)과 제2 반도체층(50b) 및 제2 저항성 접촉층(35b, 35b)은 구동 박막 트랜지스터인 제2 박막 트랜지스터를 구성한다. 이때 박막 트랜지스터의 채널은 소스 전극(25a, 25b)과 드레인 전극(26a, 26b) 사이의 반도체층(50a, 50b)에 형성된다. 여기서 박막 트랜지스터의 채널은 반도체층(50a, 50b)의 상측, 즉 상부의 게이트 절연막(60)과 인접한 영역에 형성된다. 따라서 상측으로 갈수록, 즉 상층의 게이트 절연막(60)에 가까울수록 전기적 특성이 우수한 마이크로 결정질 규소, 나노 결정질 규소 또는 다결정 규소 등의 결정질 규소의 함량이 높게 되면, 박막 트랜지스터의 특성이 좋아진다.
게이트 배선(72, 74a, 74b, 77) 및 게이트 절연막(60) 위에는 보호막(80)이 형성되어 있다. 보호막(80)은 질화규소나 산화규소 등의 무기 절연물, 유기 절연물 또는 유전 상수가 4.0 이하인 저유전율 절연물 등으로 형성될 수 있다. 저유전율 절연물의 예로는 PECVD(Plasma Enhanced Chemical Vapor Deposition)로 형성되는 a-Si:C:O, a-Si:O:F 등을 들 수 있다. 또, 공정 단순화의 관점에서 보호막(80)으로서 감광 특성을 갖는 유기물을 사용할 수 있다.
보호막(80)에는 제2 게이트 전극(74b)을 노출시키는 컨택홀(84)이 형성되어 있고, 제1 드레인 전극(26a) 및 제2 드레인 전극(26b)을 각각 노출시키기 위해 게이트 절연막(60)까지 관통하는 컨택홀(86a, 86b)이 형성되어 있다.
보호막(80) 위에는 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄(또는 그 합금) 또는 은(또는 그 합금) 등의 반사성이 우수한 금속 등으로 이루어진 화소 전극(92) 및 연결 부재(94)가 형성되어 있다. 화소 전극(92)은 컨택홀(86b)을 통해 제2 드레인 전극(26b)과 물리적, 전기적으로 연결되어 있으며, 연결 부재(94)는 컨택홀(86a, 86b)을 통해 각각 제1 드레인 전극(26a) 및 제2 게이트 전극(74b)과 연결되어 제1 드레인 전극(26a)과 제2 게이트 전극(74b)을 전기적으로 연결한다.
화소 전극(92) 및 연결 부재(94)가 형성되어 있는 보호막(80) 위에는 격벽(102)이 형성되어 있다. 격벽(102)은 화소 전극(92) 가장자리 주변을 둑(bank)처럼 둘러싸서 개구부를 정의하며 유기 절연 물질 또는 무기 절연 물질로 만들어진다.
화소 전극(92) 위의 상기 개구부에는 유기 발광층(104)이 형성되어 있다. 유기 발광층(104)은 빛을 내는 발광층(미도시) 및 상기 발광층의 발광 효율을 향상시키기 위한 부대층들을 포함하는 다층 구조를 가질 수 있다. 부대층에는 전자와 정공의 균형을 맞추기 위한 전자 수송층(미도시) 및 정공 수송층(미도시), 전자와 정공의 주입을 강화하기 위한 전자 주입층(미도시) 및 정공 주입층(미도시)이 있으며, 생략될 수 있다.
격벽(102) 및 유기 발광층(104) 위에는 공통 전극(110)이 형성되어 있다. 공통 전극(110)은 공통 전압을 인가받으며, 알루미늄(또는 그 합금), 은(또는 그 합금) 등의 반사성이 우수한 금속 또는 ITO, IZO 등의 투명한 도전 물질로 만들어진다. 이때, 화소 전극(92)이 불투명할 경우 공통 전극(110)은 투명한 재질을 사용하여 유기 발광층(104)으로부터 나오는 빛이 박막 트랜지스터의 상측으로 방출하도록 하며, 화소 전극(92)이 투명할 경우에는 공통 전극(110)으로 불투명한 재질을 사용하여 유기 발광층(104)으로부터 나오는 빛을 박막 트랜지스터의 하측으로 방출하도록 할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 경우, 절연 기판(10) 위에 데이터 배선(22, 23, 25a, 25b, 26a, 26b)을 증착하기 전에, 버퍼층(11)을 증착함으로써 소스 전극(25a, 25b) 및 드레인 전극(26a, 26b)과 채널로 사용되는 반도체층(50a, 50b) 사이의 계면 특성을 향상시킬 수 있다. 이러한 버퍼층(11)은 반도체층(50a, 50b)으로 사용되는 비정질 규소, 마이크로 결정질 규소, 나노 결정질 규소 또는 다결정 규소 등과 계면 특성이 우수하고 절연 특성 및 공정 적용성이 우수한 질화 규소(SiNx), 산화 규소(SiOx), 또는 산질화 규소(SiOxNx) 등의 물질로 이루어질 수 있다. 나아가 버퍼층(11)을 삽입하여 반도체층(50a, 50b)의 계면 특성이 향상될 수 있으므로, 반도체층(50a, 50b)으로서 비정질 규소, 마이크로 결정질 규소 또는 나노 결정질 규소를 사용하더라도 우수한 전기적 특성을 가진 박막 트랜지스터를 구현할 수 있다. 여기서, 비정질 규소, 마이크로 결정질 규소, 나노 결정질 규소 또는 다결정 규소는 라만 스펙트로스코피(Raman spectroscopy)에 의한 피크 강도(peak intensity) 및 피크 첨예도(peak sharpness)를 이용하여 구분될 수 있다.
상기한 바와 같은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 유기 EL 표시 장치 등에 적용될 수 있다.
이하, 도 1a 내지 도 1c 및 도 2a 내지 도 9c를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 설명한다.
먼저, 도 2a 내지 도 2c를 참조하면, 절연 기판(10) 위에 질화 규소(SiNx), 산화 규소(SiOx), 또는 산질화 규소(SiOxNx) 등의 물질로 이루어진 버퍼층(11)을 PECVD 등과 같은 화학 기상 증착법으로 예컨대 1000Å 이상의 두께로 형성한다.
이어서, 버퍼층(11) 위에 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등을 스퍼터링(sputtering) 또는 무전해 도금법 등의 방법으로 예컨대 1000 내지 3000Å의 두께로 증착하여 데이터 도전막을 형성한다.
이어서, CVD 등의 방법으로 n+ 불순물이 도핑된 비정질 규소를 예컨대 300 내지 600Å의 두께로 증착하여, 불순물이 도핑된 규소층을 형성한다.
이어서, 상기 불순물이 도핑된 규소층 상에 데이터 배선을 정의하는 포토레지스트 패턴을 형성하고 이를 식각 마스크로 하여 불순물이 도핑된 규소층 및 데이터 도전막을 순차적으로 식각한다. 이때, 불순물이 도핑된 규소층은 예컨대 건식 식각으로 식각할 수 있다. 하부의 데이터 도전막에 대해서는 식각액을 이용한 습식 식각으로 진행할 수 있다. 이로써, 세로 방향으로 형성되어 데이터 신호를 전달하는 데이터선(22), 데이터선(22)과 인접하여 세로 방향으로 형성되며, 구동 전압을 공급하는 구동 전압선(23), 데이터선(22)의 분지로서 가로 방향으로 돌출되어 있는 제1 소스 전극(25a), 제1 소스 전극(25a)과 이격되어 위치하는 제1 드레인 전극(26a), 구동 전압선(23)의 분지로서 가로 방향으로 돌출되어 있는 제2 소스 전극(25b) 및 제2 소스 전극(25b)과 이격되어 위치하는 제2 드레인 전극(26b)을 포함하는 데이터 배선(22, 23, 25a, 25b, 26a, 26b)이 완성되며, 데이터 배선(22, 23, 25a, 25b, 26a, 26b)의 상부에 데이터 배선(22, 23, 25a, 25b, 26a, 26b)과 실질적으로 동일한 패턴을 갖는 저항성 접촉층(35a, 36a, 35b, 36b)이 형성된다.
도 3a 내지 도 3c를 참조하면, 이어서 채널부를 이루는 반도체층(50a, 50b)을 형성하기 위해 데이터 배선(22, 23, 25a, 25b, 26a, 26b) 및 저항성 접촉층(35a, 36a, 35b, 36b)이 형성되어 있는 절연 기판(10) 상에 진성 규소를 약 500 내지 2000Å의 두께로 증착하여 진성 규소층을 형성한다. 진성 규소층을 형성하기 위한 방법으로 CVD가 이용될 수 있다. 이를 구체적으로 설명하면, 반응기 내에 증착 목적물(여기에서는 데이터 배선 및 저항성 접촉층이 형성된 절연 기판)을 배치하고, 전원을 인가한 상태에서 SiH4, SiH2Cl2 또는 SiH2F2 등의 규소를 함유하는 기체와 수소의 혼합 기체를 공급한다. 이때 챔버 내의 온도는 약 250 내지 400℃를 유지한다. 상기의 조건하에서 반응기 내의 상기 혼합 기체가 활성화되며, 화학적 반응을 통해 증착 목적물에 증착하게 된다.
여기서 채널부의 전기적 특성을 좋게 하기 위해서는 비정질 규소가 마이크로 결정질 규소, 나노 결정질 규소 또는 다결정 규소 등으로 결정화되는 것이 바람직하다. 비정질 규소가 결정화하기 위해서는 증착 속도가 느린 것이 바람직하며, 예 컨대 1Å/sec 이하의 속도로 증착될 수 있다. 상기 증착 속도 조건은 반응기에 100㎽/㎠ 이하의 전원을 인가하면서 SiH4, SiH2Cl2 또는 SiH2F2 등의 규소 화합물과 수소 기체의 비율을 0.05 이하로 함으로써 만족될 수 있다. 상기 조건하에서 마이크로 결정질 규소, 나노 결정질 규소 또는 다결정 규소 등의 결정질 규소가 형성되는데, 이때 처음에는 주로 비정질 규소가 형성되지만, 증착이 진행되면서 점차로 결정질 규소의 함량이 많아지며, 반도체층(50a, 50b)의 채널이 형성되는 반도체층(50a, 50b)의 상면, 즉 상부의 게이트 절연막과 인접한 영역에 결정질 규소의 함량이 상대적으로 많아져서 전기적 특성이 좋아지게 된다. 약 500 내지 2000Å의 두께로 결정질 규소를 포함하는 반도체층을 형성하기 위해서는 증착 속도를 1Å/sec로 조절할 때 약 500 내지 2000초 동안 진행될 수 있다.
이어서, 상기 결정화된 규소를 포함하는 진성 규소층 상에 반도체층(50a, 50b)을 정의하는 포토레지스트 패턴을 형성하고 이를 식각 마스크로 하여 진성 규소층을 식각한다. 계속해서, 반도체층(50a, 50b)이 가리지 않는 저항성 접촉층(35a, 36a, 35b, 36b)을 식각한다. 이때, 상기 진성 규소층 및 저항성 접촉층(35a, 36a, 35b, 36b)의 식각은 건식 식각으로 진행될 수 있으며, 동일한 식각 기체를 사용하여 일괄 식각될 수 있다. 이로써 저항성 접촉층(35a, 36a, 35b, 36b)을 덮으며, 절연 기판(10) 상의 소스 전극(25a, 25b) 및 드레인 전극(26a, 26b) 사이의 공간을 채우는, 결정질 규소를 포함하는 반도체층(50a, 50b) 패턴이 완성된다.
도 4a 내지 도 4c를 참조하면, 이어서 반도체층(50a, 50b)이 형성된 절연 기 판(10) 상에 질화 규소 또는 산화 규소 등을 적층하여 게이트 절연막(60)을 형성한다. 이어서, 게이트 절연막(60) 상에 스퍼터링 등의 방법으로 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 증착한 다음 패터닝하여 가로 방향으로 뻗어 데이터선(22)과 교차하며 화소를 정의하는 게이트선(72), 게이트선(72)으로부터 세로 방향으로 돌출되어 있는 제1 게이트 전극(74a), 구동 전압선(23)과 중첩되어 세로 방향으로 길게 형성되어 있는 유지 전극(77) 및 유지 전극(77)과 연결되어 있으며, 유지 전극(77)의 일측 말단에서 왼쪽으로 꺾인 다음 다시 위쪽으로 구부러져 유지 전극(77)과 평행하도록 형성된 제2 게이트 전극(74b)을 포함하는 게이트 배선(72, 74a, 74b, 77)을 형성한다.
도 5a 내지 도 5c를 참조하면, 이어서 게이트 배선(72, 74a, 74b, 77)이 형성된 게이트 절연막(60) 상에 무기 절연물 또는 유기 절연물 등으로 이루어지는 보호막(80)을 형성하고, 사진 식각하여 제2 게이트 전극(74b)을 노출시키는 컨택홀(84), 제1 드레인 전극(26a) 및 제2 드레인 전극(26b)을 각각 노출시키기 위해 게이트 절연막(60)까지 관통하는 컨택홀(86a, 86b)을 각각 형성한다.
도 6a 내지 도 6c를 참조하면, 이어서 보호막(80)의 상부에 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄(또는 그 합금) 또는 은(또는 그 합금) 등의 반사성이 우수한 금속을 스퍼터링 등의 방법으로 적층하고 패터닝하여 화소 전극(92) 및 연결 부재(94)를 형성한다.
도 7a 내지 도 7c를 참조하면, 이어서 검정색 안료를 포함하는 유기막을 도포하고 패터닝하여 화소 전극(92) 위에 개구부를 정의하는 격벽(102)을 형성하고, 각 개구부에 잉크젯 인쇄 등의 방법으로 유기 발광층(104)을 형성한다.
마지막으로, 도 1a 내지 도 1c에 도시된 바와 같이 격벽(102) 및 유기 발광층(104) 위에 알루미늄(또는 그 합금), 은(또는 그 합금) 등의 반사성이 우수한 금속 또는 ITO, IZO 등의 투명한 도전 물질을 증착하여 공통 전극(110)을 형성한다.
이상 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법이 유기 EL 표시 장치에 적용된 경우를 예시하였는데, 이에 제한되지 않으며, 액정 표시 장치 등에도 적용할 수 있다. 이를 다른 실시예로 하여 도 8a 및 도 8b를 참조하여 설명한다. 설명의 중복을 피하기 위해 본 발명의 일 실시예와의 차이점을 중심으로 설명한다. 도 8a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이다. 도 8b는 도 8a의 B - B'선을 따라 절단한 단면도이다.
도 8a 및 도 8b에 도시된 바와 같이 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 화소 내에 스위칭 소자로서의 하나의 박막 트랜지스터만이 구비되어 있다. 여기서 박막 트랜지스터를 구성하는 구성 요소는 본 발명의 일 실시예에서의 제1 박막 트랜지스터와 기본적으로 동일하다. 한편 본 실시예에서는 드레인 전극(26)이 형성된 영역까지 화소 전극(92)이 덮고 있으며, 컨택홀(86)을 통하여 직접 연결되어 있다. 또한, 본 실시예에서는 보호막(80)과 화소 전극(92)의 상부에 격벽이나 유기 발광층이 존재하지 않으며, 공통 전극은 다른 기판에 형성된다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 이상과 같은 차이점을 감안하면서, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의해 당업자에게 용이하게 이해 또는 유추될 수 있을 것이다.
이상과 같은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 액정 표시 장치에 적용될 수 있으며, 바람직하게는 반사형 액정 표시 장치에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법에 의하면, 데이터 배선 및 반도체층과 절연 기판 사이에 버퍼층을 개재하여 박막 트랜지스터의 전기적 특성 및 안정성이 개선할 수 있다.

Claims (9)

  1. 기판 상에 형성된 버퍼층;
    상기 버퍼층 상에 형성된 소스 전극 및 그와 이격되어 위치하는 드레인 전극을 포함하는 데이터 배선;
    상기 소스 전극 및 상기 드레인 전극 상에 형성된 저항성 접촉층;
    상기 저항성 접촉층 및 상기 버퍼층을 덮고, 상기 소스 전극 및 상기 드레인 전극 사이를 채워 채널부를 형성하는 반도체층; 및
    상기 반도체층 상에 형성되어 상기 채널부와 중첩하는 게이트 전극을 포함하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 버퍼층은 질화 규소, 산화 규소 또는 산질화 규소로 이루어진 박막 트랜지스터 기판.
  3. 제2 항에 있어서,
    상기 버퍼층은 약 1000Å 이상의 두께를 가지는 박막 트랜지스터 기판.
  4. 제2 항에 있어서,
    상기 반도체층은 비정질 규소, 마이크로 결정질 규소, 나노 결정질 규소 또 는 다결정 규소로 이루어진 박막 트랜지스터 기판.
  5. 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 소스 전극 및 그와 이격되어 위치하는 드레인 전극을 포함하는 데이터 배선, 및 상기 소스 전극 및 상기 드레인 전극 상에 위치한 저항성 접촉층을 형성하는 단계;
    상기 저항성 접촉층 및 상기 버퍼층을 덮고, 상기 소스 전극 및 상기 드레인 전극 사이를 채워 채널부를 형성하는 반도체층을 형성하는 단계; 및
    상기 반도체층 상에 상기 채널부와 중첩하는 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  6. 제5 항에 있어서,
    상기 버퍼층을 형성하는 단계는 PECVD법을 이용하는 박막 트랜지스터 기판의 제조 방법.
  7. 제5 항에 있어서,
    상기 버퍼층은 질화 규소, 산화 규소 또는 산질화 규소로 이루어진 박막 트랜지스터 기판의 제조 방법.
  8. 제7 항에 있어서,
    상기 버퍼층은 약 1000Å 이상의 두께를 가지는 박막 트랜지스터 기판의 제조 방법.
  9. 제7 항에 있어서,
    상기 반도체층은 비정질 규소, 마이크로 결정질 규소, 나노 결정질 규소 또는 다결정 규소로 이루어진 박막 트랜지스터 기판의 제조 방법.
KR1020050073419A 2005-08-10 2005-08-10 박막 트랜지스터 기판 및 그 제조 방법 KR20070018587A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050073419A KR20070018587A (ko) 2005-08-10 2005-08-10 박막 트랜지스터 기판 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050073419A KR20070018587A (ko) 2005-08-10 2005-08-10 박막 트랜지스터 기판 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20070018587A true KR20070018587A (ko) 2007-02-14

Family

ID=43651933

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050073419A KR20070018587A (ko) 2005-08-10 2005-08-10 박막 트랜지스터 기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20070018587A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101274060B1 (ko) * 2010-03-15 2013-06-12 캐논 가부시끼가이샤 반도체장치와 그 제조 방법
CN105759519A (zh) * 2015-01-06 2016-07-13 株式会社日本显示器 显示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101274060B1 (ko) * 2010-03-15 2013-06-12 캐논 가부시끼가이샤 반도체장치와 그 제조 방법
CN105759519A (zh) * 2015-01-06 2016-07-13 株式会社日本显示器 显示装置
CN105759519B (zh) * 2015-01-06 2019-04-02 株式会社日本显示器 显示装置

Similar Documents

Publication Publication Date Title
KR20070009321A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
US7851920B2 (en) Wire structure, method for fabricating wire, thin film transistor substrate, and method for fabricating thin film transistor substrate
KR102068956B1 (ko) 박막트랜지스터, 박막트랜지스터 어레이 기판 및 이의 제조방법
KR101677264B1 (ko) 유기 발광 표시 장치 및 이의 제조 방법
US8022398B2 (en) Thin film transistor, method of forming the same and flat panel display device having the same
TWI695527B (zh) 顯示面板
US20070040954A1 (en) Wire structure, a method for fabricating a wire, a thin film transistor substrate, and a method for fabricating the thin film transistor substrate
JP4640690B2 (ja) アクティブマトリクス有機ｅｌ表示装置の製造方法
US9577114B2 (en) Transistors, methods of forming transistors and display devices having transistors
KR101338021B1 (ko) 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및그 제조 방법
KR20080046508A (ko) 유기발광 디스플레이의 단위 화소부 구동소자 및 그제조방법
JP2006332674A (ja) 表示装置用配線、これを含む薄膜トランジスタ表示板、及びその製造方法
US7935578B2 (en) Thin film transistor, thin film transistor panel, and method of manufacturing the same
US20080197354A1 (en) Thin film transistor, an organic light emitting device including the same, and a manufacturing method thereof
US8426863B2 (en) Thin film transistor; method of manufacturing same; and organic light emitting device including the thin film transistor
US20190245016A1 (en) Display apparatus and method of manufacturing the same
KR20070018587A (ko) 박막 트랜지스터 기판 및 그 제조 방법
US20090184323A1 (en) Thin film transistor array panel and method for manufacturing the same
KR102555788B1 (ko) 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
KR20080070327A (ko) 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및그 제조 방법
CN110112198B (zh) 显示面板
JP5205634B2 (ja) トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置
KR100984351B1 (ko) 박막 트랜지스터 표시판의 제조 방법
KR20080052919A (ko) 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의 제조방법
KR20090093744A (ko) 유기 발광 표시 장치 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination