KR101274060B1 - 반도체장치와 그 제조 방법 - Google Patents

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Abstract

반도체장치는, 기판, 게이트 전극, 질화 실리콘을 포함하는 절연층, 결정 실리콘과 비결정 실리콘을 포함하는 실리콘층, 콘택층, 및 소스 전극 및 드레인 전극의 순으로 적층된다. 그 실리콘층의 내부에서 결정 실리콘의 체적 함유율은 상기 소스 전극 및 드레인 전극을 향하여 증가하고, 상기 기판을 향해 저감한다. 상기 게이트 절연층과 상기 실리콘층과의 사이에 산화 실리콘을 포함하는 층이 끼워져 있다.

Description

반도체장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 실리콘 활성층을 갖는 반도체장치(예를 들면, 트랜지스터)에 관한 것으로, 특히 활성층으로서 결정-비결정 혼합 실리콘막을 갖는 박막트랜지스터 및 이 박막 트랜지스터의 제조 방법에 관한 것이다.
실리콘 활성층을 갖는 박막트랜지스터(TFT)는, 액티브 매트릭스형의 표시장치의 기반 기술로서 액정 디스플레이의 표시 패널, 유기 일렉트로루미네센스(ＥＬ) 디스플레이, 및 다른 종류의 표시장치를 구동하는 회로에 사용된다. 많은 경우, TFT는 그 활성층으로서 비결정 실리콘층을 갖고; 보통, 그렇지만, 비결정 실리콘의 작은 캐리어 이동도는, 이 비결정 실리콘층을 레이저 조사로 용융시켜, 재결정화시켜서 다결정 실리콘 막을 만든 후, 활성층으로서 TFT에서 사용하는 것을 필요하게 만든다.
그렇지만, 잘 제어된 성막조건하에서, 레이저 어닐링을 필요로 하지 않고, 비결정 실리콘막에 대한 것과 같은 성막법으로 미결정(microcrystalline) 실리콘막을 형성할 수 있다. 일본국 공개특허공보 특개평 8-097436호 및 9-139503호에는, 플라즈마 화학기상증착(CVD)법에 의해 미결정 실리콘막을 형성하고, 이 막을 활성층으로 한 TFT를 제조하는 것이 제안되어 있다. 또한, 후자의 공보에는 미결정 실리콘막의 형성의 초기단계동안에 비결정 실리콘의 퇴적이 관찰된 것이 지적되어 있다. 이로부터 알 수 있듯이, 실제로, 미결정 실리콘막은, 그들의 이름에도 불구하고 비결정 결정 실리콘 영역이 함께 존재하는 혼합막인 것이 많다.
결정-비결정 혼합 실리콘막은, 비결정 실리콘막과 같이, 플라즈마 CVD법 또는 임의의 다른 기상증착법에 의해 형성된다. 그렇지만, 그들은, 용융 및 재결정화의 공정이 필요하지 않고, 직접 TFT의 성분으로서 사용될 수 있다. 급속가열 어닐링(ＲＴＡ)법이나 레이저 어닐링법에 의해 형성된 저온 폴리실리콘막과 비교하여, 이들 혼합 실리콘막은, 제조과정이 고가의 장치를 필요로 하지 않기 때문에, 대면적을 갖도록 형성되고, 저가로 제조될 수 있다.
또한, 이들 혼합 실리콘막은, 비결정 실리콘막과 비교해서 캐리어 이동도가 크다. 이와 같이 하여, 전자는 TFT의 성분으로서 사용에 있어서 상기 후자보다 특성이 우수하다. 더욱이, 상기 혼합 실리콘막은, 전류 스트레스 내성이 높고, 장시간 동작 후에도 임계전압(Ｖth)의 작은 쉬프트만을 보인다.
이것들의 이점을 가지고 있기 때문에, 상기 혼합 실리콘막은, TFT과 아울러 반도체장치의 광범위에서 사용되는 것이 기대된다.
갓 형성된 실리콘 박막을 추가로 처리하지 않은 TFT의 구성요소로서 사용하는 경우, 캐리어 이동도는, 이 실리콘층과 게이트 절연층 사이의 접합조건에 극히 의존한다. 상술한 것처럼, 결정-비결정 혼합 실리콘막은, 어닐링 공정을 필요로 하지 않고, 트랜지스터, 다이오드 및 다른 종류의 반도체장치의 구성요소로서 직접 사용된다. 이 때문에, 상기 혼합 실리콘막을 갖는 반도체장치는 다음의 보다 좋은 특성의 필수사항을 만족시킨다: 실리콘층과 게이트 절연층 사이의 접합은, 계면에 있어서의 캐리어 트랩 밀도를 저감하고, 또 채널에 원하는 게이트 전계의 강도를 인가하기에 충분히 정밀하게 형성되어야 한다.
그러나, ＣＶＤ법으로 기판 위에 형성할 때, 결정-비결정 혼합 실리콘막은, 기판으로부터 박리하기 쉽다. 이 경우는, 유리 기판 위에 형성했을 때뿐만 아니라, 질화 실리콘막 위에 형성했을 때인 경우이다. 예를 들면, 이러한 혼합 실리콘막이 활성층으로서 사용되는 경우, 질화 실리콘막을 게이트 절연층이라고 한 보텀 게이트 구조의 트랜지스터와 다른 종류의 동일한 구조를 갖는 반도체장치는, 혼합 실리콘막의 게이트 절연층으로부터의 박리가 생기면, 그들의 성능이 나쁘고, 그들의 수율이 낮을 것이다.
본 발명은, 실리콘 반도체장치를 제공한다. 여기에서 포함된 결정-비결정 혼합 실리콘막의 전체 이점을 이용함으로써, 본 반도체장치는, 우수한 전기적 특성을 제공하고, 상기 활성층의 게이트 절연층으로부터의 박리가 없다.
보다 구체적으로, 본 발명은, 기판, 게이트 전극, 질화 실리콘을 포함하는 게이트 절연층, 결정 실리콘과 비결정 실리콘을 포함하는 실리콘층, 콘택층, 및 소스 전극 및 드레인 전극의 순으로 적층된 반도체장치를 제공하고, 상기 실리콘층의 내부에서 결정 실리콘의 체적 함유율은 상기 소스 전극 및 드레인 전극을 향하여 증가하고, 상기 기판을 향해 저감하고, 상기 게이트 절연층과 상기 실리콘층과의 사이에 산화 실리콘을 포함하는 층이 끼워져 있다.
또한, 본 발명은, 반도체장치의 제조 방법을 제공한다. 본 방법은,
(A) 기판에 게이트 전극과 질화 실리콘을 포함하는 게이트 절연층의 순서로 형성하는 단계;
(B) 상기 게이트 절연층 위에 산화 실리콘을 포함하는 층을 형성하는 단계;
(C) 상기 산화 실리콘을 포함하는 층 위에, 결정 실리콘과 비결정 실리콘을 포함하는 실리콘층을 화학기상증착(ＣＶＤ)법에 의해 형성하는 단계; 및
(D) 상기 실리콘층 위에 콘택층과 소스 전극 및 드레인 전극의 순서로 형성하는 단계를 포함한다.
TFT가 TFT의 활성층으로서 결정-비결정 실리콘 혼합 실리콘막을 갖고 본 층에 포함된 결정 실리콘의 체적비의 경사가 상기 소스 및 드레인 전극을 향하여 증가하고 상기 기판을 향하여 저감하는 경우, 본 TFT는, 활성층의 박리를 용이하게 하는 상기 혼합 실리콘막의 큰 응력과 같은 단점을 갖기도 한다. 본 발명은, 상기 게이트 절연층과 상기 혼합 실리콘막과의 사이에 상기 산화 실리콘을 포함하는 층이 존재하면서 상기 단점을 해결한다. 즉, 본 발명은, 우리에게 또 다른 처리를 필요로 하지 않는 TFT의 구성요소로서 ＣＶＤ법으로 형성된 결정-비결정 혼합 실리콘막을 사용할 수 있게 한다. 이렇게 하여 얻어진 트랜지스터는, 비결정 실리콘을 사용하여 생성된 TFT와 비교하여, 캐리어 이동도가 높고, 전기적 특성이 양호하다. 또한, 그들은, 레이저 어닐링 또는 임의의 다른 종류의 재결정화를 필요로 하지 않기 때문에 쉽게 제조될 수 있다.
본 발명의 또 다른 특징들은 첨부된 도면을 참조하여 아래의 예시적 실시예들의 설명으로부터 명백해질 것이다.
도 1은 본 발명의 반도체장치의 단면도를 나타낸다.
도 2a 및 2b는 ＣＶＤ법에 의한 결정-비결정 혼합 실리콘층의 형성의 초기상태와 나중의 상태를 각각 나타낸다.
도 3a 및 3b는 레이저 어닐링법에 의한 결정-비결정 혼합 실리콘층의 형성의 초기상태와 나중의 상태를 각각 나타낸다.
도 4a 내지 4f는 본 발명의 반도체장치의 제조 과정을 나타낸다.
도 5는 본 발명의 반도체장치의 2차이온 질량 분석기(ＳＩＭＳ)의 챠트다.
도 6은 예시 2에서 얻어진 반도체장치에 대해 얻어진 단면 투과 전자 현미경(ＴＥＭ) 이미지다.
도 7은 비교 예 2의 반도체장치에 대해 얻어진 단면 ＴＥＭ이미지다. 도 8은 여러 가지 희석율로 준비한 반도체장치의 이동도를 도시한 도면이다.
도 9는 여러 가지 희석율로 준비한 반도체장치의 결정 실리콘의 체적 함유율을 도시한 도면이다.
이하, 도면을 참조하면서 본 발명의 적합한 실시예에 관하여 설명한다.
도 1은, 본 실시예에 따른 반도체장치인, 보텀 게이트형의 TFT의 층구조의 단면도를 나타낸다.
도면으로부터 알 수 있듯이, 유리 기판(101)은 그 위에 게이트 전극(102)이 형성되고, 유리 기판(101)과 게이트 전극(102)은 게이트 절연층(103)으로 덮어져 있다. 게이트 전극(102)은, 패턴을 갖는 금속 전극이다. 게이트 절연층(103)은 질화 실리콘막이다.
게이트 절연층(103)에 의해 중재되고, 상기 게이트 전극(102)은, 산화 실리콘을 포함하는 층(104)과 결정-비결정 혼합 실리콘층(105)(이후, 실리콘층(105)이라고 함)으로 덮어져 있다. 상기 실리콘층(105)은, 채널부에 형성된 에칭 스토퍼층(106)을 갖는다. 상기 실리콘층(105)과 상기 에칭 스토퍼층(106)은, 콘택층(107)과 소스 전극 및 드레인 전극(108)으로 덮어져 있다. 상기 콘택층(107)은 불순물이 도핑된 반도체로 이루어지고, 상기 소스 전극 및 드레인 전극(108)은 금속으로 이루어진다.
실리콘층(105)은, 결정 실리콘 영역과 비결정 실리콘 영역 양쪽을 포함한다. 이하에 자세하게 설명한 바와 같이, 두께방향을 따라 후자에 대한 전자의 체적 비율(이후, 결정 대 비결정 비율이라고 간단히 말함)이 변화한다.
본 실리콘층(105)은 플라즈마 CVD법에 의해 형성된다. 본 발명에서, 플라즈마 CVD법은, 다음의 과정: 실리콘 원자를 포함하는 원료 가스를 반응 용기내에 도입하고 나서, 고주파전력을 본 시스템에 인가하여 플라즈마로 원료 가스를 분해하여, 상기 실리콘 원자를 기판에 퇴적하여 고상의 막을 형성할 수 있는 것을 포함하는 성막법을 나타낸다.
그 결과의 실리콘층의 구조는, 원료 가스의 농도와 기타의 성막 조건에 따라 변화된다. ＣＶＤ성막의 조건을 다양하게 설정함에 의해, 순수한 비결정 실리콘막으로부터, 결정 실리콘을 많이 포함하는 막까지, 결정 대 비결정 비율이 다른 막을 형성할 수 있다.
유리 기판 위에 실리콘막, 또는 기판 위에 형성된 질화 실리콘막 혹은 산화 실리콘막을 ＣＶＤ법에 의해 형성할 경우, 가스 농도와 기타의 성막 조건을 고정하는 경우에도, 결과적으로, 실리콘막의 결정 실리콘의 체적 함유율의 경사는, 노출 표면을 향하여 증가하여 상기 기판을 향해 감소한다. 두께방향을 따라서의 상기 비율 경사는, 플라즈마 CVD처리시에 실리콘층의 성장 과정에 이유가 있다. 이 현상에 대해서, 도 2a 및 2b를 참조하여 설명한다.
도 2a는, 초기 성장 스테이지에서 실리콘층(105)의 단면도를 나타낸다. 성막처리의 초기 스테이지동안에, 그 실리콘층(105)은, 주로 비결정 실리콘(301)으로 이루어진다. 그렇지만, 상기 성막 처리는, 비결정 실리콘(301)에 미소한 실리콘의 핵결정(seed crystal)(302)이 발생한다. 핵결정(302)의 발생 확률은 성막 조건을 조절하여 제어될 수 있다. 결정 실리콘이 많은 막을 형성하는 조건하에서는, 이 발생 확률이 높고, 성막의 초기 스테이지에서 핵결정(302)이 발생된다. 그렇지만, 결정 실리콘이 부족한 막을 형성하는 조건하에서는, 이 발생 확률이 낮고, 핵결정(302)이 거의 발생되지 않는다.
핵결정(302)이 생기면, 결정 실리콘(303)이 핵결정 둘레에 성장한다. 결정 실리콘(303)은, 핵결정(302)으로부터 시작되어서 두께 방향을 따라 아래쪽으로 전개한다. 기판(101)으로부터 일정한 높이에서 측정된 결정 실리콘(303)의 체적 함유율은, 그 높이가 증가함에 따라서 증가해간다. 핵결정(302)은, 실리콘층(105)이 특정 두께일 때만 발생될 수 없고; 그들은 비결정 실리콘(301)의 표면에 임의의 두께에서 특정 확률로 발생된다. 이것이 의미하는 것은, 핵결정(302)의 형성과 결정 실리콘(303)의 성장이 성막처리의 중간 스테이지동안 함께 진행된다는 것이다. 결정 실리콘(303)이 이 스테이지 동안에 형성된 핵결정(302) 둘레에도 성장함에 따라서, 실리콘층(105)에서의 결정 실리콘 체적 함유율은 한층 더 커진다. 그렇지만, 결정 실리콘에서 부족한 막을 형성하는 조건하에서는, 결정 실리콘(303)의 성장은, 성막처리의 진척이 느리다.
도 2b는, 실리콘층의 나중의 성장 스테이지에서의 실리콘층(105)의 동일 단면도다. 특정한 사이즈로 성장한 후, 결정 실리콘(303)의 입자는, 인접한 결정 실리콘과 접촉하게 되고, 면방향으로의 성장을 멈추고, 그 사이에 결정립계(304)를 형성한다. 그렇지만, 결정 실리콘(303)의 입자는, 결정립계(304)를 형성한 후에도 두께 방향으로 위쪽으로 성장한다.
이렇게 해서, 실리콘층(105)은 3개의 영역을 포함하게 된다: 기판(101)에 가장 가까운 일 영역은 주로 비결정 실리콘(301)으로 이루어지고; 상기 실리콘층(105)의 중간에 연장되는 다른 영역은, 핵결정(302) 둘레에 성장한 결정 실리콘(303)과 비결정 실리콘(301)의 혼합물이고; 상기 기판(101)으로부터 가장 멀리 떨어진 또 다른 영역은, 주로 결정 실리콘(303)으로 이루어진다. 기판(101)의 표면으로부터 특정 높이에서 측정된 경우, 결정 대 비결정 비율은 제로 높이(실리콘층(105)의 바닥)에서 0:100이지만, 결정 실리콘(303)의 체적 함유율이 상기 높이가 높아짐에 따라 높아져 가서, 최종적으로는 최대 높이(실리콘층(105)의 노출면)에서 100%에 이른다. 상기 성막처리가 도중에 정지하면, 비결정 실리콘(301)은, 도 2b에 나타낸 바와 같이, 실리콘층(105)의 표면의 일부분을 통해 노출된다. 결정 실리콘(303)의 체적 함유율이 높을수록 보다 좋으므로, 핵결정(302) 발생 확률을 가능한 높도록 성막조건을 선택해야 한다. 그 때문에, 결정 실리콘(303)의 각 입자의 치수는 일반적인 성막 조건하에서는 100ｎｍ이하다.
도 3a 및 3b는, 비결정 실리콘층을 형성한 후, 레이저 어닐링에 의해 재결정화하여 얻어진 실리콘층의 단면도다. 도 3a는 실리콘층을 재결정화하는 단면도이고, 도 3b는 재결정화 종료 후의 단면도다.
레이저조사에 의해 실리콘층(105)은 용융되고, 그 후 냉각하게 된다. 실리콘층(105)이 냉각되는 동안에, 도 3a에 나타나 있는 바와 같이 용융 실리콘(305)내에 핵결정(302)이 발생한다. 핵결정(302)을 용융된 실리콘(305)에서의 특정 위치에 선택적으로 만들 수 있지만, 통상은 그들은 랜덤한 위치에 발생된다. 핵결정(302)이 발생하면, 결정 실리콘(303)은 거의 등방적으로 그것 주위에 성장한다; 즉, 결정 실리콘(303)은, 같은 정도로 모든 방향으로 전개한다.
그리고, 결정 실리콘(303)의 입자는, 인접한 입자들과 접촉하고, 결정립계(304)를 형성하지만, 이들 결정립계(304)는, 반드시 기판(101)에 수직하지 않는다.
그 결과, 상기 종료한 실리콘층(105)은, 도 3b와 같이, 랜덤한 위치에 랜덤한 크기의 결정 실리콘(303)의 입자를 포함하고, 이들 입자는, 사이에 상기 결정립계(304)가 중재하며 서로 접하여 있다. 일부의 경우에, 용융된 실리콘(305)의 일부분은, 핵결정(302)이 발생하지 않은채 고화하고, 이들 부분(도면에 미도시됨)에는 비결정 실리콘이 남아 있다.
도 3b에 나타내는 레이저 어닐링에 의해 형성되는 실리콘층(105)의 결정 입자는, 도 2b에 나타낸 ＣＶＤ법에 의해 형성된 실리콘층(105)의 결정 입자보다도 크다. 일반적인 조건에서, 이들 결정 입자의 크기는 300ｎｍ이상이다. 실리콘층(105)의 두께를 50ｎｍ정도로 하면, 결정 입자의 크기는 그것보다 상당히 크다. 이 때문에, 이렇게 하여 형성된 실리콘층은, 본 시트의 전체 두께를 각각 차지하는 실리콘 결정의 시트(sheet)로서 간주될 수 있다.
부수적으로, 박막내에 형성된 실리콘은 내부응력에 영향을 받는다. 이 내부응력의 발생 가능 이유는, 그들의 성장면의 결정 입자의 충돌을 들 수 있다.
Yamaguchi Daigaku Kogakubu Kenkyu-Hokoku(야마구치 대학 공학부의 저널(journal))Ｖｏｌ.53 Ｎｏ.1(2002), ＥＬＡ에 의해 형성된 Poly-Ｓｉ결정 성장양식-Grain 형상과 수소의 관계-에 의하면, 다른 결정 면방위에서 성장하는 2개의 결정입자의 충돌에 의해, 격자정수가 다른 상태에서 2개의 성장면의 접촉 때문에, 상기 결정립계에서 응력이 발생한다. 이 응력은, 결정립계의 양측에 장력으로서 작용한다.
ＣＶＤ법으로 형성된 실리콘층에서, 도 2a 및 2b에 나타낸 것처럼, 상기 기판으로부터 먼 영역은, 서로 접하여 있는 보다 많은 결정입자를 포함하여서, 상기 기판에 보다 가까운 상기 영역보다 많은 결정립계를 포함한다. 이들 결정립계는, 실리콘층의 표면에 대하여 일반적으로 수직하기 때문에, 이 영역에서, 강한 장력은 면 방향으로 작용한다. 한편, 상기 기판에 가까운 영역들은, 서로 접하여 있는 결정입자를 더 적게 포함하여서, 면방향으로 보다 약한 장력의 영향을 받는다. 그 결과, 두께 방향을 따라서의 장력의 경사가 생기면, 실리콘층이 변형하게 되고, 또 실리콘층과 기판과의 접착력이 약한 경우에, 그 실리콘층이 그 기판으로부터 벗겨져버린다.
비결정 실리콘은 결정 실리콘보다 구조적으로 유연성이 있고, 전자는 후자보다 응력에 의해 보다 쉽게 변형될 수 있다. 두께 방향을 따라 결정 대 비결정 비율의 임의의 경사에서는, 응력이 두께 방향을 따라 일정한 경우도, 상기 실리콘층은, 비결정 실리콘에서 보다 부족한 영역에서보다 비결정 실리콘에서 보다 풍부한 영역에서 보다 큰 정도로 변형되어, 결국 상기 기판으로부터 벗겨진다.
보다 간단히 말하면, 두께 방향을 따라 2개의 구성요소의 비율의 경사를 갖는 결정-비결정 혼합 실리콘은, 종종 응력에 의해 변형되어, 기판으로부터 벗겨진다.
한편, 용융 및 재결정화 처리를 포함하는 레이저 어닐링법 또는 임의의 다른 방법에 의해 형성된 실리콘층에서, 결정입자들은, 도 3b와 같이 두께 방향으로는 균일하고; 결정 대 비결정 비율이 두께 방향을 따라 경사를 갖지 않는다. 또한, 결정립계의 밀도는 작다. 이 때문에, ＣＶＤ법에 의해 형성된 실리콘층보다는 그 내부응력이 약하다. 이것이, ＣＶＤ법에 의해 형성된 결정-비결정 혼합 실리콘층이 기판으로부터의 벗겨지기 쉬운 이유일 것이다.
보텀 게이트형 트랜지스터는, 게이트 전극(102), 게이트 절연층(103)(질화 실리콘막), 및 실리콘층(105)(실리콘막)의 순으로 적층된 트랜지스터다. 질화 실리콘막은 실리콘막과 박리하는 경우가 많고, 이것에 의해 게이트 전압이 인가된 전압의 레벨에 대해 낮게 되기도 한다. 상기 결정립계에서의 실리콘 원자의 절단된 본드(cleaved bond)가 캐리어를 트랩하여서, 온(on) 상태의 전류를 저감하는 것이 더 안 좋다.
그렇지만, 본 실시예의 TFT는, 도 1에 나타나 있는 바와 같이, 산화 실리콘을 포함하는 층(104)을 갖는다. 이 산화 실리콘을 포함하는 층(104)은, 게이트 절연층(103)(질화 실리콘막)과 실리콘층(105) 사이에 삽입되고, 실리콘층(105)으로부터 게이트 절연층(103)이 박리하는 것을 방지한다.
이 산화 실리콘을 포함하는 층(104)을 삽입함으로써 박리를 방지하는 이유는 반드시 명확하지 않다. 그렇지만, 그것은 다음과 같이 설명될 수 있을 것이다.
산소원자는 질소원자와 비교해서 실리콘막중에 받아들이기 쉽다. 그러므로, 게이트 절연층(103)(질화실리콘막), 실리콘층(105) 및 이들 사이에 형성된 산화 실리콘을 포함하는 층(104)으로 이루어진 적층에서, 산화 실리콘을 포함하는 층(104)으로부터 실리콘층(105)에 산소원자가 침입한다. 비결정 실리콘의 결합은 강도가 서로 다르고, 약한 결합은 변형력이 인가되는 경우 쉽게 절단된다. 실리콘막중에서는, Ｓｉ-Ｓｉ결합보다 Ｓｉ-N 결합이 보다 쉽게 절단된다. 또한, Ｓｉ-O결합의 결합에너지는, Ｓｉ-N 결합의 결합에너지보다 크다(812ｋＪ/ｍｏｌ 대 320ｋＪ/ｍｏｌ). 이 때문에, 실리콘층(105)에 받아들인 산소원자가, 그 안에 사전에 존재하는 실리콘 원자와 결합함으로써, 질소원자와 실리콘 원자가 결합하는 경우보다도 실리콘층(105)을 강하게 한다. 이것이 박리방지에 기여하고 있다고 생각된다.
산화 실리콘을 포함하는 층(104)은, 게이트 절연층(103)(질화 실리콘막)의 표면을 산화 처리하거나, 또는 게이트 절연층(103) 위에 산화 실리콘을 퇴적함에 의해 형성된다. 게이트 절연층(103)의 산화 처리는, 상기 표면의 질소원자를 산소원자로 대체하고, 질화산화 실리콘막, 또는 질화 실리콘과 산화 실리콘의 혼합막을 남긴다. 본 발명에 있어서는 이러한 종류의 막도 산화 실리콘을 포함하는 층이라고 한다. 산화 실리콘은, 화학량론적으로, 일산화물(ＳｉＯ) 또는 이산화물(ＳｉＯ2) 형태를 가져도 되지만, 모두 Ｓｉ-O결합을 포함하므로, 산화 실리콘을 포함하는 층(104)은, 게이트 절연층(103)과 실리콘층(105)과의 사이에서 밀착성을 항상 향상시킬 수 있다.
게이트 절연층(103)을 산화하는 효과적인 방법은, 상기 게이트 절연층(103)을 30초이상 일련의 산소에 폭로하는 것이다. 후술하는 바와 같이, 산화 실리콘을 포함하는 층(104)의 두께가 너무 두꺼우면 트랜지스터 특성에 악영향을 끼친다. 폭로 시간은 그다지 장시간으로 하지 않고 3600초이하인 것이 바람직하다.
이러한 산화처리시의 기판 온도는, 400℃까지 실온의 범위에 있는 것이 바람직하고, 그 처리의 지속기간에 따라 적절히 변경해야 한다.
한편, 퇴적에 의거한 방법은 일반적인 ＣＶＤ법이 있다.
산화 실리콘을 포함하는 층(104)은 투과형 전자현미경(ＴＥＭ)에서 직접 관찰할 수 있다. 이하의 예시에서 언급한 바와 같이, 이 산화 실리콘을 포함하는 층은, ＴＥＭ 이미지에서 게이트 절연층(103)과 실리콘층(105)의 사이에, 절연체인 것을 나타내는 흰 라인으로서 관찰된다. ＴＥＭ이외에, 2차이온 질량분석(ＳＩＭＳ)에 의해서도 산소의 존재를 확인할 수 있다.
실리콘층(105)을 형성하는 방법으로서는, 실리콘의 퇴적과 상기 형성된 코팅의 수소 플라즈마에 의한 조사를 교대로 반복하는 방법과, 이러한 단계의 처리들을 초기 스테이지에서 반복한 후 일련의 실리콘 코팅물 형성으로 전환하는 방법이 있다. 방법들이 달라서 결정 대 비결정 비율의 경사가 차이가 있지만, 비결정 실리콘의 체적 함유율이 상기 기판을 향해 증가하고 반대측을 향해 감소하는 경사를 제공하는 한 어떠한 방법을 사용하여도 된다.
본 발명의 TFT에서, 실리콘층(105)의 결정 실리콘의 체적 함유율은, 실리콘층(105)의 전체 두께에 대해 평균하면, 20%이상, 더 적합하게는 40%이상이다.
실리콘막에서 결정 실리콘의 체적 함유율은, 라만(Raman) 분광법으로 결정성의 정도에 대해 상기 실리콘막을 평가하여서 측정될 수 있다. 본 해석방법에서는, 520cm-1로 관찰되는 결정 실리콘의 라만 이동(shift)과, 480cm-1로 관찰되는 비결정 실리콘의 라만 이동의 강도비로부터, 결정 실리콘의 체적 함유율로 변환된다. 그 취득된 결과는, 실리콘막의 전체 두께에 대해 평균한 체적 함유율이다. 두께 방향의 결정 실리콘과 비결정 실리콘의 분포에 관해, 단면 ＴＥＭ은 간단한 관찰을 제공한다.
이하, 본 실시예의 TFT의 제조 방법에 대해서, 도 4a∼4f를 사용하여 설명한다.
도 4a는, 게이트 전극(102)과 게이트 절연층(103)을 갖는 기판(101)을 나타낸다. 게이트 전극(102)을 10∼300ｎｍ의 두께로 형성하고, 그 후 기판(101)과 상기 게이트 전극(102)을 덮도록 게이트 절연층(103)을 형성한다. 상기 게이트 전극(102)은 포토리소그래피에 의해 원하는 전극 배치로 제공하도록 형성된 패턴을 갖는다. 기판(101)은, 고융점 유리, 석영, 세라믹 또는 어떠한 다른 적절한 재료로 제조된다. 게이트 전극(102)의 재료는, 몰리브덴(Ｍｏ), 티타늄(Ｔｉ), 텅스텐(W), 니켈(Ｎｉ), 탄탈룸(Ｔａ), 동(Ｃｕ), 알루미늄(Ａｌ), 또는 그것들의 합금이고, 이 전극은 스퍼터링법, 진공증착법 또는 임의의 다른 적절한 방법에 의해 형성된다. 추가로, 여러개의 금속 코팅물을 적층해서 게이트 전극(102)을 형성하여도 된다.
게이트 절연층(103)은, 질화 실리콘막을 50∼300ｎｍ의 두께로 형성한 것이다. 이 질화 실리콘막은 실란(ＳｉＨ4), 암모니아(ＮＨ3), 질소(N2), 수소(H2)등을 포함하는 혼합 가스의 플라즈마 CVD법에 의해 형성된다.
도 4b는, 다음의 처리를 나타낸 것으로, 게이트 절연층(103)을 처리하여 산화 실리콘을 포함하는 층(104)을 형성한 것을 나타낸 것이다.
보다 구체적으로, 게이트 절연층(103)은, ＳｉＨ4, 아산화질소(N2O) 및 산소(O2)의 혼합 가스를 원재료로서 플라즈마 CVD법에 의해 산화막을 게이트 절연층 상에 퇴적하도록 처리된다. 상기 원재료는, 테트라에톡시실란(TEOS)와 O2가스의 조합이어도 된다. 추가로, ＣＶＤ법은 게이트 절연층(103)을 처리하는 방식만이 아니다; 그것은 고온에서, 수증기 분위기 또는 O2분위기, 또는 O2를 포함하는 혼합 분위기에 이 층으로 덮인 구조를 폭로함에 의해 처리될 수 있다. 이러한 방법에서, 보다 빨리 처리하기 위해서, 상기 구조를 상기 열거된 분위기 중 어느 하나에 폭로하면서, 고주파 혹은 직류(ＤＣ)전계로 플라즈마를 발생시켜도 된다.
이러한 산화 처리에 의해, 게이트 절연층(103) 위에 산화 실리콘을 포함하는 층(104)이 남겨진다. 그 산화 실리콘을 포함하는 층(104)의 두께는 20ｎｍ이하가 바람직하다. 이 층이 지나치게 두꺼우면, 게이트 절연층(103)의 일부가 되고, 게이트 절연층 전체를 산화 실리콘으로 형성한 TFT와 같이, 온 오프비(스위칭 전류비)가 작아져 TFT가 오프하기 어렵다. 실제로, 산화 실리콘을 포함하는 층(104)의 두께가 10nm 또는 5nm로 하여 제작된 TFT의 온 오프비는, 105이하이었다. 한편, 산화 실리콘을 포함하는 층(104)의 두께가 20nm이상으로 하여 제작된 TFT의 온 오프비는, 102정도이었다.
본 발명에서는, 산화 실리콘을 포함하는 층(104)이 게이트 절연층(103)보다도 10배이상 얇다. 이 때문에, 산화 실리콘을 포함하는 층(104)은, 게이트 절연층으로서의 기능을 갖지 않고, 상기 결과의 TFT의 임계전압, 내압 및 다른 특성에 영향을 주지 않는다; 이 산화 실리콘을 포함하는 층(104)은, 위에서 서술한 것 같이 실리콘층(105)의 채널부분의 계면을 개질하는 막으로서만 작용한다. 산화 실리콘을 포함하는 층(104)의 두께는, TEM, 2차이온 질량분석, 또는 임의의 다른 주지의 방법에 의해 측정될 수 있다.
그리고, 산화 실리콘을 포함하는 층(104)은, 실리콘층(105)으로 덮인다. 이 실리콘층(105)은, 플라즈마 CVD법에 의해 형성되고 결정 실리콘 및 비결정 실리콘을 포함한다. 이 실리콘층(105)의 두께는, 20∼200ｎｍ, 바람직하게는 40∼100ｎｍ이다.
이 실리콘층(105)을 형성하는 ＣＶＤ의 조건은, 고주파(ＲＦ)파워 밀도가 0.05∼1W/ｃｍ2, 바람직하게는 0.1∼0.8W/ｃｍ2, 반응 압력이 1.0∼10Torr, 바람직하게는 1.5∼8.0 Torr다. 원료 가스는, ＳｉＨ4, 디실란(Ｓｉ2H6), 디클로로실란(ＳｉＨ2Ｃｌ2), 테트라플루오로실란(ＳｉＦ4) 및 디플루오로실란(ＳｉＨ2F2)을 포함하는 혼합 가스이고, 희석 가스는 H2 가스 또는 불활성가스다. H2가스를 사용하는 경우, 실리콘계 원료 가스의 희석율은 100∼3000의 범위 내로 한다.
희석율은, 희석 가스와 원료 가스의 농도비로 정의된다. 본 화학기상 증착처리에서는, 그 희석율은 CVD 챔버내의 유량비, 즉,
희석율= (희석 가스의 유량)/(원료 가스의 유량)
로 대체될 수 있다.
산화 실리콘을 포함하는 층 위에 실리콘층을 성장하기 위해서는 1000∼3000의 높은 희석율이 바람직하다. 바람직한 희석율은, 실리콘계 원료 가스가 할로겐을 포함하는지의 여부에 따라 변화한다. 할로겐을 포함하지 않는 원료 가스의 경우는, 높은 희석율이 바람직하다.
이로부터 알 수 있듯이, 실리콘층(105)의 형성 조건은, 비결정 실리콘막을 형성하는 조건에 비하여, 상대적으로 가스압력이 높고, 상대적으로 수소희석 배율도 높다.
실리콘층(105)의 전기 특성을 보다 좋게 하기 위해서는, 실리콘막중의 결정 실리콘 체적 함유율을 상승시키는 것이 효과적이다. 이렇게 하는 방식 중 하나는, 실리콘의 퇴적과 상기 형성된 코팅의 수소 플라즈마에 의한 조사를 교대로 하여서 상기 실리콘층을 형성하는 것이다. 이것은, 그 관련된 가스의 매스(mass) 플로우 컨트롤러를 적절하게 설정하여서 이루어질 수 있다. 상기 실리콘 퇴적과 수소 플라즈마 조사간의 시간 비율은, 원하는 퇴적속도와 결정화의 정도에 의해 적당하게 제어되어야 한다.
도 4c는 다음 처리를 나타낸 것으로, 실리콘층(105) 위에 에칭 스토퍼층(106)을 형성한 것이다. 이 에칭 스토퍼층(106)은, 산화실리콘(ＳｉＯx), 질화실리콘(ＳｉＮx), 또는 질화산화 실리콘(ＳｉＯＮ)의 단층, 혹은 이들 화합물의 단층의 적절한 조합으로서 형성된 적층이다.
도 4d는 다음 처리를 나타낸 것으로, 에칭 스토퍼층(106)을 부분적으로 제거하여, 채널 부분을 포함하는 부분만 소정의 치수를 남긴 것을 나타낸 것이다.
도 4d에서는 도시하지 않았지만, 이 처리 후 실리콘층(105)을 섬 패턴으로 격리하여도 된다. 이를 행하는 방식 중 하나는, 실리콘층(105)을 레지스트 패턴으로 마스킹 한 후, 드라이 에칭, 웨트 에칭, 또는 양쪽의 에칭을 행하여 노출된 부분을 제거하는 것이다.
도 4e는, 다음 처리를 나타낸 것으로, 실리콘층(105)과 에칭 스토퍼층(106)을 콘택층(107)으로 덮은 후 금속층(108')으로 덮은 것을 나타낸다. 이 콘택층(107)은, ｎ형의 불순물을 고농도로 함유하고, 금속층(108')은 나중에 형성된 소스 전극 및 드레인 전극(108)의 재료로서 기능한다. 콘택층(107)은, 실리콘층(105)과 소스 전극 및 드레인 전극(108)간의 오믹 콘택을 제공하기 위해서, 두께가 10∼300ｎｍ, 바람직하게는 20∼100ｎｍ이다. 소스 전극 및 드레인 전극(108)의 재료인 금속층(108')은, Ｍｏ, Ｔｉ, W, Ｎｉ, Ｔａ, Ｃｕ, Ａｌ, 또는 그것들의 합금으로 이루어진 단층, 또는 이들 재료의 단층의 적절한 조합으로서 형성된 적층이다.
그 후에, 금속층(108')은, 포토리소그래피에 의해 형성된 레지스트 패턴으로 마스킹된다. 에칭에 의해 금속층(108')의 노출부분과 그 아래에 존재하는 콘택층(107)의 부분을 제거한다: 이 처리동안, 에칭 스토퍼층(106)의 채널부를 노출시키고, 소스 전극 및 드레인 전극(108)을 형성한다. 도 4d에 나타낸 처리 뒤에 실리콘층(105)의 격리를 행하지 않는 경우에는, 이 에칭 처리는, 이 실리콘막의 적절한 부분이 제거될 때까지 계속된다. 이렇게 하여, 소스 전극 및 드레인 전극(108)이 패터닝되어, 도 4f에 나타내는 TFT가 완성된다.
에칭 스토퍼층(106)이 없는 트랜지스터의 제조과정은, 도 4c와 도 4d의 처리를 배제한다. 대신에, 도 4f의 처리에서, 금속층(108')은 마스킹된 상기 채널부로 패터닝된 후, 그 금속층(108')의 채널부와 그 아래에 존재하는 콘택층(107)의 부분을 제거한다.
이상의 과정 중 어느 하나를 사용하여 제조된 트랜지스터는, 게이트와 소스 전극 사이, 또는 게이트 전극과 드레인 전극 사이의 접속을 단락 함에 의해 다이오드로 변환될 수 있다. 그들의 채널을 게이트 전압으로 제어하는 한 그 밖의 종류의 반도체장치도 같은 방법으로 만들 수 있다.
[예시]
다음에 본 발명을 예시들을 참조하여 설명한다.
(예시1)
먼저, 유리 기판(101) 위에 게이트 전극(102)을 형성했다. 보다 구체적으로, ＲＦ스퍼터링법에 의해, 유리 기판(101) 위에 100ｎｍ의 두께로 Ｍｏ를 퇴적했다. 그리고, 그 게이트 전극(102)을 패터닝했다. 그 얻어진 샘플을 ＣＶＤ쳄버내에 놓고, 게이트 절연층 형성 조건 1(표 1)에 따라, 게이트 절연층(103)을 300ｎｍ의 두께로 퇴적하여 형성했다(도 4a).
이어서, 산화 처리 조건 1(표 2)에 따라, 게이트 절연층(103)의 표면을 O2분위기에 상기 샘플을 폭로해서 산화 처리한다. 산소 가스 분위기에 폭로 시간은, 표 2에 규정된 것처럼 10∼3600초의 사이에서 변화시켰다. 여러 가지 폭로 시간의 샘플을 얻어 평가했다.
이 산소 가스 분위기에의 노출에 의해, 산화 실리콘을 포함하는 층(104)(도 4b)을 형성했다.
계속해서, ＣＶＤ쳄버내에 상기 샘플을 다시 놓고, 실리콘층(105)을 형성했다. 이 결정-비결정 혼합 실리콘막을, 실리콘층 형성 조건 1(표 3)에 따라 형성했다.
여기서, 희석율은, 실란가스의 유량 10sccm에 대한 수소가스의 유량 3000sccm의 비율에 의해 결정된 것처럼 300이었다.
그 후에 실리콘층(105) 위에 에칭 스토퍼층(106)을 형성했다(도 4c). 이 에칭 스토퍼층(106)은, 질화 실리콘막 및 산화 실리콘막의 적층이었다.
이어서, 상기의 에칭 스토퍼층(106)을 포토리소그래피 및 습식 에칭에 의해 패터닝 하여, 실리콘층(105)의 일부분을 노출시켜야 한다(도 4d). 여기서 사용된 에천트는, 불화 암모늄을 포함하는 버퍼드 불산이었다.
다음에, 콘택층(107)을 플라즈마 CVD법으로 형성하고, 소스 전극 및 드레인 전극(108)을 ＲＦ마그네트론 스퍼터링법에 의해 형성했다(도 4e). 그리고, 그 콘택층(107)과 소스 전극 및 드레인 전극(108)을 드라이에칭에 의해 소정의 패턴으로 함께 형성했다(도 4f).
Figure 112011018642579-pat00001
Figure 112011018642579-pat00002
Figure 112011018642579-pat00003
이렇게 하여 제작한 TFT를, ＴＥＭ에 의해, 적층구조체에 대해 폭방향과 상기 실리콘층(105)중의 결정 대 비결정 비율의 경사를 따라 약 1㎛에 걸쳐 분석하였다. 보다 구체적으로, 목표 장소를 ＪＥＯＬ사제 ＪＥＭ시리즈 투과형 전자현미경을 사용해서 150만배까지 확대해서 관측하였다. 상기 얻어진 이미지에서 산화 실리콘을 포함하는 층(104)의 두께를 측정하고, 또 격자 줄무늬의 배치로부터 실리콘층(105)중의 결정 실리콘의 분포를 결정했다. ＴＥＭ이미지상에서, 결정 실리콘 영역은 격자 줄무늬로 나타내어지고, 비결정 실리콘 영역은 그러한 줄무늬가 없다. 30초동안 산소 가스 분위기에 노출한 상기 완성된 샘플에 대해서, ＰＨＩ ＡＤＥＰＴ-1010(ULVAC-PHI Inc.)을 사용해서 SIMS분석을 행했다. 결과를 도 5에 나타낸다. 도 5의 가로축은 표면으로부터의 깊이를 나타내고, 왼쪽 세로축은 수소, 산소 또는 질소의 원자수에 의거한 농도를 나타내고, 오른쪽 세로축은 실리콘의 2차 이온강도를 나타낸다. 금속층(108')으로 덮이지 않은 장소를 선택해서 측정했다.
0으로부터 300ｎｍ정도까지(플로트 영역 외의 "ＳｉＯ"라고 표기됨)와 300ｎｍ으로부터 500ｎｍ정도까지("ＳｉＮ"라고 표기됨)의 깊이 범위는, 에칭 스토퍼층(106)을 나타낸다. 500ｎｍ로부터 560ｎｍ정도까지("mcSi"라고 표기됨: mc:미결정)의 깊이 범위는, 실리콘층(105)을 나타낸다. 560ｎｍ("ＳｉＮ"이라고 표기됨)보다 깊은 레벨에 게이트 절연층(103)이 있다.
약 560ｎｍ의 깊이에 실리콘층(105)(mcＳｉ)과 게이트 절연층(ＳｉＮ) 사이의 계면이 있다. 원자수에 의거한 산소의 농도는, 이 계면 근방에 피크(p1)를 갖는다. 이 피크는, 산화 실리콘을 포함하는 층(104)에 해당한다. 원자수에 의거한 산소의 피크 농도는, 8×1020ａｔｏｍｓ/ｃｍ3이며, 게이트 절연층(103)(ＳｉＮ)내의 산소 농도에 비교해서 2자리, 실리콘층(105)(mcＳｉ)내에 비교해도 약 1자리 높다.
도 5에서는, 원자수에 의거한 산소의 농도의 피크값이고 상기 산화 실리콘을 포함하는 층(104)에 해당하는 상기 피크 p1은, 약 30ｎｍ의 깊이 폭에 대해서 경사를 갖고 있다. 그렇지만, 이 경사는, 측정시에 샘플을 긁은 ＳＩＭＳ의 특징에 원인이 있는 분명한 경사다. ＴＥＭ 이미지 상에서, 산화 실리콘을 포함하는 층(104)의 두께는 그것에 해당하는 상기 피크의 폭으로부터 ＳＩＭＳ 스펙트럼에 관해 결정된 것보다 작다; ＴＥＭ관찰에 의해, ＳＩＭＳ측정에서 가능한 것보다 본 층의 두께를 보다 정밀하게 판정할 수 있다. 본 명세서에 기재한 산화 실리콘을 포함하는 층(104)의 두께의 값은, 모두 ＴＥＭ관찰에 근거한다.
그리고, 같은 TFT의 전기 특성을 측정했다. 여기에서 측정장치는, Ａｇｉｌｅｎｔ사제 4155C 반도체 파라미터 애널라이저를 사용하고, 측정시 상기 샘플 스테이지를 25℃로 유지하였다. 소스 전극에 0V, 드레인 전극에 10V를 각각 인가한 상태에서, 게이트 전압(VG)을 -20V로부터 +20V까지 스윕(sweep)시키면서 드레인 전류(ID)를 측정했다. 이 때, 10V의 VG에서 측정된 ID를 온 상태의 전류로서 정의했다.
ID의 평방근으로부터 1V의 VG마다 ID의 이득을 산출한 후, VG -20V∼+20V내에서 관찰된 최대의 기울기로부터 캐리어 이동도를 구했다.
[비교 예1]
산화 처리를 행하지 않고, 그 이외는 예시 1과 같은 방법으로, 보텀 게이트형 TFT를 준비했다. 그 얻어진 TFT에 대해, 예시 1과 마찬가지로 전기특성을 측정하고, 캐리어 이동도를 구했다.
산소 가스 분위기에 30초이상 폭로된 예시 1의 샘플은, 비교 예 1에 얻어진 것과 특성에 있어서 우수한 온 전류가 1.5배, 캐리어 이동도가 1.5배 높은 것을 나타냈다. 이러한 우수성은, 예시 1에서 얻어진 소자에 있어서 실리콘층(105)의 접착을 향상시켰기 때문일 것이다.
예시 1의 산소 가스 분위기에 30초동안 폭로된 TFT의 게이트 절연층(103)의 경우, ＴＥＭ분석의 결과는 다음과 같았다: 산화 실리콘을 포함하는 층(104)의 두께는 10ｎｍ이고; 또 실리콘층(105)중의 결정 실리콘의 체적 함유율은, 산화 실리콘을 포함하는 층(104)과의 계면 위에서 약 10%이며, 반대측의 에칭 스토퍼층(106) 및 콘택층(107)과의 계면 위에서 70%이었다. 실리콘층(105)에서, 결정 실리콘 입자 중 50%는, 결정립계가 사이에 놓인 인접한 결정 실리콘 입자와 밀접하여 있었다.
한편, 게이트 절연층(103)이 10초간 상기 산소 분위기에 폭로된 상기 예시에서는 산화 실리콘을 포함하는 층(104)을 관찰하지 않았다.
(예시2)
예시1에서와 같은 과정을 사용하여 보텀 게이트형 TFT를 준비하였다. 그렇지만, 예시1보다 가스 압력이 높은 것이 특징인, 게이트 절연층(103)은 게이트 절연층 형성조건2(표 4)에 따라 형성하고, 산화 실리콘을 포함하는 층(104)은 산화처리 조건2(표 5)에 따라 ＣＶＤ법에 의해 형성하며, 실리콘층(105)은 실리콘층 형성조건2(표 6)에 따라 형성한다.
Figure 112011018642579-pat00004
Figure 112011018642579-pat00005
Figure 112011018642579-pat00006
이렇게 하여 얻어진 TFT에 대해서, 예시 1과 마찬가지로 전기 특성을 측정하고, ＴＥＭ분석을 행했다. 도 6은 이 TFT에 대해 얻어진 TEM 이미지를 나타낸다. 도 6에서, 참조번호는 도 1과 같은 참조번호로 나타낸 구성요소를 나타내고, 우측 하부에 나타낸 스케일은, 50nm마다 표시가 있다. 이 이미지로부터 알 수 있듯이, 게이트 절연층(103)과 실리콘층(105)의 사이에, 산화 실리콘을 포함하는 층(104)(흰 라인)이 있다.
[비교 예2]
산화 처리를 행하지 않고, 그 이외는 예시 2와 마찬가지의 방법으로 보텀 게이트형 TFT를 준비하였다. 도 7은, 본 TFT에 있어서 얻어진 ＴＥＭ이미지다.
예시 2의 샘플은, 비교 예 2의 것에 대해 특성에 있어서 우수한 온 전류가 1.2배, 캐리어 이동도가 1.3배 높은 것을 나타냈다. 예시 2에서 얻어진 TFT에 대해, ＴＥＭ분석의 결과는 다음과 같았다: 산화 실리콘을 포함하는 층(104)의 두께는 15ｎｍ이고; 또 실리콘층(105)중의 결정 실리콘의 체적 함유율은, 산화 실리콘을 포함하는 층(104)과의 계면 위에서 약 10%이며, 반대측의 계면 위에서 60%이었다. 상기와 같이, 예시 2와 비교 예 2 양쪽에서는, 실리콘층(105) 형성시의 가스압력을 예시 1에서 사용한 것보다 높게 한 특징이 있지만, 결정 실리콘의 체적 함유율의 값은 예시 1에서 얻어진 것과 크게 다르지 않았다. 예시 2에서 얻어진 TFT의 경우, 실리콘층(105)에 존재하는 결정 실리콘 입자 중 70%는, 결정립계가 사이에 놓인 인접한 결정 실리콘 입자와 밀접하여 있었고, 이것은, 예시 1에서 얻어진 소자보다도 예시 2에서 얻어진 소자에서 상기 실리콘층(105)의 내부응력이 높았다는 것을 나타낸다.
도 6으로부터 알 수 있듯이, 예시 2에서 얻어진 TFT는, 본 막에서 내부응력이 높은데도 불구하고, 실리콘층(105)의 박리는 생기지 않았다. 한편, 산화 실리콘을 포함하는 층(104)이 없는 비교 예 2에서 얻어진 TFT에서는, 실리콘층(105)이, 도 7의 흰색 스폿(601)으로 나타낸 것처럼 게이트 절연층(103)으로부터 박리된 부분이 있었다.
(예시3)
본 예시에서, 게이트 절연층(103)은 게이트 절연층 형성조건3(표 7)에 따라 형성하고, 산화 실리콘을 포함하는 층(104)은 산화처리 조건3(표 8)에 따라 형성하며, 실리콘층(105)은 실리콘층 형성조건3(표 9)에 따라 형성한다. 희석율의 효과를 평가하기 위해서, 수소가스의 다양한 유량으로 샘플을 준비하였고 그 샘플간의 시험 결과를 비교했다. 보다 구체적으로, 실리콘계 원료 가스의 유량을 10sccm의 고정값으로 하여 상기 실리콘층(105)을 형성하고, 수소가스의 유량의 범위는 1200∼12000 sccm으로 변화시켰다. 별도로, 실리콘층(105)의 결정성의 정도를 평가하기 위해서, 유리 기판 위에 실리콘 단층의 샘플을 준비했다. 이들 단층 샘플을 준비할 때 선택된 성막 조건과 희석율은, 상기 TFT 샘플에 대한 것과 같았다.
Figure 112011018642579-pat00007
Figure 112011018642579-pat00008
Figure 112011018642579-pat00009
이렇게하여 제작한 보텀 게이트형 TFT의 샘플을 ＴＥＭ으로 관찰하였다. 예시 2와 같이, 게이트 절연층(103)과 실리콘층(105)의 사이에는, 산화 실리콘을 포함하는 층(104)이 흰 라인으로서 관찰되었다. 그 얻어진 ＴＥＭ이미지 상에는, 산화 실리콘을 포함하는 층(104)의 두께는 5ｎｍ이었고, 실리콘층(105)의 두께는 42ｎｍ이었다.
도 8은 다양한 희석율로 제작된 샘플에 대하여 얻어진 이동도 대 희석율의 플로트이다. 그 희석율이 120 내지 800의 범위 내에 있을 때, 그 이동도는, 희석율이 증가함에 따라 점차 증가했다. 그렇지만, 1000 또는 1200의 희석율로 제작된 샘플들은, 다른 것보다 훨씬 큰 이동도를 나타냈고; 그 이동도는 희석율 1000정도로 뛰었고, 이동도의 변화는 불연속적이었다. 1000 이상의 희석율로 제작된 샘플들의 이동도는, 120의 희석율로 제작된 샘플의 2배이상이었고; 전자의 샘플들은 후자의 샘플보다 특성에 있어서 뛰어났다.
그리고, 실리콘 단층의 샘플에 대해서, 라만 분광법에 의해 분석하여 그들 내부의 결정 실리콘의 체적 함유량을 구했다. 분석기는, Ｎｉｃｏｌｅｔ Ａｌｍｅｇａ ＸＲ 마이크로 레이저 라만 시스템(Thermo Fisher Scientific Inc.)을 사용했고, 레이저의 파장은 532ｎｍ이었다. 도 9는 결과를 나타낸다. 결정 실리콘의 체적 함유량은, 수소에서의 희석율이 증가함으로써 증가하였고, 그 희석율이 1000일 때 약 70%에 도달하였다. 그렇지만, 이동도의 변화와 다르게, 결정 실리콘의 체적 함유율의 변화는, 희석율이 약 1000에서도 연속적이었다.
본 발명을 예시적 실시예들을 참조하여 기재하였지만, 본 발명은 상기 개시된 예시적 실시예들에 한정되지 않는다는 것을 알 것이다. 아래의 청구항의 범위는, 모든 변형, 동등한 구조 및 기능을 포함하도록 아주 넓게 해석해야 한다.

Claims (7)

  1. 기판;
    게이트 전극;
    질화 실리콘을 포함하는 게이트 절연층;
    결정 실리콘과 비결정 실리콘을 포함하는 실리콘층;
    콘택층; 및
    소스 전극 및 드레인 전극의 순으로 모두 적층된 반도체장치로서,
    상기 실리콘층의 내부에서 상기 결정 실리콘의 체적 함유율은 상기 소스 전극 및 드레인 전극을 향하여 증가하고, 상기 기판을 향해 저감하고,
    상기 게이트 절연층과 상기 실리콘층과의 사이에 산화 실리콘을 포함하는 층이 끼워져 있는, 반도체장치.
  2. 제 1 항에 있어서,
    상기 실리콘층의 전체 두께에 대해 평균한 상기 결정 실리콘의 체적 함유율은 20%이상인, 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화 실리콘을 포함하는 층의 두께가 20ｎｍ이하인, 반도체장치.
  4. (A) 기판에 게이트 전극과 질화 실리콘을 포함하는 게이트 절연층의 순서로 형성하는 단계;
    (B) 상기 게이트 절연층 위에 산화 실리콘을 포함하는 층을 형성하는 단계;
    (C) 상기 산화 실리콘을 포함하는 층 위에, 결정 실리콘과 비결정 실리콘을 포함하는 실리콘층을 화학기상증착에 의해 형성하는 단계; 및
    (D) 상기 실리콘층 위에 콘택층과 소스 전극 및 드레인 전극의 순서로 형성하는 단계를 포함한 반도체장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 (B)의 단계에서는, 상기 게이트 절연층을 수증기, 산소, 또는 산소를 포함하는 혼합 분위기에 폭로하여 상기 산화 실리콘을 포함하는 층을 형성하는, 반도체장치의 제조 방법.
  6. 제 4 항에 있어서,
    상기 (B)의 단계에서는, 화학기상증착에 의해 상기 산화 실리콘을 포함하는 층을 형성하는, 반도체장치의 제조 방법.
  7. 제 4 항에 있어서,
    상기 (C)의 단계에서의 상기 화학기상증착은, 실리콘 원자를 포함하는 원료 가스와, 수소나 불활성가스를 포함하는 희석 가스를 사용하여 행해지고, 화학기상증착 쳄버에서, 상기 희석 가스의 유량은 상기 원료 가스의 유량의 1000배이상인, 반도체장치의 제조 방법.
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