KR20060073539A

KR20060073539A - 반도체 장치 및 그 제조 방법 및 전자 디바이스

Info

Publication number: KR20060073539A
Application number: KR1020057024366A
Authority: KR
Inventors: 도시노리 스기하라; 히데오 오노; 마사시 카와사키
Original assignee: 샤프 가부시키가이샤; 마사시 카와사키; 히데오 오노
Priority date: 2003-06-20
Filing date: 2004-06-14
Publication date: 2006-06-28
Also published as: JP4108633B2; JP2005033172A; US20110175090A1; US20060244107A1; US8093589B2; CN101916785A; KR100745254B1; CN101916785B; TWI243480B; WO2004114391A1; US20120132908A1; TW200505016A

Abstract

박막 트랜지스터(1)에서, 절연성 기판(2) 상의 게이트 전극(3) 상에, 게이트 절연층(4)을 개재하여 반도체층(5)이 적층되고, 그 위에 소스 전극(6)과 드레인 전극(7)이 형성되고, 또한 그 위를 피복하는 보호층(8)이 형성되고, 반도체층(5)을 분위기로부터 격절하고 있다. 반도체층(5)(활성층)은, 예를 들면 V족 원소가 첨가된 ZnO의 다결정 상태의 반도체를 이용하여 형성된다. ZnO는, 보호층(8)에 의해 표면 준위가 감소하고, 내부에의 공핍층의 확대가 해소되므로, 본래의 저항값을 나타내는 n형 반도체로 되고, 자유 전자가 과잉의 상태로 된다. 첨가된 원소는 ZnO에 대하여 억셉터 불순물로서 기능하므로, 과잉의 자유 전자가 감소한다. 이에 의해, 과잉의 자유 전자를 배제하기 위한 게이트 전압이 저하하므로, 임계값 전압이 OV 부근으로 된다. 산화아연을 활성층에 이용하고, 또한 활성층을 분위기와 격절하는 보호층이 부여된 반도체 장치의 실사용을 가능하게 한다.

보호층, 격절층, 게이트 절연층, 박막 트랜지스터, 활성층

Description

반도체 장치 및 그 제조 방법 및 전자 디바이스{SEMICONDUCTOR DEVICE, ITS MANUFACTURING METHOD, AND ELECTRONIC DEVICE}

본 발명은, 산화아연계의 활성층을 갖는 반도체 장치에 관한 것으로, 전자 디바이스에 이용되는 스위칭 소자에 적합한 반도체 장치 및 그것을 이용한 전자 디바이스에 관한 것이다.

종래, 산화아연(ZnO)은 가시광 영역에서 투명하며, 또한 저온에서의 제작에서도 비교적 좋은 물성을 나타내는 반도체이다. 그 때문에, 최근 활발하게 연구가 행하여져, 다양한 기술이 보고되고 있다.

예를 들면, 학술적으로는 문헌1 내지 문헌3의 논문이 발표되고 있다. 이들 논문은, 모두 ZnO를 활성층으로 한 박막 트랜지스터가 높은 성능으로 동작하는 것을 나타내고 있다.

(1) 문헌1

R.L.Hoffman, B.J.Norris and J.F.Wager, "ZnO-based transparent thin-Film transistors" APPLIED PHYSICS LETTERS VOLUME 82, NUMBER 5, 3 FEBRUARY 2003, pp733-735

(2) 문헌2

P.F.Carcia, R.S.McLean, M.H.Reilly and G.Nunes, Jr."Transparent ZnO thin-film transistor fabricated by rf magnetron suputtering" APPLIED PHYSICS LETTERS VOLUME 82, NUMBER7, 17 FEBRUARY 2003, pp1117-1119

(3) 문헌3

Junya NISHII et al., "High Performance Thin Film Transistors with Transparent ZnO Channels" Jpn.J.Appl.Phys.Vol.42.(2003)ppL347-L349, Part2, No.4A, 1 April 2003

또한, 특허 출원에서는, 문헌4 내지 문헌6에 ZnO를 반도체에 이용한 기술이 개시되어 있다.

(4) 문헌4

일본 특개2000-150900 공보(공개일 : 2000년 5월 30일)

(5) 문헌5

일본 특개2000-277534 공보(공개일 : 2000년 10월 6일)

(6) 문헌6

일본 특개2002-76356 공보(공개일 : 2002년 3월 15일)

(7) 문헌7

일본 특개소63-101740호 공보(공개일 : 1988년 5월 6일)

문헌4에는, 트랜지스터의 채널층에 산화아연 등의 투명 반도체를 사용하고, 게이트 절연층에도 투명 절연성 산화물을 사용하여, 트랜지스터를 투명하게 하는 것이 기재되어 있다.

문헌5에는, 산화아연과 기초막의 격자 부정합을 기초막의 재료를 선택함으로써 해소하고, 산화아연을 이용한 박막 트랜지스터를 포함하는 반도체 디바이스의 고성능화가 가능한 것이 기재되어 있다.

문헌6에는, 산화아연 등의 투명 채널층을 갖는 트랜지스터의 온·오프비 특성이나 이동도 특성을 개선하기 위해, 산화아연에 3d 천이 금속을 도핑하는 등의 방법이 기재되어 있다.

이상에서 기재한 논문 및 문헌에 의해 산화아연을 이용한 트랜지스터의 유효성이 기술되어 있다.

그러나, 문헌7에 개시된 바와 같이, 산화아연은 분위기에 대하여 감수성이 높고, 산화아연을 이용한 디바이스의 특성이 크게 변화하기 때문에, 실용성에서는 보호층(절연물)에 의해 산화아연을 분위기로부터 격절할 필요가 있다. 문헌4는, 산화아연을 채널층에 이용한 종형 전계 효과 트랜지스터를 가스 센서로서 이용하는 것이 기재되어 있다.

상기한 문헌1, 문헌2 및 문헌3에서는, 구조에서 보호층의 부여는 없고, 보호층 부여에 따른 영향에 관해서는 논의되지 않는다. 또한, 문헌4, 문헌5 및 문헌6에서는, 구조에서 분위기로부터의 격절의 예시도 되어 있지만, 보호층(여기서는 게이트 절연층이 그것에 대응함)의 부여의 영향에 관해 논의되고 있지 않다.

산화아연을 활성층에 이용한 트랜지스터에서, 실용상, 그 특성에는 안정성이 요구되어, 분위기에 대하여 감수성이 높은 산화아연을 이용하는 경우, 분위기로부터의 격절이 절대 조건으로 된다. 이러한 의미에서, 보호층의 부여에 따른 영향에 관해서는 논의될 필요가 있어, 그것에 대해 이하에 설명한다.

도 14a는, 보호층이 부여되지 않은 트랜지스터(50)를 도시하고 있다. 이 트랜지스터(50)는, 역 스태거 구조를 이루고 있고, 글래스 기판(52) 상에 Ta로 형성되는 게이트 전극(53) 상에, Al₂O₃으로 형성되는 게이트 절연층(54)을 통하여 의도적으로 도핑을 행하고 있지 않은 산화아연이 반도체층(55)으로서 적층되고, 이 반도체층(55) 상에 Al로 구성되는 소스 전극(56)과 드레인 전극(57)이 형성되어 있다.

도 14b는, 보호층이 부여된 트랜지스터(51)를 도시하고 있다. 이 트랜지스터(51)는, 상기한 트랜지스터(50)에서, 또한 반도체층(55), 소스 전극(56) 및 드레인 전극(57)의 일부를 피복하도록, 보호층(58)이 Al₂O₃로 형성되는 구조를 이루고 있다.

도 15는, 산화아연을 활성층(반도체층(55))에 이용한 동일한 전계 효과 트랜지스터로 보호층의 유무에 대한 I_d-V_g 특성을 도시한다.

도 15로부터 알 수 있듯이, 보호층의 유무에 따라, 임계값 전압이 대폭 변화하고 있다. 보호층이 부여된 트랜지스터의 임계값 전압은, 보호층이 부여되어 있지 않은 트랜지스터의 임계값에 비하여 커서 마이너스측으로 시프트하고 있고, 실용 불가능한 큰 마이너스의 값으로 되어 있다.

이러한 현상이 발생하는 것은, 이하와 같이 설명할 수 있다. 산화아연은, 원래 산소 보이드를 발생하기 쉽고, 그 산소 보이드로부터 자유 전자가 생성되어, n형의 전도성을 나타내는 반도체이다. 그러나, 산화아연이 그 표면에 갖는 표면 준위에 의해, 산화아연 표면의 페르미 준위가 내려가면, 그 결과 공핍층이, 산화아연 내부에 확대되어 채널층을 형성하는 게이트 절연층 계면까지 도달하고, 자유 전자를 배제하기 위하여, 산화아연이 고저항화한다. 고저항의 산화아연으로서는 가동 전하인 자유 전자가 적고, 이 자유 전자를 배제하기 위해 필요한 게이트 전압은 작아지기 때문에, 임계값 전압의 절대값이 작아진다. 이 상태가, 보호층이 없는 상태이다.

산화아연에 보호층으로서 Al₂O₃를 부여하면, 산화아연의 표면 준위가 감소한다. 이것은, 제50회 응용 물리학회 관계 연합 강연회, 29p-F-8(2003/3)에서, 산화아연과 Al₂O₃의 정합성이 좋고, 결함 준위가 적다고 하는 보고로부터 이해할 수 있다. 이 표면 준위의 감소를 위해, 산화아연 표면의 페르미 준위는 산화아연이 본래 가지고 있는 자유 전자의 농도에 의해 결정되는 위치로 복원하고, 그 결과 산화아연 내부에의 공핍층의 확대가 없어진다. 이 때문에, 산화아연이 본래의 n형 전도성을 나타내고, 저저항화, 즉 자유 전자가 많은 상태로 된다. 이 다수 존재하는 자유 전자를 배제하기 위해서는, 큰 마이너스의 게이트 전압이 필요하게 되어, 그 결과 임계값 전압이 마이너스의 큰 값으로 된다.

도 16은, Al₂O₃ 보호층의 유무에 따른 산화아연의 저항율이 변화를 도시하고 있고, Al₂O₃ 보호층 부여에 의해, 산화아연의 저항율이 약 1/6400로 감소하는 것을 나타내고 있다. 이것으로부터도, 상기한 기구가 뒷받침된다.

상기한 바와 같이, 산화아연을 활성층에 이용한 전계 효과 트랜지스터에서, 보호층의 부여에 의해 트랜지스터로서의 특성이 크게 변화하는 것을 발견하고, 논한 것은 처음이다.

산화아연을 활성층에 사용한 전계 효과 트랜지스터에서는, 산화아연의 분위기에 대한 민감성으로부터, 보호층이 필요 불가결하다. 그러나, 상기한 바와 같이, 보호층의 부여된 전계 효과 트랜지스터는, 임계값 전압이 마이너스의 큰 전압으로 되기 때문에, 실사용이 불가능하게 된다.

본 발명은, 상기한 문제를 감안하여 이루어진 것으로, 산화아연을 활성층에 이용하고, 또한 활성층을 분위기와 격절하는 보호층이 부여된, 실사용이 가능한 반도체 장치 및 그것을 구비한 전자 디바이스를 제공하는 것을 목적으로 하고 있다.

<발명의 개시>

본 발명의 반도체 장치는, Zn0 또는 Mg_xZn₁ _-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체로 이루어지고, I족, Ⅲ족, Ⅳ족, V족 또는 Ⅶ족의 원소가 첨가되어 있는 활성층과, 상기 활성층을, 상기 활성층에서 가동 전하가 이동하는 영역이 분위기의 영향을 받지 않는 범위에서 분위기로부터 격절하는 격절체를 포함하고 있다.

상기한 구성에서, 격절체는, 활성층을 분위기로부터 격절할 수 있으면 되고, 보호층이나 절연층뿐만 아니라 전극 등을 포함하고 있어도 된다. 또한, 활성층의 전부가 격절체에 의해 격절되어 있어도 되지만, 적어도 활성층에서 가동 전하가 이 동하는 영역(예를 들면, 박막 트랜지스터의 채널 부분)이 분위기의 영향을 받지 않는 범위에서 분위기로부터 격절되어 있으면 되고, 이것을 만족하면 활성층의 일부가 격절층으로부터 분위기에 노출되어 있어도 된다.

이와 같이, 분위기에 대하여 민감한 ZnO 또는 Mg_xZn₁ _-x0로 이루어지는 활성층을 격절체에 의해 분위기로부터 격절함으로써, 반도체 장치의 소자 특성을 안정화시킬 수 있다. 또한, 보호층 등의 격절체에 의해 결과적으로 발생하는 활성층의 가동 전하를, 활성층에 I족, Ⅲ족, Ⅳ족, V족 또는 Ⅶ족의 원소가 첨가됨으로써 감소시킬 수 있다. 이것은, 보호층 등을 형성함으로써 예를 들면 ZnO의 표면 준위가 감소하고, ZnO 내부에의 공핍층의 확대가 해소되어, ZnO는 본래의 저항값을 나타내는 n형 반도체로 되고, 자유 전자가 과잉 상태로 된다. 예를 들면 V족 원소의 질소는 ZnO에 대하여 억셉터 불순물로서 기능하므로, 질소의 첨가에 의해 과잉의 자유 전자가 감소한다. 또한, I족 원소인 수소는, ZnO 내에 존재하는 상태에서는, 자유 전자의 근원으로 되는 댕글링 본드에 대하여 터미네이터로서 기능하므로, 수소를 첨가에 의해서도 과잉의 자유 전자가 감소한다. 이러한 자유 전자의 감소에 의해, 페르미 준위가 밴드갭 중앙 부근으로 내려간다. 이것에 의해, 과잉의 자유 전자를 배제하기 위한 게이트 전압이 저하하므로, 임계값 전압이 높아진다. 이와 같이, 트랜지스터의 중요한 특성 중 하나인 임계값 전압을 실사용 가능한 전압으로 제어하는 것이 가능하게 된다.

상기 반도체 장치에서는, 상기 원소가, 질소, 인, 비소, 안티몬 또는 이들 중 2 종류 이상의 것이 바람직하다. 이들 원소가 활성층에 첨가됨으로써, 첨가량에 따라 임계값 전압을 비교적 큰 범위에서 정밀도 높게 제어할 수 있다.

혹은, 상기 반도체 장치에서는, 상기 원소가 질소, 인, 비소, 안티몬 또는 이들 중 2 종류 이상과 수소인 것이 바람직하다. 이들 원소가 활성층에 첨가되는 것에 의해서도, 첨가량에 따라 임계값 전압을 비교적 큰 범위에서 정밀도 높게 제어할 수 있다. 또한, 이러한 반도체 장치의 제조에서는, 상기 활성층을, 예를 들면 질소, 일산화이질소, 일산화질소 또는 이산화질소 중 1 종류 이상과, 수증기, 과산화수소, 암모니아 또는 이들 중 1 종류 이상을 포함하는 분위기 중에서 형성한다. 이에 의해, 질소와 수소가 형성된 활성층에 첨가된다.

상기 반도체 장치에서는, 상기 격절체가 상이한 격절층으로 이루어지는 것이 바람직하다. 예를 들면, 격절체는, 상술한 바와 같이 활성층을 분위기로부터 격절할 수 있으면 되고, 복수의 격절층으로 이루어지는 것에 의해, 절연층, 전극, 보호층 등을 격절층으로서 포함하는 박막 트랜지스터 등을 본 발명에 용이하게 적용할 수 있다.

상기 반도체 장치에서는, 상기 격절층 중 적어도 하나가, SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO₃, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계 (Li_{1 - (x + y)}Na_xK_y)(Ga₁ _- _zAl_z)O₂ 또는 이들 중 적어도 2개를 포함하는 고용체에 의해 형성되어 있는 것이 바람직하다. 이들 재료는, Zn0 및 Mg_xZn₁ _-x0의 정합성이 양호하기 때문에, 활성층과 직접 계면을 형성하는 격절층에 적합하다.

이 반도체 장치에서는, 상기 활성층에 접속되는 2개의 전극 이외에 상기 활성층과 계면을 형성하는 상기 격절층 중, 상기 활성층에서의 가동 전하의 이동을 제어하는 제어 전극과 상기 활성층 사이를 절연하는 격절층과 계면을 형성하는 영역 이외에 상기 활성층과 계면을 형성하는 상기 격절층이, SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO3, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계(Li_{1 - (x + y)}Na_xK_y)(Ga₁ _- _zAl_z)O₂ 또는 이들 중 적어도 2개를 포함하는 고용체에 의해 형성되어 있는 것이 바람직하다. 예를 들면, 박막 트랜지스터에서는, 활성층에 접속되는 2개의 전극은, 소스 전극 및 드레인 전극에 상당하고, 제어 전극은 게이트 전극에 상당한다. 역 스태거형의 박막 트랜지스터에서는, 기판 상에 게이트 전극이 형성되고, 또한 게이트 절연층(격절층)을 개재한 그 위에 활성층이 형성된다. 여기서는, 게이트 절연층과 계면을 형성하는 영역 이외에 활성층과 계면을 형성하는 격절층은, 활성층에서의, 소스 전극 및 드레인 전극 사이에 나타나는 상단면 및 일부의 측 단부면과 계면을 형성하는 격절층이다(도 1a 내지 도 1c의 보호층(8)에 상 당). 이러한 반도체 장치에 필수적인 전극이나 절연층 이외에 활성층을 분위기로부터 격절하는 보호층으로서의 역활을 다하는 격절층이 설치되어 있는 구성에서는, 상기한 바와 같이 Zn0 및 Mg_xZn₁ _-x0의 정합성이 양호한 상기한 재료에 의해, 활성층의 상기한 영역과 직접 계면을 형성하는 격절층을 형성함으로써, 반도체 장치의 소자 특성을 안정시킬 수 있다.

상기 반도체 장치에서는, 상기 격절층 중 적어도 하나가 수지에 의해 형성되어 있는 것이 바람직하다. 격절층으로서 수지를 이용함으로써 수지에 의한 격절층의 형성에 기존의 수지 형성 장치를 이용하는 것이 가능하다. 그렇기 때문에, 격절층을 형성하기 위해 복잡한 성막 프로세스를 이용하지 않고, 반도체 장치의 제조를 보다 용이하게 할 수 있기 때문에, 반도체 장치의 제조 코스트를 저감하는 것이 가능하다. 또한, 수지를 이용함으로써, 반도체 장치의 유연성을 높일 수 있고, 반도체 장치의 기판으로서 플렉시블 기판을 이용한 경우에는 특히 적합하다.

이 반도체 장치에서는, 상기 활성층에 접속되는 2개의 전극 이외에 상기 활성층과 계면을 형성하는 상기 격절층 중, 상기 활성층에서의 가동 전하의 이동을 제어하는 제어 전극과 상기 활성층 사이를 절연하는 격절층과 계면을 형성하는 영역 이외에 상기 활성층과 계면을 형성하는 상기 격절층이 수지에 의해 형성되어 있는 것이 바람직하다. 예를 들면, 박막 트랜지스터에서는, 활성층에 접속되는 2개의 전극은, 소스 전극 및 드레인 전극에 상당하고, 제어 전극은 게이트 전극에 상당한다. 역 스태거형의 박막 트랜지스터에서는, 상술한 바와 같이, 게이트 절연층 과 계면을 형성하는 영역 이외에 활성층과 계면을 형성하는 격절층은, 활성층에서의, 소스 전극 및 드레인 전극 사이에 나타나는 상단면 및 일부의 측 단부면과 계면을 형성하는 격절층이다(도 1a 내지 도 1c의 보호층(8)에 상당). 이러한 반도체 장치에 필수적인 전극이나 절연층 이외에 활성층을 분위기로부터 격절하는 보호층으로서의 역활을 다하는 격절층이 설치되어 있는 구성에서는, 활성층의 상기한 영역과 직접 계면을 형성하는 격절층에 수지를 사용하는 것이 가능하므로, 상기한 바와 같이 반도체 장치의 제조 코스트의 저감을 도모할 수 있다.

본 발명의 전자 디바이스는, 상기한 어느 하나의 반도체 장치를 스위칭 소자로서 구비하고 있다. 이와 같이, 투명한 Zn0 및 Mg_xZn₁ _-x0을 활성층에 이용한 성능의 반도체 장치를 스위칭 소자로서 구비함으로써, 전자 디바이스의 성능을 용이하게 향상시킬 수 있다.

상기 전자 디바이스에서는, 상기 스위칭 소자가, 회소 전극에의 화상 신호의 기입 또는 판독을 위해 회소 전극에 접속되어 있는 것이 바람직하다. 전자 디바이스로서의 액티브 매트릭스형의 표시 장치(예를 들면, 액정 표시 장치나 유기 EL 표시 장치)에서는, 구동 회로로부터 회소 전극에 화상 신호를 기입할 때에 스위칭 소자를 ON 시킨다. 또한, 전자 디바이스로서의 이미지 센서와 같은 화상 판독 장치에서는, 회소 전극에 받아들인 화소 신호를 판독할 때에 스위칭 소자를 ON 시킨다. 이와 같이, 화상 표시나 화상 판독을 위한 전자 디바이스에 반도체 장치를 스위칭 소자로서 이용함으로써, 이들 전자 디바이스의 고성능화를 용이하게 도모할 수 있 다.

이상과 같이, 본 발명의 반도체 장치는, ZnO 또는 Mg_xZn₁ _-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체로 이루어지고, I족, Ⅲ족, Ⅳ족, V족 또는 Ⅶ족의 원소가 첨가되어 있는 활성층과, 상기 활성층을, 상기 활성층에서 가동 전하가 이동하는 영역이 분위기의 영향을 받지 않는 범위에서 분위기로부터 격절하는 격절체를 포함하고 있다.

이와 같이, 분위기에 대하여 민감한 ZnO 또는 Mg_xZn₁ _-x0를 격절체에 의해 분위기로부터 격절하고, 또한 I족, Ⅲ족, Ⅳ족, V족 또는 Ⅶ족의 원소를 Zn0 또는 Mg_xZn_1-x0에 첨가함으로써, 격절체에 의해 활성층에 발생하는 가동 전하를 감소시킬 수 있다. 이에 의해, 소자 특성이 분위기에 의해 좌우되지 않고 안정적이며, 또한 실용 가능한 범위로 임계값 전압을 제어 가능하게 되는 Zn0 또는 Mg_xZn₁ _-x0을 이용한 반도체 장치를 제공할 수 있다.

본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 기재하는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이익은, 첨부 도면을 참조한 다음 설명에서 명백하게 될 것이다.

도 1a는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 구성을 도시하는 평면도.

도 1b는 도 1a의 A-A 화살 표시선의 단면도.

도 1c는 도 1a의 B-B 화살 표시선의 단면도.

도 2는 제1 실시예에 따른 박막 트랜지스터의 다른 구성을 도시하는 단면도.

도 3a는 도 1의 박막 트랜지스터의 제조에서의 게이트 배선 형성 공정을 도시하는 단면도.

도 3b는 도 1의 박막 트랜지스터의 제조에서의 게이트 절연막 형성 공정을 도시하는 단면도.

도 3c는 도 1의 박막 트랜지스터의 제조에서의 반도체층 형성 공정을 도시하는 단면도.

도 3d는 도 1의 박막 트랜지스터의 제조에서의 소스 전극 및 드레인 전극 형성 공정을 도시하는 단면도.

도 3e는 도 1의 박막 트랜지스터의 제조의 최종 공정을 도시하는 단면도.

도 4는 제1 실시예 내지 제3 실시예에 따른 박막 트랜지스터의 I_d-V_g 특성을 도시하는 도면.

도 5는 제1 실시예에 따른 박막 트랜지스터의 또 다른 구성을 도시하는 평면도.

도 6a는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 구성을 도시하는 평면도.

도 6b는 도 6a의 C-C 화살 표시선의 단면도.

도 6c는 도 6a의 D-D 화살 표시선의 단면도.

도 7은 제2 실시예에 따른 박막 트랜지스터의 다른 구성을 도시하는 단면도.

도 8a는 도 6의 박막 트랜지스터의 제조에서의 기초 절연층 형성 공정을 도시하는 단면도.

도 8b는 도 6의 박막 트랜지스터의 제조에서의 소스 전극 및 드레인 전극 형성 공정을 도시하는 단면도.

도 8c는 도 6의 박막 트랜지스터의 제조에서의 반도체층, 게이트 절연막, 게이트 전극 형성 공정을 도시하는 단면도.

도 8d는 도 6의 박막 트랜지스터의 제조에서의 최종 공정을 도시하는 단면도.

도 9a는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 구성을 도시하는 평면도.

도 9b는 도 9a의 E-E 화살 표시선의 단면도.

도 9c는 도 9a의 F-F 화살 표시선의 단면도.

도 10은 제3 실시예에 따른 박막 트랜지스터의 다른 구성을 도시하는 단면도.

도 11a는 도 9a의 박막 트랜지스터의 제조에서의 기초 절연층 형성 공정을 도시하는 단면도.

도 11b는 도 9a의 박막 트랜지스터의 제조에서의 소스 전극 및 드레인 전극 형성 공정을 도시하는 단면도.

도 11c는 도 9a의 박막 트랜지스터의 제조에서의 제1 게이트 절연층, 반도체 층 형성 공정을 도시하는 단면도.

도 11d는 도 9a의 박막 트랜지스터의 제조에서의 최종 공정을 도시하는 단면도.

도 12는 본 발명의 제5 실시예에 따른 액티브 매트릭스형의 액정 표시 장치의 개략 구성을 도시하는 블록도.

도 13은 도 12의 액정 표시 장치에서의 회소의 구성을 도시하는 회로도.

도 14a는 종래의 보호층을 갖고 있지 않은 박막 트랜지스터의 구성을 도시하는 단면도.

도 14b는 종래의 보호층을 갖고 있는 박막 트랜지스터의 구성을 도시하는 단면도.

도 15는 보호층의 유무에 따른 박막 트랜지스터의 I_d-V_g 특성을 도시하는 도면.

도 16은 보호층의 유무에 따른 산화아연 박막의 전압-저항율의 특성을 도시하는 도면.

도 17은 제4 실시예에 따른 박막 트랜지스터의 I_d-V_g 특성을 도시하는 도면.

도 18은 제4 실시예에 따른 박막 트랜지스터에서의 플러스의 게이트 전압에 대한 TFT 특성의 경시 열화를 도시하는 도면.

<발명을 실시하기 위한 최량의 형태>

이하, 실시예 및 비교예에 의해, 본 발명을 더 상세히 설명하지만, 본 발명 은 이들에 의해 한정되는 것은 아니다.

〔제1 실시예〕

본 발명의 제1 실시예에 대하여, 도 1 내지 도 5에 기초하여 설명하면, 이하와 같다.

도 1a는, 본 실시예에 따른 박막 트랜지스터(1)의 평면도를 도시하고 있다. 또한, 도 1b는 도 1a의 A-A의 화살 표시선의 단면도를 도시하고, 및 도 1c는 도 1a의 B-B의 화살 표시선의 단면도를 도시하고 있다. 또한, 도 1a에서는, 도면의 단순화를 위해, 도 1b 및 도 1c에 도시하는 보호층(8)의 표면 중앙 부분의 요철에 대해서는, 그 기재를 생략하고 있다.

도 1a 내지 도 1c에 도시한 바와 같이 반도체 장치로서의 박막 트랜지스터(1)는, 절연성 기판(2) 상에 형성된 게이트 전극(3) 상에, 게이트 절연층(4)을 개재하여 반도체층(5)이 적층되고, 이 반도체층(5) 상에 전극부로서의 소스 전극(6)과 드레인 전극(7)이 형성되고, 또한 반도체층(5), 소스 전극(6) 및 드레인 전극(7)의 일부를 피복하는 보호층(8)이 형성되어, 역 스태거형의 구조를 이루고 있다.

또한, 이 박막 트랜지스터(1)가 표시 장치(예를 들면, 제4 실시예의 액티브 매트릭스형 액정 표시 장치)에 이용되는 경우에는, 드레인 전극(7)이 회소 전극에 접속되거나, 혹은 드레인 전극(7)과 회소 전극이 투명 도전막으로 일체적으로 형성된다. 이 때문에, 드레인 전극(7)의 일부는 보호층(8)으로부터 인출되고 있다.

게이트 절연층(4)은, 절연물로서, ZnO 및 Mg_xZn₁ _-x0의 정합성이 양호한 SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO3, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계(Li₁ _{- (x + y)}Na_xK_y)(Ga₁ _- _zAl_z)O₂또는 이들 중 적어도 2개를 포함하는 고용체를 이용하여 형성되어 있다. 또한, 게이트 절연층(4)은 상기한 절연물이 복수 적층되어 있어도 된다. 예를 들면, 도 2에 도시한 바와 같이 게이트 절연층(4)은, 제1 절연층(4a) 및 제2 절연층(4b)의 2층의 적층에 의해 구성된다. 이러한 구조에서는, 제1 절연층(4a)를 반도체층(5)의 계면 특성이 양호한 절연물(Al₂O₃, AlN, MgO)으로 형성하고, 제2 절연층(4b)을 절연성이 양호한 절연물(SiO₂)로 형성함으로써, 절연성 기판(2) 상에서 신뢰성이 높은 게이트 절연층(4)을 얻을 수 있다.

활성층으로서의 반도체층(5)은, I족, Ⅲ족, Ⅳ족, V족 또는 Ⅶ족 원소가 첨가된 Zn0 또는 Mg_xZn₁ _-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체를 이용하여 형성되어 있다. 첨가되는 원소로서는, I족 및 V족의 원소가 바람직하다. 예를 들면, 반도체층(5)은, 질소(N), 인(P), 비소(As), 안티몬(Sb) 또는 이들 원소의 두 가지 이상을 포함하는 ZnO 또는 Mg_xZn_1-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체에 의해 형성되어 있다.

보호층(8)은, 반도체층(5)에서의, 소스 전극(6) 및 드레인 전극(7)이 형성되 는 부분(양 전극(6, 7)에 의해 피복되는 부분) 이외의 부분에서, 또한 게이트 절연층(4)과 계면을 형성하지 않은 부분(양 전극(6, 7) 사이의 부분 및 반도체층(5)의 주변의 측 단부면)을 피복하고 있다. 이 보호층(8)은, SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO3, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계(Li_{1 - (x + y)}Na_xK_y)(Ga₁ _- _zAl_z)O₂ 또는 이들 중 적어도 2개를 포함하는 고용체를 이용하여 형성되어 있다.

혹은, 보호층(8)은, 아크릴 등의 수지에 의해 형성되어 있어도 된다. 보호층(8)을 수지로 형성함으로써, 기존의 수지 형성 장치를 이용하는 것이 가능하다. 그렇기 때문에, 보호층(8)을 형성하기 위해 복잡한 성막 프로세스를 이용하지 않고, 박막 트랜지스터(1)의 제조를 보다 용이하게 할 수 있기 때문에, 박막 트랜지스터(1)의 제조 코스트를 저감하는 것이 가능하다. 또한, 수지를 이용함으로써, 박막 트랜지스터(1)의 유연성을 높일 수 있어, 절연성 기판(2)으로서 플렉시블 기판을 이용한 경우에는 특히 적합하다.

또한, 보호층(8)도, 상기한 절연물이 복수 적층되어 있어도 된다. 예를 들면, 도 2에 도시한 바와 같이 보호층(8)은, 제1 보호층(8a) 및 제2 보호층(8b)의 2층의 적층에 의해 구성된다. 이러한 구조에서는, 제1 보호층(8a)을 반도체층(5)의 계면 특성이 양호한 절연물(Al₂O₃, AlN, MgO)로 형성하고, 제2 보호층(8b)을 분위기의 격절성이 양호한 절연물(SiO₂)로 형성함으로써, 신뢰성이 높은 보호층(8)을 얻을 수 있다.

박막 트랜지스터(1)에서는, 게이트 절연층(4), 소스 전극(6), 드레인 전극(7) 및 보호층(8)에 의해 격절체가 형성되고, 각각이 격절층을 형성하고 있다.

여기서, 상기한 바와 같이 구성되는 박막 트랜지스터(1)의 제조 방법을, 도 3a 내지 도 3e의 제조 공정도를 이용하여 이하에 설명한다.

우선, 절연성 기판(2)에, 게이트 전극(3)으로 되는 게이트 전극재로서 Ta를 300 ㎚ 정도의 두께로 스퍼터링에 의해 적층하고, 이 위에 포토리소그래피 공정에 의해 소정의 형상으로 레지스트 패턴을 제작한다. 이 레지스트 패턴을 이용하여 게이트 전극재에 CF₄ + O₂ 가스에 의해 드라이 에칭을 실시하고, 그 형상으로 패터닝된 게이트 전극(3) 및 이것에 접속되는 게이트 배선(도시 생략)을 형성한다(도 3a). 절연성 기판(2)으로서는, 글래스 기판, 석영, 플라스틱 등이 이용되고, 게이트 전극재에는 Ta 이외에 Al, Cr 등이 이용된다.

다음으로, 게이트 절연층(4)으로서, 예를 들면 Al₂O₃를 펄스 레이저 퇴적법에 의해 500 ㎚ 정도 적층한다. Al₂O₃ 박막의 성막 시의 기판 온도는 300 ℃, 성막 분위기가 감압의 산소 분위기에서, 레이저 파워가 3.0 J/㎠, 반복 주파수가 10 ㎐ 이다(도 3b). 여기서는, 게이트 절연막(4)의 재료로서 Al₂O₃을 이용했지만, 그것 이외에 전술한 절연물을 이용해도 된다.

Al₂O₃를 퇴적한 후, 연속하여 반도체층(5)을 형성하기 때문에, 예를 들면 질소가 도핑된 다결정 상태의 ZnO를 펄스 레이저 퇴적법에 의해 50 ㎚ 정도 적층한다. 이 때의 퇴적 조건은, 기판 온도는 300 ℃, 성막 분위기가 감압의 산소와 일산화질소의 혼합 분위기에서, 레이저 파워가 1.1 J/㎠, 반복 주파수가 10 ㎐이다. 이 방법에 의해, ZnO에 질소가 도핑된다. 여기서는, 질소원에 일산화질소를 이용했지만, 그 외에, 일산화이질소, 이산화질소, 암모니아 등의 질소를 포함하는 가스를 이용해도 된다. 또한, 여기서는, 반도체층(5)의 재료로서 ZnO를 이용했지만, Mg을 포함하는 Zn0(Mg_xZn₁ _-x0)를 이용하여도 된다. 또한, Zn0 또는 Mg을 포함하는 Zn0는, 아몰퍼스 상태이어도 되고, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태이어도 된다.

반도체층(5)으로 되는 ZnO의 적층 후, 포토리소그래피 공정에 의해 소정의 형상으로 레지스트 패턴을 형성한다. 이 레지스트 패턴을 이용하여, 질산, 아세트산 등에 의한 웨트 에칭을 행함으로써, 원하는 형상의 반도체층(5)을 얻는다(도 3c).

계속해서, 스퍼터링법에 의해 Al을 200 ㎚ 정도 성막한다. 그리고, 그 Al의 층을 포토리소그래피 및 Cl 가스를 이용하여 드라이 에칭에 의해 패터닝함으로써 소스 전극(6) 및 드레인 전극(7)을 형성한다(도 3d).

또한, 펄스 레이저 퇴적법에 의해 Al₂O₃를 200 ㎚ 정도 성막한다. 그 Al₂O₃ 의 층을, 포토리소그래피에 의해 제작한 소정의 레지스트 패턴을 이용하여, 이온 밀링 등에 의해 불필요부의 Al₂O₃를 제거함으로써, 보호층(8)을 형성하고, 박막 트랜지스터(1)가 완성된다(도 3e). 여기서는, 보호층(8)을 위한 재료(절연물)로서 Al₂O₃를 이용했지만, 그 이외에 전술한 절연물을 이용해도 된다. 또한, 보호층(8)으로서, 상기한 절연물이 복수 적층되어 있어도 된다.

도 4는, 상기한 바와 같이 하여 얻어진 박막 트랜지스터(1)의 I_d-V_g 특성을 도시하고 있다. 도 4에서, 질소가 도핑되어 있지 않은 ZnO를 이용한 박막 트랜지스터에서, 보호층을 형성한 경우의 I_d-V_g 특성(도 15에 실선으로 나타냄)과 비교하여, 그 임계값 전압 V_th가 0 V 부근에 있는 것을 알 수 있다. 이와 같이 질소를 ZnO에 도핑함으로써, 보호층(8)이 설치된 박막 트랜지스터(1)에서, 임계값 전압 V_th를 실용상 문제가 없는 전압으로 제어하는 것이 가능한 것을 알 수 있다. 특히, 도핑량에 의해, 임계값 전압을 마이너스측으로부터 +1O V 정도까지 제어하는 것이 가능하다.

ZnO에 질소를 도핑함으로써 임계값 전압 V_th가 제어되는 것은, 이하와 같이 이해할 수 있다. 보호층의 형성으로 ZnO의 표면 준위가 감소하고, ZnO 내부에 공핍층이 넓어지는 밴드 벤딩이 해소되어, ZnO는 본래 가지고 있는 저항값을 나타내는 n형 반도체로 되고, 자유 전자가 과잉의 상태로 된다. V족 원소의 질소는 ZnO 에 대하여 억셉터 불순물로서 기능하므로, 질소를 도핑함으로써 과잉의 자유 전자 가 감소하고, 페르미 준위가 밴드 갭 중앙 부근으로 내려간다. 이에 의해, 과잉의 자유 전자를 배제하기 위한 게이트 전압이 저하하므로, 임계값 전압이 0 V 부근으로 된다.

또 다른 V족 원소의 P, As 또는 Sb에 대해서도, 예를 들면 상기한 반도체층(5)을 형성하는 경우에, 기판 온도 300 ℃, 성막 분위기가 감압의 산소 분위기에서, 레이저 파워 1.1 J/㎠의 조건에서, Zn₂P₃, Zn₂As₃, Zn₂Sb₃ 등의 V족의 원소를 포함하는 Zn 화합물을 타깃으로 이용하여 도핑을 행하고, 마찬가지로 임계값 전압 V_th를 O V 부근으로 제어할 수 있고, 또한 도핑량에 의해, 임계값 전압을 마이너스측으로부터 + 10 V 정도까지 제어할 수도 있다. 물론, 이 방법으로 ZnN을 타깃으로 이용하여 도핑하여도, 임계값 전압 V_th를 상기한 바와 마찬가지로 제어할 수 있다.

또한, ZnO 또는 Mg_xZn₁ _-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체에 I족, Ⅲ족, Ⅳ족 또는 Ⅶ족 원소를 도핑해도, 마찬가지로 임계값 전압 V_th를 제어할 수 있다.

또한, 도 1a에 도시하는 구조에서는, 반도체층(5)이 전부 보호층(8) 아래에 피복되어 있지만, 박막 트랜지스터(1)의 반도체층(5)에서의 채널 부분(캐리어(가동 전하)이 이동하는 영역)에 분위기에 따른 영향이 미치지 않는, 반도체층(5)이 전부 보호층(8)에 피복될 필요는 없다. 예를 들면, 도 5에 도시한 바와 같이 반도체층(5)이 채널 폭 방향으로 길게 연장되어 그 양 단부가 보호층(8)으로부터 분위기에 노출되어 있는 구조에서는, 그 양 단부는 분위기의 영향을 받지만, 채널 부분이 그 영향이 미치지 않을 정도로 양 단부로부터 이격되어 있으면, 도 1a 내지 도 1c에 도시한 바와 같이 반도체층(5)의 전부가 보호층(8)이나 게이트 절연막(4)에 피복되어 있지 않아도 된다.

[제2 실시예]

본 발명의 제2 실시예에 대하여, 도 6내지 도 8에 기초하여 설명하면, 이하와 같다.

도 6a는, 각각 본 실시예에 따른 박막 트랜지스터(11)의 평면도를 도시하고 있다. 또한, 도 6b는 도 6a의 C-C의 화살 표시선의 단면도를 도시하고, 도 6c는 도 6a의 D-D의 화살 표시선의 단면도를 도시하고 있다. 또한, 도 6a에서는, 도면의 단순화를 위해, 도 6b 및 도 6c에 도시하는 보호층(19)의 표면 중앙 부분의 요철에 대해서는, 그 기재를 생략하고 있다.

도 6a 내지 도 6c에 도시한 바와 같이, 반도체 장치로서의 박막 트랜지스터(11)는, 절연성 기판(12) 상에 형성된 기초 절연층(13) 상에 소스 전극(14)과 드레인 전극(15)이 간격을 두고 형성되고, 이들 위에 반도체층(16), 게이트 절연층(17), 게이트 전극(18)이 순차적으로 적층되고, 또한 반도체층(16), 게이트 절연층(17) 및 게이트 전극(18)을 피복하는 보호층(19)이 형성되고, 스태거형의 구조를 이루고 있다. 이 박막 트랜지스터(11)에서, 반도체층(16), 게이트 절연층(17) 및 게이트 전극(18)은, 동일한 형상(도 6a에 도시하는 반도체층(16)의 형상)으로 패터닝되어 적층되어 있다.

이 박막 트랜지스터(11)가 표시 장치(예를 들면, 제4 실시예의 액티브 매트릭스형 액정 표시 장치)에 이용되는 경우에는, 드레인 전극(15)이 회소 전극에 접속되거나, 혹은 드레인 전극(15)과 회소 전극이 투명 도전막으로 일체적으로 형성된다.

기초 절연층(13)은, 절연물로서의 SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO3, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계(Li₁ _{- (x + y)}Na_xK_y)(Ga₁ _- _zAl_z)O₂ 또는 이들 중 적어도 2개를 포함하는 고용체를 이용하여 형성되어 있다. 이 기초 절연층(13)은, 반도체층(16)의 하단면에서의 소스 전극(14) 및 드레인 전극(15)과 계면을 형성하는 영역 이외의 영역과 계면을 형성하고 있다.

혹은, 기초 절연층(13)은, 아크릴 등의 수지에 의해 형성되어 있어도 된다. 기초 절연층(13)을 수지로 형성함으로써, 기존의 수지 형성 장치를 이용하는 것이 가능하다. 그렇기 때문에, 기초 절연층(13)을 형성하기 위해 복잡한 성막 프로세스를 이용하지 않고, 박막 트랜지스터(11)의 제조를 보다 용이하게 할 수 있기 때문에, 박막 트랜지스터(11)의 제조 코스트를 저감하는 것이 가능하다. 또한, 수지를 이용함으로써 박막 트랜지스터(11)의 유연성을 높일 수 있어, 절연성 기판(12)으로서 플렉시블 기판을 이용한 경우에는, 특히 적합하다.

또한, 기초 절연층(13)은, 상기한 절연물이 복수 적층되어 있어도 된다. 예를 들면, 도 7에 도시한 바와 같이 기초 절연층(13)은, 제1 절연층(13a) 및 제2 절연층(13b)의 2층의 적층에 의해 구성된다. 이러한 구조에서는, 제1 절연층(13a)을 절연성 기판(12)의 계면 특성이 양호한 절연물(SiO₂)로 형성하고, 제2 절연층(13b)을 반도체층(16)의 계면 특성이 양호한 절연물(Al₂O₃, AlN, MgO)로 형성함으로써, 절연성 기판(12) 상에서 신뢰성이 높은 기초 절연층(13)을 얻을 수 있다.

또한, 절연성 기판(12)이 글래스 또는 석영으로 이루어지는 경우에는, 기초 절연층(13)을 형성하지 않아도, 반도체층(16)은, 글래스 또는 석영의 성분인 SiO₂ 혹은 SiO₂를 포함하는 절연물에 의해 피복되어, 분위기와 격절된다.

활성층으로서의 반도체층(16)은, I족, Ⅲ족, Ⅳ족, V족 또는 Ⅶ족 원소가 첨가된 Zn0 또는 Mg_xZn₁ _-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체를 이용하여 형성되어 있다. 첨가되는 원소로서는, I족 및 V족 원소가 바람직하다. 예를 들면, 반도체층(16)은, 질소, 인, 비소, 안티몬 또는 이들 원소의 두 가지 이상을 포함하는 ZnO 또는 Mg_xZn₁ _-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체에 의해 형성되어 있다.

게이트 절연층(17)은, 반도체층(16)과 계면을 형성하고, 절연물로서의 SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO3, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계(Li₁ _{- (x + y)}Na_xK_y)(Ga₁ _- _zAl_z)O₂ 또는 이들 중 적어도 2개를 포함하는 고용체를 이용하여 형성되어 있다. 또한, 게이트 절연층(17)은 상기 절연물이 복수 적층되어 있어도 된다. 예를 들면, 도 7에 도시한 바와 같이 게이트 절연층(17)은, 제1 절연층(17a) 및 제2 절연층(17b)의 2층의 적층에 의해 구성된다. 이러한 구조에서는, 제1 절연층(17a)을 반도체층(16)의 계면 특성이 양호한 절연물(Al₂O₃, AlN, MgO)로 형성하고, 제2 절연층(17b)을 절연성이 양호한 절연물(SiO₂)로 형성함으로써, 반도체층(16)과 게이트 전극(18) 사이에서 신뢰성이 높은 게이트 절연층(17)을 얻을 수 있다.

보호층(19)은, 적층된 반도체층(16), 게이트 절연층(17) 및 게이트 전극(18)을 피복하도록, 절연물로서의 SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO3, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계(Li₁ _{- (x + y)}Na_xK_y)(Ga₁ _- _zAl_z)O₂ 또는 이들 중 적어도 2개를 포함하는 고용체를 이용하여 형성되어 있다.

혹은, 보호층(19)도 기초 절연층(13)과 마찬가지로, 아크릴 등의 수지에 의해 형성되어 있어도 된다. 이에 의해, 기초 절연층(13)을 수지로 형성하는 경우와 마찬가지의 이점이 있다.

보호층(19)의 측벽부는, 특히 기초 절연층(13), 소스 전극(14) 및 드레인 전극(15)과 계면을 형성하는 반도체층(16)의 하단면, 및 게이트 절연층(17)과 계면을 형성하는 반도체층(16)의 상단면 이외의 측 단부면을 피복하고 있다. 또한, 보호층(19)은, 상기한 절연물이 복수 적층되어 있어도 된다. 예를 들면, 도 7에 도시한 바와 같이 보호층(19)은, 제1 보호층(19a) 및 제2 보호층(19b)의 2층의 적층에 의해 구성된다. 이러한 구조에서는, 제1 보호층(19a)을 반도체층(16)의 계면 특성이 양호한 절연물(Al₂O₃, AlN, MgO)로 형성하고, 제2 보호층(19b)을 분위기의 격절성이 양호한 절연물(SiO₂)로 형성함으로써, 신뢰성이 높은 보호층(19)을 얻을 있다.

박막 트랜지스터(11)에서는, 기초 절연층(13), 소스 전극(14), 드레인 전극(15), 게이트 절연층(17) 및 보호층(19)에 의해 격절체가 형성되고, 각각이 격절층을 형성하고 있다.

여기서, 상기한 바와 같이 구성되는 박막 트랜지스터(11)의 제조 방법을, 도 8a 내지 도 8d의 제조 공정도를 이용하여 이하에 설명한다.

우선, 절연성 기판(12)에 기초 절연층(13)으로서, Al₂O₃를 100 ㎚ 정도의 두께로 펄스 레이저 퇴적법에 의해 퇴적한다(도 8a). 퇴적의 조건은, 퇴적 시의 기판 온도가 300 ℃, 성막 분위기가 감압의 산소 분위기에서, 레이저 파워가 3.0 J/㎠, 반복 주파수가 10 ㎐이다. 여기서는, 기초 절연층(13)의 재료로서 Al₂O₃를 이용했지만, 이외에 전술한 절연물을 이용해도 된다.

계속해서, 기초 절연층(13) 상에 스퍼터링법 등에 의해 Al을 150 ㎚ 정도 퇴적한다. 그리고, 포토리소그래피에 의해, 소정의 형상으로 패터닝한 레지스트를 이용하여 드라이 에칭으로 Al층의 불필요부를 제거한다. 이에 의해, 소스 전극(14) 및 드레인 전극(15)이 형성된다(도 8b).

계속해서, 반도체층(16)을 형성하기 위해, 예를 들면 질소가 도핑된 다결정 상태의 ZnO를 펄스 레이저 퇴적법에 의해 50 ㎚ 정도 적층한다. 이 때의 퇴적 조건은, 기판 온도가 300 ℃, 성막 분위기가 감압의 산소와 일산화질소의 혼합 분위기에서, 레이저 파워가 1.1 J/㎠, 반복 주파수가 10 ㎐이다. 이 방법에 의해, ZnO에 질소가 도핑된다. 여기서는, 질소원에 일산화질소를 이용했지만, 그 외에 일산화이질소, 이산화질소, 암모니아 등의 질소를 포함하는 가스를 이용해도 된다. 또한, 여기서는 ZnO에 도핑하는 불순물로서 N을 이용했지만, 그 외에 P, As, Sb를 이용해도 된다. 또한, 여기서는, 반도체층(16)의 재료로서 ZnO를 이용했지만, Mg을 포함하는 Zn0(Mg_xZn₁ _-x0)를 이용해도 된다. 또한, Zn0 또는 Mg을 포함하는 Zn0는, 아몰퍼스 상태이어도 되고, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태이어도 된다.

반도체층(16)의 퇴적 후, 연속하여 게이트 절연층(17)을 형성한다. 게이트 절연층(17)으로서, 예를 들면 Al₂O₃를 펄스 레이저 퇴적법에 의해 500 ㎚ 정도 적층한다. Al₂O₃ 박막의 성막 시의 조건은, 기판 온도가 300 ℃, 성막 분위기가 감압의 산소 분위기에서, 레이저 파워가 3.0 J/㎠, 반복 주파수가 10 ㎐이다. 여기서는, 게이트 절연층(17)의 재료로서 Al₂O₃를 이용했지만, 그 외에 전술한 절연물을 이용해도 된다.

그 후, 게이트 전극(18)으로서 Al 등을 스퍼터링법 등에 의해 200 ㎚ 정도 적층한다. 그리고, 포토리소그래피에 의해, 소정의 형상으로 패터닝된 레지스트를 이용하여 이온밀링 등으로 Al층, 게이트 절연층(17), 반도체층(16)의 불필요부를 제거함으로써, 반도체층(16) 및 게이트 절연층(17) 상에 게이트 전극(18)을 형성한다(도 8c). 여기서, 게이트 전극(18), 게이트 절연층(17) 및 반도체층(16)의 측 단부면은 절연성 기판(12)의 상단면에 대하여 수직이지만, 보호층(19)의 커버리지를 양호하게 하기 위해, 게이트 전극(18)으로부터 반도체층(16)측으로 넓어져 가는 순 테이퍼 형상이어도 된다.

마지막으로, 보호층(19)을 적층한다. 보호층(19)으로서는, 예를 들면 펄스 레이저 퇴적법에 의해 Al₂O₃를 200 ㎚ 정도 성막한다. 성막 조건은, 기판 온도가 300 ℃, 성막 분위기가 감압의 산소 분위기에서, 레이저 파워가 3.0 J/㎠, 반복 주파수가 10 ㎐이다. 그 후, 포토리소그래피에 의해, 소정의 레지스트 패턴을 이용하여 이온밀링 등으로 불필요부의 Al₂O₃를 제거함으로써, 보호층(19)이 형성되고, 박막 트랜지스터(11)가 완성된다(도 8d). 여기서는, 보호층(19)의 재료로서 Al₂O₃을 이용했지만, SiO₂, AlN, MgO, Ta₂O₅ 또는 Al₂O₃을 첨가한 이들 중 적어도 2개를 포함하는 고용체를 이용해도 된다.

상기한 바와 같이 하여 얻어진 박막 트랜지스터(11)의 I_d-V_g 특성은, 도 4에 도시하는 특성과 마찬가지이며, 그 임계값 전압 V_th가 O V 부근으로 제어된다. 이와 같이, 박막 트랜지스터(11)에서는, 반도체층(16)을 ZnO에 질소를 도핑한 반도체에 의해 형성함으로써, 임계값 전압 V_th를 실용상 문제가 없는 전압으로 제어 가능하다.

또 다른 V족 원소의 P, As 또는 Sb에 대해서도, 제1 실시예에서 설명한 바와 같이 도핑을 행함으로써, 마찬가지로 임계값 전압 V_th를 OV 부근으로 제어할 수 있다.

또한, ZnO 또는 Mg_xZn₁ _-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체에 I족, HI족, Ⅳ족 또는 Ⅶ족 원소를 도핑해도, 마찬가지로 임계값 전압 V_th를 제어할 수 있다.

또한, 도 6a 내지 도 6c에 도시하는 구조에서는, 반도체층(16)이 전부, 기초 절연층(13), 소스 전극(14), 드레인 전극(15), 게이트 절연막(17) 및 보호층(19)에 피복되어 있지만, 박막 트랜지스터(11)의 반도체층(16)에서의 채널 부분(캐리어가 이동하는 영역)에 분위기에 따른 영향이 미치지 못하면, 반도체층(16)이 전부 피복될 필요는 없다. 예를 들면, 도 6a에 이점 쇄선으로 나타낸 바와 같이, 반도체층(16)과, 반도체층(16)과 동일 형상을 이루는 게이트 절연층(17) 및 게이트 전극(18)이 채널 폭 방향으로 길게 신장하여 그 양 단부가 보호층(19)으로부터 분위기 에 노출되어 있는 구조에서는, 그 양 단에 있는 반도체층(16)의 측 단부면은 분위기의 영향을 받지만, 채널 부분이 그 영향이 미치지 못할 정도로 양 단부로부터 이격되어 있으면, 반도체층(16)의 전부가 피복되어 있지 않아도 된다.

[제3 실시예]

본 발명의 제3 실시예에 대하여, 도 9 내지 도 11에 기초하여 설명하면, 이하와 같다.

도 9a는 본 실시예에 따른 박막 트랜지스터(21)의 평면도를 도시하고 있다. 또한, 도 9b는 도 9a의 E-E의 화살 표시선의 단면도를 도시하고, 도 9c는 도 9a의 F-F의 화살 표시선의 단면도를 도시하고 있다.

도 9a 내지 도 9c에 도시한 바와 같이 반도체 장치로서의 박막 트랜지스터(21)는, 절연성 기판(22) 상에 형성된 기초 절연층(23) 상에 소스 전극(24)과 드레인 전극(25)이 형성되고, 그 위에 반도체층(26), 제1 게이트 절연층(27)을 형성한다. 이 반도체층(26)과 제1 게이트 절연층(27)은 제2 게이트 절연층(28)으로 피복되고, 제2 게이트 절연층(28)은 반도체층(26)의 보호층도 겸하고 있다. 제2 게이트 절연층(28) 상에 게이트 전극(29)이 형성되고, 박막 트랜지스터(21)를 이루고 있다.

또한, 이 박막 트랜지스터(21)가 표시 장치(예를 들면, 제4 실시예의 액티브 매트릭스형 액정 표시 장치)에 이용되는 경우에는, 드레인 전극(25)이 회소 전극에 접속되거나, 혹은 드레인 전극(25)과 회소 전극이 투명 도전막으로 일체적으로 형성된다.

기초 절연층(23)은, 절연물로서의 SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO3, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계(Li₁ _{- (x + y)}Na_xK_y)(Ga₁ _- _zAl_z)O₂또는 이들 중 적어도 2개를 포함하는 고용체를 이용하여 형성되어 있다.

혹은, 기초 절연층(23)은, 아크릴 등의 수지에 의해 형성되어 있어도 된다. 기초 절연층(23)을 수지로 형성함으로써, 기존의 수지 형성 장치를 이용하는 것이 가능하다. 그렇기 때문에, 기초 절연층(23)을 형성하기 위해 복잡한 성막 프로세스를 이용하지 않고, 박막 트랜지스터(21)의 제조를 보다 용이하게 할 수 있기 때문에, 박막 트랜지스터(21)의 제조 코스트를 저감하는 것이 가능하다. 또한, 수지를 이용함으로써 박막 트랜지스터(21)의 유연성을 높일 수 있어, 절연성 기판(22)으로서 플렉시블 기판을 이용한 경우에는 특히 적합하다.

이 기초 절연층(23)은, 반도체층(26)의 하단면에서의 소스 전극(24) 및 드레인 전극(25)과 계면을 형성하는 영역 이외의 영역과 계면을 형성하고 있다. 또한, 기초 절연층(23)은, 상기한 절연물이 복수 적층되어 있어도 된다. 예를 들면, 도 10에 도시한 바와 같이 기초 절연층(23)은, 제1 절연층(23a) 및 제2 절연층(23b)의 2층의 적층에 의해 구성된다. 이러한 구조에서는, 제1 절연층(23a)을 절연성 기판(22)의 계면 특성이 양호한 절연물(SiO₂)로 형성하고, 제2 절연층(23b)을 반도체층 (26)의 계면 특성이 양호한 절연물(Al₂O₃, AlN, MgO)로 형성함으로써, 절연성 기판(22) 상에서 신뢰성이 높은 기초 절연층(23)을 얻을 수 있다.

또한, 절연성 기판(22)이 글래스 기판, 석영으로 이루어지는 경우에는, 기초 절연층(23)을 형성하지 않아도, 반도체층(26)은, 글래스 또는 석영의 성분인 SiO₂ 혹은 SiO₂를 포함하는 절연물에 의해 피복되고, 분위기와 격절된다.

반도체층(26)은, I족, Ⅲ족, Ⅳ족, V족 또는 Ⅶ족 원소가 첨가된 ZnO 또는 Mg_xZn_1-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체를 이용하여 형성되어 있다. 첨가되는 원소로서는, I족 및 V족 원소가 바람직하다. 예를 들면, 반도체층(26)은, 질소, 인, 비소, 안티몬 또는 이들 두 가지 이상을 포함하는 ZnO 또는 Mg_xZn₁ _-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체에 의해 형성되어 있다.

제1 게이트 절연층(27)은, 반도체층(26)과 계면을 형성하고, 절연물로서의 SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO3, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계(Li₁ _{- (x + y)}Na_xK_y)(Ga₁ _- _zAl_z)O₂ 또는 이들 중 적어도 2개를 포함하는 고용체를 이용하여 형성되어 있다.

또한, 제1 게이트 절연층(27)은, 상기한 절연물이 복수 적층되어 있어도 된다. 예를 들면, 도 10에 도시한 바와 같이 게이트 절연층(27)은, 제1 절연층(27a) 및 제2 절연층(27b)의 2층의 적층에 의해 구성된다. 이러한 구조에서는, 제1 절연층(27a)을 반도체층(26)의 계면 특성이 양호한 절연물(Al₂O₃, AlN, MgO)로 형성하고, 제2 절연층(27b)을 절연성(23)이 양호한 절연물(SiO₂)로 형성함으로써, 반도체층(26)과 제2 게이트 절연층(28) 사이에서 신뢰성이 높은 게이트 절연층(27)을 얻을 수 있다.

제2 게이트 절연층(28)은, 적층된 반도체층(26) 및 제1 게이트 절연층(27)을 피복하도록, 절연물로서의 SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO3, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계(Li₁ _{- (x + y)}Na_xK_y)(Ga₁ _- _zAl_z)O₂ 또는 이들 중 적어도 2개를 포함하는 고용체를 이용하여 형성되어 있다.

혹은, 제2 게이트 절연층(28)도 기초 절연층(23)과 마찬가지로, 아크릴 등의 수지에 의해 형성되어 있어도 된다. 이에 의해, 기초 절연층(23)을 수지로 형성하는 경우와 마찬가지의 이점이 있다.

제2 게이트 절연층(28)의 측벽부는, 특히 기초 절연층(23), 소스 전극(24) 및 드레인 전극(25)과 계면을 형성하는 반도체층(26)의 하단면, 및 제1 게이트 절 연층(27)과 계면을 형성하는 반도체층(26)의 상단면 이외의 측단부면을 피복하고 있다. 이와 같이, 제2 게이트 절연층(28)은, 게이트 전극(29)의 하측에서 반도체층(26)의 측단부면을 피복하는 보호층의 역활을 다하고, 또한 제1 게이트 절연층(27)에서 게이트 절연층으로서의 충분한 두께를 확보하기 위해 설치되어 있다.

또한, 제2 게이트 절연층(28)은, 상기한 절연물이 복수 적층되어 있어도 된다. 예를 들면, 도 10에 도시한 바와 같이 제2 게이트 절연층(28)은, 하부 절연층(28a) 및 상부 절연층(28b)의 2층의 적층에 의해 구성된다. 이러한 구조에서는, 제1 절연층(28a)을 반도체층(26)의 계면 특성이 양호한 절연물(Al₂O₃, AlN, MgO)로 형성하고, 제2 절연층(28b)을 격절성이 양호한 절연물(SiO₂)로 형성함으로써, 제1 게이트 절연층(27)과 게이트 전극(29) 사이에서 신뢰성이 높은 제2 게이트 절연층(28)을 얻을 수 있다.

박막 트랜지스터(21)에서는, 기초 절연층(23), 소스 전극(24), 드레인 전극(25), 제1 게이트 절연층(27) 및 제2 게이트 절연층(29)에 의해 격절체가 형성되고, 각각이 격절층을 형성하고 있다.

여기서, 상기한 바와 같이 구성되는 박막 트랜지스터(21)의 제조 방법을, 도 11a 내지 도 11d의 제조 공정도를 이용하여 이하에 설명한다.

우선, 절연성 기판(12)에 기초 절연층(23)으로서, 예를 들면 Al₂O₃를 100 ㎚ 정도의 두께로 펄스 레이저 퇴적법에 의해 퇴적한다(도 11a). 퇴적의 조건은, 기판 온도가 300 ℃, 성막 분위기가 감압의 산소 분위기에서, 레이저 파워가 3.0 J/ ㎠, 반복 주파수가 10 ㎐이다. 여기서는, 기초 절연층(23)의 재료로서 Al₂O₃를 이용했지만, 그 이외에 전술한 절연물을 이용해도 된다.

계속해서, 기초 절연층(23) 상에 스퍼터링법 등에 의해 Al을 150 ㎚ 정도 퇴적하고, 포토리소그래피로 소정의 형상으로 레지스트를 패터닝하여, 드라이 에칭에 의해 불필요부를 제거하고, 소스 전극(24) 및 드레인 전극(25)을 형성한다(도 11b).

계속해서, 반도체층(26)을 형성하기 위해, 예를 들면 질소가 도핑된 다결정 상태의 ZnO를 펄스 레이저 퇴적법에 의해 50 ㎚ 정도 적층한다. 이 때의 퇴적 조건은, 기판 온도가 300 ℃, 성막 분위기가 감압의 산소와 일산화질소의 혼합 분위기에서, 레이저 파워가 1.1 J/㎠, 반복 주파수가 10 ㎐이다. 이 방법에 의해, ZnO에 질소가 도핑된다. 여기서는, 질소원에 일산화질소를 이용했지만, 그 외에 일산화이질소, 이산화질소, 암모니아 등의 질소를 포함하는 가스를 이용해도 된다. 또한, 여기서는, ZnO에 도핑하는 불순물로서 N을 이용했지만, 그 외에 P, As, Sb를 이용해도 된다. 또한, 여기서는, 반도체층(26)의 재료로서 ZnO를 이용했지만, Mg을 포함하는 Zn0(Mg_xZn₁ _-x0)를 이용해도 된다. 또한, Zn0 또는 Mg을 포함하는 Zn0는, 아몰퍼스 상태이어도 되고, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태이어도 된다.

반도체층(26)의 퇴적 후, 연속하여 제1 게이트 절연층(27)을 적층한다. 제1게이트 절연층(27)으로서, 예를 들면 Al₂O₃를 펄스 레이저 퇴적법에 의해 50 ㎚ 정 도 적층한다. Al₂O₃ 박막의 성막 시의 조건은, 기판 온도가 300 ℃, 성막 분위기가 감압의 산소 분위기에서, 레이저 파워가 3.0 J/㎠, 반복 주파수가 10 ㎐이다. 여기서는, 제1 게이트 절연막(27)의 재료로서 Al₂O₃를 이용했지만, 그 이외에 전술한 절연물을 이용해도 된다. 또한, 제1 게이트 절연막(27)으로서, 상기한 절연물이 복수 적층되어 있어도 된다.

그 후, 포토리소그래피에 의해, 소정의 형상으로 패터닝한 레지스트를 이용하여 이온밀링 등으로 불필요부를 제거함으로써, 제1 게이트 절연층(27) 및 반도체층(26)을 형성한다(도 11c). 여기서, 제1 게이트 절연층(27) 및 반도체층(26)의 측 단부면은 절연성 기판(22)의 상단면에 대하여 수직이지만, 제2 게이트 절연층(28)의 커버리지를 양호하게 하기 위해, 제1 게이트 절연막(27)으로부터 반도체층(26)측으로 넓어져 가는 순 테이퍼 형상이어도 된다.

계속해서, 제2 게이트 절연막(28)을 적층한다. 제2 게이트 절연층(28)으로서는, 예를 들면 펄스 레이저 퇴적법에 의해 Al₂O₃를 450 ㎚ 정도 성막한다. 성막 조건은, 기판(23) 온도가 300 ℃, 성막 분위기가 감압의 산소 분위기에서, 레이저 파워가 3.0 J/㎠, 반복 주파수가 10 ㎐이다. 여기서는, 제2 게이트 절연막(28)의 재료로서 Al₂O₃를 이용했지만, 그 이외에 전술한 절연물을 이용해도 된다. 또한, 제2 게이트 절연막(28)으로서, 상기한 절연물이 복수 적층되어 있어도 된다.

그 후, 게이트 전극(29)을 형성하기 위해, Al 등을 스퍼터링법 등에 의해 200 ㎚ 정도 적층한다. 그리고, 포토리소그래피에 의해, 소정의 형상으로 패터닝 한 레지스트를 이용하여 이온밀링 등으로 게이트 전극(29) 및 제2 게이트 절연막(28)의 불필요부를 제거함으로써, 박막 트랜지스터(21)가 완성된다(도 11d).

상기한 바와 같이 하여 얻어진 박막 트랜지스터(11)의 I_d-V_g 특성은, 도 4에 도시하는 특성과 마찬가지이며, 그 임계값 전압 V_th가 OV 부근으로 제어된다. 이와 같이, 박막 트랜지스터(21)에서는, 반도체층(26)을 ZnO에 질소를 도핑한 반도체에 의해 형성함으로써, 임계값 전압 V_th를 실용상 문제가 없는 전압으로 제어할 수 있다.

또 다른 V족 원소의 P, As 또는 Sb에 대해서도, 제1 실시예에서 설명한 바와 같이 도핑을 행함으로써, 마찬가지로 임계값 전압 V_th를 0 V 부근으로 제어할 수 있다.

또한, ZnO 또는 Mg_xZn₁ _-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체에 I족, IH족, lV족 또는 Ⅶ족 원소를 도핑해도, 마찬가지로 임계값 전압 V_th를 제어할 수 있다.

또한, 도 9a 내지 도 9c에 도시하는 구조에서는, 반도체층(26)이 전부, 기초 절연층(23), 소스 전극(24), 드레인 전극(25), 제1 게이트 절연막(27) 및 제2 게이트 절연층(28)에 피복되어 있지만, 박막 트랜지스터(21)의 반도체층(26)에서의 채널 부분(캐리어가 이동하는 영역)에 분위기에 따른 영향이 미치지 못하면, 반도체층(26)이 전부 피복될 필요는 없다. 예를 들면, 도 9a에 이점 쇄선으로 나타낸 바 와 같이, 반도체층(26)과 제1 게이트 절연층(27)이 채널 폭 방향으로 길게 신장하여 그 양 단부가 제2 게이트 절연층(28)으로부터 분위기에 노출되어 있는 구조에서는, 그 양 단부에 있는 반도체층(26)의 측 단부면은 분위기의 영향을 받지만, 채널 부분이 그 영향이 미치지 못할 정도로 양 단부로부터 이격되어 있으면, 반도체층(26)의 전부가 피복되어 있지 않아도 된다.

[제4 실시예]

본 발명의 제4 실시예에 대하여 도 1, 도 2, 도 3, 도 5, 도 6, 도 7, 도 9, 도 10, 도 17 및 도 18에 기초하여 설명하면, 이하와 같다. 또한, 본 실시예에서, 전술한 제1 실시예 내지 제3 실시예에서의 구성 요소와 동등한 기능을 갖는 구성 요소에 대해서는, 동일한 부호를 부기하여 그 설명을 생략한다.

도 1a 내지 도 1c에 도시한 바와 같이 박막 트랜지스터(1)에서, 반도체층(5) 대신에 반도체층(105)이 형성되어 있다. 활성층으로서의 반도체층(105)은, 반도체층(5)과 같이, I족, Ⅲ족, Ⅳ족, V족 또는 Ⅶ족의 원소가 첨가된 Zn0 또는 Mg_xZn_1-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체를 이용하여 형성되어 있다. 첨가되는 원소로서는, I족 및 V족의 원소가 바람직하다. 예를 들면, 반도체층(105)은, 질소(N), 인(P), 비소(As), 안티몬(Sb) 또는 이들 두 가지 이상과 수소(H)를 포함하는 ZnO 또는 Mg_xZn₁ _-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체에 의해 형성되어 있다.

이와 같이 구성되는 박막 트랜지스터(1)의 제조에서는, 이하에 설명한 바와 같이, 반도체층(105)의 제조 공정이 반도체층(5)의 전술한 제조 구성과 상이하다. 도 3b에 도시한 바와 같이 게이트 절연층(4)으로서 Al₂O₃를 퇴적한 후, 연속하여 반도체층(105)을 형성하기 위해, 예를 들면 질소와 수소가 도핑된 다결정 상태의 ZnO를 펄스 레이저 퇴적법에 의해 50 ㎚ 정도 적층한다. 이 때의 퇴적 조건은, 기판 온도는 200 ℃, 성막 분위기가 질소 가스와 수증기의 혼합 분위기에서, 레이저 파워가 1.1 J/㎠, 반복 주파수가 10 ㎐이다. 이 방법에 의해, ZnO에 질소와 수소가 도핑된다.

여기서는, 질소원에 질소 가스를 이용했지만, 그 외에 일산화이질소, 일산화질소, 이산화질소 등의 질소를 포함하는 가스를 이용해도 된다. 또한, 여기서는, 수소원으로서 수증기를 이용했지만, 그 외에 과산화수소 등의 수소를 포함하는 가스를 이용해도 된다. 또한, 암모니아 등의 질소와 수소로 이루어지는 가스를 이용해도 된다. 이러한 가스를 이용한 경우, 질소원을 불필요하게 할 수 있다. 혹은, 수소원으로서, 수증기, 과산화 수소 또는 암모늄 중 복수종의 가스를 사용해도 된다. 또한, 여기서는, 반도체층(105)에 Zn0를 예로서 이용했지만, Mg을 포함하는 Zn0(Mg_xZn_1-x0)를 이용해도 된다. 또한, Zn0 또는 Mg을 포함하는 Zn0는, 아몰퍼스 상태이어도 되고, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태이어도 된다.

상기한 바와 같이 하여 얻어진 박막 트랜지스터(1)의 I_d-V_g 특성을 도 17에 도시한다. 도 17로부터, 질소와 수소가 도핑되어 있지 않은 ZnO를 이용한 박막 트 랜지스터에서, 보호층을 형성한 경우의 I_d-V_g 특성(도 15에 실선으로 나타냄)과 비교하여, 그 임계값 전압 V_th가 OV 부근에 있는 것을 알 수 있다. 이와 같이 질소와 수소를 ZnO에 도핑함으로써, 보호층(8)이 설치된 박막 트랜지스터(1)에서, 임계값 전압 V_th가 실용상 문제가 없는 전압으로 제어가 가능한 것을 알 수 있다.

ZnO에 질소와 수소를 도핑함으로써 임계값 전압 V_th가 제어되는 것은, 이하와 같이 이해할 수 있다. 보호층의 형성으로 표면 공핍층이 해소되어, ZnO는 자유 전자가 과잉의 상태로 된다. V족 원소의 질소는 ZnO에 대하여 억셉터 불순물로서 기능하므로, 질소를 도핑함으로써 과잉의 자유 전자가 감소한다. I족 원소인 수소는, ZnO 중에 존재하는 상태에서는, 자유 전자의 근원으로 되는 댕글링 본드에 대하여 터미네이터로서 기능하므로, 수소를 도핑함으로써도 과잉의 자유 전자가 감소한다. 질소와 수소를 도핑함으로써, 페르미 준위가 밴드 갭 중앙 부근으로 내려가는 것으로 되어, 이에 의해 과잉의 자유 전자를 배제하기 위한 게이트 전압이 작아져, 임계값 전압이 OV 부근으로 된다.

또한, 수소를 도핑함으로써, 도 18에 도시한 바와 같이 플러스의 게이트 전압에 대한 TFT 특성의 경시 열화(임계값 전압의 플러스 시프트 ΔV_th)를 억제할 수 있다. 구체적으로는, 소스 및 드레인 전극의 전위를 그라운드 전위로 하고, 게이트 전극에 +30 V의 전압을 인가함으로써, 임계값 전압의 경시 변화를 관측하면, H₂O + N₂ 분위기에서 성막된 TFT가, O₂ + NO 분위기에서 성막된 TFT에 비하여, 임계 값 전압의 시프트량을 억제할 수 있는 것이 확인되었다.

또 다른 V족 원소 P, As 또는 Sb에 대해서도, 예를 들면 상기한 반도체층(105)을 적층하는 경우에, 기판 온도 200 ℃, 성막 분위기가 감압의 수증기 분위기에서, 레이저 파워 1.1 J/㎠의 조건에서, Zn₂P₃, Zn₂As₃, Zn₂Sb₃ 등의 V족을 포함하는 화합물을 타깃으로 이용하여 도핑을 행하고, 마찬가지로 임계값 전압 V_th가 OV 부근으로 제어할 수 있다. 물론, 이 방법에서 ZnN을 타깃으로 이용하여 도핑해도, 임계값 전압 V_th를 상기한 바와 마찬가지로 제어할 수 있다.

또한, 도 5의 반도체층(5), 도 6에 도시하는 박막 트랜지스터(11)의 반도체층(16), 도 7의 반도체층(16), 도 9에 도시하는 박막 트랜지스터(21)의 반도체층(26), 도 10의 반도체층(26)에, 질소(N), 인(P), 비소(As), 안티몬(Sb) 또는 이들 두 가지 이상과 수소(H)를 포함하는 Zn0 또는 Mg_xZn₁ _-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재된 상태인 반도체를 이용하여도, 마찬가지의 효과로부터, 임계값 전압 V_th를 OV 부근으로 제어할 수 있다.

[제5 실시예]

본 발명의 제5 실시예에 대하여, 도 12 및 도 13에 기초하여 설명하면, 이하와 같다. 또한, 본 실시예에서, 전술한 제1 실시예 내지 제4 실시예에서의 구성 요소와 동등한 기능을 갖는 구성 요소에 대해서는, 동일한 부호를 부기하고, 그 설명을 생략한다.

도 12에 도시한 바와 같이 본 실시예에 따른 표시 장치는, 액티브 매트릭스형의 액정 표시 장치로서, 회소 어레이(31)와, 소스 드라이버(32)와, 게이트 드라이버(33)와, 제어 회로(34)와, 전원 회로(35)를 구비하고 있다.

회소 어레이(31), 소스 드라이버(32) 및 게이트 드라이버(33)는, 기판(36) 상에 형성되어 있다. 기판(36)은, 글래스와 같은 절연성 또한 투광성을 갖는 재료에 의해 형성되어 있다. 회소 어레이(31)는, 소스 라인(SL … )과, 게이트 라인(GL … )과, 회소(37 … )를 갖고 있다.

회소 어레이(31)에서는, 다수의 게이트 라인(GL_j, GL_j _{+ 1}… )과 다수의 소스 라인(SL_i + SL_i _{+ 1}… )이 교차하는 상태에서 배치되어 있고, 인접하는 2개의 게이트 라인 GL, GL과 인접하는 2개의 소스 라인 SL, SL로 포위된 부분에 회소(도면에서, PIX로 나타냄)(37)가 설치되어 있다. 이와 같이, 회소(37 …)는, 회소 어레이(31) 내에서 매트릭스 형상으로 배열되어 있고, 1 열당 하나의 소스 라인 SL이 할당되고, 1 행당 하나의 게이트 라인 GL이 할당되어 있다.

액정 디스플레이의 경우, 각 회소(37)는, 도 13에 도시한 바와 같이 스위칭 소자인 트랜지스터 T와, 액정 용량 C_L을 갖는 회소 용량 C_P에 의해 구성되어 있다. 일반적으로, 액티브 매트릭스형 액정 디스플레이에서의 회소 용량 C_P은, 표시를 안정시키기 위해, 액정 용량 C_L과 병행하게 부가된 보조 용량 C_S를 갖고 있다. 보조 용량 C_S은, 액정 용량 C_L이나 트랜지스터 T의 리크 전류, 트랜지스터 T의 게이트· 소스간 용량, 회소 전극·신호선간 용량 등의 기생 용량에 의한 회소 전위의 변동, 액정 용량 C_L의 표시 데이터 의존성 등의 영향을 최소한으로 억제하기 위해 필요하게 된다.

트랜지스터 T의 게이트는, 게이트 라인 GL_j에 접속되어 있다. 또한, 액정 용량 C_L 및 보조 용량 C_S의 한 쪽의 전극은, 트랜지스터 T의 드레인 및 소스를 통하여 소스 라인 SL_j에 접속되어 있다. 드레인에 접속되는 액정 용량 C_L의 전극은, 회소 전극(37a)을 형성하고 있다. 액정 용량 C_L의 다른 쪽의 전극은, 액정 셀을 끼워 대향 전극에 접속되고, 보조 용량 C_S의 다른 쪽의 전극은, 전체 회소에 공통의 도시하지 않은 공통 전극선(Cs on Common 구조의 경우), 또는 인접하는 게이트 라인 GL(Cs on Gate 구조인 경우)에 접속되어 있다.

다수의 게이트 라인(GL_j, GL_j _{+ 1}…)은, 게이트 드라이버(33)에 접속되고, 다수의 데이터 신호선(SL_j, SL_{j + 1}…)은, 소스 드라이버(32)에 접속되어 있다. 또한, 게이트 드라이버(33) 및 소스 드라이버(32)는, 각각 상이한 전원 전압 V_GH, V_GL와 전원 전압 V_SH, V_SL에 의해 구동되어 있다.

소스 드라이버(32)는, 제어 회로(34)에 의해 공급된 화상 신호 DAT를 제어 회로(34)로부터의 동기 신호 CKS 및 스타트 펄스 SPS에 기초하여 샘플링하여 각 열의 화소에 접속된 소스 라인(SL_i, SL_i _{+ 1}…)에 출력하도록 되어 있다. 게이트 드라 이 버(33)는, 제어 회로(34)로부터의 동기 신호(CKG·GPS) 및 스타트 펄스(SPG)에 기초하여 각 행의 회소(37 …)에 접속된 게이트 라인(GL_j, GL_j _{+ 1}…)에 부여하는 게이트 신호를 발생하도록 되어 있다.

전원 회로(35)는, 전원 전압 V_SH, V_SL, V_GH, V_GL, 접지 전위 COM 및 전압 V_BB를 발생하는 회로이다. 전원 전압 V_SH, V_SL은, 각각 레벨이 상이한 전압으로서, 소스 드라이버(32)에 공급된다. 전원 전압 V_GH, V_GL는, 각각 레벨이 상이한 전압으로서, 게이트 드라이버(33)에 공급된다. 접지 전위 COM은, 기판(36)에 설치되는 도시하지 않은 공통 전극선에 공급된다.

트랜지스터 T는 게이트 드라이버(33)로부터 게이트 라인 GL_j을 통하여 공급되는 게이트 신호에 의해 ON하면, 소스 드라이버(32)로부터 소스 라인 SL_i _{+ 1}을 통하여 공급되는 화상 신호를 회소(37)(회소 전극(37a))에 기입한다. 또한, 트랜지스터 T는 전술한 제1 실시예 내지 제4 실시예에서의 박막 트랜지스터(1, 11, 21)(도 1a, 도 6a, 도 9a 참조)이다. 박막 트랜지스터(1, 11, 21)는, 상술한 바와 같이 임계값 전압 V_th를 실용상 문제가 없는 전압으로 제어가 가능하기 때문에, 상기한 바와 같은 액정 표시 장치에 적용하는 경우, 적절한 임계값 전압이 0 ∼ 3 V 정도이므로, 도핑량에 의해 최적의 임계값 전압을 설정할 수 있다. 따라서, 이 박막 트랜지스터(1, 11, 21)를 회소(37)를 구동하는 트랜지스터 T에 실용상 문제없이 이용할 수 있다.

또한, 소스 드라이버(32) 및 게이트 드라이버(33)를 구성하는 회로 소자 중, 트랜지스터로 구성되는 회로에서, 각 트랜지스터로서 전술한 박막 트랜지스터(1, 11, 21)를 실용상 문제없이 이용할 수 있다.

또한, 회소(37)의 트랜지스터 T와 구동 회로의 트랜지스터를 동일한 트랜지스터(1, 11, 21)로 구성함으로써, 이들 트랜지스터를 동일한 기판(36) 상에 동일한 프로세스를 이용하여 동시에 제작하는 것이 가능하게 된다. 그렇기 때문에, 매트릭스 표시 장치의 제조 공정이 삭감되므로, 매트릭스 표시 장치의 저 코스트화를 도모할 수 있다.

이상과 같이, 회소(37)용의 트랜지스터 T 및 구동 회로용의 트랜지스터로서 박막 트랜지스터(1, 11, 21)를 이용하여도, 임계값이 적정하게 제어되므로, 동작이 안정된 매트릭스 표시 장치를 제공하는 것이 가능하게 된다.

이상, 본 실시예 및 상기한 다른 실시예에서, 몇개의 예를 나타내었지만, 본 발명은, 상기한 각 실시예에 한정되지 않고, 마찬가지의 개념에 기초하는 모든 구성에 적용된다.

예를 들면, 제1 실시예 내지 제4 실시예에서는, 박막 트랜지스터(1, 11, 21)에 대하여 예시했지만, Zn0 또는 Mg_xZn₁ _-x0을 활성층으로 이용하고, 또한 보호층이 부여된 구조에서, 마찬가지로 ZnO에 질소 등이 도핑된 구성이면, pn 접합 다이오드, 쇼트키 다이오드, 바이폴라 트랜지스터, 쇼트키 장벽 전계 효과 트랜지스터, 접합형 전계 효과 트랜지스터 등에도 본 발명이 적용 가능하다.

또한, 제5 실시예에서는, 전자 디바이스로서 액티브 매트릭스형의 액정 표시 장치에 대하여 예시했지만, 다른 표시 장치, 예를 들면 유기 EL 표시 장치나 플렉시블 표시 장치에 대해서도, 마찬가지로 박막 트랜지스터(1, 11, 21)를 스위칭 소자로서 이용하고 있으면, 본 발명의 적용이 가능하다.

또한, 본 발명이 적용 가능한 표시 장치 이외의 전자 디바이스로서는, 박막 트랜지스터(1, 11, 21)를 이미지 판독용의 스위칭 소자로서 이용한, 라인형 이미지 스캐너, 매트릭스형 이미지 스캐너, X선 이미지 센서 등을 예로 들 수 있다. 이러한 스캐너나 센서에서는, 전하 축적 용량에 축적된 전하를 판독하기 위해 회소 전극과 소스 라인 사이에 접속된 스위칭 소자를 게이트 라인에 부여된 게이트 전압(주사 신호)에서 ON한다. 도 12에 도시하는 액정 표시 장치의 회소(37)에서의 액정 용량 C_L 및 보조 용량 C_S을 전하 축적 용량으로 치환함으로써, 트랜지스터 TLS를 스위칭 소자로서 구비하는 스캐너나 센서에서의 화상 신호를 판독하는 부분을 구성할 수 있다. 이 구성에서는, 소스 드라이버(32)가, 회소로부터 판독된 화상 신호의 입력 회로로 치환된다. 또한, 라인형의 스캐너로서는 회소를 1 라인분 이용하면 된다.

또한, 발명을 실시하기 위한 최량의 형태의 항에서 이루어진 구체적인 실시양태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 분명하게 하는 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구의 범위 내에서, 다양하게 변경하여 실시할 수 있는 것 이다.

본 발명의 반도체 장치는, 분위기에 대하여 민감한 ZnO 또는 Mg_xZn₁ _-x0를 격절체에 의해 분위기로부터 격절하고, 또한 I족, Ⅲ족, Ⅳ족, V족 또는 Ⅶ족의 원소를 ZnO 또는 Mg_xZn₁ _-x0에 첨가함으로써, 격절체의 부여에 의해 활성층에 발생하는 가동 전하를 감소시킬 수 있다. 따라서, 본 발명은, 소자 특성이 분위기에 의해 좌우되지 않고 안정되며, 또한 실용 가능한 범위에 임계값 전압을 제어 가능하게 되는 ZnO 또는 Mg_xZn₁ _-x0을 이용한 반도체 장치를 제공하여, 표시 장치 등의 전자 디바이스에 적합하게 이용할 수 있다.

Claims

Zn0 또는 Mg_xZn₁ _-x0의 다결정 상태, 아몰퍼스 상태, 또는 다결정 상태와 아몰퍼스 상태가 혼재하는 상태인 반도체로 이루어지고, I족, Ⅲ족, Ⅳ족, V족 또는 Ⅶ족의 원소가 첨가되어 있는 활성층과,

상기 활성층을, 상기 활성층에서 가동 전하가 이동하는 영역이 분위기의 영향을 받지 않는 범위에서 분위기로부터 격절(隔絶)하는 격절체

를 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 원소는, 질소, 인, 비소, 안티몬 또는 이들 중 2 종류 이상인 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 원소는, 질소, 인, 비소, 안티몬 또는 이들 중 2 종류 이상과 수소인 것을 특징으로 하는 반도체 장치.
제3항에 있어서,

상기 활성층은, 질소, 일산화이질소, 일산화질소 또는 이산화질소 중 1 종류 이상과, 수증기, 과산화수소, 암모니아 또는 이들 중 1 종류 이상을 포함하는 분위기 중에서 형성된 것을 특징으로 하는 반도체 장치.
제3항의 반도체 장치를 제조하는 제조 방법으로서,

상기 활성층을, 질소, 일산화이질소, 일산화질소 또는 이산화질소 중 1 종류 이상과, 수증기, 과산화수소, 암모니아 또는 이들 중 1 종류 이상을 포함하는 분위기 중에서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 격절체는 상이한 격절층으로 이루어지는 것을 특징으로 하는 반도체 장치.
제6항에 있어서,

상기 격절층 중 적어도 1개는, SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO₃, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계 (Li₁ _{- (x + y)}Na_xK_y)(Ga_1-zAl_z)O₂ 또는 이들 중 적어도 2개를 포함하는 고용체에 의해 형성되어 있는 것을 특 징으로 하는 반도체 장치.
제7항에 있어서,

상기 활성층에 접속되는 2개의 전극 이외에 상기 활성층과 계면을 형성하는 상기 격절층 중, 상기 활성층에서의 가동 전하의 이동을 제어하는 제어 전극과 상기 활성층 사이를 절연하는 격절층과 계면을 형성하는 영역 이외에 상기 활성층과 계면을 형성하는 상기 격절층이, SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO₃, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계 (Li₁ _{- (x + y)}Na_xK_y)(Ga₁ _- _zAl_z)O₂ 또는 이들 중 적어도 2개를 포함하는 고용체에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
제6항에 있어서,

상기 격절층 중 적어도 1개는 수지에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
제9항에 있어서,

상기 활성층에 접속되는 2개의 전극 이외에 상기 활성층과 계면을 형성하는 상기 격절층 중, 상기 활성층에서의 가동 전하의 이동을 제어하는 제어 전극과 상기 활성층 사이를 절연하는 격절층과 계면을 형성하는 영역 이외에 상기 활성층과 계면을 형성하는 상기 격절층이 수지에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
제6항에 있어서,

상기 활성층에서의 가동 전하의 이동을 제어하는 게이트 전극과,

상기 활성층과 상기 게이트 전극 사이를 절연하는 상기 격절층으로서의 게이트 절연층과,

상기 활성층에 접속되는 소스 전극 및 드레인 전극을 포함하고,

상기 격절층 중 적어도 1개는, SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO₃, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계 (Li₁ _{- (x + y)}Na_xK_y)(Ga₁ _-zAl_z)O₂ 또는 이들 중 적어도 2개를 포함하는 고용체에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
제11항에 있어서,

상기 소스 전극 및 상기 드레인 전극 이외에 상기 활성층과 계면을 형성하는 상기 격절층 중, 상기 게이트 절연층과 계면을 형성하는 영역 이외에 상기 활성층과 계면을 형성하는 상기 격절층은, SiO₂, Al₂O₃, AlN, MgO, Ta₂O₅, TiO₂, ZrO₂, stab - ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, In₂O₃, La₂O₃, Sc₂O₃, Y₂O₃, KNbO₃, KTaO₃, BaTiO₃, CaSnO₃, CaZrO₃, CdSnO₃, SrHfO₃, SrSnO₃, SrTiO₃, YScO₃, CaHfO₃, MgCeO₃, SrCeO₃, BaCeO₃, SrZrO₃, BaZrO₃, LiGaO₂, LiGaO₂의 혼정계 (Li₁ _{- (x + y)}Na_xK_y)(Ga_1- _zAl_z)O₂ 또는 이들 중 적어도 2개를 포함하는 고용체에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
제6항에 있어서,

상기 활성층에서의 가동 전하의 이동을 제어하는 게이트 전극과,

상기 활성층과 상기 게이트 전극 사이를 절연하는 상기 격절층으로서의 게이트 절연층과,

상기 활성층에 접속되는 소스 전극 및 드레인 전극을 포함하고,

상기 격절층 중 적어도 1개는 수지에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
제13항에 있어서,

상기 소스 전극 및 상기 드레인 전극 이외에 상기 활성층과 계면을 형성하는 상기 격절층 중, 상기 게이트 절연층과 계면을 형성하는 영역 이외에 상기 활성층과 계면을 형성하는 상기 격절층이 수지에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
제1항 내지 제4항 중 어느 한 항의 반도체 장치를 스위칭 소자로서 포함하는 전자 디바이스.
제15항에 있어서,

상기 스위칭 소자는, 회소 전극에의 화상 신호의 기입 또는 판독을 위해 회소 전극에 접속되어 있는 것을 특징으로 하는 전자 디바이스.
제6항의 반도체 장치를 스위칭 소자로서 포함하는 전자 디바이스.
제17항에 있어서,

상기 스위칭 소자는, 회소 전극에의 화상 신호의 기입 또는 판독을 위해 회소 전극에 접속되어 있는 것을 특징으로 하는 전자 디바이스.
제7항의 반도체 장치를 스위칭 소자로서 포함하는 전자 디바이스.
제19항에 있어서,

상기 스위칭 소자는, 회소 전극에의 화상 신호의 기입 또는 판독을 위해 회소 전극에 접속되어 있는 것을 특징으로 하는 전자 디바이스.
제8항의 반도체 장치를 스위칭 소자로서 포함하는 전자 디바이스.
제21항에 있어서,

상기 스위칭 소자는, 회소 전극에의 화상 신호의 기입 또는 판독을 위해 회소 전극에 접속되어 있는 것을 특징으로 하는 전자 디바이스.
제9항의 반도체 장치를 스위칭 소자로서 포함하는 전자 디바이스.
제23항에 있어서,

상기 스위칭 소자는, 회소 전극에의 화상 신호의 기입 또는 판독을 위해 회소 전극에 접속되어 있는 것을 특징으로 하는 전자 디바이스.
제10항의 반도체 장치를 스위칭 소자로서 포함하는 전자 디바이스.
제25항에 있어서,

상기 스위칭 소자는, 회소 전극에의 화상 신호의 기입 또는 판독을 위해 회 소 전극에 접속되어 있는 것을 특징으로 하는 전자 디바이스.
제11항의 반도체 장치를 스위칭 소자로서 포함하는 전자 디바이스.
제27항에 있어서,

상기 스위칭 소자는, 회소 전극에의 화상 신호의 기입 또는 판독을 위해 회소 전극에 접속되어 있는 것을 특징으로 하는 전자 디바이스.
제12항의 반도체 장치를 스위칭 소자로서 포함하는 전자 디바이스.
제29항에 있어서,

상기 스위칭 소자는, 회소 전극에의 화상 신호의 기입 또는 판독을 위해 회소 전극에 접속되어 있는 것을 특징으로 하는 전자 디바이스.
제13항의 반도체 장치를 스위칭 소자로서 포함하는 전자 디바이스.
제31항에 있어서,

상기 스위칭 소자는, 회소 전극에의 화상 신호의 기입 또는 판독을 위해 회소 전극에 접속되어 있는 것을 특징으로 하는 전자 디바이스.
제14항의 반도체 장치를 스위칭 소자로서 포함하는 전자 디바이스.
제33항에 있어서,

상기 스위칭 소자는, 회소 전극에의 화상 신호의 기입 또는 판독을 위해 회소 전극에 접속되어 있는 것을 특징으로 하는 전자 디바이스.