KR102323197B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 그의 제조방법은 기판의 제 1 면 상에 중간 층을 형성하는 단계와, 상기 중간 층 상에 시드 패턴들을 형성하는 단계와, 상기 시드 패턴들 상에 방열 패턴들을 형성하는 단계와, 상기 기판의 상기 제 1 면과 다른 제 2 면 상에 트랜지스터를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로 방열 패턴들을 갖는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 와이드 밴드 갭 반도체는 실리콘 카바이드(SiC) 또는 갈륨 나이트라이드(GaN)와 같은 기존의 반도체 물질의 문턱 전압보다 훨씬 높은 전압에서 동작 가능한 반도체 물질이다. 와이드 밴드 갭 반도체는 갈륨 산화물(Ga2O3)과 같은 산화물 반도체를 포함할 수 있다. 갈륨 산화물은 차세대 전력용 반도체 물질로 주목 받고 있다.
전력용 반도체 물질 내에는 고전압과 고전류가 제공될 수 있다. 전력용 반도체 소자의 접합(junction) 온도는 제어용 반도체 소자의 접합 온도에 비해 높아질 수 있다. 전력용 반도체 소자의 접합 온도가 문턱 접합 온도를 초과할 경우, 전력용 반도체 소자의 성능 및 신뢰성은 저하(degrade)될 수 있다. 따라서, 전력용 반도체 소자는 접합 온도에서 발생되는 열을 방출하는 방열 구조를 가질 수 있다. 예를 들어, 일반적인 전력용 반도체 소자는 후면 비어 홀들 내의 멀티 핑거패턴들과 같은 방열 구조를 가질 수 있다.
본 발명이 이루고자 하는 과제는 기판의 크랙을 방지할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명은 반도체 소자의 제조 방법을 개시한다. 그의 방법은, 기판의 제 1 면 상에 중간 층을 형성하는 단계; 상기 중간 층 상에 시드 패턴들을 형성하는 단계; 상기 시드 패턴들 상에 방열 패턴들을 형성하는 단계; 및 상기 기판의 상기 제 1 면과 다른 제 2 면 상에 트랜지스터를 형성하는 단계를 포함한다.
일 예에 따르면, 상기 시드 패턴들을 형성하는 단계는: 상기 중간 층 상에 시드 층을 형성하는 단계; 및 상기 시드 층을 패터닝 하여 상기 시드 패턴들을 형성하는 단계를 포함할 수 있다.
일 예에 따르면, 상기 시드 층은 나노 결정 다이아몬드 입자들을 포함할 수 있다.
일 예에 따르면, 상기 시드 패턴들은 상기 시드 층의 레이저 에칭 방법에 의해 패터닝될 수 있다.
일 예에 따르면, 상기 방열 패턴들은 결정 다이아몬드를 포함할 수 있다.
일 예에 따르면, 상기 시드 패턴들과 상기 방열 패턴들은 변의 길이가 5mm이하인 정사각형의 모양으로 형성될 수 있다.
일 예에 따르면, 상기 중간 층은 실리콘 질화물을 포함할 수 있다.
일 예에 따르면, 상기 기판의 상기 제 2 면을 연마하는 단계를 더 포함할 수 있다.
상기 트랜지스터를 형성하는 단계는: 상기 기판의 상기 제 2 면 상에 활성 층을 형성하는 단계; 및 상기 활성 층 상에 전극들을 형성하는 단계를 포함할 수 있다.
상기 활성 층의 일부 상에 게이트 절연막을 형성하는 단계를 더 포함할 수 있다. 상기 전극들 중 적어도 하나는 상기 게이트 절연막 상에 형성될 수 있다.
상술한 바와 같이, 본 발명의 개념에 따른 반도체 소자의 제조 방법은 5mm 이하의 변을 갖는 결정 다이아몬드의 방열 패턴들을 이용하여 기판의 크랙을 방지할 수 있다.
도 1은 본 발명의 개념에 따른 반도체 소자의 제조방법을 보여주는 플로우 챠트이다.
도 2 내지 도 8은 도 1의 반도체 소자의 제조 방법을 보여주는 공정 단면도들이다.
도 9는 도 5의 방열 패턴들의 일 예를 보여주는 평면도이다.
도 10은 도 9의 방열 패턴들의 변의 길이에 따른 기판의 크랙 발생 빈도를 보여주는 그래프이다.
도 11은 본 발명의 개념에 따른 반도체 소자의 제조방법을 보여주는 플로우 챠트이다.
도 12 및 도 13은 도 11의 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.
도 14는 본 발명의 개념에 따른 반도체 소자의 제조방법을 보여주는 플로우 챠트이다.
도 15 및 도 16은 도 14의 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.
도 2 내지 도 8은 도 1의 반도체 소자의 제조 방법을 보여주는 공정 단면도들이다.
도 9는 도 5의 방열 패턴들의 일 예를 보여주는 평면도이다.
도 10은 도 9의 방열 패턴들의 변의 길이에 따른 기판의 크랙 발생 빈도를 보여주는 그래프이다.
도 11은 본 발명의 개념에 따른 반도체 소자의 제조방법을 보여주는 플로우 챠트이다.
도 12 및 도 13은 도 11의 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.
도 14는 본 발명의 개념에 따른 반도체 소자의 제조방법을 보여주는 플로우 챠트이다.
도 15 및 도 16은 도 14의 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 명세서에서 솔더, 블록들, 분말들, 스페이서, 및 자기장은 반도체 분야에서 주로 사용되는 의미로 이해될 수 있을 것이다. 바람직한 실시 예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다.
도 1은 본 발명의 개념에 따른 반도체 소자의 제조방법을 보여준다.
도 1을 참조하면, 본 발명의 반도체 소자의 제조방법은, 기판의 후면에 중간 층을 형성하는 단계(S10), 시드 층을 형성하는 단계(S20), 시드 패턴들을 형성하는 단계(S30), 방열 패턴들을 형성하는 단계(S40), 기판의 전면을 연마하는 단계(S50), 및 박막 트랜지스터를 형성하는 단계(S60)를 포함할 수 있다.
도 2 내지 도 8은 도 1의 반도체 소자의 제조 방법을 보여주는 공정 단면도들이다.
도 1 및 도 2를 참조하면, 기판(10)의 후면 상에 중간 층(12)을 형성한다(S10). 일 예에 따르면, 기판(10)은 갈륨 산화물(Ga2O3)을 포함할 수 있다. 기판(10)은 약 2.5X10-6/K 정도의 열팽창 계수를 가질 수 있다. 기판(10)은 약 300㎛이상의 두께를 가질 수 있다. 일 예에 따르면, 중간 층(12)은 실리콘 나이트라이드를 포함할 수 있다. 예를 들어, 중간 층(12)은 화학기상증착방법에 의해 100nm이하의 두께를 갖도록 형성될 수 있다. 이와 달리, 중간 층(12)은 실리콘 산화물(SiO2), 실리콘 탄화물(SiC), 또는 알루미늄 나이트라이드(AlN)를 포함할 수 있다.
도 1 및 도 3을 참조하면, 중간 층(12) 상에 시드 층(14)을 형성한다(S20). 시드 층(14)은 나노 결정 다이아몬드 입자들을 포함할 수 있다. 시드 층(14)은 도포 방법, 스핀 코팅 또는 화학기상증착방법에 의해 중간 층(12) 상에 형성될 수 있다.
도 1 및 도 4를 참조하면, 시드 층(14)을 패터닝하여 시드 패턴들(16)을 형성한다(S30). 일 예에 따르면, 시드 패턴들(16)은 시드 층(14)의 빔 리소그래피 방법에 의해 형성될 수 있다. 이와 달리, 시드 패턴들(16)은 레이저 에칭 방법에 의해 형성될 수 있다.
도 1, 및 도 5를 참조하면, 시드 패턴들(16) 상에 방열 패턴들(18)을 형성한다(S40). 방열 패턴들(18)은 결정 다이아몬드 층을 포함할 수 있다. 방열 패턴들(18)은 약 50㎛ 내지 약 500㎛의 두께를 갖도록 형성될 수 있다. 일 예에 따르면, 방열 패턴들(18)은 화학기상증착방법 또는 열증착 방법에 의해 형성될 수 있다. 방열 패턴들(18)은 약 900℃ 이상의 고열을 통해 형성될 수 있다. 중간 층(12)은 고열에 의해 일부 용융되거나 액화될 수 있다. 기판(10)이 냉각되면, 중간 층(12)은 방열 패턴들(18)과 시드 패턴들(16)을 기판(10)에 고정시킬 수 있다. 따라서, 중간 층(12)은 기판(10)과 방열 패턴들(18)의 접착력을 증가시킬 수 있다.
방열 패턴들(18)의 열팽창 계수는 기판(10)의 열팽창 계수와 다를 수 있다. 예를 들어, 방열 패턴들(18)은 약 0.8X10-6/K 내지 약 1.05X10-6/K의 열팽창 계수를 가질 수 있다. 기판(10)이 냉각되면, 기판(10)과 방열 패턴들(18)은 열팽창 계수의 차이에 의해 휘어지거나 변형될 수 있다. 또한, 기판(10)의 크랙이 발생될 수 있다. 기판(10)의 크랙 발생 빈도는 방열 패턴들(18)의 면적 및/또는 크기에 따라 증가할 수 있다.
도 9는 도 5의 방열 패턴들(18)의 일 예를 보여주는 평면도이다.
도 9를 참조하면, 방열 패턴들(18)은 정사각형 및/또는 사각형의 모양으로 형성될 수 있다. 예를 들어, 방열 패턴들(18)의 면적은 그들의 변(L)의 제곱에 대응될 수 있다. 이와 달리, 방열 패턴들(18)은 사다리꼴, 마름모, 오각형, 또는 원의 모양을 가질 수 있다.
도 10은 도 9의 방열 패턴들(18)의 변(L)의 길이에 따른 기판의 크랙 발생 빈도를 보여준다.
도 10을 참조하면, 방열 패턴들(18)의 변(L)의 길이가 5mm이하일 경우, 기판(10)의 크랙은 발생하지 않을 수 있다. 방열 패턴들(18)이 시드 패턴들(16)의 크기는 나노 결정 다이아몬드 입자들의 크기보다보다 작을 수 없기 때문에 방열 패턴들(18)의 변(L)의 길이는 1nm이상일 수 있다. 방열 패턴들(18)의 변(L)의 길이가 10mm일 때, 기판(10)은 하나의 크랙을 가질 수 있다. 방열 패턴들(18)의 변(L)의 길이가 20mm 일때, 기판(10)은 4개의 크랙을 가질 수 있다. 방열 패턴들(18)의 변(L)의 길이가 25mm 일때, 기판(10)은 약 6개의 크랙을 가질 수 있다.
도 1 및 도 6을 참조하면, 기판(10)의 전면(front surface)을 연마한다(S50). 기판(10)은 화학적기계적연마(CMP) 방법에 의해 얇아 수 있다. 예를 들어, 기판(10)은 1㎛ 내지 약 10㎛의 두께를 갖도록 연마될 수 있다. 일 예에 따르면, 기판(10)의 전면을 연마하는 단계(S50)는 기판(10)의 전면을 식각하는 단계를 포함할 수 있다.
도 1, 도 7 및 도 8을 참조하면, 기판(10)의 전면 상에 박막 트랜지스터들(20)을 형성한다(S60). 박막 트랜지스터들(20)을 형성하는 단계(S60)는 활성 층(22)을 형성하는 단계(S62)와 제 1 내지 제 3 전극들(24, 26, 28)을 형성하는 단계(S64)를 포함할 수 있다.
도 1 및 도 7을 참조하면, 기판(10)의 전면 상에 활성 층(22)을 형성한다(S62). 일 예에 따르면, 활성 층(22)은 갈륨 산화물(Ga2O3)을 포함할 수 있다. 이와 달리, 활성 층(22)은 갈륨나이트라이드(GaN), 또는 알루미늄 갈륨 산화물(AlGa2O3)을 포함할 수 있다. 활성 층(22)은 도펀트(미도시)에 의해 p형 또는 n형으로 도핑될 수 있다. 도편트는 활성 층(22) 내에 약 1X1016EA/cm3 내지 약 5X1020EA/cm3 의 밀도로 제공될 수 있다. 활성 층(22)은 기판(10)으로부터 성장할 수 있다. 일 예에 따르면, 활성 층(22)은 상온보다 높은 고온의 증착방법에 의해 형성될 수 있다. 예를 들어, 활성 층(22)은 HVPE(Hydride Vapor Phase Epitaxy), MBE(Molecular Beam Epitaxy), MOCVD(Metal Organic Chemical Vapor Deposition), MIST-CVD 방법에 의해 형성될 수 있다. 활성 층(22)의 형성 시 기판(10)과 방열 패턴들(18)은 열팽창 계수들의 차이에 의해 변형될 수 있다. 방열 패턴들(18)의 변(L)의 길이가 5mm 이하일 경우, 활성 층(22)의 형성 시에 기판(10)의 크랙의 발생은 방지될 수 있다.
도 1 및 도 8을 참조하면, 활성 층(22) 상에 제 1 및 제 3 전극들(24, 26, 28)을 형성한다(S64). 제 1 내지 제 3 전극들(24, 26, 28)의 각각은 소스 전극, 드레인 전극, 및 게이트 전극일 수 있다. 박막 트랜지스터들(20)의 각각은 약 3㎛ 내지 약 20㎛의 폭 및/또는 길이를 가질 수 있다. 제 1 내지 제 3 전극들(24, 26, 28)은 금속 증착 공정, 리소그래피 공정 및 식각 공정에 의해 형성될 수 있다. 금속 증착 공정은 상온보다 높은 고온의 물리기상증착공정 또는 화학기상증착 공정을 포함할 수 있다. 금속 증착 공정 중 기판(10)과 방열 패턴들(18)은 열팽창 계수들의 차이에 의해 변형될 수 있다. 방열 패턴들(18)의 변(L)의 길이가 5mm 이하일 경우, 금속 증착 공정 중에 기판(10)의 크랙의 발생은 방지될 수 있다.
도 11은 본 발명의 개념에 따른 반도체 소자의 제조방법을 보여준다.
도 11을 참조하면, 반도체 소자의 제조방법은 게이트 절연막을 형성하는 단계(S63)를 포함할 수 있다. 여기서, 중간 층을 형성하는 단계(S10) 내지 기판의 전면을 연마하는 단계(S50), 그리고 박막 트랜지스터를 형성하는 단계(S60a) 내의 활성 층들을 형성하는 단계(S62)는 도 1과 동일할 수 있다.
도 12 및 도 13은 도 11의 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.
도 11 및 도 12를 참조하면, 활성 층(22) 상에 게이트 절연막(30)을 형성한다(S63). 게이트 절연막(30)은 상온보다 높은 고온의 화학기상증착공정에 의해 형성될 수 있다. 기판(10)과 방열 패턴들(18)은 게이트 절연막(30)의 형성 시 열팽창 계수들의 차이에 의해 변형될 수 있다. 도 9의 방열 패턴들(18)의 변(L)의 길이가 5mm 이하일 경우, 게이트 절연막(30)의 형성 시에 기판(10)의 크랙의 발생은 방지될 수 있다. 이후, 게이트 절연막(30)은 리소그래피 공정과 식각 공정에 의해 패터닝될 수 있다.
도 11 및 도 13을 참조하면, 활성 층(22)의 일부와 게이트 절연막(30)의 일부 상에 제 1 내지 제 3 전극들(24a, 26a, 28a)을 형성한다(S64a). 박막 트랜지스터들(20a)의 제 1 내지 제 3 전극들(24a, 26a, 28a)은 금속 증착 공정, 리소그래피 공정 및 식각 공정에 의해 형성될 수 있다.
도 14는 본 발명의 개념에 따른 반도체 소자의 제조방법을 보여준다.
도 14를 참조하면, 반도체 소자의 제조방법은 바이폴라 트랜지스터를 형성하는 단계(S70)를 포함할 수 있다. 바이폴라 트랜지스터를 형성하는 단계(S70)는 불순물 층을 형성하는 단계(S72) 그리고 제 4 및 제 5 전극들을 형성하는 단계(S74)를 포함할 수 있다. 중간 층을 형성하는 단계(S10) 내지 기판의 전면을 연마하는 단계(S50)는 도 1과 동일할 수 있다.
도 15 및 도 16은 도 14의 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.
도 14 및 도 15를 참조하면, 기판(10)의 일부 상에 불순물 층(32)을 형성한다(S72). 불순물 층(32)은 기판(10)의 도전형과 다른 도전형을 갖는 갈륨 산화물(Ga2O3)을 포함할 수 있다. 기판(10)이 p형을 가질 경우, 불순물 층(32)은 n형을 가질 수 있다. 불순물 층(32)은 상온보다 높은 고온의 증착공정에 의해 형성될 수 있다. 불순물 층(32)은 HVPE(Hydride Vapor Phase Epitaxy), MBE(Molecular Beam Epitaxy), MOCVD(Metal Organic Chemical Vapor Deposition), MIST-CVD 방법에 의해 형성될 수 있다 방열 패턴들(18)의 변(L)의 길이가 5mm 이하일 경우, 불순물 층(32)의 형성 시에 기판(10)의 크랙의 발생은 방지될 수 있다.
도 14 및 도 16을 참조하면, 기판(10)의 일부 및 불순물 층(32) 상에 제 4 및 제 5 전극들(34, 36)을 형성한다(S74). 제 4 및 제 5 전극들(34, 36)은 금속 증착 공정, 리소그래피 공정 및 식각 공정에 의해 형성될 수 있다. 바이폴라 트랜지스터들(40)의 제조 공정은 완료될 수 있다. 바이폴라 트랜지스터들(40)은 기판(10), 불순물 층(32), 그리고, 제 4 및 제 5 전극들(34, 36)을 포함할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 위에서 설명한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
Claims (10)
- 기판의 제 1 면 상에 중간 층을 형성하는 단계;
상기 중간 층 상에 시드 패턴들을 형성하는 단계;
상기 시드 패턴들 상에 방열 패턴들을 형성하는 단계;
상기 기판의 상기 제 1 면과 다른 제 2 면을 연마하는 단계; 및
상기 기판의 상기 제 2 면 상에 트랜지스터를 형성하는 단계를 포함하되,
상기 트랜지스터를 형성하는 단계는:
상기 제 2 면 상에 활성 층을 형성하는 단계; 및
상기 활성 층 상에 전극들을 형성하는 단계를 포함하되,
상기 기판은 1㎛ 내지 10㎛의 두께를 갖도록 연마되고,
상기 기판은 갈륨 산화물을 포함하되,
상기 시드 패턴들 및 상기 방열 패턴들의 각각은 다이아몬드를 포함하되,
상기 활성 층은 상기 기판과 동종인 갈륨 산화물을 포함하거나, 상기 기판과 다른 갈륨 질화물 또는 알미늄 갈륨 산화물을 포함하는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 시드 패턴들을 형성하는 단계는:
상기 중간 층 상에 시드 층을 형성하는 단계; 및
상기 시드 층을 패터닝 하여 상기 시드 패턴들을 형성하는 단계를 포함하는 반도체 소자의 제조방법. - 삭제
- 제 2 항에 있어서,
상기 시드 패턴들은 상기 시드 층의 레이저 에칭 방법에 의해 패터닝되는 반도체 소자의 제조방법. - 삭제
- 제 1 항에 있어서,
상기 시드 패턴들과 상기 방열 패턴들은 변의 길이가 1nm이상이고 5mm이하인 정사각형의 모양으로 형성되는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 중간 층은 실리콘 질화물을 포함하는 반도체 소자의 제조방법. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 트랜지스터를 형성하는 단계는 상기 활성 층의 일부 상에 게이트 절연막을 형성하는 단계를 더 포함하되,
상기 전극들 중 적어도 하나는 상기 게이트 절연막 상에 형성되는 반도체 소자의 제조방법.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060183339A1 (en) * | 2005-02-14 | 2006-08-17 | Ravi Kramadhati V | Stressed semiconductor using carbon and method for producing the same |
| US20090108437A1 (en) | 2007-10-29 | 2009-04-30 | M/A-Com, Inc. | Wafer scale integrated thermal heat spreader |
| US20100105166A1 (en) * | 2005-04-13 | 2010-04-29 | Group4 Labs, Llc | Method for manufacturing semiconductor devices having gallium nitride epilayers on diamond substrates |
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| KR20060079242A (ko) * | 2006-04-19 | 2006-07-05 | 팅기 테크놀러지스 프라이빗 리미티드 | 반도체 소자 제조 방법 |
| US8865489B2 (en) * | 2009-05-12 | 2014-10-21 | The Board Of Trustees Of The University Of Illinois | Printed assemblies of ultrathin, microscale inorganic light emitting diodes for deformable and semitransparent displays |
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| KR20150140977A (ko) * | 2014-06-09 | 2015-12-17 | 전자부품연구원 | 반도체 패키지 장치 및 그 제조방법 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060183339A1 (en) * | 2005-02-14 | 2006-08-17 | Ravi Kramadhati V | Stressed semiconductor using carbon and method for producing the same |
| US20100105166A1 (en) * | 2005-04-13 | 2010-04-29 | Group4 Labs, Llc | Method for manufacturing semiconductor devices having gallium nitride epilayers on diamond substrates |
| US20090108437A1 (en) | 2007-10-29 | 2009-04-30 | M/A-Com, Inc. | Wafer scale integrated thermal heat spreader |
| US20160049351A1 (en) | 2014-08-15 | 2016-02-18 | Board Of Regents University Of Oklahoma | High-Power Electronic Device Packages and Methods |
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