JP5608238B2 - 半導体構造 - Google Patents

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Description

本発明による実施例は、ヘテロ構造半導体コンポーネントに関し、特に、半導体構造、トランジスタおよび半導体構造を製造する方法にする。
ヘテロ構造電界効果トランジスタに関して、２つのオーム接点、つまりソースおよびドレインの間のコンポーネントを流れる電流は、非電導性金属半導体接点（ゲート）に与えられる電圧によって電力消費のない方法で理想的に制御される。均一な電界効果トランジスタと対照的に、ＨＦＥＴは不均一材料系を有する。これは、異なるバンドギャップ・エネルギーを有する２つの適切な半導体物質を結合するときに、離散的エネルギー準位を有し、チャネルを示すポテンシャル・ポットが界面で形成されるという事実を利用する。利点は、電荷担体およびドープ領域の分離にある。電流輸送が無ドープ材料において起こるという事実のため、高移動度および良好な高周波特性が達成されることができる。チャネルにおける電荷担体の集中は、印加ゲート電圧によって調整される。
ＩＩＩ族窒化物をベースにした高電子移動度トランジスタ（ＨＥＭＴｓ）としても知られるヘテロ構造電界効果トランジスタ（ＨＦＥＴｓ）は、通常１−１００ＧＨｚの高周波において、他の半導体材料系に基づく相対的なデバイスより大電力を扱うことができる。これらの能力は、広いバンドギャップ、大きい破壊電界および高い電荷担体飽和速度を有するＩＩＩ族窒化物のユニークな材料特性の結果である。二元化合物である窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）およびそれらの合金（三元のＡｌＧａＮ、ＧａＩｎＮ、ＡｌＩｎＮおよび四元のＡｌＧａＩｎＮ）を用いることによって、所望の材料特性の大きい帯域幅がカバーされることができる。確立した応用は、主として、２〜１２ＧＨｚの間の範囲をカバーする。例えば高い空間分解能を有するレーダーのための約３５ＧＨｚおよび９４ＧＨｚの周辺のような高い周波数で、窒化物ＨＦＥＴｓは、従来においては半導体システムのために利用しにくい電力レベルを提供することができる。これらの応用は、高い表面電荷担体密度および高電子移動度と組み合わさって小さいゲート長、すなわち薄い障壁層を必要とする。
ＨＦＥＴｓとともに使用するためによく研究されたヘテロ構造は、ＡｌＧａＮ／ＧａＮ系である。ＡｌＧａＮ／ＧａＮのための材料成長および部品技術が成熟のかなり高いレベルに達したにもかかわらず、ＡｌＧａＮ層中の応力は固有の不利な点であり、それはコンポーネント設計のための物理的限界という結果になる。この課題は特に１．５×１０13ｃｍ-2のすばらしい電子密度を有するヘテロ構造の実現において深刻であり、それはＡｌＧａＮ／ＧａＮの応力緩和および限られた寿命のためほぼ不可能である。これに関連したＡｌＧａＮ／ＧａＮの他の不利な点は、同時に高い表面電子密度と、例えば非常に速いトランジスタのためのゲート長を有する有効なスケーリングのために必要な薄い障壁とを有するヘテロ構造をつくることの難しさである。
最近の報告において、ＡｌＧａＮ障壁は約１８％のインジウム濃度を有するＡｌＩｎＮ化合物と交換された（例えば、「Ｇｏｎｓｃｈｏｒｅｋ ｅｔ ａｌ．， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ８９（０６２１０６）（２００６）」および「Ｘｉｅ ｅｔ ａｌ．， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ９１， １３２１１６，（２００７）」参照）。この構成については、ＡｌＩｎＮの面内の格子定数はＧａＮのそれと同じであり、その結果、ＡｌＩｎＮ／ＧａＮヘテロ構造は格子整合し、応力のないものである。高いアルミニウム含有量および従って格子整合したＡｌＩｎＮの高い自発分極のため、１０ｎｍ未満の障壁層厚さは、高い表面電子密度を得るのに十分である。しかしながら、ＡｌＩｎＮは、合金非混和性を有し、従って材料としては低品質のものである。単純なＡｌＩｎＮ／ＧａＮヘテロ構造は、典型的ＡｌＧａＮ／ＧａＮウェーハの電子移動度の一部を有するだけである。さらに、ＨＦＥＴ動作のために重要なＡｌＩｎＮベースの構造とのオーム性接点は、いくつかの要因によってＡｌＧａＮベースの基準を有するそれらより高い端子抵抗値を有する。
ＡｌＩｎＮベースのヘテロ構造についての電子移動度は、ＧａＮチャネルおよび格子適合した障壁層の間にＡｌＮ中間層を挿入することによって非常に改善されることができる（「Ｇｏｎｓｃｈｏｒｅｋ ｅｔ ａｌ．， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ８９， ００６２１０６，（２００６）」。ＡｌＮは、ＡｌＩｎＮ障壁層からチャネルの二次元電子ガス（２ＤＥＧ）を分離し、直接のＡｌＩｎＮ／ＧａＮシーケンスと比較して改良された界面粗さを可能にするスペーサとして役立つ。それにもかかわらず、最適化されたＡｌＩｎＮ／ＡｌＮ／ＧａＮ構造でさえ、ＡｌＧａＮ／ＧａＮまたはＡｌＧａＮ／ＡｌＮ／ＧａＮ構造のそれらより実質的に低い移動度値を有するだけである。
ヘテロ構造およびそれらの応用の付加的な実施例が下で示される。例えば、米国特許２００２／００５８３４９Ａ１は、ＡｌＩｎＮＧａＮを含む四元の層を用いて窒化物ベースのヘテロ構造コンポーネントを生産する方法を示している。
さらに、米国特許２００８／００５４３０３Ａｌは、材料層の界面の面内の格子定数の間の関係の操作により改良された電力特性を有するＩＩＩ族窒化物ベースの電界効果トランジスタを示している。
さらに、米２００６／０１９７１０９ Ａ１は、圧電性物質によって誘発されるバンド曲がりおよび（Ａｌ、Ｉｎ、Ｇａ）Ｎサブチャネル層に関連する自発的な電荷担体をもたらすために、第１のＧａＮチャネル層と第２のＧａＮチャネル層との間に配置された非常に薄い（Ａｌ，Ｉｎ，Ｇａ）Ｎサブチャネル層を含むＧａＮチャネル構造を有する高電子移動度を有するトランジスタを記載している。２つ以上のチャネルは、従って、トランジスタの直線性を改善するために形成される。
公表文献「Ｌｉｕ ｅｔ ａｌ．， Ａｐｐｌ． Ｐｈｙ． Ｌｅｔｔ． ８６， ２２３５１０（２００５） Ｄｅｍｏｎｓｔｒａｔｉｏｎ ｏｆ ｕｎｄｏｐｅｄ ｑｕａｔｅｒｎａｒｙ ＡｌＩｎＧａＮ／ＧａＮ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ ｏｎ ｓａｐｐｈｉｒｅ ｓｕｂｓｔｒａｔｅ」は、サファイヤ基板上の非ドープのＡｌＩｎＧａＮヘテロ構造電界効果トランジスタを示す。
さらに、公表文献「Ｌｉｕ ｅｔ ａｌ．， Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ． ４５， ５７２８−５７３１（２００６） Ｎｏｖｅｌ ｑｕａｔｅｒｎａｒｙ ＡｌＩｎＧａＮ／ＧａＮ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ｓａｐｐｈｉｒｅ ｓｕｂｓｔｒａｔｅ」には、サファイヤ基板に生じるアルミニウムの異なるモル量を備えた非ドープの四元ＡｌＩｎＧａＮ／ＧａＮヘテロ構造電界効果トランジスタが開示されている。
さらに、「Ａｄｉｖａｒａｈａｎ ｅｔ ａｌ．， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ５５， ４９５−４９９（２００８） Ｄｏｕｂｌｅ−ｒｅｃｅｓｓｅｄ ｈｉｇｈ−ｆｒｅｑｕｅｎｃｙ ＡｌＩｎＧａＮ／ＧａＮ ｍｅｔａｌ ｏｘｉｄｅ ｄｏｕｂｌｅ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ」は、高周波応用のための低閾値ＡｌＩｎＧａＮ／ＩｎＧａＮ／ＧａＮ金属酸化物半導体二重ヘテロ構造電界効果トランジスタを開示している。
本発明の目的は、チャネル層の電荷担体移動度および／またはヘテロ構造部品の寿命を増加させることを可能にするヘテロ構造コンポーネントのための改良された半導体構造をつくり出すことである。
この目的は、請求項１または請求項１０の半導体構造または請求項１１の方法によって達成される。
本発明の一実施例は、障壁層、スペーサ構造およびチャネル層を含む半導体構造を提供する。障壁層は、ＩＩＩ族窒化物を含む。さらに、スペーサ構造は、第１の窒化アルミニウム層、第２の窒化アルミニウム層および中間層を含む。中間層は、ＩＩＩ族窒化物を含み、第１の窒化アルミニウム層および第２の窒化アルミニウム層の間に配置される。中間層は、第２の窒化アルミニウム層との界面において第１の自由電荷担体密度を有する。スペーサ構造は、障壁層およびチャネル層の間に配置される。チャネル層は、ＩＩＩ族窒化物を含み、スペーサ構造の第１の窒化アルミニウム層との界面において第２の自由電荷担体密度を有する。第１の窒化アルミニウム層、第２の窒化アルミニウム層および間層は、第１の自由電荷担体密度が第２の自由電荷担体密度の１０％未満であるような層厚さを有する。
本発明による実施例は、スペーサ構造のため、例えば、障壁の材料品質の影響がチャネル層の電荷担体移動度の形で半導体構造の電気的に関連した特性に軽微な影響を及ぼすという中心的な考えに基づく。したがって、例えば、チャネル層の材料と同じ自然の格子定数を有する材料が障壁層のために用いられることができるが、この種の材料は異なる格子定数を有する他の材料より非常に低い材料品質でのみしばしばつくることができる。同じ自然の格子定数を有する障壁材料の選択により、内部応力は非常に低減されることができ、したがって、この種の半導体構造の寿命は電荷担体移動度がほとんどまたは全く変化することなく、確実に増加することができる。さらに、チャネル層は、例えば、障壁層の作製の間、スペーサ構造によって保護されることができ、その結果、チャネル層の材料の高品質は維持されることができ、それは電荷担体移動度に直接の効果を有する。
本発明によるいくつかの実施例において、中間層の層厚さは、第１の窒化アルミニウム層の層厚さの２倍未満である。これは、中間層における第１の電荷担体密度がチャネル層における第２の電荷担体密度と比較して低く保たれるという結果を得ることを可能にする。
本発明によるいくつかの実施例は、障壁層、スペーサ構造およびチャネル層を含む半導体構造に基づく。障壁層は、材料としてのＡｌＧａＩｎＮまたはＡｌＧａＮを含み、チャネル層は材料としてのＧａＮまたはＩｎＧａＮを含む。スペーサ構造は、第１の窒化アルミニウム層、第２の窒化アルミニウム層およびＧａＮ層を含む。第１の窒化アルミニウム層および第２の窒化アルミニウム層は、０．４ｎｍと１．４ｎｍとの間の層厚さを有する。ＧａＮ層は、１．５ｎｍ未満の層厚さを有する。ＧａＮ層は、第１の窒化アルミニウム層および第２の窒化アルミニウム層の間に配置され、第２の窒化アルミニウム層との界面において第１の自由電荷担体密度を有する。さらに、スペーサ構造は障壁層とチャネル層との間に配置され、チャネル層はスペーサ構造の第１の窒化アルミニウム層との界面において第２の自由電荷担体密度を有する。第１の窒化アルミニウム層、第２の窒化アルミニウム層およびＧａＮ層は、第１の自由電荷担体密度が第２の自由電荷担体密度の１０％未満であるような層厚さを有する。
本発明による実施例は、添付の図を参照して、以下において更に詳細に説明される。
図１は、半導体構造の横断面図解図である。 図２は、半導体構造の横断面図解図である。 図３は、半導体構造の横断面図解図である。 図４は、図３にかかる典型的なヘテロ構造の伝導帯のポアソン・シュレーディンガー・シミュレーションを示す図である。 図５は、半導体構造の横断面図解図である。 図６は、ヘテロ構造上のホール測定で見出される室温における電荷担体移動度を示す図である。 図７は、半導体構造を製造する方法を示すフロー図である。
以下において、同じまたは類似の機能特性を有する物あるいは機能体の範囲については、同じ参照符号が用いられる。
図１は、本発明の一実施例による半導体構造１００の横断面図解図である。半導体構造１００は、障壁層１１０、スペーサ構造１２０およびチャネル層１３０を含む。障壁層１１０は、ＩＩＩ族窒化物を含む。スペーサ構造１２０は、第１の窒化アルミニウム層１２２、中間層１２４および第２の窒化アルミニウム層１２６を含む。中間層１２４は、ＩＩＩ族窒化物を含み、第１の窒化アルミニウム層１２２および第２の窒化アルミニウム層１２６の間に配置される。さらに、中間層１２４は、第２の窒化アルミニウム層１２６との界面において第１の自由電荷担体密度を有する。スペーサ構造１２０は、障壁層１１０およびチャネル層１３０の間に配置される。チャネル層１３０は、障壁層１１０のように、ＩＩＩ族窒化物を含み、スペーサ構造１２０の第１の窒化アルミニウム層１２２との界面において第２の自由電荷担体密度を有する。第１の窒化アルミニウム層１２２、中間層１２４および第２の窒化アルミニウム層１２６は、第１の自由電荷担体密度が第２の自由電荷担体密度の１０％未満であるような層厚さを有する。
ＩＩＩ族窒化物は、化学元素の周期系のＩＩＩ族の元素の化合物であり、例えば、窒素を有するアルミニウム、ガリウムまたはインジウムなどである。ＩＩＩ族窒化物の例としては、特に、窒化アルミニウムＡｌＮ、窒化ガリウムＧａＮ、窒化インジウムＩｎＮ、アルミニウム・ガリウム窒化物ＡｌＧａＮ、ガリウム・インジウム窒化物ＧａＩｎＮ、アルミニウム・インジウム窒化物ＡｌＩｎＮおよびアルミニウム・ガリウム・インジウム窒化物ＡｌＧａＩｎＮなどがある。
ここで記載されている層状構造のため、いわゆる二次元電子ガス（２ＤＥＧ）は、スペーサ構造１２０の第１の窒化アルミニウム層１２２とチャネル層１３０との界面で成長することができる。二次元電子ガスは、界面に対して垂直な方向においてよりも２つの直交方向におけるチャネル層１３０の界面に沿って非常に大きな範囲を有する。二次元電子ガスの最大電荷担体密度は、界面で直接成長することを必要とせず、その代わりに界面に直交する二次元電子ガスの範囲の中で、界面の近くで通常成長する。チャネル層１３０の第２の自由電荷担体密度は、例えば、界面における自由電荷担体密度に直接、または、二次元電子ガスの最大自由電荷担体密度に関連する。したがって、中間層１２４の第１の電荷担体密度は、例えば、第２の窒化アルミニウム層１２６との界面における自由電荷担体密度に、または、中間層１２４の中の最大自由電荷担体密度に関連する。自由電荷担体は材料の選択によって陰電子でも正孔でもよいが、以下の説明において、電子が優位な自由電荷担体としてみなされる。
第１の窒化アルミニウム層１２２、中間層１２４および第２の窒化アルミニウム層の層厚さが、第１の自由電荷担体密度が第２の自由電荷担体密度の１０％未満であるように選択される場合、チャネル層と比較するとスペーサ構造１２０の中間層１２４において、無視できるほど小さい伝導帯が成長するだけであるか、または全く発現しない。顕著な伝導チャネルが中間層１２４において成長する場合、あたかもスペーサ構造１２０が単一の窒化アルミニウム層だけから成るかのように、障壁層１１０の材料品質は半導体構造１００の電気特性に等しく負の影響を及ぼすこともあり得る。したがって、中間層１２４の伝導チャネルは望ましくなく、第１の窒化アルミニウム層１２２、中間層１２４および第２の窒化アルミニウム層１２６の層厚さの適切な選択によって抑制されることができる。第１の自由電荷担体密度が第２の自由電荷担体密度の１０％未満である場合、伝導チャネルは抑制されたものと考えられる。第１の自由電荷担体密度は、好ましくは第２の自由電荷担体密度の５％、２％、１％または０．５％未満でなければならない。
チャネル層１３０が最も高い可能な材料品質によってつくられるので、電荷担体移動度のための最も高い可能な理論的上限が予め選択されることができる。スペーサ構造１２０の、そして障壁層１１０の層の作製中の負の効果、およびスペーサ構造の、そして障壁層１１０の材料の選択による負の影響は、到達不能である電荷担体移動度のこの理論的上限という結果になる。本発明によるスペーサ構造１２０の統合により、チャネル層１３０における電荷担体移動度上の障壁層１１０の材料の品質の影響は、著しく減らされることができる。さらに、チャネル層１３０はスペーサ構造１２０の、そして障壁層１１０の層の作製においてよりよく保護されることができ、その結果、電荷担体移動度が理論的上限よりもっと密接に接近することができる。
第１の窒化アルミニウム層１２２、中間層１２４および第２の窒化アルミニウム層１２６の層厚さに加えて、障壁層、中間層およびチャネル層のための特定のＩＩＩ族窒化物の選択は、第１の電荷担体密度が第２の電荷担体密度の１０％未満であるという事実に影響を及ぼす。障壁層１１０、中間層１２４およびチャネル層１３０は、異なるか、部分的に異なるか、同一のＩＩＩ族窒化物を含む。
本発明のいくつかの実施例において、中間層１２４は、第１の窒化アルミニウム層の２倍より薄い。あるいは、中間層１２４の層厚さは、第１の窒化アルミニウム層の層厚さの１．９倍マイナス０．１ｎｍ未満である。
第１の窒化アルミニウム層１２２および第２の窒化アルミニウム層１２６は、例えば、０．４ｎｍより大きく、１．４ｎｍより小さい（または、０．６ｎｍより大きく１ｎｍより小さい）層厚さを有する。中間層１２４は、例えば、１．５ｎｍ未満（または、１．２ｎｍ、１ｎｍまたは０．８ｎｍ未満）の層厚さを有する。
本発明のいくつかの実施例において、障壁層１１０は、スペーサ構造１２０の第２の窒化アルミニウム層１２６と直接隣接している。たとえば、障壁層１１０がＩＩＩ族窒化物としてＡｌＧａＩｎＮまたはＡｌＧａＮを含む場合、張力は低減されることができる。ＧａＮ層が障壁層１１０および第２の窒化アルミニウム層１２６の間にある場合、例えば、障壁層１１０のＡｌＧａＩｎＮまたはＡｌＧａＮとの間に応力が常にあるだろう。スペーサ構造１２０が障壁側でＧａＮによって封印されている場合、ＧａＮが通常成長の間のＡｌＮより著しく小さい抵抗を有するので、半導体構造の成長の間、チャネルのより少ない保護があるだろう。
図２は、本発明の一実施例による半導体構造２００の横断面図解図を示す。半導体構造２００の層順序は、図１に示される層順序に対応する。障壁層１１０は、ＩＩＩ族窒化物としてのＡｌＧａＩｎＮまたはＡｌＧａＮを含む。中間層１２４は、窒化ガリウムを含み、したがって、窒化ガリウム層と称される。さらに、チャネル層１３０は、ＩＩＩ族成分としてＧａＮまたはＩｎＧａＮを含む。さらに、第１の窒化アルミニウム層および第２の窒化アルミニウム層は０．４ｎｍおよび１．４ｎｍの間の層厚さを有し、窒化ガリウム層１２４は１．５ｎｍ未満の層厚さを有する。ここで記載する個々の層の材料およびスペーサ構造１２０の層の層厚さの選択は、第１の電荷担体密度が第２の電荷担体密度の１０％未満となることを確実にすることを可能にする。
本発明によるいくつかの実施例は、図１または図２に示す半導体構造を有するトランジスタに関する。さらに、トランジスタは、ソース接点、ドレイン接点およびゲート接点（制御電極）を含む。ソース接点およびドレイン接点は、チャネル層に電気的に接続されている。ゲート接点は、ソース接点およびドレイン接点の間に配置され、ゲート電位を与えることによって、チャネル層のソース接点およびドレイン接点の間の電流のアンペア数を制御することができる。ゲート接点は直接障壁層に適用されることができ、その結果、ショットキー接触が形成される。あるいは、電気絶縁層（ゲート誘電体）が、ゲート接点および障壁層の間に形成される。
さらに、半導体構造は、チャネル層に直接隣接するバッファ層を有し、バッファ層に隣接する基板を有する。基板は、バッファ層が適用されることができるキャリア材料として働く。バッファ層は、能動部品（例えばトランジスタ）に対する基板の影響を抑制して、更なる結晶成長のために最も完全で可能な結晶格子を提供するために用いられる。
以下のチャネル層は、その上部でスペーサ構造に接し、それに障壁層が続いている。異なる仕事関数およびバンドギャップのため、チャネル層と第１の窒化アルミニウム層との間の界面において伝導帯にポテンシャル・ポットが形成され、そこにおいて、電子がより良好なエネルギー状態のために、好ましくは電子が保持される。電荷担体の自由な移動方向がこのポテンシャル・ポットの小さいバンド幅のためにスペースの２つの方向だけに限られるので、この領域は二次元電子ガスとも呼ばれる。例えば、二次元電子ガスが非ドープチャネル層にある場合、イオン化ドナー・トランクのためドープ層と比較すると電荷移動において散乱過程がほとんど発生せず、非常に良好な移送物性（例えば高い電荷担体移動度）に至る。
フェルミ準位に関連するポテンシャル・ポットの位置は、例えば、ブロッキング・ショットキー接触によって行われるゲート接点における電圧を介して調整されることができる。ソース接点およびドレイン接点の領域では、ドープ層が障壁層にあり、ドレイン接点およびソース接点のオーム接触を改良するのに役立つ。
この種のトランジスタは、ヘテロ構造電界効果トランジスタとしても公知である。
図３は、本発明の一実施例による半導体構造３００を示す断面図解図である。半導体構造３００は、図１に示すような半導体構造に対応する層構造を含む。さらに、チャネル層１３０に隣接した半導体構造３００は、バッファ層３４０および、それに隣接して、上述したような基板３５０を含む。例えば、ソース接点３０２、ドレイン接点３０４およびゲート接点３０６によって示されるように、半導体構造３００はヘテロ構造電界効果トランジスタを作製するために更に処理される。
この実施例の図解図は、縮尺比に忠実に記載されていない。
半導体構造３００を作製する際に、最初に、バッファ層３４０が基板３５０上に成長させられ、チャネル層１３０がそれに続く。スペーサ構造１２０の層は、第１の窒化アルミニウム層１２２、中間層１２４および第２の窒化アルミニウム層１２６の形でチャネル層１３０に適用される。それから、その上に、障壁層１１０が成長させられる。
この例では、スペーサまたはスペーサ構造１２０は、窒化アルミニウム層と、それに続く窒化ガリウム層と、それに続く他の窒化アルミニウム層から成る。全ての３つの部分的な層は、数オングストロームから２〜３ナノメートルの間の厚みを有するが、通常は１ｎｍ以下の厚さである。深さに関して伝導帯エネルギーにおける変化を最適化して、第２の二次元電子ガスが窒化ガリウム部分層（中間層）において形成されないことを確実にするために、適切な厚みが、他の方法から離れて、例えば、ポアソン−シュレーディンガー・シミュレーションを基礎として決定されることができる。
図４は、図３に示される実施例について、伝導帯４１０のポアソン−シュレーディンガー・シミュレーション４００および典型的なヘテロ構造のための電荷担体密度４２０の例を示す。図表４００は、チャネルと対向する障壁層の表面に対してｘ軸上においてナノメートルで測定される深さを示す。ｙ軸は、一方で、伝導帯についてエネルギーＥとフェルミ・エネルギーＥfとの間のエネルギー差を電子ボルトで示し、他方で、１０19ｃｍ-3の単位で電荷担体密度ｎを示す。電荷担体密度は、チャネル層と第１の窒化アルミニウム層との界面の近くで、明確な最大を示す。２つの窒化アルミニウム層は十分な厚みを有し、中間層は十分に薄く、その結果、中間層において発現している電荷担体密度はチャネル層の電荷担体密度と比較すると無視できるほどである。障壁層は、チャネル層より非常に大きいバンドギャップを有し、その結果、チャネル層においてより障壁層において著しく低い自由電荷担体密度がある。図４に示すように、伝導帯は、（スペーサ構造との界面の近くの）チャネル層の領域において最低エネルギーを有する。
図３に示す実施例において、障壁層は、窒化ガリウムにほぼ適合する構成を有するＡｌxＧａ1-x-yＩｎyＮでできている。例えば、ｘ／ｙ比率は、４．５および５の間の範囲にある。これらの状況の下で、ガリウム濃度１−ｘ−ｙは、例えば、０から０．９まで変化することができ、それは、例えば、窒化ガリウムに関して格子整合したＡｌＩｎＮを含む。ここで、格子整合したとは、例えば、材料同士の自然の格子定数が同じことまたはほとんど同じことを示す。例えば、ＡｌＧａＩｎＮ層（障壁層）は、１０ｎｍ以下の厚みを有する。ＡｌＧａＩｎＮ（障壁層）の厚さおよび構成、特にそのガリウム濃度は、二次元電子ガスの表層電子密度、ゲート接点での障壁の高さ、ＨＦＥＴの閾値電圧を調整するためにおよび／またはオーム端子抵抗を最適化させるために変化させられる。
別の実施例では、スペーサ（スペーサ構造）は、最初と最後の部分的な層は窒化アルミニウムで構成されるようにして、３以上の部分的な層の任意の数から成ることができる。ＡｌＧａＩｎＮ層（障壁層）は、スケーラビリティの代わりに電荷担体限定に関してそれらを最適化するために、１０ｎｍ以上の厚さを有することもできる。ｘ／ｙが４．５および５の間の範囲外にあるような格子整合した状況からの逸脱は、例えば閾値電圧を調整するために用いることもできる。
チャネル層１３０は、例えば、窒化ガリウムまたはＩｎcＧａ1-cＮを含むことができ、バッファ層３４０は窒化ガリウムまたはＡｌbＧａ1-bＮを含むことができる。
スペーサ（スペーサ構造）の可能な層厚さの組合せは、シミュレーションで決定されることができる。例えば、窒化ガリウム中間層１２４における１０18ｃｍ-3未満の電荷担体濃度が必要であって、例えば、密度がチャネルと比較してこの層の領域の単位当たりの１％未満の電荷担体である場合、これはおよそ以下の関係を得る。
ｄ（ＧａＮ、中間層）＜（１．９×ｄ（ＡｌＮ、チャネル側）−０．１ｎｍ）
換言すれば、中間層１２４の層厚さは、第１の窒化アルミニウム層の層厚さの１．９倍マイナス０．１ｎｍ未満である。この情報は、例えば、障壁側の窒化アルミニウム層（第２の窒化アルミニウム層）および障壁の一定の厚さに適用できる。窒化ガリウム中間層における数パーセントの電荷担体（＜１０％）の量がまだ許容できるので、中間層および第１の窒化アルミニウム層の層厚さは以下の方程式に従って選択されることもできる。
ｄ（ＧａＮ、中間層）＜２×ｄ（ＡｌＮ、チャネル側）
換言すれば、中間層の層厚さは、第１の窒化アルミニウム層の層厚さの２倍未満である。
ここで記載されているアプローチにおいて、ＡｌＮ／ＧａＮ／ＡｌＮ層配列は、例えば、チャネルにおける電子への障壁の負の効果を減らすためのスペーサ構造として役立つ。ＧａＮ中間層の電荷担体密度は、この設計において最小化される。図３に示される例において、実際のチャネルの領域の単位当たりの電荷担体密度は、例えば、約２×１０13ｃｍ-2であり、（スペーサ構造の一部として）例えば１．４ｎｍの厚さを有する窒化ガリウム層においては、約５×１０10ｃｍ-2だけ、すなわち約０．２５％である。それにもかかわらず、中間層において、例えば、他の要件のために、数％以上であるが１０％未満の比較的多い電荷担体を含む設計を選択することは、自然に考えられる。
一般に、電荷担体の概略、すなわち、電荷担体密度は、例えば、図４に示されて伝導帯端部からの位置の関数である。伝導帯端がエネルギー的に低いほど、この位置での電荷担体密度が大きくなる。（障壁側の）ＡｌＮ／ＧａＮ／（チャネル側の）ＡｌＮの層配列について考えると、以下の影響がある。つまり、チャネル側の窒化アルミニウムの層厚さが大きいほど、窒化ガリウム層での電荷担体密度が小さくなる。より厚い窒化アルミニウムは、エネルギー的に窒化ガリウムの伝導帯を“上げる”。さらに、窒化ガリウム層の層厚さが大きいほど、伝導帯に関して窒化ガリウムのより大きな領域が低いエネルギーにあるので、その中の電荷担体密度が大きくなる。スペーサ構造の層厚さの選択の１つの例は、０．７ｎｍの窒化アルミニウム（障壁側）／１．４ｎｍのＧａＮ／０．８ｎｍのＡｌＮ（チャネル側）である。ここで記載されている関係は、例えば、窒化物トランジスタのために使用されるようないわゆるＩＩＩ族極性材料（ＩＩＩ−表面または、Ｇａ−表面と呼ばれる）を求める。例えば、いわゆるＮ−極性材料（Ｎ−表面）が使われる場合、他の関係が適用できる。
スペーサは、例えば、その安定性およびその電子的性質により、成長の間の、そして、完成構造のチャネルを障壁の負の効果から保護するために用いられる。障壁が、例えばＡｌＧａＮの場合、チャネルとは異なる自然ないわゆるリラックスした格子定数を有する場合であっても、常に応力を受ける障壁（スペーサと同様に）のいわゆる仮像の成長がある。換言すれば、障壁の横方向の格子定数（層と平行の）は、チャネルのそれに伸ばされるかまたは圧縮される。障壁は、永久に機械的応力の下にある。
チャネルと同じ横方向の定数（自然の横方向の定数）を有する障壁材が選択される場合、より長い寿命が期待できる。それから、（スペーサの薄い窒化アルミニウム層以外に）構造には応力がない。しかしながら、この種の格子整合した化合物は、例えば、ＡｌＧａＮと比較できるような品質ではないか、同じ品質から程遠い。しかしながら、ここで記載されているスペーサ（スペーサ構造）が用いられる場合、障壁の材料の品質は構造の電気的に関連した特性に軽微な影響を及ぼすだけである。ここの材料の品質は障壁の等質性または成長効果に関連し、構造の電気的に関連した特性は、例えば、チャネル層における電荷担体移動度である。
チャネル層上の約１．４ｎｍ以上の厚さを有する窒化アルミニウム層が異なる格子定数のためチャネル層上に作製することが困難であるので、例えば、１枚の厚い窒化アルミニウム層の代わりにスペーサ構造の３つの層の使用が必要である。中間層の材料としての窒化ガリウムの選択は、チャネル層の材料にもよるが、高品位に作製することができ、更に、チャネル層と同じ自然な格子定数を有するので、有利である。
窒化ガリウムに代わるものとして、ＡｌＧａＮが中間層のための材料として使われることができるが、それは、ＧａＮより少ない自由電荷担体を提供し、したがって同じ状況の下で低い電荷担体密度を占めるからである。したがって、ＡｌＧａＮには、ＧａＮに関するチャネル層と比較すると、材料品質および／または自然な格子定数に関して不利な点がある。
変形例として、図５は、本発明の実施例に対応する半導体構造５００の他の断面図解図を示す。半導体構造５００は図３に示される半導体構造に対応するが、スペーサ（スペーサ構造）はＡｌＧａＮ障壁層と組み合わされる。前の実施例のように、スペーサはチャネル上に成長し、ＡｌＧａＮ障壁層はスペーサ上に成長する。
図３のように、図５の図解図は、縮尺に忠実に描かれていない。
一般的に、スペーサ構造は、二次元電子ガスがスペーサの、および障壁層の分極によって誘導されるチャネル（チャネル層）上に成長する。多くの実施例において、チャネルは、窒化ガリウムでできている。他の実施例において、チャネルはＩｎcＧａ1-cＮで形成されてもよく、例えば、ｃが０〜０．２の範囲にあるものである。いずれの場合においても、チャネルはバッファ層上に成長することができ、それは、例えば窒化ガリウム、または、ＡｌbＧａ1-bＮでできており、例えば、ｂは、０〜０．１の範囲である。ＩｎＧａＮで形成された中間層は、チャネル（チャネル層）およびバッファ（バッファ層）の間の電気的後側障壁として、任意に導入されることができる。バッファ層は、絶縁を改善するためにドーピングを任意に有することができ、または、欠陥を減らすために、中間層および／またはミクロ構造またはナノ構造を有することができる。さらに、バッファ層は、任意に核形成層を用いて、基板上に成長することができる。基板材料は、例えば、炭化ケイ素ＳｉＣ、サファイヤ、シリコン、バルクＧａＮ（ボリュームＧａＮ）またはバルクＡｌＮ（ボリュームＡｌＮ）であってもよい。
いくつかの実施例において、単層または複数層からなるカバーは、任意に障壁層上に成長させることができる。いくつかの実施例において、ヘテロ構造のいくつかの、またはすべての部分、例えば、バッファ、チャネル、スペーサ、障壁および／またはカバーは、その成長の順に、故意に、または意図せずにドーピングされ、それはまた、変調ドーピングプロファイルを障壁層に含む。
ヘテロ構造は、十分な材質および厚みの正確さをもって実行されるいかなる適切な技術を用いても成長させることができ、これは、分子線エピタキシー（ＭＢＥ）または金属有機化学蒸着（ＭＯＣＶＤ）および金属有機気相エピタキシー（ＭＯＶＰＥ）を含むがこれに限定されるものではない。
上記のようなヘテロ構造または半導体構造を用いて、オーム接点のソースおよびドレイン接点およびソースとドレインとの間のゲート接点を適用することによって、ＨＦＥＴコンポーネントを半導体ヘテロ構造の表面に形成することができる。接点のいずれかを適用する前に、任意の凹部設定が選択区域において実行されてもよい。任意の絶縁層が、ゲート接点および半導体表面の間に導入されることができる。コンポーネントは、例えばメサ・エッチングまたはイオン注入などの方法を用いて、横方向に分離されることができる。追加コンポーネント、例えば保護層、ゲートヘッドおよび／またはフィールドプレートはコンポーネント・プロセスの一部として加えられることもできる。
本発明によるいくつかの実施例において、有利な点は、例えば、適切な構成を有する４番目の障壁層と組み合わされて、スペーサ（スペーサ構造）の効果から得られる。これは、例えば、高い表面電荷担体密度および高い電子移動度と共に薄い障壁層厚さの実現を可能にする。したがって、高速用途に必須の短いゲート長が使われることもできる。
例えば、図３において例示される実施例とともに記載されているようなＡｌＮ／ＧａＮ／ＡｌＮの３層スペーサを使用することにより、チャネルの二次元電子ガスおよび障壁層間の分離は単一の窒化アルミニウム中間層と比較すると増加し、同時に、中間のＧａＮ層（中間層）がＧａＮベースの構造の場合自然に格子整合されているので応力が適度なレベルに保たれる。例えば、窒化アルミニウム層は、１〜１．５ｎｍの厚さを有するよく知られた窒化アルミニウムの中間層よりずっと薄い０．６〜０．７ｎｍの厚さを有し、その結果、例えば、窒化アルミニウム層の欠陥の発達を防止することができる。さらに、３重の層スペーサは、成長がスペーサの後も続く場合に、下部の層に対して保護を提供することができる。これは、格子整合したＡｌＩｎＮ層またはＡｌＧａＩｎＮ層が成長するときに、特に有利である。障壁層の比較的低い成長温度のため、基板温度を徐々に低下させるために、成長の中断が必要であるかもしれない。中断の間、チャネルは、表面の悪化および残りの反応ガスによって生じる欠陥および後で障壁層によって誘発され、例えば、ＡｌＧａＩｎＮ材料における欠陥に起因する悪化により損傷を受けることがある。実験は、２ＤＥＧ移動度に対する有害な障壁層の影響が単一の窒化アルミニウム中間層を有するそれらにおいてより３重層スペーサを有する構造で実質的に低いことを示した。３重層スペーサ（スペーサ構造）は、従って、格子整合した障壁層の使用を可能にすることに対して重要な貢献をする。しかしながら、すでに述べたように、このスペーサ基板は、３つの層に限られず、その代わりに３つ以上の層を有することもできる。
適切な構成を有するＡｌＧａＩｎＮ障壁層は、両方のＡｌＧａＮおよびＡｌＩｎＮ障壁層と比較するといくつかの効果がある。第１に、例えば、図３に示す実施例とともに記載されているようなＡｌＧａＩｎＮの格子整合は、ＡｌＧａＮと対照的に応力のない障壁層を提供することができる。したがって、材料の成長の間におこる線欠陥がより少なくなり、それはより強力なコンポーネントを可能にすることができる。障壁層の格子整合は、容易に、ＡｌＧａＮバッファを使用している２重ヘテロ構造の設計に適応することができる。第２に、ＡｌＧａＩｎＮの混和性は、ガリウム含有量の増加によって改善され（例えば、“Ｍａｔｓｕｏｋａ， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ７１，１０５−１０６，（１９９７）”を参照）、材料品質が、ＡｌＩｎＮのそれより良好である。直接効果として、ＡｌＧａＩｎＮベースのヘテロ構造の移動度は、ガリウム濃度によって増加することができ、約５０％のガリウムで、ＡｌＧａＮ／ＧａＮ構造のそれと同等である。この格子整合したＡｌＧａＩｎＮ組成については、アルミニウム濃度は４０％を越え、その結果、スペーサとともに１０ｎｍより小さい厚さを有する薄い障壁層は２×１０13ｃｍ-2より多くの２ＤＥＧ密度（第２の自由電荷担体密度）を生じることができる。ＡｌＩｎＮと比較するとＡｌＧａＩｎＮのより良好な混和性は、より高い成長温度を許容することもでき、それは不純物の意図しない導入を減らすことができて、結晶の品質を改善することができる。第３に、ＡｌＧａＩｎＮの適度なアルミニウム濃度のため、チタン／アルミニウム−ベースのオーム接点のソースおよびドレイン接点の金属学は、ＡｌＩｎＮのそれと比較してより有利である（この点に関しては、“Ｌｕ ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ５０，１０６９−１０７４，（２００３）”を参照）。これは、改良された効率および高周波能力を有するＨＦＥＴｓのために必要とされる低い端子抵抗値のために有利である。
この点に関して、図４は、例えば、図３の実施例によるヘテロ構造上のホール測定値によって定まる、室温での移動度６１０を示す。ＡｌＧａＩｎＮにおけるＡｌ／Ｉｎ比率は、ここでは４．８である。５０％のガリウム濃度において、移動度は、構造のＧａＮチャネルの品質だけによって制限され、障壁ベースの欠陥によっては制限されない。図表６００は、Ｘ軸にガリウム濃度ｘ（Ｇａ）を％で示し、Ｙ軸に電荷担体移動度μをｃｍ2／Ｖｓで示している。
図３に示す実施例は、多層スペーサおよび適切な構成のウィンドウのＡｌＧａＩｎＮ障壁層の複合効果を用いて、ほぼ応力のない半導体ヘテロ構造を可能にすることができる。この半導体ヘテロ構造は、同時に高い二次元電子ガス密度および二次元電子ガス移動度、ゲート長を有する良好なスケーラビリティのための薄い障壁および／またはオーム接点のための低い端子抵抗値を提供する。
図５に示す実施例は、ＡｌＧａＮベースの構造の二次元電子ガス密度および二次元電子ガス移動度を高めることができる。２ＤＥＧおよび障壁層の間の分離のため、例えば、合金における散乱の影響は、スペーサを導入することによって低減される。上述のように、構造における張力を増加させることのない単一のＡｌＮ中間層と比較すると、より大きな分離が可能である。さらに、伝導バンドギャップは、障壁に関してスペーサによって増加することができ、その結果、二次元電子ガスに対する電荷担体規制は改善されることができる。
本発明によるいくつかの実施例は、障壁層としてＡｌＧａＮの使用に関する。材料の改良された品質については、例えば、欠陥密度の更なる減少について、この種のＡｌＧａＮベースのコンポーネントの頑丈さおよび信頼性は改善されることができ、その結果、それらが通常高い欠陥密度を有する格子整合した構造と同等であるかずっと良好である。
さらに、ＡｌＩｎＮが、障壁材として使用されることもできる。より高い二次元電子ガス移動度は、三元ＡｌＩｎＮの材料の品質を改善することによって達成されることができる。しかしながら、その非混和性のため、ＡｌＩｎＮがＡｌＧａＮまたはＡｌＧａＩｎＮのそれと類似の品質で十分なガリウム濃度とともに成長することは、困難なようである。
ＡｌＩｎＮの有利な点、特に、高い表面電子密度を有するほとんど応力のないヘテロ構造の作製は、Ａｌ／Ｉｎ比率が約４．７であるような十分にアルミニウムの豊富な四元ＡｌＧａＩｎＮを使用することによって維持されることができ、それはＧａＮに関して格子整合された化合物を提供することである。３０％以上のアルミニウム含有量を有する格子整合したＡｌＧａＩｎＮに基づくヘテロ構造および良好な移動度は可能である。
本発明によるいくつかの実施例は、窒化物ベースのヘテロ構造電界効果トランジスタに基づく。
ここで記載されている発明概念は、チャネル上に成長する多層スペーサと、スペーサ上に成長する障壁層とを有する半導体ヘテロ構造を含む。このヘテロ構造は、ＨＦＥＴコンポーネントを生産するために処理されることができる。
例えば、図３（および図５）の実施例に記載されているような格子整合した層、薄い障壁層、高い２ＤＥＧ密度および２ＤＥＧ移動度および／または低い端子抵抗値を有する窒化物ＨＦＥＴ構造は、ミリメートル波長領域に至る高周波での電力応用の候補である。ＩＩＩ族の窒化物が現在半導体パワーアンプに使用されている材料系の１ＧＨｚ以上の範囲の最も高い電力密度を可能にするが、確立した応用は通常２から１２ＧＨｚの間の範囲をカバーする。例えば高い空間分解能を有するレーダーのための３５ＧＨｚおよび９４ＧＨｚの周辺の高い周波数で、窒化物ＨＦＥＴｓは、半導体システムにおいて以前は達成できなかった電力レベルを提供することができる。より高い電力は、ミリメートル波長領域におけるスペーサ・ホルダの応用のためにも、興味深い。
特に、格子整合した構造はより大きなロバスト性という利点があり、それは、例えば、空中におけるシステムでの高温で、または、高い慣性および振動応力の下での厳しい状況の下における応用に有益である。同様に電子パワーユニットのために、応力のない構造の大きなロバスト性も有利である。格子整合した構造の使用は、例えば移動通信基地局およびレーダー・モジュールなどの典型的マイクロ波応用に対する信頼性および寿命を改善することができる。
図７は、本発明の一実施例による半導体構造を製造する方法７００のフロー図を示す。方法７００は、チャネル層７１０を作製するステップ、チャネル層上に第１の窒化アルミニウム層７２０を作製するステップ、第１の窒化アルミニウム層上に中間層を形成するステップ７３０、中間層上に第２の窒化アルミニウム層を作製するステップ７４０、および第２の窒化アルミニウム層上に障壁層を作製するステップ７５０を含む。中間層は、第２の窒化アルミニウム層との界面において第１の自由電荷担体密度を有し、チャネル層は第１の窒化アルミニウム層との界面において第２の自由電荷担体密度を有する。第１の窒化アルミニウム層、第２の窒化アルミニウム層および中間層は、自由電荷担体密度が第２の自由電荷担体密度の１０％未満であるような層厚さを有している。障壁層、中間層およびチャネル層は、ＩＩＩ族窒化物を含む。
多くの態様がデバイスとともに記載されてきたが、これらの態様も対応する方法の説明を示すことは自明であり、その結果、デバイスのブロックまたはコンポーネントは対応する方法ステップとして、または、方法ステップの特徴として理解されるべきものである。同様に、１つの方法ステップと連動して、または、方法ステップとしても記載されている態様は、対応するデバイスの対応するブロックまたは詳細または特徴の説明を構成する。

Claims (12)

  1. 半導体構造（１００；２００；３００；５００）であって：
    ＡｌＧａＩｎＮ、ＡｌＩｎＮまたはＡｌＧａＮを含む障壁層（１１０）；
    第１の窒化アルミニウム層（１２２）、中間層（１２４）および第２の窒化アルミニウム層（１２６）を含み、前記中間層（１２４）はＩＩＩ族窒化物を含むとともに前記第１の窒化アルミニウム層（１２２）と前記第２の窒化アルミニウム層（１２６）との間に配置され、前記中間層（１２４）は、前記第２の窒化アルミニウム層（１２６）との界面において第１の自由電荷担体密度を有するスペーサ構造（１２０）；および
    ＩＩＩ族窒化物を含むチャネル層（１３０）であって、前記スペーサ構造（１２０）が前記障壁層（１１０）と前記チャネル層（１３０）との間に配置されるチャネル層（１３０）を含み、
    前記チャネル層（１３０）が前記第１の窒化アルミニウム層（１２２）と結合し、前記障壁層（１１０）が前記第２の窒化アルミニウム層（１２６）と結合するように、前記スペーサ構造は前記チャネル層上に成長し、ＡｌＧａＩｎＮ障壁層、ＡｌＩｎＮ障壁層またはＡｌＧａＮ障壁層は前記スペーサ層上に成長し、
    前記チャネル層（１３０）は前記スペーサ構造（１２０）の前記第１の窒化アルミニウム層（１２２）との界面において第２の自由電荷担体密度を有し、前記第１の窒化アルミニウム層（１２２）、前記中間層（１２４）および前記第２の窒化フルミニウム層（１２６）は、第１の自由電荷担体密度が第２の自由電荷担体密度の１０％未満であるような層厚さを有する、半導体構造。
  2. 前記中間層（１２４）の層厚さが前記第１の窒化アルミニウム層（１２２）の層厚さの２倍未満であるか、または、前記中間層（１２４）の層厚さが前記第１の窒化アルミニウム層の層厚さの１．９倍マイナス０．１ｎｍ未満である、請求項１に記載の半導体構造。
  3. 前記第１の窒化アルミニウム層（１２２）および前記第２の窒化アルミニウム層（１２６）は、０．４ｎｍより大きく１．４ｎｍより小さい層厚さを有し、前記中間層（１２４）は、１．５ｎｍより小さい層厚さを有する、請求項１または請求項２に記載の半導体構造。
  4. 前記障壁層（１１０）、前記中間層（１２４）および前記チャネル層（１３０）の各々はＩＩＩ族窒化物を含み、前記第１の窒化アルミニウム層（１２２）、前記第２の窒化アルミニウム層（１２６）および前記中間層（１２４）の層厚さと組み合わされて、第１の自由電荷担体密度が第２の自由電荷担体密度の１０％未満になる、請求項１ないし請求項３のいずれかに記載の半導体構造。
  5. 前記中間層（１２４）はＧａＮを含む、請求項１ないし請求項４のいずれかに記載の半導体構造。
  6. 前記チャネル層はＧａＮまたはＩｎＧａＮを含む、請求項１ないし請求項５のいずれかに記載の半導体構造。
  7. 前記障壁層（１１０）、前記第１の窒化アルミニウム層（１２２）、前記中間層（１２４）、前記第２の窒化アルミニウム層（１２６）および前記チャネル層（１３０）は、前記チャネル層（１３０）の半導体構造の伝導帯がエネルギー極小を有するように設計される、請求項１ないし請求項６のいずれかに記載の半導体構造。
  8. トランジスタであって：
    請求項１ないし請求項７のいずれかに記載の半導体構造；
    前記チャネル層（１３０）に電気的に接続されるソース接点（３０２）；
    前記チャネル層（１３０）に電気的に接続されるドレイン接点（３０４）；
    前記ソース接点（３０２）と前記ドレイン接点（３０４）との間に配置されて、ゲート電位を与えることによって前記チャネル層（１３０）における前記ソース接点（３０２）と前記ドレイン接点（３０４）との間の電流のアンペア数を制御するように設計されたゲート接点（３０６）を含む、トランジスタ。
  9. 半導体構造（２００）であって：
    ＡｌＧａＩｎＮ、ＡｌＩｎＮまたはＡｌＧａＮを含む障壁層（１１０）；
    第１の窒化アルミニウム層（１２２）、第２の窒化アルミニウム層（１２６）および窒化ガリウム層（１２４）を含み、前記第１の窒化アルミニウム層（１２２）は０．４ｎｍから１．４ｎｍの間の層厚さを有し、前記第２の窒化アルミニウム層（１２６）は０．４ｎｍから１．４ｎｍの間の層厚さを有し、前記窒化ガリウム層（１２４）は１．５ｎｍ未満の層厚さを有し、前記窒化ガリウム層（１２４）は前記第１の窒化アルミニウム層（１２２）と前記第２の窒化アルミニウム層（１２６）との間に配置され、前記窒化ガリウム層（１２４）は前記第２の窒化アルミニウム層（１２６）との界面において第１の自由電荷担体密度を有するスペーサ構造（１２０）；および
    窒化ガリウムまたはＩｎＧａＮを含むチャネル層（１３０）であって、前記スペーサ構造（１２０）は前記障壁層（１１０）と前記チャネル層（１３０）との間に配置されるチャネル層（１３０）を含み、
    前記チャネル層（１３０）が前記第１の窒化アルミニウム層（１２２）と結合し、前記障壁層（１１０）が前記第２の窒化アルミニウム層（１２６）と結合するように、前記スペーサ構造は前記チャネル層上に成長し、ＡｌＧａＩｎＮ障壁層、ＡｌＩｎＮ障壁層またはＡｌＧａＮ障壁層は前記スペーサ層上に成長し、
    前記チャネル層（１３０）は前記スペーサ構造（１２０）の前記第１の窒化アルミニウム層（１２２）との界面において第２の自由電荷担体密度を有し、前記第１の窒化アルミニウム層（１２２）、前記窒化ガリウム層（１２４）および前記第２の窒化アルミニウム層（１２６）は、第１の自由電荷担体密度が第２の自由電荷担体密度の１０％未満であるような層厚さを有する、半導体構造。
  10. 半導体構造を製造する方法（７００）であって：
    ＩＩＩ族窒化物を含むチャネル層を作製するステップ（７１０）；
    前記チャネル層が前記第１の窒化アルミニウム層と結合するように、前記チャネル層上に第１の窒化アルミニウム層を作製するステップ（７２０）；
    前記第１の窒化アルミニウム層上にＩＩＩ族窒化物を含む中間層を作製するステップ（７３０）；
    前記中間層上に第２の窒化アルミニウム層を作製するステップ（７４０）；および
    ＩＩＩ族窒化物を含む障壁層を作製するステップ（７５０）であって、前記障壁層が前記第２の窒化アルミニウム層と結合するように、ＡｌＧａＩｎＮ障壁層、ＡｌＩｎＮ障壁層またはＡｌＧａＮ障壁層は前記第２の窒化アルミニウム層上に成長し、前記中間層は前記第２の窒化アルミニウム層との界面において第１の自由電荷担体密度を有し、前記チャネル層は前記第１の窒化アルミニウム層との界面において第２の自由電荷担体密度を有し、前記第１の窒化アルミニウム層、前記中間層および前記第２の窒化アルミニウム層は、第１の自由電荷担体密度が第２の自由電荷担体密度の１０％未満であるような層厚さを有するものであるステップ（７５０）を含む、方法。
  11. 前記中間層（１２４）の層厚さが前記第１の窒化アルミニウム層（１２２）の層厚さの２倍未満であるように、または、前記中間層（１２４）の層厚さが前記第１の窒化アルミニウム層の層厚さの１．９倍マイナス０．１ｎｍ未満であるように、前記中間層（１２４）および前記第１のアルミニウム窒化層（１２２）が作製される、請求項１０に記載の方法。
  12. 前記第１の窒化アルミニウム層（１２２）および前記第２の窒化アルミニウム層（１２６）が０．４ｎｍより大きく１．４ｎｍより小さい層厚さを有するように、前記中間層（１２４）が１．５ｎｍ未満の層厚さを有するように、前記中間層（１２４）、前記第１の窒化アルミニウム層（１２２）および前記第２の窒化アルミニウム層（１２６）が作製される、請求項１０または請求項１１に記載の方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8853709B2 (en) 2011-07-29 2014-10-07 Hrl Laboratories, Llc III-nitride metal insulator semiconductor field effect transistor
JP6035721B2 (ja) * 2011-09-27 2016-11-30 住友電気工業株式会社 半導体装置の製造方法
CN102637723A (zh) * 2012-03-28 2012-08-15 华为技术有限公司 GaN衬底、半导体器件及其制作方法
US9337332B2 (en) 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
US20140151712A1 (en) * 2012-06-07 2014-06-05 Iqe, Kc, Llc Enhancement-mode high electron mobility transistor structure and method of making same
CN103828030B (zh) * 2012-08-10 2017-11-10 日本碍子株式会社 半导体元件、hemt元件、以及半导体元件的制造方法
JP2014086707A (ja) * 2012-10-26 2014-05-12 Furukawa Electric Co Ltd:The 半導体装置およびその製造方法、並びにショットキーバリアダイオードおよび電界効果トランジスタ
CN104937731B (zh) * 2013-01-23 2017-08-25 优志旺电机株式会社 Led元件
US9076812B2 (en) 2013-06-27 2015-07-07 Iqe Kc, Llc HEMT structure with iron-doping-stop component and methods of forming
JP2015073073A (ja) * 2013-09-06 2015-04-16 三菱電機株式会社 半導体装置およびその製造方法
CN105556678B (zh) * 2013-09-30 2018-04-10 Hrl实验室有限责任公司 具有高阈值电压和低导通电阻的常关型iii族氮化物晶体管
US10276712B2 (en) 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
US9583607B2 (en) * 2015-07-17 2017-02-28 Mitsubishi Electric Research Laboratories, Inc. Semiconductor device with multiple-functional barrier layer
US9812532B1 (en) 2015-08-28 2017-11-07 Hrl Laboratories, Llc III-nitride P-channel transistor
WO2017087197A1 (en) 2015-11-19 2017-05-26 Hrl Laboratories, Llc Iii-nitride field-effect transistor with dual gates
US9735240B2 (en) * 2015-12-21 2017-08-15 Toshiba Corporation High electron mobility transistor (HEMT)
JP2018085414A (ja) * 2016-11-22 2018-05-31 富士通株式会社 化合物半導体装置
US20180151714A1 (en) * 2016-11-30 2018-05-31 Coorstek Kk Nitride semiconductor substrate
JP6313509B2 (ja) * 2017-07-18 2018-04-18 株式会社東芝 半導体装置
TWI668861B (zh) * 2018-09-20 2019-08-11 環球晶圓股份有限公司 磊晶結構
JP7439536B2 (ja) * 2020-01-28 2024-02-28 富士通株式会社 半導体装置
JP7247129B2 (ja) * 2020-02-14 2023-03-28 株式会社東芝 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5192987A (en) * 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
DE19723677A1 (de) * 1997-06-05 1998-12-10 Siemens Ag Optoelektronisches Halbleiterbauelement
US6764888B2 (en) 2000-09-27 2004-07-20 Sensor Electronic Technology, Inc. Method of producing nitride-based heterostructure devices
JP4117535B2 (ja) * 2001-11-30 2008-07-16 信越半導体株式会社 化合物半導体素子
JP3733420B2 (ja) * 2002-03-01 2006-01-11 独立行政法人産業技術総合研究所 窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ
TWI295085B (en) 2003-12-05 2008-03-21 Int Rectifier Corp Field effect transistor with enhanced insulator structure
JP4542912B2 (ja) 2005-02-02 2010-09-15 株式会社東芝 窒素化合物半導体素子
US7253454B2 (en) 2005-03-03 2007-08-07 Cree, Inc. High electron mobility transistor
JP2007250721A (ja) * 2006-03-15 2007-09-27 Matsushita Electric Ind Co Ltd 窒化物半導体電界効果トランジスタ構造
JP2008098298A (ja) * 2006-10-10 2008-04-24 Furukawa Electric Co Ltd:The 化合物半導体デバイス
TW200903805A (en) * 2007-05-24 2009-01-16 Univ California Polarization-induced barriers for N-face nitride-based electronics

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