KR20060079242A - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 기판상에 웨이퍼를 구비한 반도체 소자를 제조하는 방법에 관한 것이다. 상기 방법은 (a) 열 전도성 금속의 씨드층을 웨이퍼의 제 1 표면에 도포하는 단계; (b) 상기 씨드층에 열 전도성 금속의 비교적 두꺼운 층을 전기 도금하는 단계; 및 (c) 기판을 제거하는 단계를 포함한다. 또한 상응하는 반도체 소자가 개시된다.

반도체 소자, 웨이퍼, 씨드층

Description

반도체 소자 제조 방법{Fabrication of semiconductor devices}

본 발명은 반도체 소자의 제조에 관한 것이고, 전적으로는 아니지만, 특히 반도체 소자 상에 방열판을 도금하는 것에 관한 것이다.

반도체 소자들이 발전함에 따라 소자들의 작업 속도가 상당히 증가하고 전체 크기가 감소하였다. 이것이 반도체 소자들에서 열 축적의 큰 문제를 일으키고 있다. 따라서, 반도체 소자로부터 열을 분산시키는 것을 돕기 위해 방열판들이 사용되고 있다. 이런 방열판들은 보통 반도체 소자와 별도로 제작되고 보통 캡슐화 직전에 반도체 소자에 부착된다.

반도체 소자들을 제작하는 동안, 특히 배선으로 사용하기 위해 소자들의 표면상에 구리를 전기 도금하기 위한 많은 제안들이 있다.

대다수의 현재 반도체 소자들은 실리콘(Si), 갈륨비소(AsGa) 및 인듐인(InP)을 기초로 한 반도체 재료들로 제조된다. 이런 전자 및 광전자 소자들과 비교하여, GaN 소자들은 많은 장점이 있다. GaN이 가진 중요한 고유 장점들을 표 1에 요약하였다:

반도체	유동성μ (cm2/vs)	밴드갭(eV)/파장 (nm)	BFOM(파워 트랜지스터 장점)	최대 온도(C)
Si	1300	1.1/1127	1.0	300
GaAs	5000	1.4/886	9.6	300
GaN	1500	3.4/360	24.6	700
BFOM: 파워 트랜지스터 성능에 대한 발리가 성능지수 더 짧은 파장은 더 높은 DVD/CD 용량에 상응한다.

표 1로부터, GaN은 소정의 반도체들 사이에서 가장 높은 밴드갭(3.4eV)을 갖는 것으로 볼 수 있다. 따라서, GaN은 넓은 밴드갭 반도체 소자로 불린다. 결과적으로, GaN으로 제조된 전자 소자들은 Si 및 GaAs 및 InP 소자들보다 훨씬 높은 전력에서 작동한다.

반도체 레이저들의 경우, GaN 레이저들은 비교적 짧은 파장을 가진다. 만일 이런 레이저들이 광 데이터 저장에 사용되는 경우, 파장이 짧을수록 더 높은 용량을 갖게 할 수 있다. GaAs 레이저들은 약 670MB/디스크의 용량을 가진 CD-ROMs의 제조에 사용된다. AlGaInP 레이저들(또한 GaAs를 기초로 함)은 약 4.7GB/디스크의 용량을 가진 최신 DVD 플레이어의 제조에 사용된다. 차세대 DVD 플레이어들에서 GaN 레이저들은 26GB/디스크의 용량을 가질 수 있다.

GaN 소자들은 통상적으로 사파이어 기판에 증착된 다중 GaN계 에피택실 층들인 GaN 웨이퍼들로 제조된다. 상기 사파이어 기판은 주로 지름이 2인치이고 에피택실층들을 위한 성장판으로 작용한다. GaN계 재료들(에피택실 막)과 사파이어 사이의 격자 불일치 때문에, 에피택실층들에 결함들이 발생한다. 이런 결함들은 GaN 레이저들과 트랜지스터들에 심각한 문제들을 일으키고 GaN LEDs에 덜 심각한 문제를 일으킨다.

에피택실 웨이퍼들을 성장시키는 두 가지 주요 방법들이 있다: 분자빔 에피택시(MBE) 및 금속 유기 화학 증착법(MOCVD). 양자는 널리 사용된다.

통상적인 제조 공정들은 주로 다음 주요 단계들을 포함한다: 포토리소그래피, 에칭, 유전막 증착, 금속화, 본드 패드 형성, 웨이퍼 조사/검사, 웨이퍼 연마, 웨이퍼 다이싱, 패키지에 칩 본딩, 와이어 본딩 및 신뢰성 검사.

일단 LEDs를 제조하기 위한 공정들이 전체 웨이퍼 스케일로 완료되면, 웨이퍼를 개개의 LED 칩 또는 다이스로 자르는 것이 필요하다. 사파이어 기판들에 성장된 GaN 웨이퍼들의 경우, "다이싱" 작업은 사파이어가 매우 단단하기 때문에 큰 문제이다. 먼저 상기 사파이어는 약 400마이크론 내지 약 100마이크론으로 균일하게 연마되어야 한다. 연마된 웨이퍼를 다이아몬드 스크라이버로 자르고, 다이아몬드 톱 또는 레이저 그루빙으로 자르고, 다이아몬드 스크라이버로 자른다. 이런 공정들은 생산량을 제한하고, 수율 문제들을 일으키며 고가의 다이아몬드 스크라이버/톱을 소비시킨다.

사파이어 기판들 상에 성장된 공지된 LED 칩들은 칩의 상부에 두 개의 와이어 본드를 필요로 한다. 사파이어는 전기 절연체이고 100 마이크론 두께를 통해 전류 전도가 불가능하기 때문에 와이어 본드가 필요하다. 각 와이어 본드 패드는 웨이퍼 영역의 약 10-15%에서 발생하기 때문에, 제 2 와이어 본드는 전도성 기판 상에 성장된 싱글-와이어 본드 LEDs와 비교하여 약 10-15% 정도로 웨이퍼 당 칩의 숫자가 감소한다. 거의 모든 비-GaN LEDs는 전도성 기판들에 성장하고 하나의 와이어 본드를 사용한다. 패키징 회사들의 경우에, 두 개의 와이어 본딩은 패키징 수율을 감소시키고, 하나의 와이어 본딩 공정들의 변형이 필요하고, 칩의 유효 영역을 감소시키고, 와이어 본딩 공정들을 복잡하게 하여 패키징 수율을 감소시킨다.

사파이어는 우수한 열 전도체가 아니다. 예를 들어, 300K(실온)에서 사파이어의 열 전도도는 40W/Km이다. 이것은 380W/Km인 구리의 열전도보다 훨씬 적다. 만일 LED 칩들이 사파이어 계면에서 그 패키지에 결합하면, 소자의 활성 영역에서 발생된 열은 패키지/방열판에 도달하기 위해 3 내지 4 마이크론의 GaN과 100 마이크론의 사파이어를 통해 흘러야 한다. 그 결과로, 상기 칩은 성능과 신뢰성 모두에 강한 영향을 미칠 것이다.

사파이어 위의 GaN LEDs의 경우, 빛이 발생하는 활성 부위는 사파이어 기판으로부터 약 3-4 마이크론이다.

본 발명의 바람직한 형태에 따라, 기판상에 반도체 소자를 제조하는 방법이 제공되며, 상기 반도체 소자는 소자층을 가진 웨이퍼를 구비하며, 상기 방법은 다음 단계를 포함한다:

(a) 기판으로부터 멀리 떨어지고 소자층과 가까운 웨이퍼의 표면 위에 열 전도성 재료의 층을 전기 도금하는 단계; 및

(b) 상기 기판을 제거하는 단계.

상기 반도체 소자는 실리콘계 소자일 수 있다.

다른 형태에 따라, 기판상에 발광 소자를 제조하는 방법이 제공되며, 발광 소자는 활성층을 가진 웨이퍼를 구비하며, 상기 방법은 다음 단계를 포함한다:

(a) 기판으로부터 멀리 떨어지고 활성층과 가까운 웨이퍼의 표면 위에 열 전도성 재료의 층을 전기 도금하는 단계; 및

(b) 상기 기판을 제거하는 단계.

상기 양 형태의 경우에, 열 전도층은 방열판일 수 있고 3 마이크론 내지 300 마이크론, 바람직하게는 50 내지 200 마이크론 범위의 두께일 수 있다.

다른 형태에서, 본 발명은 기판상에 반도체 소자를 제조하는 방법을 제공하며, 상기 반도체 소자는 웨이퍼를 구비하며, 상기 방법은 다음 단계를 포함한다:

(a) 상기 기판으로부터 멀리 떨어진 웨이퍼의 제 1 표면에 열 전도성 금속의 씨드층을 도포하는 단계;

(b) 씨드층 상에 열 전도성 금속의 비교적 두꺼운 층을 전기 도금하는 단계; 및

(c) 상기 기판을 제거하는 단계.

씨드층을 도포하기 전에, 웨이퍼는 접착층으로 코팅될 수 있다. 비교적 두꺼운 층을 전기 도금하기 전에, 씨드층은 포토레지스트 패턴으로 패턴화될 수 있다; 비교적 두꺼운 층은 포토레지스트들 사이에서 전기 도금된다.

상기 씨드층은 패터닝 없이 및 연속적으로 수행된 패터닝과 함께 전기 도금될 수 있다. 패터닝은 포토레지스트 패터닝하고 그 후에 습식 에칭에 의해 이루어질 수 있다. 선택적으로, 패터닝은 비교적 두꺼운 층의 레이저 빔 마이크로 가공에 의해 이루어질 수 있다.

단계 (b)와 (c) 사이에 접착력을 향상시키기 위해 웨이퍼를 어닐링하는 추가 단계가 수행될 수 있다.

바람직하게는, 포토레지스트들은 적어도 15 내지 500 마이크론, 더욱 바람직하게는 50 내지 200 마이크론의 높이를 가지며, 3 내지 500 마이크론 범위의 두께를 가진다. 더욱 바람직하게는, 포토레지스트들은 200 내지 2,000 마이크론 범위, 바람직하게는 300 마이크론의 간격을 가진다.

비교적 두꺼운 층은 포토레지스트 높이보다 높지 않은 높이일 수 있다. 선택적으로, 전도성 금속층은 포토레지스트보다 높은 높이로 전기 도금되고 뒤이어 연마될 수 있다. 연마(thinning)는 폴리싱(polishing) 또는 습식 에칭에 의해 이루어질 수 있다.

단계 (c) 후에 비교적 두꺼운 층으로부터 멀리 떨어진 웨이퍼의 제 2 표면상에 제 2 옴 접촉층을 형성하는 추가 단계를 포함할 수 있다. 상기 접촉층은 제 2 옴 접촉층일 수 있다. 제 2 옴 접촉층은 불투명, 투명 및 반투명 중 하나일 수 있고 패턴이 없거나 패턴이 있을 수 있다. 옴 접촉 형성과 후속 공정 단계들이 수행될 수 있다. 상기 후속 공정 단계들은 와이어 본드 패드의 증착을 포함할 수 있다. 웨이퍼층의 노광된 제 2 표면은 그 위에 제 2 옴 접촉층이 증착되기 전에 세척되고 식각될 수 있다. 상기 제 2 옴 접촉층은 웨이퍼의 제 2 표면의 전지역을 덮지 못할 수 있다.

반도체 소자들은 웨이퍼 상에서 검사될 수 있고 웨이퍼는 뒤이어 개개의 소자들로 분리될 수 있다.

반도체 소자들은 랩핑, 폴리싱 및 다이싱의 하나 이상이 없이 제작될 수 있다.

상기 웨이퍼는 에피택실층들과 기판으로부터 멀리 떨어진 에피택실층들 상에 제 1 옴 접촉층들을 포함할 수 있다. 상기 제 1 옴 접촉층들은 에피택실층들의 p-형 층들에 형성될 수 있고; 제 2 옴 접촉층들은 에피택실층들의 n-형 층들에 형성될 수 있다.

단계 (c) 후에, 유전막들이 상기 에피택실층들에 증착될 수 있다. 개구들은 유전막들 및 제 2 옴 접촉층 및 에피택실층들에 증착된 본드 패드들에 형성될 수 있다. 선택적으로, 단계 (c) 후에, 에피택실층들 상의 열 전도성 금속(또는 다른 재료)의 전기 도금이 수행될 수 있다.

또한 본 발명은 상기 방법에 의해 제조된 반도체 소자에 관한 것이다. 바람직한 태양에서, 본 발명은 상기 방법에 의해 제조된 발광 다이오드 또는 레이저 다이오드를 제공한다.

다른 태양에서, 본 발명은 에피택실층들, 에피택실층들의 제 1 표면상에 제 1 옴 접촉층, 제 1 옴 접촉층 상에 열 전도성 금속의 비교적 두꺼운 층 및 에피택실층들의 제 2 표면상에 제 2 옴 접촉층을 포함하는 반도체 소자를 제공하며; 상기 비교적 두꺼운 층은 전기도금에 의해 도포된다.

제 1 옴 접촉층과 비교적 두꺼운 층 사이의 제 1 옴 접촉층 상에 접착층이 있을 수 있다.

상기 비교적 두꺼운 층은 적어도 50 마이크로미터 두께일 수 있고; 제 2 옴 접촉층은 3 내지 500 나노미터 범위의 박층일 수 있다. 상기 제 2 옴 접촉층은 투명, 반투명 또는 불투명일 수 있고; 본딩 패드들을 포함할 수 있다.

본 발명의 모든 형태의 경우, 열 전도성 금속은 구리일 수 있다.

접착층에 도포된 열 전도성 금속의 씨드층이 있을 수 있다.

반도체 소자는 발광 다이오드, 레이저 다이오드 및 트랜지스터 소자 중 하나일 수 있다.

또 다른 형태에서, 에피택실층들, 에피택실층들의 제 1 표면상에 제 1 옴 접촉층, 제 1 옴 접촉층 상에 접착층, 및 접착층 상에 열 전도성 금속의 씨드층을 포함하는 반도체 소자가 제공된다.

씨드층 상의 열 전도성 금속의 비교적 두꺼운 층이 더 포함될 수 있다.

제 2 옴 접촉층은 에피택실층들의 제 2 표면상에 제공될 수 있으며; 제 2 옴 접촉층은 3 내지 500 나노미터 범위의 박층일 수 있다. 상기 제 2 옴 접촉층은 본딩 패드를 포함할 수 있고; 불투명, 투명 및 반투명 중 하나일 수 있다.

상기 열 전도성 금속은 구리를 포함할 수 있고; 상기 에피택실층들은 GaN계 층들을 포함할 수 있다.

반도체 소자는 발광 소자일 수 있다.

두 번째 형태에서, 본 발명은 반도체 소자의 제조 방법을 제공하며, 상기 방법은 다음 단계를 포함한다:

(a) 다중 GaN계 에피택실층들을 포함하는 웨이퍼를 구비한 기판상에, 웨이퍼의 제 1 표면상의 제 1 옴 접촉층을 형성하는 단계;

(b) 상기 웨이퍼로부터 상기 기판을 제거하는 단계; 및

(c) 제 2 옴 접촉층 상에 형성된 본딩 패드들을 구비한 제 2 옴 접촉층을 상기 웨이퍼의 제 2 표면상에 형성하는 단계.

상기 제 2 옴 접촉층은 발광을 위한 것일 수 있으며; 불투명, 투명, 또는 반투명일 수 있다. 상기 제 2 옴 접촉층은 패턴이 없거나 패턴이 있을 수 있다.

마지막 형태에서, 상기 방법으로 제조된 반도체 소자가 제공된다.

상기 반도체 소자는 발광 다이오드 또는 레이저 다이오드일 수 있다.

본 발명을 더욱 잘 이해하고 실제 효과를 쉽게 나타내기 위해서 본 발명의 바람직한 실시예인 제한되지 않는 실시예에 의해 기술되며, 상세한 설명은 첨부된 도면들을 참조하여 기술될 것이다.

도 1은 제조 공정의 제 1 단계에서의 반도체 소자의 개략도이다;

도 2는 제조 공정의 제 2 단계에서의 도 1의 반도체 소자의 개략도이다;

도 3은 제조 공정의 제 3 단계에서의 도 1의 반도체 소자의 개략도이다;

도 4는 제조 공정의 제 4 단계에서의 도 1의 반도체 소자의 개략도이다;

도 5는 제조 공정의 제 5 단계에서의 도 1의 반도체 소자의 개략도이다;

도 6은 제조 공정의 제 6 단계에서의 도 1의 반도체 소자의 개략도이다;

도 7은 제조 공정의 제 7 단계에서의 도 1의 반도체 소자의 개략도이다; 및

도 8은 공정의 흐름도이다.

다음 설명의 경우에, 괄호 안의 참조번호는 도 8의 공정 단계를 의미한다.

도 1을 참조하면, 공정에서 제 1 단계 - 웨이퍼(10)의 p-형 표면상의 금속화 -가 도시되어 있다.

상기 웨이퍼(10)는 기판과 그 위에 다중 에피택실층들(14)의 적층을 가진 에피택실 웨이퍼이다. 예를 들어, 상기 기판(12)은 사파이어, GaAs, InP, Si 등일 수 있다. 이제부터는 사파이어 기판(12) 상에 GaN 층(들)을 구비한 GaN 샘플이 예로 사용될 것이다. 상기 에피택실층들(14)(종종 에피레이어로 불림)은 다중 층들의 적층이고, 아랫 부분(16)(기판상에 먼저 형성됨)은 주로 n-형 층들이며 윗 부분(18)은 주로 p-형 층들이다.

GaN 층들(14) 위는 다중 금속층들을 구비한 옴 접촉층(20)이다. 옴 접촉층(20)에 접착층(22) 및 예를 들어, 구리와 같은 열 전도성 금속의 박막 구리 씨드층(24)(도 2)(단계 88)이 첨가된다. 또한 상기 열 전도성 금속은 전기 전도성인 것이 바람직하다. 접착층들의 적층은 형성된 후에 어닐링될 수 있다.

상기 옴 층(20)은 반도체 표면상에 증착되고 어닐링된 다중층들의 적층일 수 있다. 상기 옴 층은 원래 웨이퍼의 일부가 아닐 수 있다. GaN, GaA 및 InP 소자들의 경우에, 상기 에피택실 웨이퍼는 종종 n-형과 p-형 반도체들 사이에 삽입된 활성 부위를 포함한다. 대부분의 경우에 상부층은 p-형이다. 실리콘 소자들의 경우에, 에피택실층들이 사용되지 않을 수 있고, 단지 웨이퍼만 사용될 수 있다.

도 3에 도시된 대로, 표준 포토리소그래피(89)를 사용하여, 박막 구리 씨드층(24)은 비교적 두꺼운 포토레지스트(26)로 패턴화된다. 상기 포토레지스트 패턴들(26)은 3 내지 500 마이크로미터, 바람직하게는 15 내지 500 마이크로미터 범위의 높이; 약 3 내지 500 마이크로미터의 두께를 갖는 것이 바람직하다. 상기 포토 레지스트 패턴들은 최종 칩들의 디자인에 따라 200 내지 2,000 마이크론 범위, 바람직하게는 300 마이크론의 간격으로 서로 분리되는 것이 바람직하다. 실제로 패턴은 소자 디자인에 따라 결정된다.

구리의 패턴화된 층(28)은 기판의 일부를 형성하는 방열판을 형성하기 위해 포토레지스트들(26) 사이의 층(24)(90) 위에 전기 도금된다. 상기 구리층(28)은 포토레지스트(26)의 높이보다 높지 않은 높이가 바람직하고 따라서 포토레지스트(26)의 높이와 동일하거나 더 낮은 높이이다. 그러나, 구리층(28)은 포토레지스트(26)의 높이보다 높은 높이일 수 있다. 이런 경우에, 상기 구리층(28)은 그 후에 포토레지스트(26)의 높이보다 높지 않은 높이로 연마될 수 있다. 연마는 폴리싱 또는 습식 에칭에 의해 이루어질 수 있다. 상기 포토레지스트들(26)은 구리 도금 후에 제거될 수 있거나 제거되지 않을 수 있다. 제거는, 예를 들어, 레지스트 제거 용액 내의 수지와 같은 표준이며 공지된 방법 또는 플라즈마 에이킹(plasma aching)에 의해 이루어질 수 있다.

소자 디자인에 따라서, 에피택실층들(14)의 처리는 클리닝(80), 리소그래피(81), 에칭(82), 소자 분리(83), 패시베이션(84), 금속화(85), 열처리(86) 등과 같은 표준 처리 기술들을 사용한 후에 일어난다(도 4). 그런 후에 웨이퍼(10)는 접착력을 향상시키기 위해서 어닐링(87) 된다.

상기 에피택실 층(14)은 주로 최초 기판(12) 상의 n-형 층들(16); 옴층(20), 접착층(22) 및 구리 씨드층(24) 및 전기 도금된 두꺼운 구리층(28)으로 덮인 최초 상부 표면(18) 상의 p-형 층들로 제조된다.

도 5에서, 최초 기판층(12)은, 예를 들어, 켈리 방법[M.K. Kelly, O. Ambacher, R. Dimitrov, R. Handschuh, and M. Stutzmann, phys. stat. sol.(a) 159, R3(1997)]을 사용하여 제거(91) 된다. 또한 상기 기판은 폴리싱 또는 습식 에칭에 의해 제거될 수 있다.

도 6은 두 번째 단계이고 특히 투명 옴 접촉층(30)이 발광을 위해 에피택실층들(14) 밑에 첨가되는 발광 다이오드들과 관련이 있다. 또한 본딩 패드들(32)이 첨가된다. 상기 옴 접촉층(30)은 투명 또는 반투명인 것이 바람직하다. 본딩 패드는 박층이 더욱 바람직하고 3 내지 50 nm 두께의 범위일 수 있다.

옴 접촉층(30)을 첨가하기 전에, 공지된 사전 처리들이 수행될 수 있다. 예를 들어, 포토리소그래피(92, 93), 건식 에칭(94, 95) 및 포토리소그래피(96)일 수 있다.

어닐링(98)은 옴 접촉층(30)의 증착 후에 일어날 수 있다.

그런 후에 칩들/다이스들을 공지되고 표준인 방법에 의해 검사(99)한다. 그런 후에 기판을 랩핑/폴리싱 없이 그리고 다이싱 없이 상기 칩들/다이스들을 개개의 소자들/칩들(1 및 2)로 분리(100)(도 7)할 수 있다. 패키징은 표준이고 공지된 방법을 사용한다.

에피택실층(14)의 상부 표면은 활성 부위로부터 약 0.1 내지 2.0 마이크론 범위, 바람직하게는 약 0.3 마이크론이다. 실리콘계 반도체들의 경우, 반도체의 상부 표면은 소자층으로부터 0.1 내지 2.0 마이크론의 범위, 바람직하게는 약 0.3 마이크론이다. 이런 구조에서 활성층/소자층은 비교적 두꺼운 구리 패드(28)와 근접 하기 때문에, 열 제거 속도는 향상된다.

부가적으로 또는 선택적으로, 비교적 두꺼운 층(28)은 칩을 위한 기계적 지지체를 제공하는데 사용될 수 있다. 상기 두꺼운 층은 활성 부위/소자층으로부터 열을 제거하기 위한 통로를 제공하는데 사용될 수 있고 전기적 연결을 위해 사용될 수 있다.

상기 도금 단계는 웨이퍼 수준(즉, 다이스 작업 전)에서 수행되며 한 번에 여러 웨이퍼를 위해 수행될 수 있다.

GaN 레이저 다이오드들의 제조는 GaN LEDs의 제조와 유사하나, 더 많은 단계들이 포함될 수 있다. 한 가지 차이점은 GaN 레이저 다이오드들은 제조하는 동안 거울 형성을 필요로 한다는 것이다. 기판으로서 사파이어가 없는 방법과 비교하여 기판으로서 사파이어를 사용하면, 거울 형성이 훨씬 더 어렵고 거울의 품질은 일반적으로 나빠진다.

사파이어가 제거된 후에, 상기 레이저는 더 우수한 성능을 가질 것이다. 전형적인 GaN 레이저 에피택실 웨이퍼 구조의 예는 표 2에 도시된다.

Mg 도핑 p-형 GaN 접촉층 0.15㎛

Mg 도핑 p-형 Al0 .70Ga0 .83N 클래딩층 0.45㎛

Mg 도핑 p-형 GaN 도파층 0.12㎛

Mg 도핑 p-형 Al0 .2Ga0 .9N 전자 봉쇄층 200

In0 .03Ga0 .97N/In0 .78Ga0 .80N 3-주기 MQWs 활성층

ln0 .10GaN0 .98N 우물층 35

ln0 .03Ga0 .97N 장벽층 50

Si 도핑 n-형 GaN 도파층 0.12㎛

Si 도핑 n-형 Al0 .70Ga0 .83N 클래딩층 0.45㎛

Si 도핑 n-형 ln0 .1Ga0 .9N 500

Si 도핑 n-형 GaN 접촉층 3㎛

도핑되지 않은 n-형 GaN 1㎛

도핑되지 않은 n-형 ELO GaN층 6㎛

도핑되지 않은 GaN 주형층/ Si2N4 마스크 2㎛

GaN 버퍼 300

사파이어 기판 450㎛

표준 상업용 GaN LEDs의 경우, 반도체에서 발생된 약 5% 빛이 방출된다. 비-GaN LEDs(특히 GaN이 아닌 AlGalnP를 기초로 한 레드 LEDs) 내의 칩으로부터 많은 빛을 끌어내기 위해 다양한 방법들이 개발되고 있다.

금속이고 비교적 부드러운 제 1 옴 접촉층(20)은 매우 빛나기 때문에 빛을 매우 잘 반사시킨다. 에피택실층들(14)과의 접합부에서, 제 1 옴 접촉층(20)은 빛 생산량을 향상시키는 반사면 또는 거울이다.

비록 구리를 참조하였지만, 임의의 다른 도금가능한 재료는 도전성 및/또는 열 전도성인 경우 또는 반도체 소자를 위한 기계적 지지체를 제공하는 경우에 사용될 수 있다.

상기한 상세한 설명에서 본 발명의 바람직한 형태를 기술하였지만, 당업자는 디자인, 구조 또는 작동의 많은 변화 또는 변형은 본 발명을 벗어나지 않으며 가해질 수 있다는 것을 알 것이다.

본 발명의 내용 중에 있음

Claims (53)

1. (a) 열 전도성 금속의 씨드층을 웨이퍼의 제 1 표면에 도포하는 단계;

   (b) 상기 씨드층에 열 전도성 금속의 비교적 두꺼운 층을 전기 도금하는 단계; 및

   (c) 기판을 제거하는 단계를 포함하여, 기판상에 웨이퍼를 구비한 반도체 소자를 제조하는 방법.
2. 제 1 항에 있어서,

   상기 제 1 표면은 상기 씨드층을 도포하기 전에 접착층으로 코팅되는 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 씨드층은 전기 도금 단계(b) 전에 포토레지스트 패턴으로 패턴화되는 방법.
4. 제 3 항에 있어서,

   상기 비교적 두꺼운 층의 전기 도금은 포토레지스트 패턴들 사이인 방법.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   단계 (b) 및 (c) 사이에 접착력을 향상시키기 위해 웨이퍼를 어닐링하는 추 가 단계를 수행하는 방법.
6. 제 3 항 또는 제 4 항에 있어서,

   상기 포토레지스트 패턴들은 15 내지 500 마이크로미터 범위의 높이인 방법.
7. 제 3 항에 있어서,

   상기 포토레지스트 패턴들은 3 내지 500 마이크로미터 범위의 두께를 갖는 방법.
8. 제 3 항, 제 4 항, 제 6 항 및 제 7 항 중 어느 한 항에 있어서,

   상기 포토레지스트 패턴들은 200 내지 2,000 마이크론 범위의 간격을 갖는 방법.
9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,

   상기 씨드층은 뒤이어 수행되는 패터닝없이 단계 (b)에서 전기도금되는 방법.
10. 제 9 항에 있어서,

    패터닝은 포토레지스트 패터닝과 습식 에칭에 의해 이루어지는 방법.
11. 제 9 항에 있어서,

    패터닝은 비교적 두꺼운 층의 레이저 빔 마이크로 가공에 의해 이루어지는 방법.
12. 제 3 항 내지 제 11 항 중 어느 한 항에 있어서,

    비교적 두꺼운 층은 상기 포토레지스트의 높이보다 더 높지 않은 높이를 갖는 방법.
13. 제 3 항 내지 제 11 항 중 어느 한 항에 있어서,

    열 전도성 금속의 비교적 두꺼운 층은 상기 포토레지스트의 높이보다 더 높은 높이로 전기 도금되고 뒤이어 연마되는 방법.
14. 제 13 항에 있어서,

    연마는 폴리싱 또는 습식 에칭에 의해 이루어지는 방법.
15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,

    단계 (c) 후에 웨이퍼의 제 2 표면상에 불투명, 투명 및 반투명으로 이루어진 그룹으로부터 선택되는 제 2 옴 접촉층을 형성하는 추가 단계를 포함하는 방법.
16. 제 15 항에 있어서,

    제 2 옴 접촉층은 패턴이 없거나 패턴이 있는 것 중 하나인 빙법.
17. 제 15 항 또는 제 16 항에 있어서,

    본딩 패드들은 제 2 옴 접촉층 상에 형성되는 방법.
18. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,

    단계 (c) 후에 옴 접촉 형성과 와이어 본드 패드의 증착을 포함하는 후속 처리 단계를 수행하는 방법.
19. 제 18 항에 있어서,

    상기 옴 접촉층이 증착되기 전에 노광된 제 2 표면이 세척되고 식각되는 방법.
20. 제 15 항 내지 제 19 항 중 어느 한 항에 있어서,

    상기 제 2 옴 접촉층은 제 2 표면의 전 영역을 덮지 못하는 방법.
21. 제 15 항 내지 제 20 항 중 어느 한 항에 있어서,

    상기 제 2 옴 접촉층을 형성한 후에 웨이퍼 상의 반도체 소자를 검사하는 단계를 포함하는 방법.
22. 제 15 항 내지 제 21 항 중 어느 한 항에 있어서,

    상기 웨이퍼를 개개의 소자들로 분리하는 단계를 포함하는 방법.
23. 제 1 항 내지 제 22 항 중 어느 한 항에 있어서,

    상기 반도체 소자들은 랩핑, 폴리싱 및 다이싱으로 이루어진 그룹으로부터 선택된 하나 이상 없이 제조되는 방법.
24. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,

    상기 웨이퍼는 에피택실층들 및 상기 기판으로부터 멀리 떨어진 에피택실 층들의 제 1 표면상에 에피택실층들의 p-형 층들 상에 형성된 제 1 옴 접촉층을 포함하는 방법.
25. 제 22 항에 있어서,

    상기 제 2 옴 접촉층은 상기 에피택실층들의 n-형 층들에 형성되는 방법.
26. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,

    단계 (c) 후에, 유전막들은 상기 에피택실층들에 증착되고, 개구들은 유전막들 및 제 2 옴 접촉층 및 에피택실층들에 증착된 본드 패드들에 형성되는 방법.
27. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,

    단계 (c) 후에, 에피택실층들 상에 열 전도성 금속을 전기 도금하는 단계가 수행되는 방법.
28. 제 24 항 내지 제 27 항 중 어느 한 항에 있어서,

    상기 열 전도성 금속은 구리를 포함하고 에피택실층들은 다중 GaN-계 층들을 포함하는 방법.
29. 에피택실층들, 에피택실층들의 제 1 표면상에 제 1 옴 접촉층, 제 1 옴 접촉층 상에 열 전도성 금속의 비교적 두꺼운 층 및 에피택실층들의 제 2 표면상에 제 2 옴 접촉층을 포함하고, 상기 비교적 두꺼운 층은 전기 도금으로 도포되는 반도체 소자.
30. 제 29 항에 있어서,

    제 1 옴 접촉층과 비교적 두꺼운 층 사이의 제 1 옴 접촉층 상에 접촉층이 있는 반도체 소자.
31. 제 30 항에 있어서,

    상기 접착층에 도포된 열 전도성 금속의 씨드층이 있는 반도체 소자.
32. 제 29 항 내지 제 31 항 중 어느 한 항에 있어서,

    비교적 두꺼운 층은 적어도 50 마이크로미터 두께인 반도체 소자.
33. 제 29 항 내지 제 32 항 중 어느 한 항에 있어서,

    제 2 옴 접촉층은 3 내지 500 나노미터 범위의 박층인 반도체 소자.
34. 제 29 항 내지 제 33 항 중 어느 한 항에 있어서,

    상기 제 2 옴 접촉층은 투명, 반투명 또는 불투명으로 이루어진 그룹으로부터 선택되는 반도체 소자.
35. 제 29 항 내지 제 34 항 중 어느 한 항에 있어서,

    제 2 옴 층은 본딩 패드를 포함하는 반도체 소자.
36. 제 29 항 내지 제 35 항 중 어느 한 항에 있어서,

    상기 열 전도성 금속은 구리를 포함하고 에피택실층들은 다중 GaN-계 층들을 포함하는 반도체 소자.
37. 제 29 항 내지 제 36 항 중 어느 한 항에 있어서,

    상기 반도체 소자는 발광 소자 및 트랜지스터 소자로 이루어진 그룹으로부터 선택되는 반도체 소자.
38. 에피택실층들, 에피택실층들의 제 1 표면상에 제 1 옴 접촉층, 제 1 옴 접촉층 상에 접착층, 및 접착층 상에 열 전도성 금속의 씨드층을 포함하는 반도체 소자
39. 제 38 항에 있어서,

    상기 씨드층에 방열판으로 작용하는 열 전도성 금속의 비교적 두꺼운 층을 더 포함하는 반도체 소자.
40. 제 38 항 또는 제 39 항에 있어서,

    에피택실층들의 제 2 표면상에 제 2 옴 접촉층을 포함하고, 제 2 옴 접촉층은 3 내지 500 나노미터 범위의 박층인 반도체 소자.
41. 제 37 항 내지 제 40 항 중 어느 한 항에 있어서,

    제 2 옴 접촉층은 본딩 패드를 포함하고 불투명, 투명 및 반투명으로 이루어진 그룹으로부터 선택되는 반도체 소자.
42. 제 38 항 내지 제 41 항 중 어느 한 항에 있어서,

    상기 열 전도성 금속은 구리를 포함하고 에피택실층들은 다중 GaN-계 층들을 포함하는 반도체 소자.
43. (a) 다중 GaN계 에피택실층들을 포함하는 웨이퍼를 구비한 기판상에, 웨이퍼 의 제 1 표면상의 제 1 옴 접촉층을 형성하는 단계;

    (b) 상기 웨이퍼로부터 상기 기판을 제거하는 단계; 및

    (c) 제 2 옴 접촉층 상에 형성된 본딩 패드들을 구비한 제 2 옴 접촉층을 상기 웨이퍼의 제 2 표면상에 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
44. 제 43 항에 있어서,

    제 2 옴 접촉층은 불투명, 투명 및 반투명으로 이루어진 그룹으로부터 선택되는 방법.
45. 제 43 항 또는 제 44 항에 있어서,

    상기 제 2 옴 접촉층은 패턴이 없거나 패턴이 있는 것의 하나인 방법.
46. 제 43 항 내지 제 45 항 중 어느 한 항의 방법에 의해 제조된 반도체 소자.
47. 제 46 항에 있어서,

    상기 반도체 소자는 발광 소자 및 트랜지스터 소자의 하나인 반도체 소자.
48. (a) 기판으로부터 멀리 떨어지고 소자층과 가까운 웨이퍼의 표면 위에 열 전도성 재료의 층을 전기 도금하는 단계; 및

    (b) 상기 기판을 제거하는 단계를 포함하여 기판상에 소자층을 가진 웨이퍼 를 구비한 반도체 소자를 제조하는 방법.
49. 제 48 항에 있어서,

    상기 반도체 소자는 실리콘계 소자인 방법.
50. a) 기판으로부터 멀리 떨어지고 활성층과 가까운 웨이퍼의 표면 위에 열 전도성 재료의 층을 전기 도금하는 단계; 및

    (b) 상기 기판을 제거하는 단계를 포함하여 기판상에 활성층을 가진 웨이퍼를 구비한 발광 소자를 제조하는 방법.
51. 제 48 항 내지 제 50 항 중 어느 한 항에 있어서,

    상기 열 전도층은 방열판인 방법.
52. 제 51 항에 있어서,

    상기 열 전도층은 3 마이크론 내지 300 마이크론 범위의 두께인 방법.
53. 제 51 항 또는 제 52 항에 있어서,

    상기 열 전도층은 50 내지 200 마이크론 범위의 두께인 방법.

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