TWI427770B - 利用高ｋ金屬閘極堆疊以致能多重定限電壓裝置的技術 - Google Patents

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Description

利用高K金屬閘極堆疊以致能多重定限電壓裝置的技術
本發明係關於積體電路，尤其是關於積體電路中結合彼此具有不同臨界電壓需求之電晶體之技術。
現今積體電路通常包含各種各樣不同類型彼此結合的電晶體。舉例而言，隨機存取記憶體電晶體，如靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)電晶體，以許多組態用以與各種邏輯電晶體結合。然而，關於整合不同電晶體的挑戰在於，各種類型的電晶體通常需要與其他種類型電晶體所需不同的臨界電壓(Vt)。例如於結合SRAM及邏輯電晶體之積體電路組態中，SRAM電晶體典型需要比與其相應的邏輯電晶體還高的Vt。Vt的差異是由於相較於邏輯電晶體，SRAM電晶體相對較低的功率需求。
於習知設計中，不同的Vt需求透過摻雜解決。具體而言，執行額外的摻雜步驟，而相對於邏輯電晶體來改變SRAM電晶體的Vt，反之亦然。然而，此方案有著需注意的缺點。由於電晶體的Vt透過摻雜來決定，因此裝置間的摻雜必須一致以得到一致的Vt。亦即，大量生產的裝置會發生摻雜質變動，而導致電晶體的變化性。電晶體的變化性導致裝置的變化性，因而影響性能。隨著裝置特徵的縮減，摻雜質變動及裝置變化性的效應甚至變的更顯著。
因此，需要一種結合具有不同Vt需求之電晶體的改良技術。
本發明提供結合彼此具有不同臨界電壓(Vt)需求之電晶體之技術。於本發明之一方面，提供一種半導體裝置。此半導體裝置包含一基板，具有至少一第一與第二n通道場效電晶體(nFET)區域以及至少一第一與第二p通道場效電晶體(pFET)區域；至少一邏輯nFET於基板之第一nFET區域；至少一邏輯pFET於基板之第一pFET區域；至少一靜態隨機存取記憶體(SRAM)nFET於基板之第二nFET區域；以及至少一SRAM pFET於基板之第二pFET區域。邏輯nFET、邏輯pFET、SRAM nFET、以及SRAM pFET各包含閘極堆疊，具有金屬層於高K層上。邏輯nFET閘極堆疊更包含帽蓋層，將金屬層與高K層分開，其中帽蓋層更用以相對於邏輯pFET、SRAM nFET、以及SRAM pFET中之一或更多個之臨界電壓，偏移邏輯nFET之臨界電壓。
於本發明另一方面，提供一種製造半導體裝置之方法。本方法包含以下步驟。提供基板，其具有至少一邏輯nFET區域、至少一SRAM nFET區域、至少一邏輯pFET區域、以及至少一SRAM pFET區域。選擇性形成結晶矽鍺於邏輯pFET區域。成長面際層介電質於邏輯nFET區域、SRAM nFET區域、邏輯pFET區域、以及SRAM pFET區域上。沉積高K層於面際層介電質上。形成帽蓋層於邏輯nFET區域中且於高K層與面際層介電質相對之一側上。沉積金屬層於邏輯nFET區域中之帽蓋層上，且於SRAM nFET區域、邏輯pFET區域、以及SRAM pFET區域之高K層上。沉積矽層於金屬層上。執行蝕刻穿過面際層介電質、高K層、帽蓋層、金屬層、以及矽層，以形成邏輯nFET閘極堆疊於邏輯nFET區域上，以及穿過面際層介電質、高K層、金屬層、以及矽層，以形成SRAM nFET閘極堆疊於SRAM nFET區域上、邏輯pFET閘極堆疊於邏輯pFET區域上、以及SRAM pFET閘極堆疊於SRAM pFET區域上。
於本發明又另一方面，提供另一種製造半導體裝置之方法。本方法包含以下步驟。提供基板，其具有至少一邏輯nFET區域、至少一SRAM nFET區域、至少一邏輯pFET區域、以及至少一SRAM pFET區域。成長面際層介電質於邏輯nFET區域、SRAM nFET區域、邏輯pFET區域、以及SRAM pFET區域上。沉積高K層於面際層介電質上。形成帽蓋層於邏輯nFET區域及SRAM pFET區域中之高K層與面際層介電質相對之一側上。沉積金屬層於邏輯nFET區域及SRAM pFET區域之帽蓋層上，且於SRAM nFET區域及邏輯pFET區域之高K層上。沉積矽層於金屬層上。執行蝕刻穿過面際層介電質、高K層、帽蓋層、金屬層、以及矽層，以形成邏輯nFET閘極堆疊於邏輯nFET區域及SRAM pFET閘極堆疊於SRAM pFET區域上，以及穿過面際層介電質、高K層、金屬層、以及矽層，以形成SRAM nFET閘極堆疊於SRAM nFET區域上以及邏輯pFET閘極堆疊於邏輯pFET區域上。
本發明更包含以下步驟。沉積拉伸氮化矽層於邏輯nFET區域及SRAM nFET區域上。氧化邏輯pFET區域及SRAM pFET區域。沉積壓縮氮化矽層於邏輯pFET區域及SRAM pFET區域上。
對於本發明之更完整的了解以及本發明進一步特徵及優勢，將參照以下說明及圖式而獲得
圖1A-G顯示形成積體靜態隨機存取記憶體(SRAM)-邏輯半導體裝置之例示方法之截面示意圖。此裝置包含例如具有複數個SRAM及邏輯電晶體之積體電路。
以積體SRAM-邏輯裝置而言，相較於邏輯電晶體之臨界電壓(Vt)，需要能精確且一致地改變SRAM電晶體之臨界電壓。舉例而言，SRAM電晶體可能需要比邏輯電晶體還高的臨界電壓。如下將描述，本技術涉及具有高K/金屬閘極堆疊之電晶體。可選擇性使用帽蓋層於一或更多的閘極堆疊，及/或可選擇性成長結晶矽鍺(cSiGe)以改變對應電晶體的臨界電壓。
如圖1A所示，提供基板104。基板104可包含絕緣層上矽(SOI)基板或塊矽基板。根據一例示實施例，基板104包含SOI基板，其具有矽層於絕緣體(例如二氧化矽(SiO2 ))上，其中矽層具有約5奈米(nm)至約100nm之厚度。
基板104具有SRAM及邏輯n通道電晶體(nFET)以及p通道電晶體(pFET)區域界定於其中。具體而言，根據圖1A所示之例示實施例，基板104包含邏輯nFET區域106、SRAM nFET區域108、邏輯pFET區域110、以及SRAM pFET區域112。邏輯nFET區域106及SRAM nFET區域108各包含矽且摻雜有p型摻雜質。邏輯pFET區域110及SRAM pFET區域112亦包含矽且摻雜有n型摻雜質。將如下所述，於SRAM pFET區域112中之cSiGe將具有降低的鍺(Ge)分率。僅作為範例而言，於SRAM pFET區域112中之cSiGe可具有小於約30%的鍺分率，而較佳約15%至約25%之間。相較而言，於邏輯pFET區域110之cSiGe可具有約30%至40%間的鍺分率。於成長cSiGe期間調整鍺量的程序為熟此技藝者所熟知，因而於此不贅述。
沉積硬遮罩層於裝置上，並圖案化以形成硬遮罩114於nFET區域，即nFET區域106及SRAM nFET區域108。硬遮罩114屏蔽邏輯nFET區域106及SRAM nFET區域108，然後選擇性形成(即成長)cSiGe 113及115分別於邏輯pFET區域110及SRAM pFET區域112。如上所述，例如當相較於邏輯pFET區域110時，SRAM pFET區域112具有降低的鍺分率。根據一例示實施例，利用兩步驟遮罩程序完成了兩pFET區域間的變化，其中首先放置一遮罩(未顯示)於邏輯pFET區域110，而形成具有降低鍺分率之cSiGe於SRAM pFET區域112中。移除遮罩，以及放置第二遮罩(未顯示)於SRAM pFET區域112，而cSiGe形成於邏輯pFET區域110中。然後移除第二遮罩。此兩步驟遮罩程序執行時硬遮罩114乃置於適當處。此兩步驟遮罩程序的順序並不重要，且可執行成先形成cSiGe於邏輯pFET區域110中，而後形成具有降低鍺分率之cSiGe於SRAM pFET區域112中。
如圖1B所示，剝除硬遮罩114。根據一例示實施例，利用濕化學蝕刻剝除硬遮罩114。
如圖1C所示，面際層(IL)介電質116成長於nFET/pFET區域。根據例示實施例，面際層介電質116包含SiO2 。然後，結合氮入面際層(IL)介電質116(例如藉由氮化、熱氮化、及/或電將氧化而後氮化)。然後沉積高K層118於面際層介電質116相對於nFET/pFET區域之一側上。根據例示實施例，高K層118包含以下中之一或更多個：氧化鉿(HfO2 )、氧化鋯(ZrO2 )、矽酸鉿(HfSiO)、氮化矽酸鉿(HfSiON)、氧化鉭(Ta2 O5 )、氧化鈦(TiO2 )、氧化鋁(Al2 O3 )、以及包含前述高K材料至少其一之混合物。
帽蓋層120沉積於高K層118相對於面際層介電質116之一側上。根據例示實施例，帽蓋層120包含以下中之一或更多個：氧化鑭(La2 O3 )、氧化鎂(MgO)、IIA族及IIIB族元素之氧化物、以及IIA族及IIIB族元素之氮化物。帽蓋層描述於如Brown等人申請之美國專利公開案2006/0289948號，名稱為「控制高k金屬閘極堆疊之平帶/臨界電壓之方法及其結構」，以及Bojarczuk等人申請之美國專利公開案2006/0244035號，名稱為「穩定CMOS中氧化鉿基矽電晶體之平帶電壓及臨界電壓」，此兩者之整體揭露於此作為參考。如下將述，於完成的裝置中，帽蓋層120可提供nFET中約300mV至約350mV的臨界電壓偏移。再者，降低鍺分率之cSiGe可提供pFET中約200mV至約350mV的臨界電壓偏移。
如圖1D所示，圖案化光阻124於邏輯nFET區域106上。以光阻124作為遮罩，自SRAM nFET區域108、邏輯pFET區域110、以及SRAM pFET區域112上，選擇性移除(即剝除)帽蓋層120。根據一例示實施例，利用氫氯酸(HCl)自SRAM nFET區域108、邏輯pFET區域110、以及SRAM pFET區域112上，選擇性移除帽蓋層120。舉例而言，若高K層118為HfO2 (如上所述)而若帽蓋層120包含La2 O3 (如上所述)，則HCl選擇自HfO2 層移除La2 O3 層。對於不同的帽蓋層組成而言，可使用其他合適的化學劑來選擇性移除帽蓋層。
如圖1E所示，移除光阻124露出形成於邏輯nFET區域上之帽蓋層剩餘部份，即於邏輯nFET區域106上之帽蓋層121。如圖1F所示，沉積金屬層126於帽蓋層121/高K層118上。根據例示實施例，金屬層126包含以下中之一或更多個：氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁鉭(TaAlN)、氮化鋁鈦(TiAlN)、以及碳化鉭(TaC或Ta2 C)。
然後沉積矽層128於金屬層126相對於帽蓋層121/高K層118之一側上。根據例示實施例，矽層128包含多晶矽(poly-Si)及/或非晶矽，且沉積厚度之最厚點為約1,000埃。然而，可視技術而矽層128厚度的最厚點變化於約500埃到約1,000埃。
如圖1G所示，然後執行反應式離子蝕刻(RIE)穿過許多層，以界定各nFET及pFET區域上之個別閘極堆疊。亦即，閘極堆疊130界定於邏輯nFET區域106上。閘極堆疊130包含面際層介電質116a(自面際層介電質116所形成)、高K層118a(自高K層118所形成)於面際層介電質116a上、帽蓋層121a(自帽蓋層121所形成)於高K層118a相對於面際層介電質116a之一側上、金屬層126a(自金屬層126所形成)於帽蓋層121a相對於高K層118a之一側上、以及矽層128a(自矽層128所形成)於金屬層126a相對於帽蓋層121a之一側上。
閘極堆疊132界定於SRAM nFET區域108上。閘極堆疊132包含面際層介電質116b(自面際層介電質116所形成)、高K層118b(自高K層118所形成)於面際層介電質116b上、金屬層126b(自金屬層126所形成)於高K層118b相對於面際層介電質116b之一側上、以及矽層128b(自矽層128所形成)於金屬層126b相對於高K層118b之一側上。
閘極堆疊134界定於邏輯pFET區域110上。閘極堆疊134包含面際層介電質116c(自面際層介電質116所形成)、高K層118c(自高K層118所形成)於面際層介電質116c上、金屬層126c(自金屬層126所形成)於高K層118c相對於面際層介電質116c之一側上、以及矽層128c(自矽層128所形成)於金屬層126c相對於高K層118c之一側上。
閘極堆疊136界定於SRAM pFET區域112上。閘極堆疊136包含面際層介電質116d(自面際層介電質116所形成)、高K層118d(自高K層118所形成)於面際層介電質116d上、金屬層126d(自金屬層126所形成)於高K層118d相對於面際層介電質116d之一側上、以及矽層128d(自矽層128所形成)於金屬層126d相對於高K層118d之一側上。
然後可執行標準製程來形成源極及汲極區域於相對於閘極堆疊之一側。如有需要，亦可形成氧化物及/或氮化物間隙壁於閘極堆疊周圍。
執行如圖1A-G所示之步驟，結果如上所述，帽蓋層僅呈現於閘極堆疊130。如此一來，對應的邏輯nFET將具有臨界電壓於帶邊緣。藉由不同製程的組合，帽蓋層偏移邏輯nFET臨界電壓。僅舉例而言，a)可能為臨界電壓之負偏移，由於當以較低價之鑭離子(La3+)或鎂離子(Mg2+)異價取代HfO2 中之Hf4+時，形成正電荷移動氧空缺，且需要補償鑭鉿(LaHf)之負效電荷；b)越多像鑭(La)或鎂(Mg)的正電性雜質呈現於HfO2 中可導致雙極，其將更負地偏移臨界電壓(只要於閘極堆疊有非對稱的La組成分佈，就會形成此類雙極)；以及c)La或Mg與面際層介電質(例如SiO2 )的互動，藉由a)及b)的機制，可導致負的臨界電壓偏移。
相較而言，閘極堆疊不具有帽蓋層(例如閘極堆疊132)之SRAM nFET具有大於邏輯nFET臨界電壓約200mV的臨界電壓。對pFET而言，其亦不具有帽蓋層於閘極堆疊，臨界電壓達到目標(即接近或於pFET帶邊緣)。再者，SRAM pFET中呈現降低鍺分率的cSiGe(如上所述)，相較於邏輯pFET，於SRAM pFET中提供約200mV至約350mV的正臨界電壓偏移。因此，操作使用降低鍺分率的cSiGe來偏移臨界電壓，乃獨立於使用帽蓋層偏移臨界電壓。一般而言，使用降低鍺分率的cSiGe提供正臨界電壓偏移，使用帽蓋層提供負臨界電壓偏移。
上述技術的益處在於最小化涉及的遮罩步驟的數目，而有利於降低生產時間及成本。然而，可使用其他技術。舉例而言，可利用不同的遮罩製程獲得相同閘極堆疊組態。具體而言，參考圖1C所示之步驟，沉積金屬層(例如TiN層)而非帽蓋層於高K層上。然後圖案化遮罩以覆蓋SRAM nFET、邏輯pFET、以及SRAM pFET區域上之金屬層，容許選擇性移除邏輯nFET區域上之金屬層。自邏輯nFET區域移除金屬層後，亦移除遮罩。
然後沉積帽蓋層於金屬層/高K層上，接著沉積第二金屬層(例如第二TiN層)於帽蓋層上。然後圖案化第二遮罩，以覆蓋邏輯nFET區域上之第二TiN層，容許自SRAM nFET、邏輯pFET、以及SRAM pFET區域選擇性移除第二TiN層及帽蓋層。自SRAM nFET、邏輯pFET、以及SRAM pFET區域移除第二TiN層及帽蓋層後，亦移除遮罩。從此點開始，剩餘的製程與圖1F-G所示相同(如上所述)。
圖2A-G顯示根據本發明實施例形成積體SRAM-邏輯半導體裝置之另一例示方法之截面示意圖。此裝置包含例如具有複數個SRAM及邏輯電晶體之積體電路。如圖2A所示，提供基板204。基板204可包含絕緣層上矽(SOI)基板或塊矽基板。根據一例示實施例，基板204包含SOI基板，其具有矽層於絕緣體(例如二氧化矽(SiO2 ))上，其中矽層具有約5奈米(nm)至約100nm之厚度。
基板204具有SRAM及邏輯n通道電晶體(nFET)以及p通道電晶體(pFET)區域界定於其中。具體而言，根據圖2A所示之例示實施例，基板204包含邏輯nFET區域206、SRAM nFET區域208、邏輯pFET區域210、以及SRAM pFET區域212。邏輯nFET區域206及SRAM nFET區域208各包含矽且摻雜有p型摻雜質。邏輯pFET區域210及SRAM pFET區域212亦包含矽且摻雜有n型摻雜質。將如下所述，cSiGe將形成於各邏輯pFET區域210及SRAM pFET區域212中。
沉積硬遮罩層於裝置上，並圖案化以形成硬遮罩214於nFET區域，即邏輯nFET區域206及SRAM nFET區域208。硬遮罩214屏蔽邏輯nFET區域206及SRAM nFET區域208，然後選擇性形成(即成長)cSiGe 213及215分別於邏輯pFET區域210及SRAM pFET區域212。如圖2B所示，剝除硬遮罩214。根據一例示實施例，利用濕化學蝕刻剝除硬遮罩214。
如圖2C所示，面際層介電質216成長於nFET/pFET區域。根據例示實施例，面際層介電質216包含SiO2 。然後，結合氮入面際層介電質216(例如藉由氮化、熱氮化、及/或電將氧化而後氮化)。然後沉積高K層218於面際層介電質216相對於nFET/pFET區域之一側上。根據例示實施例，高K層218包含以下中之一或更多個：氧化鉿(HfO2 )、氧化鋯(ZrO2 )、矽酸鉿(HfSiO)、氮化矽酸鉿(HfSiON)、氧化鉭(Ta2 O5 )、氧化鈦(TiO2 )、氧化鋁(Al2 O3 )、以及包含前述高K材料至少其一之混合物。帽蓋層220沉積於高K層218相對於面際層介電質216之一側上。根據例示實施例，帽蓋層220包含以下中之一或更多個：氧化鑭(La2 O3 )、氧化鎂(MgO)、IIA族及IIIB族元素之氧化物、以及IIA族及IIIB族元素之氮化物。
如圖2D所示，圖案化光阻224及225於邏輯nFET區域206及SRAM pFET區域212上。以光阻224及225作為遮罩，自SRAM nFET區域208及邏輯pFET區域210上，選擇性移除(即剝除)帽蓋層220。根據一例示實施例，利用氫氯酸(HCl)自SRAM nFET區域208及邏輯pFET區域210上，選擇性移除帽蓋層220。
如圖2E所示，移除光阻224及225露出形成於邏輯nFET區域及SRAM pFET區域上之帽蓋層剩餘部份，即分別於邏輯nFET區域206及SRA MpFET區域212上之帽蓋層221及222。如圖2F所示，沉積金屬層226於高K層218/帽蓋層221/帽蓋層222上。根據例示實施例，金屬層226包含以下中之一或更多個：氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁鉭(TaAlN)、氮化鋁鈦(TiAlN)、以及碳化鉭(TaC或Ta2 C)。
然後沉積矽層228於金屬層226相對於高K層218/帽蓋層221/帽蓋層222之一側上。根據例示實施例，矽層228包含多晶矽(poly-Si)及/或非晶矽，且沉積厚度之最厚點為約1,000埃。然而，可視技術而矽層228厚度的最厚點變化於約500埃到約1,000埃。
如圖2G所示，然後執行反應式離子蝕刻(RIE)穿過許多層，以界定各nFET及pFET區域上之個別閘極堆疊。亦即，閘極堆疊230界定於邏輯nFET區域206上。閘極堆疊230包含面際層介電質216a(自面際層介電質216所形成)、高K層218a(自高K層218所形成)於面際層介電質216a上、帽蓋層221a(自帽蓋層221所形成)於高K層218a相對於面際層介電質216a之一側上、金屬層226a(自金屬層226所形成)於帽蓋層221a相對於高K層218a之一側上、以及矽層228a(自矽層228所形成)於金屬層226a相對於帽蓋層221a之一側上。
閘極堆疊232界定於SRAM nFET區域208上。閘極堆疊232包含面際層介電質216b(自面際層介電質216所形成)、高K層218b(自高K層218所形成)於面際層介電質216b上、金屬層226b(自金屬層226所形成)於高K層218b相對於面際層介電質216b之一側上、以及矽層228b(自矽層228所形成)於金屬層226b相對於高K層218b之一側上。
閘極堆疊234界定於邏輯pFET區域210上。閘極堆疊234包含面際層介電質216c(自面際層介電質216所形成)、高K層218c(自高K層218所形成)於面際層介電質216c上、金屬層226c(自金屬層226所形成)於高K層218c相對於面際層介電質216c之一側上、以及矽層228c(自矽層228所形成)於金屬層226c相對於高K層218c之一側上。
閘極堆疊236界定於SRAM pFET區域212上。閘極堆疊236包含面際層介電質216d(自面際層介電質216所形成)、高K層218d(自高K層218所形成)於面際層介電質216d上、帽蓋層222d(自帽蓋層222所形成)於高K層218d相對於面際層介電質216d之一側上、金屬層226d(自金屬層226所形成)於帽蓋層222d相對於高K層218d之一側上、以及矽層228d(自矽層228所形成)於金屬層226d相對於帽蓋層222d之一側上。
然後可執行標準製程來形成源極及汲極區域於相對於閘極堆疊之一側。如有需要，亦可形成氧化物及/或氮化物間隙壁於閘極堆疊周圍。
執行如圖2A-G所示之步驟，結果如上所述，帽蓋層呈現於閘極堆疊230及236。藉由將帽蓋層包含於閘極堆疊230，對應的邏輯nFET將具有臨界電壓於帶邊緣。相對地，藉由將帽蓋層排除於閘極堆疊234，對應的邏輯pFET將亦具有臨界電壓於帶邊緣。閘極堆疊不具有帽蓋層(例如閘極堆疊232)之SRAM nFET具有大於邏輯nFET臨界電壓約200mV的臨界電壓。對具有帽蓋層於閘極堆疊(例如閘極堆疊236)之SRAM pFET而言，將具有大於邏輯pFET臨界電壓約250mV的臨界電壓。
上述技術的益處在於僅涉及單一的遮罩步驟，而有利於降低生產時間及成本。然而，可使用其他技術。舉例而言，可利用兩步驟遮罩製程獲得相同閘極堆疊組態。具體而言，參考圖2C所示之步驟，沉積金屬層(例如TiN層)而非帽蓋層於高K層上。然後圖案化遮罩以覆蓋SRAM nFET及邏輯pFET區域上之金屬層，容許選擇性移除邏輯nFET及SRAM pFET區域上之金屬層。自邏輯nFET及SRAM pFET區域移除金屬層後，亦移除遮罩。
然後沉積帽蓋層於金屬層/高K層上，接著沉積第二金屬層(例如第二TiN層)於帽蓋層上。然後圖案化第二遮罩，以覆蓋邏輯nFET及SRAM pFET區域上之第二TiN層，容許自SRAM nFET及邏輯pFET區域選擇性移除第二TiN層及帽蓋層。自SRAM nFET及邏輯pFET區域移除第二TiN層及帽蓋層後，亦移除遮罩。從此點開始，剩餘的製程與圖2F-G所示相同(如上所述)。
圖3A-G顯示形成積體SRAM-邏輯半導體裝置之又另一例示方法之截面示意圖。此裝置包含例如具有複數個SRAM及邏輯電晶體之積體電路。如圖3A所示，提供基板304。基板304可包含絕緣層上矽(SOI)基板或塊矽基板。根據一例示實施例，基板304包含SOI基板，其具有矽層於絕緣體(例如二氧化矽(SiO2 ))上，其中矽層具有約5奈米(nm)至約100nm之厚度。
基板304具有SRAM及邏輯nFET以及pFET區域界定於其中。具體而言，根據圖3A所示之例示實施例，基板304包含邏輯nFET區域306、SRAM nFET區域308、邏輯pFET區域310、以及SRAM pFET區域312。邏輯nFET區域306及SRAM nFET區域308各包含矽且摻雜有p型摻雜質。邏輯pFET區域310及SRAM pFET區域312亦包含矽且摻雜有n型摻雜質。將如下所述，cSiGe將形成於邏輯pFET區域310中。
沉積硬遮罩層於裝置上，並圖案化以分別形成硬遮罩313及314於邏輯nFET區域306/SRAM nFET區域308以及SRAM pFET區域312。硬遮罩313屏蔽邏輯nFET區域306/SRAM nFET區域308，而硬遮罩314屏蔽SRAM pFET區域312，然後選擇性形成(即成長)cSiGe 315於邏輯pFET區域310。如圖3B所示，剝除硬遮罩313及314。根據一例示實施例，利用濕化學蝕刻剝除硬遮罩313及314。
如圖3C所示，面際層介電質316成長於nFET/pFET區域。根據例示實施例，面際層介電質316包含SiO2 。然後，結合氮入面際層介電質316(例如藉由氮化、熱氮化、及/或電將氧化而後氮化)。然後沉積高K層318於面際層介電質316相對於nFET/pFET區域之一側上。根據例示實施例，高K層318包含以下中之一或更多個：氧化鉿(HfO2 )、氧化鋯(ZrO2 )、矽酸鉿(HfSiO)、氮化矽酸鉿(HfSiON)、氧化鉭(Ta2 O5 )、氧化鈦(TiO2 )、氧化鋁(Al2 O3 )、以及包含前述高K材料至少其一之混合物。
帽蓋層320沉積於高K層318相對於面際層介電質316之一側上。根據例示實施例，帽蓋層320包含以下中之一或更多個：氧化鑭(La2 O3 )、氧化鎂(MgO)、IIA族及IIIB族元素之氧化物、以及IIA族及IIIB族元素之氮化物。
如圖3D所示，圖案化光阻324於邏輯nFET區域306上。以光阻324作為遮罩，自SRAM nFET區域308、邏輯pFET區域310、以及SRAM pFET區域312上，選擇性移除(即剝除)帽蓋層320。根據一例示實施例，利用氫氯酸(HCl)自SRAM nFET區域308、邏輯pFET區域310、以及SRAM pFET區域312上，選擇性移除帽蓋層320。
如圖3E所示，移除光阻324露出形成於邏輯nFET區域上之帽蓋層剩餘部份，即於邏輯nFET區域306上之帽蓋層321。如圖3F所示，沉積金屬層326於帽蓋層321/高K層318上。根據例示實施例，金屬層326包含以下中之一或更多個：氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁鉭(TaAlN)、氮化鋁鈦(TiAlN)、以及碳化鉭(TaC或Ta2 C)。
然後沉積矽層328於金屬層326相對於帽蓋層321/高K層318之一側上。根據例示實施例，矽層328包含多晶矽(poly-Si)及/或非晶矽，且沉積厚度之最厚點為約1,000埃。然而，可視技術而矽層328厚度的最厚點變化於約500埃到約1,000埃。
如圖3G所示，然後執行反應式離子蝕刻(RIE)穿過許多層，以界定各nFET及pFET區域上之個別閘極堆疊。亦即，閘極堆疊330界定於邏輯nFET區域306上。閘極堆疊330包含面際層介電質316a(自面際層介電質316所形成)、高K層318a(自高K層318所形成)於面際層介電質316a上、帽蓋層321a(自帽蓋層321所形成)於高K層318a相對於面際層介電質316a之一側上、金屬層326a(自金屬層326所形成)於帽蓋層321a相對於高K層318a之一側上、以及矽層328a(自矽層328所形成)於金屬層326a相對於帽蓋層321a之一側上。
閘極堆疊332界定於SRAM nFET區域308上。閘極堆疊332包含面際層介電質316b(自面際層介電質316所形成)、高K層318b(自高K層318所形成)於面際層介電質316b上、金屬層326b(自金屬層326所形成)於高K層318b相對於面際層介電質316b之一側上、以及矽層328b(自矽層328所形成)於金屬層326b相對於高K層318b之一側上。
閘極堆疊334界定於邏輯pFET區域310上。閘極堆疊334包含面際層介電質316c(自面際層介電質316所形成)、高K層318c(自高K層318所形成)於面際層介電質316c上、金屬層326c(自金屬層326所形成)於高K層318c相對於面際層介電質316c之一側上、以及矽層328c(自矽層328所形成)於金屬層326c相對於高K層318c之一側上。
閘極堆疊336界定於SRAM pFET區域312上。閘極堆疊336包含面際層介電質316d(自面際層介電質316所形成)、高K層318d(自高K層318所形成)於面際層介電質316d上、金屬層326d(自金屬層326所形成)於高K層318d相對於面際層介電質316d之一側上、以及矽層328d(自矽層328所形成)於金屬層326d相對於高K層318d之一側上。
然後可執行標準製程來形成源極及汲極區域於相對於閘極堆疊之一側。如有需要，亦可形成氧化物及/或氮化物間隙壁於閘極堆疊周圍。
執行如圖3A-G所示之步驟，結果如上所述，帽蓋層僅呈現於閘極堆疊330。藉由將帽蓋層包含於閘極堆疊330，對應的邏輯nFET將具有臨界電壓於帶邊緣。相對地，藉由將帽蓋層排除於閘極堆疊334，對應的邏輯pFET將亦具有臨界電壓於帶邊緣。閘極堆疊不具有帽蓋層(例如閘極堆疊332)之SRAM nFET電晶體具有大於邏輯nFET電晶體臨界電壓約200mV的臨界電壓。對不具有帽蓋層於閘極堆疊(例如閘極堆疊336)之SRAM pFET電晶體而言，將具有大於邏輯pFET電晶體臨界電壓約500mV的臨界電壓。
上述技術的益處在於僅涉及單一的遮罩步驟，而有利於降低生產時間及成本。然而，可使用其他技術。舉例而言，可利用兩步驟遮罩製程獲得相同閘極堆疊組態。具體而言，參考圖3C所示之步驟，沉積金屬層(例如TiN層)而非帽蓋層於高K層上。然後圖案化遮罩以覆蓋SRAM nFET、邏輯pFET、以及SRAM pFET區域上之金屬層，容許選擇性移除邏輯nFET區域上之金屬層。自邏輯nFET區域移除金屬層後，亦移除遮罩。
然後沉積帽蓋層於金屬層/高K層上，接著沉積第二金屬層(例如第二TiN層)於帽蓋層上。然後圖案化第二遮罩，以覆蓋邏輯nFET區域上之第二TiN層，容許自SRAM nFET、邏輯pFET、及SRAM pFET區域選擇性移除第二TiN層及帽蓋層。自SRAM nFET、邏輯pFET、及SRAM pFET區域移除第二TiN層及帽蓋層後，亦移除遮罩。從此點開始，剩餘的製程與圖3F-G所示相同(如上所述)。
圖4A-L顯示形成積體SRAM-邏輯半導體裝置之又另一例示方法之截面示意圖。此裝置包含例如具有複數個SRAM及邏輯電晶體之積體電路。如圖4A所示，提供基板402。基板402可包含絕緣層上矽(SOI)基板或塊矽基板。根據一例示實施例，基板402包含SOI基板，其具有矽層於絕緣體(例如二氧化矽(SiO2 ))上，其中矽層具有約5奈米(nm)至約100nm之厚度。基板402具有淺溝渠隔離(STI)區域403、404、及405界定於其中。將如下所述，淺溝渠隔離區域403、404、及405用以區分而界定出裝置的nFET及FET區域。亦即，淺溝渠隔離區域403左邊所示的裝置區域將為裝置的邏輯nFET區域，而淺溝渠隔離區域403右邊所示的裝置區域將為裝置的SRAM pFET區域。淺溝渠隔離區域404左邊所示的裝置區域將為裝置的SRAM nFET區域，而淺溝渠隔離區域404右邊所示的裝置區域將為裝置的邏輯pFET區域。淺溝渠隔離區域405將裝置的SRAM pFET區域與裝置的SRAM nFET區域分開。
如圖4B所示，面際層介電質406成長於nFET/pFET區域。面際層介電質406由淺溝渠隔離區域403、404、及405分隔。如圖4C所示，沉積高K層408於面際層介電質406/淺溝渠隔離區域403/淺溝渠隔離區域404/淺溝渠隔離區域405上。根據例示實施例，高K層408包含以下中之一或更多個：氧化鉿(HfO2 )、氧化鋯(ZrO2 )、矽酸鉿(HfSiO)、氮化矽酸鉿(HfSiON)、氧化鉭(Ta2 O5 )、氧化鈦(TiO2 )、氧化鋁(Al2 O3 )、以及包含前述高K材料至少其一之混合物。
然後，帽蓋層沉積於高K層408相對於面際層介電質406/淺溝渠隔離區域403/淺溝渠隔離區域404/淺溝渠隔離區域405之一側上。帽蓋層320包含以下中之一或更多個：氧化鑭(La2 O3 )、氧化鎂(MgO)、IIA族及IIIB族元素之氧化物、以及IIA族及IIIB族元素之氮化物。然後，自SRAM nFET區域/邏輯pFET區域，選擇性移除(即剝除)帽蓋層，以形成帽蓋層410於邏輯nFET/SRAM pFET區域上，如圖4D所示。根據一例示實施例，利用氫氯酸(HCl)，自SRAM nFET/邏輯pFET區域，選擇性移除帽蓋層。
如圖4E所示，沉積金屬層412於帽蓋層410/高K層408上。根據例示實施例，金屬層412包含以下中之一或更多個：氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁鉭(TaAlN)、氮化鋁鈦(TiAlN)、以及碳化鉭(TaC或Ta2 C)。如圖4F所示，沉積矽層(即矽層414)於金屬層412上。根據例示實施例，矽層414包含多晶矽(poly-Si)及/或非晶矽。
如圖4G所示，然後執行反應式離子蝕刻(RIE)穿過許多層，以界定各nFET及pFET區域上之個別閘極堆疊。亦即，閘極堆疊430界定於邏輯nFET區域上。閘極堆疊430包含面際層介電質406a(自面際層介電質406所形成)、高K層408a(自高K層408所形成)於面際層介電質406a上、帽蓋層410a(自帽蓋層410所形成)於高K層408a相對於面際層介電質406a之一側上、金屬層412a(自金屬層412所形成)於帽蓋層410a相對於高K層408a之一側上、以及矽層414a(自矽層414所形成)於金屬層412a相對於帽蓋層410a之一側上。
閘極堆疊432界定於SRAM pFET區域上。閘極堆疊432包含面際層介電質406b(自面際層介電質406所形成)、高K層408b(自高K層408所形成)於面際層介電質406b上、帽蓋層410b(自帽蓋層410所形成)於高K層408b相對於面際層介電質406b之一側上、金屬層412b(自金屬層412所形成)於帽蓋層410b相對於高K層408b之一側上、以及矽層414b(自矽層414所形成)於金屬層412b相對於帽蓋層410b之一側上。
閘極堆疊434界定於SRAM nFET區域上。閘極堆疊434包含面際層介電質406c(自面際層介電質406所形成)、高K層408c(自高K層408所形成)於面際層介電質406c上、金屬層412c(自金屬層412所形成)於高K層408c相對於面際層介電質406c之一側上、以及矽層414c(自矽層414所形成)於金屬層412c相對於高K層408c之一側上。
閘極堆疊436界定於邏輯pFET區域上。閘極堆疊436包含面際層介電質406d(自面際層介電質406所形成)、高K層408d(自高K層408所形成)於面際層介電質406d上、金屬層412d(自金屬層412所形成)於高K層408d相對於面際層介電質406d之一側上、以及矽層414d(自矽層414所形成)於金屬層414d相對於高K層408d之一側上。
如圖4H所示，形成間隙壁組合鄰接各閘極堆疊。亦即，對邏輯nFET區域而言，形成氮化物間隙壁440a鄰接閘極堆疊430，然後形成氧化物間隙壁442a鄰接氮化物間隙壁440a，以及形成氮化物間隙壁444a鄰接氧化物間隙壁442a。對SRAM pFET區域而言，形成氮化物間隙壁440b鄰接閘極堆疊432，然後形成氧化物間隙壁442b鄰接氮化物間隙壁440b，以及形成氮化物間隙壁444b鄰接氧化物間隙壁442b。對SRAM nFET區域而言，形成氮化物間隙壁440c鄰接閘極堆疊434，然後形成氧化物間隙壁442c鄰接氮化物間隙壁440c，以及形成氮化物間隙壁444c鄰接氧化物間隙壁442c。對邏輯pFET區域而言，形成氮化物間隙壁440d鄰接閘極堆疊436，然後形成氧化物間隙壁442d鄰接氮化物間隙壁440d，以及形成氮化物間隙壁444d鄰接氧化物間隙壁442d。
於各nFET及pFET區域形成源極/汲極擴散。亦即，形成源極/汲極擴散446a及448a於邏輯nFET區域，形成源極/汲極擴散446b及448b於SRAM pFET區域，形成源極/汲極擴散446c及448c於SRAM nFET區域，形成源極/汲極擴散446d及448d於邏輯pFET區域。
然後矽化於各nFET及pFET區域中裸露的矽區域。結果形成矽化區域450a於邏輯nFET區域的裸露矽區域，即閘極堆疊430及源極/汲極擴散446a及448a。形成矽化區域450b於SRAM pFET區域的裸露矽區域，即閘極堆疊432及源極/汲極擴散446b及448b。形成矽化區域450c於SRAM nFET區域的裸露矽區域，即閘極堆疊434及源極/汲極擴散446c及448c。形成矽化區域450d於邏輯pFET區域的裸露矽區域，即閘極堆疊436及源極/汲極擴散446d及448d。
矽化後，自各nFET及pFET區域移除氮化物間隙壁，如圖4I所示。如圖4J所示，沉積拉伸氮化矽(SiN)層於nFET區域。亦即。SiN層452沉積於邏輯nFET區域上，而SiN層454沉積於SRAM nFET區域上。拉伸SiN層與壓縮SiN層(描述於下)的組合形成雙應力襯層於裝置上。於後續pFET區域的氧化中(描述於下)，拉伸SiN層更屏蔽了nFET區域。
如圖4K所示，利用氧化以得到pFET區域的帶邊緣偏移。於此所用之「帶邊緣偏移」一詞，表示藉由暴露高K層(即可為上述之鉿基)於氧氣(O2 )來中和正電荷氧空缺(例如箭頭455所示)。消除正電荷提供了臨界電壓的正偏移，使得臨界電壓接近於理想的pFET帶邊緣位置，此為期望的。
如圖4L所示，沉積壓縮SiN層於pFET區域。亦即，SiN層456沉積於SRAM pFET區域，而SiN層458沉積於邏輯pFET區域。如上所強調的，拉伸SiN層與壓縮SiN層的組合形成雙應力襯層於裝置上。
圖5顯示具有高K/金屬閘極堆疊與帽蓋層(即La2 O3 )之n通道金氧半電容(nMOSCAP)以及具有高K/金屬閘極堆疊而無帽蓋層之nMOSCAP之平帶電壓(Vfb)漂移之圖式。兩個nMOSCAP閘極堆疊皆暴露於1,000℃之5秒活化退火。圖式500描繪出閘極偏壓(單位為伏特(V))對電容密度(單位為μF/cm2 )之圖式。電容的面積A為10x10μm2 。
本發明雖已於此描述例示性實施例，但應了解本發明不限於這些實施例，且在不悖離本發明精神及範疇下熟此技藝者應知可有各種其他改變及修改。
104．．．基板
106．．．邏輯nFET區域
108．．．SRAM nFET區域
110．．．邏輯pFET區域
112．．．SRAM pFET區域
113．．．cSiGe
114．．．硬遮罩
115．．．cSiGe
116、116a、116b、116c、116d．．．面際層介電質
118、118a、118b、118c、118d．．．高K層
120、121、121a．．．帽蓋層
124．．．光阻
126、126a、126b、126c、126d．．．金屬層
128、128a、128b、128c、128d．．．矽層
130、132、134、136．．．閘極堆疊
204．．．基板
206．．．邏輯nFET區域
208．．．SRAM nFET區域
210．．．邏輯pFET區域
212．．．SRAM pFET區域
213、215．．．cSiGe
214．．．硬遮罩
215．．．cSiGe
216、216a、216b、216c、216d．．．面際層介電質
218、218a、218b、218c、218d．．．高K層
220．．．帽蓋層
221、221a．．．帽蓋層
222、222d．．．帽蓋層
224、225．．．光阻
226、226a、226b、226c、226d．．．金屬層
228、228a、228b、228c、228d．．．矽層
230、232、234、236．．．閘極堆疊
304．．．基板
306．．．邏輯nFET區域
308．．．SRAM nFET區域
310．．．邏輯pFET區域
312．．．SRAM pFET區域
313、314．．．硬遮罩
315．．．cSiGe
316、316a、316b、316c、316d．．．面際層介電質
318、318a、318b、318c、318d．．．高K層
320、321、321a．．．帽蓋層
324．．．光阻
326、326a、326b、326c、326d．．．金屬層
328、328a、328b、328c、328d．．．矽層
330、332、334、336．．．閘極堆疊
402．．．基板
403、404、405．．．淺溝渠隔離區域
406、406a、406b、406c、406d．．．面際層介電質
408、408a、408b、408c、408d．．．高K層
410、410a、410b．．．帽蓋層
412、412a、412b、412c、412d．．．金屬層
414、414a、414b、414c、414d．．．矽層
430、432、434、436．．．閘極堆疊
440a、440b、440c、440d．．．氮化物間隙壁
442a、442b、442c、442d．．．氧化物間隙壁
444a、444b、444c、444d．．．氮化物間隙壁
446a、446b、446c、446d．．．源極/汲極擴散
448a、448b、448c、448d．．．源極/汲極擴散
450a、450b、450b、450d．．．矽化區域
452．．．SiN層
454．．．SiN層
455．．．箭頭
456．．．SiN層
458．．．SiN層
500．．．圖式
圖1A-G顯示根據本發明實施例形成積體靜態隨機存取記憶體(SRAM)-邏輯半導體裝置之例示方法之截面示意圖；
圖2A-G顯示根據本發明實施例形成積體SRAM-邏輯半導體裝置之另一例示方法之截面示意圖；
圖3A-G顯示根據本發明實施例形成積體SRAM-邏輯半導體裝置之又另一例示方法之截面示意圖；
圖4A-L顯示根據本發明實施例形成積體SRAM-邏輯半導體裝置之再另一例示方法之截面示意圖；
圖5顯示根據本發明實施例之具有高K/金屬閘極堆疊與帽蓋層之n通道金氧半電容(nMOSCAP)之平帶電壓(Vfb)漂移之圖式。
106．．．邏輯nFET區域
108．．．SRAM nFET區域
110．．．邏輯pFET區域
112．．．SRAM pFET區域
116a、116b、116c、116d．．．面際層介電質
118a、118b、118c、118d．．．高K層
121a．．．帽蓋層
126a、126b、126c、126d．．．金屬層
128a、128b、128c、128d．．．矽層
130、132、134、136．．．閘極堆疊

Claims (23)

  1. 一種半導體裝置，包含：一基板，具有至少一第一與一第二nFET區域以及至少一第一與一第二pFET區域，其中該第一與第二pFET區域包含結晶矽鍺，以及其中於該第二pFET區域之該結晶矽鍺具有一降低的鍺分率；至少一邏輯nFET於該基板之該第一nFET區域；至少一邏輯pFET於該基板之該第一pFET區域；至少一SRAM nFET於該基板之該第二nFET區域；以及至少一SRAM pFET於該基板之該第二pFET區域，其中該邏輯nFET、該邏輯pFET、該SRAM nFET、以及該SRAM pFET各包含一閘極堆疊，具有一金屬層於一高K層上，其中該邏輯nFET閘極堆疊更包含一帽蓋層將該金屬層與該高K層分開，以及其中該帽蓋層更用以相對於該邏輯pFET、該SRAM nFET、以及該SRAM pFET中之一或更多個之一臨界電壓，偏移該邏輯nFET之一臨界電壓。
  2. 如請求項1所述之裝置，其中該第一與第二nFET區域以及該第一與第二pFET區域包含矽。
  3. 如請求項1所述之裝置，其中該第一與第二pFET區域包含結晶矽鍺。
  4. 如請求項1所述之裝置，其中該第一pFET區域包含結晶矽鍺。
  5. 如請求項1所述之裝置，其中該基板包含一或更多的一絕緣層上矽基板或一塊矽基板。
  6. 如請求項1所述之裝置，其中該SRAM pFET閘極堆疊更包含一帽蓋層將該金屬層與該高K層分開，該帽蓋層更相對於該邏輯nFET、該邏輯pFET、以及該SRAM nFET中之一或更多個之該臨界電壓，用以偏移該SRAM pFET之該臨界電壓。
  7. 如請求項1所述之裝置，其中該金屬層包含以下中之一或更多個：氮化鈦、氮化鉭、氮化鋁鉭、氮化鋁鈦、以及碳化鉭。
  8. 如請求項1所述之裝置，其中該帽蓋層包含以下中之一或更多個：氧化鑭、氧化鎂、IIA族及IIIB族元素之氧化物、以及IIA族及IIIB族元素之氮化物。
  9. 如請求項1所述之裝置，其中該高K層包含以下中之一或更多個：氧化鉿、氧化鋯、矽酸鉿、氮化矽酸鉿、氧化鉭、氧化鈦、氧化鋁、以及包含前述高K材料至少其一之混合物。
  10. 如請求項1所述之裝置，其中該邏輯nFFT、該邏輯 pFET、該SRAM nFET、以及該SRAM pFET閘極堆疊各更包含一矽層於該金屬層上。
  11. 如請求項10所述之裝置，其中該矽層包含一或更多的多晶矽及非晶矽。
  12. 如請求項1所述之裝置，其中該邏輯nFET、該邏輯pFET、該SRAM nFET、以及該SRAM pFET閘極堆疊各更包含一面際層介電質將該高K層及該基板分開。
  13. 一種半導體裝置，包含：一基板，具有至少一第一與一第二nFET區域以及至少一第一與一第二pFET區域；至少一邏輯nFET於該基板之該第一nFET區域；至少一邏輯pFET於該基板之該第一pFET區域；至少一SRAM nFET於該基板之該第二nFET區域；以及至少一SRAM pFET於該基板之該第二pFET區域，其中該邏輯nFET、該邏輯pFET、該SRAM nFET、以及該SRAM pFET各包含一閘極堆疊，具有一金屬層於一高K層上，其中該邏輯nFET閘極堆疊更包含一帽蓋層將該金屬層與該高K層分開，以及其中該帽蓋層更用以相對於該邏輯pFET、該SRAM nFET、以及該SRAM pFET中之一或更多個之一臨界電壓，偏移該邏輯nFET之一臨界電壓， 其中該基板更包含一或更多的淺溝渠隔離區域呈現於該第一nFET區域、該第二nFET區域、該第一pFET區域、以及該第二pFET區域中的至少兩個之間。
  14. 如請求項15所述之裝置，其中該裝置為一積體電路。
  15. 一種半導體裝置，包含：一基板，具有至少一第一與一第二nFET區域以及至少一第一與一第二pFET區域；至少一邏輯nFET於該基板之該第一nFET區域；至少一邏輯pFET於該基板之該第一pFET區域；至少一SRAM nFET於該基板之該第二nFET區域；以及至少一SRAM pFET於該基板之該第二pFET區域，其中該邏輯nFET、該邏輯pFET、該SRAM nFET、以及該SRAM pFET各包含一閘極堆疊，具有一金屬層於一高K層上，其中該邏輯nFET閘極堆疊更包含一帽蓋層將該金屬層與該高K層分開，以及其中該帽蓋層更用以相對於該邏輯pFET、該SRAM nFET、以及該SRAM pFET中之一或更多個之一臨界電壓，偏移該邏輯nFET之一臨界電壓，其中該邏輯pFET及該SRAM pFET閘極堆疊被氧化，以相對於該邏輯nFET及該SRAM nFET中之一或更多個之一臨界電壓，偏移該邏輯pFET及SRAM FET之該臨界電壓。
  16. 如請求項1所述之裝置，更包含一拉伸氮化矽層於一或更多的該邏輯nFET及SRAM nFET上方，以及一壓縮氮化矽層於一或更多的該邏輯pFET及SRAM pFET上方。
  17. 如請求項16所述之裝置，其中該裝置為一積體電路。
  18. 一種製造一半導體裝置之方法，包含以下步驟：提供一基板，具有至少一邏輯nFET區域、至少一SRAM nFET區域、至少一邏輯pFET區域、以及至少一SRAM pFET區域；選擇性形成結晶矽鍺於該邏輯pFET區域；成長一面際層介電質於該邏輯nFET區域、該SRAM nFET區域、該邏輯pFET區域、以及該SRAM pFET區域上；沉積一高K層於該面際層介電質上；形成一帽蓋層於該邏輯nFET區域中且於該高K層與該面際層介電質相對之一側上；沉積一金屬層於該邏輯nFET區域中之該帽蓋層上，且於該SRAM nFET區域、該邏輯pFET區域、以及該SRAM pFET區域之該高K層上；沉積一矽層於該金屬層上；執行一蝕刻穿過該面際層介電質、該高K層、該帽蓋層、該金屬層、以及該矽層，以形成一邏輯nFET閘極堆疊於該邏輯nFET區域上，以及穿過該面際層介電質、該高K層、該金屬層、以及該矽層，以形成一SRAM nFET閘極堆疊於該SRAM nFET區域上、一邏輯pFET閘極堆疊於該邏輯pFET區域上、以及一SRAM pFET閘極堆疊於該SRAM pFET區域上。
  19. 如請求項18所述之方法，更包含選擇性形成結晶矽鍺於該SRAM pFET區域之步驟。
  20. 一種製造一半導體裝置之方法，包含以下步驟：提供一基板，具有至少一邏輯nFET區域、至少一SRAM nFET區域、至少一邏輯pFET區域、以及至少一SRAM pFET區域；成長一面際層介電質於該邏輯nFET區域、該SRAM nFET區域、該邏輯pFET區域、以及該SRAM pFET區域上；沉積一高K層於該面際層介電質上；形成一帽蓋層於該邏輯nFET區域及該SRAM pFET區域中之該高K層與該面際層介電質相對之一側上；沉積一金屬層於該邏輯nFET區域及該SRAM pFET區域之該帽蓋層上，且於該SRAM nFET區域及該邏輯pFET區域之該高K層上；沉積一矽層於該金屬層上；執行一蝕刻穿過該面際層介電質、該高K層、該帽蓋層、該金屬層、以及該矽層，以形成一邏輯nFET閘極堆疊於該邏輯nFET區域及一SRAM pFET閘極堆疊於該SRAM pFET區域上，以及穿過該面際層介電質、該高K層、該金屬層、以及該矽層，以形成一SRAM nFET閘極堆疊於該SRAM nFET 區域上以及一邏輯pFET閘極堆疊於該邏輯pFET區域上。
  21. 如請求項20所述之方法，更包含選擇性形成結晶矽鍺於該邏輯pFET及該SRAM pFET區域之步驟。
  22. 如請求項20所述之方法，更包含以下步驟：沉積一拉伸氮化矽層於該邏輯nFET區域及該SRAM nFET區域上；氧化該邏輯pFET區域及該SRAM pFET區域；以及沉積一壓縮氮化矽層於該邏輯pFET區域及該SRAM pFET區域上。
  23. 如請求項1所述之裝置，其中該裝置為一積體電路。
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Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7718496B2 (en) * 2007-10-30 2010-05-18 International Business Machines Corporation Techniques for enabling multiple Vt devices using high-K metal gate stacks
US7728392B2 (en) * 2008-01-03 2010-06-01 International Business Machines Corporation SRAM device structure including same band gap transistors having gate stacks with high-K dielectrics and same work function
US8012817B2 (en) 2008-09-26 2011-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance improving method with metal gate
DE102008063402B4 (de) * 2008-12-31 2013-10-17 Advanced Micro Devices, Inc. Verringerung der Schwellwertspannungsfluktuation in Transistoren mit einer Kanalhalbleiterlegierung durch Verringern der Abscheideungleichmäßigkeiten
US7999332B2 (en) * 2009-05-14 2011-08-16 International Business Machines Corporation Asymmetric semiconductor devices and method of fabricating
US20130032886A1 (en) 2011-08-01 2013-02-07 International Business Machines Corporation Low Threshold Voltage And Inversion Oxide Thickness Scaling For A High-K Metal Gate P-Type MOSFET
US7855105B1 (en) * 2009-06-18 2010-12-21 International Business Machines Corporation Planar and non-planar CMOS devices with multiple tuned threshold voltages
JP5420345B2 (ja) * 2009-08-14 2014-02-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8298882B2 (en) * 2009-09-18 2012-10-30 International Business Machines Corporation Metal gate and high-K dielectric devices with PFET channel SiGe
DE102009047310B4 (de) * 2009-11-30 2013-06-06 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Austrittsarbeitseinstellung in Gate-Stapeln mit großem ε für Bauelemente mit unterschiedlichen Schwellwertspannungen
JP5435720B2 (ja) * 2009-12-21 2014-03-05 パナソニック株式会社 半導体装置
JP2011176173A (ja) * 2010-02-25 2011-09-08 Renesas Electronics Corp 半導体装置及びその製造方法
JP5937297B2 (ja) * 2010-03-01 2016-06-22 キヤノンアネルバ株式会社 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法
KR20110107206A (ko) * 2010-03-24 2011-09-30 삼성전자주식회사 반도체 장치의 제조 방법
US8435878B2 (en) 2010-04-06 2013-05-07 International Business Machines Corporation Field effect transistor device and fabrication
JP5521726B2 (ja) * 2010-04-16 2014-06-18 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8569128B2 (en) * 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US9041082B2 (en) 2010-10-07 2015-05-26 International Business Machines Corporation Engineering multiple threshold voltages in an integrated circuit
US8445965B2 (en) 2010-11-05 2013-05-21 International Business Machines Corporation Strained semiconductor devices and methods of fabricating strained semiconductor devices
US8420473B2 (en) 2010-12-06 2013-04-16 International Business Machines Corporation Replacement gate devices with barrier metal for simultaneous processing
KR101783952B1 (ko) * 2011-01-12 2017-10-10 삼성전자주식회사 반도체 장치
TW201324587A (zh) * 2011-12-15 2013-06-16 國立交通大學 半導體元件及其製作方法
US9093559B2 (en) * 2012-03-09 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of hybrid high-k/metal-gate stack fabrication
US9209089B2 (en) * 2012-03-29 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a metal gate semiconductor device
US8865538B2 (en) * 2012-03-30 2014-10-21 Tokyo Electron Limited Method of integrating buried threshold voltage adjustment layers for CMOS processing
US8822295B2 (en) * 2012-04-03 2014-09-02 International Business Machines Corporation Low extension dose implants in SRAM fabrication
US20130270647A1 (en) * 2012-04-17 2013-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for nfet with high k metal gate
US8698252B2 (en) * 2012-04-26 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device for high-K and metal gate stacks
KR101974439B1 (ko) 2012-06-11 2019-05-02 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9093558B2 (en) 2012-08-24 2015-07-28 International Business Machines Corporation Integration of multiple threshold voltage devices for complementary metal oxide semiconductor using full metal gate
KR101923946B1 (ko) 2012-08-31 2018-11-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101934736B1 (ko) * 2012-08-31 2019-01-03 삼성전자 주식회사 반도체 장치
KR102008744B1 (ko) 2012-12-13 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9190409B2 (en) * 2013-02-25 2015-11-17 Renesas Electronics Corporation Replacement metal gate transistor with controlled threshold voltage
KR102054834B1 (ko) * 2013-03-15 2019-12-12 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US9006816B2 (en) * 2013-03-28 2015-04-14 Stmicroelectronics, Inc. Memory device having multiple dielectric gate stacks and related methods
US9219078B2 (en) * 2013-04-18 2015-12-22 International Business Machines Corporation Simplified multi-threshold voltage scheme for fully depleted SOI MOSFETs
KR102056582B1 (ko) 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102128450B1 (ko) 2013-11-12 2020-06-30 에스케이하이닉스 주식회사 트랜지스터의 문턱전압조절을 위한 방법 및 게이트구조물
US9287357B2 (en) * 2014-06-16 2016-03-15 Samsung Electronics Co., Ltd. Integrated circuits with Si and non-Si nanosheet FET co-integration with low band-to-band tunneling and methods of fabricating the same
KR102211254B1 (ko) * 2015-02-03 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9620612B2 (en) * 2015-02-19 2017-04-11 Qualcomm Incorporated Intergrated circuit devices including an interfacial dipole layer
KR102290685B1 (ko) * 2015-06-04 2021-08-17 삼성전자주식회사 반도체 장치
US9553092B2 (en) 2015-06-12 2017-01-24 Globalfoundries Inc. Alternative threshold voltage scheme via direct metal gate patterning for high performance CMOS FinFETs
US10050147B2 (en) 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10170477B2 (en) 2015-11-06 2019-01-01 International Business Machines Corporation Forming MOSFET structures with work function modification
US9472558B1 (en) 2015-11-13 2016-10-18 Globalfoundries Inc. Semiconductor structures with stacked non-planar field effect transistors and methods of forming the structures
KR102367408B1 (ko) * 2016-01-04 2022-02-25 삼성전자주식회사 복수의 시트들로 구성된 채널 영역을 포함하는 sram 소자
US9899264B2 (en) 2016-06-30 2018-02-20 International Business Machines Corporation Integrated metal gate CMOS devices
FR3054374B1 (fr) * 2016-07-22 2018-08-17 Commissariat Energie Atomique Circuit integre comportant des transistors a tensions de seuil distinctes
EP3300113A1 (fr) * 2016-09-27 2018-03-28 STMicroelectronics (Crolles 2) SAS Circuit integre a transistors mos et son procede de fabrication
US10396076B2 (en) 2017-03-21 2019-08-27 International Business Machines Corporation Structure and method for multiple threshold voltage definition in advanced CMOS device technology
US10446400B2 (en) 2017-10-20 2019-10-15 Samsung Electronics Co., Ltd. Method of forming multi-threshold voltage devices and devices so formed
US11088258B2 (en) 2017-11-16 2021-08-10 Samsung Electronics Co., Ltd. Method of forming multiple-Vt FETs for CMOS circuit applications
US10770353B2 (en) * 2017-11-16 2020-09-08 Samsung Electronics Co., Ltd. Method of forming multi-threshold voltage devices using dipole-high dielectric constant combinations and devices so formed
KR102418061B1 (ko) 2018-01-09 2022-07-06 삼성전자주식회사 반도체 장치
KR102495258B1 (ko) 2018-04-24 2023-02-03 삼성전자주식회사 반도체 장치
US10546787B2 (en) 2018-06-04 2020-01-28 International Business Machines Corporation Multi-metal dipole doping to offer multi-threshold voltage pairs without channel doping for highly scaling CMOS device
CN108807281B (zh) * 2018-06-28 2020-09-01 上海华虹宏力半导体制造有限公司 半导体器件及其形成方法
FR3087048B1 (fr) 2018-10-08 2021-11-12 St Microelectronics Sa Transistor bipolaire
FR3087047B1 (fr) 2018-10-08 2021-10-22 St Microelectronics Sa Transistor bipolaire
KR102777043B1 (ko) 2019-10-31 2025-03-10 에스케이하이닉스 주식회사 반도체 장치 제조 방법
FR3113539B1 (fr) 2020-08-24 2022-09-23 St Microelectronics Crolles 2 Sas Transistor bipolaire
KR102824353B1 (ko) 2020-09-03 2025-06-25 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20230061138A1 (en) * 2021-09-02 2023-03-02 Mediatek Inc. Semiconductor device structure and method of forming the same
US12464696B2 (en) 2023-06-22 2025-11-04 International Business Machines Corporation Static random access memory device with stacked FETs

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050098839A1 (en) * 2003-11-12 2005-05-12 Lee Jong-Ho Semiconductor devices having different gate dielectrics and methods for manufacturing the same
US6894356B2 (en) * 2002-03-15 2005-05-17 Integrated Device Technology, Inc. SRAM system having very lightly doped SRAM load transistors for improving SRAM cell stability and method for making the same

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69211329T2 (de) * 1992-03-27 1996-11-28 Ibm Verfahren zum Herstellen von pseudo-planaren Dünnschicht PFET-Anordnungen und hierdurch erzeugte Struktur
US5712201A (en) * 1996-06-07 1998-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication method for integrating logic and single level polysilicon DRAM devices on the same semiconductor chip
JPH10247725A (ja) * 1997-03-05 1998-09-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4068746B2 (ja) * 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
US6259126B1 (en) * 1999-11-23 2001-07-10 International Business Machines Corporation Low cost mixed memory integration with FERAM
JP4142228B2 (ja) * 2000-02-01 2008-09-03 株式会社ルネサステクノロジ 半導体集積回路装置
US6624459B1 (en) * 2000-04-12 2003-09-23 International Business Machines Corp. Silicon on insulator field effect transistors having shared body contact
US6699756B1 (en) * 2000-11-17 2004-03-02 Chih-Yuan Hsiao Four-transistor static-random-access-memory and forming method
JP4353393B2 (ja) * 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置
JP2003059273A (ja) * 2001-08-09 2003-02-28 Hitachi Ltd 半導体記憶装置
JP2003151976A (ja) * 2001-08-28 2003-05-23 Tdk Corp 高誘電率絶縁膜、ゲート絶縁膜および半導体装置
KR100426441B1 (ko) * 2001-11-01 2004-04-14 주식회사 하이닉스반도체 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
JP2003158195A (ja) * 2001-11-20 2003-05-30 Hitachi Ltd 半導体集積回路装置の製造方法
JP4173672B2 (ja) 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7927950B2 (en) * 2002-05-07 2011-04-19 Samsung Electronics Co., Ltd. Method of fabricating trap type nonvolatile memory device
JP4302943B2 (ja) * 2002-07-02 2009-07-29 Ｎｅｃエレクトロニクス株式会社 半導体集積回路
JP2004363214A (ja) * 2003-06-03 2004-12-24 Renesas Technology Corp 半導体集積回路装置の製造方法および半導体集積回路装置
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
KR100539243B1 (ko) * 2003-10-04 2005-12-27 삼성전자주식회사 부분 에스오아이 기판에 구현된 에스램 소자
JP4177775B2 (ja) * 2004-03-16 2008-11-05 株式会社東芝 半導体基板及びその製造方法並びに半導体装置
JP2005285809A (ja) * 2004-03-26 2005-10-13 Sony Corp 半導体装置およびその製造方法
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7105889B2 (en) * 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics
JP2006059880A (ja) * 2004-08-17 2006-03-02 Fujitsu Ltd 半導体装置及びその製造方法
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
US20060099765A1 (en) * 2004-11-11 2006-05-11 International Business Machines Corporation Method to enhance cmos transistor performance by inducing strain in the gate and channel
JP4453572B2 (ja) * 2005-02-22 2010-04-21 ソニー株式会社 半導体集積回路の製造方法
US7605429B2 (en) * 2005-04-15 2009-10-20 International Business Machines Corporation Hybrid crystal orientation CMOS structure for adaptive well biasing and for power and performance enhancement
US7274072B2 (en) * 2005-04-15 2007-09-25 International Business Machines Corporation Hybrid bulk-SOI 6T-SRAM cell for improved cell stability and performance
US7446380B2 (en) * 2005-04-29 2008-11-04 International Business Machines Corporation Stabilization of flatband voltages and threshold voltages in hafnium oxide based silicon transistors for CMOS
US7351632B2 (en) * 2005-04-29 2008-04-01 Texas Instruments Incorporated Semiconductor CMOS devices and methods with NMOS high-k dielectric formed prior to core PMOS silicon oxynitride dielectric formation using direct nitridation of silicon
US20060289948A1 (en) * 2005-06-22 2006-12-28 International Business Machines Corporation Method to control flatband/threshold voltage in high-k metal gated stacks and structures thereof
US7342287B2 (en) * 2005-07-19 2008-03-11 International Business Machines Corporation Power gating schemes in SOI circuits in hybrid SOI-epitaxial CMOS structures
US20070018253A1 (en) * 2005-07-21 2007-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell and manufacturing methods
JP4787593B2 (ja) * 2005-10-14 2011-10-05 パナソニック株式会社 半導体装置
KR101319468B1 (ko) * 2005-12-02 2013-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR100673016B1 (ko) * 2005-12-06 2007-01-24 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7569466B2 (en) * 2005-12-16 2009-08-04 International Business Machines Corporation Dual metal gate self-aligned integration
US7417288B2 (en) * 2005-12-19 2008-08-26 International Business Machines Corporation Substrate solution for back gate controlled SRAM with coexisting logic devices
US7432567B2 (en) * 2005-12-28 2008-10-07 International Business Machines Corporation Metal gate CMOS with at least a single gate metal and dual gate dielectrics
US7494850B2 (en) * 2006-02-15 2009-02-24 International Business Machines Corporation Ultra-thin logic and backgated ultra-thin SRAM
JP4282691B2 (ja) * 2006-06-07 2009-06-24 株式会社東芝 半導体装置
JP5190189B2 (ja) * 2006-08-09 2013-04-24 パナソニック株式会社 半導体装置及びその製造方法
US7544994B2 (en) * 2006-11-06 2009-06-09 International Business Machines Corporation Semiconductor structure with multiple fins having different channel region heights and method of forming the semiconductor structure
US7471548B2 (en) * 2006-12-15 2008-12-30 International Business Machines Corporation Structure of static random access memory with stress engineering for stability
US7388267B1 (en) * 2006-12-19 2008-06-17 International Business Machines Corporation Selective stress engineering for SRAM stability improvement
US20080217686A1 (en) * 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
US7550337B2 (en) * 2007-06-07 2009-06-23 International Business Machines Corporation Dual gate dielectric SRAM
US7737501B2 (en) * 2007-07-11 2010-06-15 International Business Machines Corporation FinFET SRAM with asymmetric gate and method of manufacture thereof
US8735243B2 (en) * 2007-08-06 2014-05-27 International Business Machines Corporation FET device with stabilized threshold modifying material
US7723798B2 (en) * 2007-08-07 2010-05-25 International Business Machines Corporation Low power circuit structure with metal gate and high-k dielectric
US7880243B2 (en) * 2007-08-07 2011-02-01 International Business Machines Corporation Simple low power circuit structure with metal gate and high-k dielectric
US7732872B2 (en) * 2007-10-25 2010-06-08 International Business Machines Corporation Integration scheme for multiple metal gate work function structures
US7718496B2 (en) * 2007-10-30 2010-05-18 International Business Machines Corporation Techniques for enabling multiple Vt devices using high-K metal gate stacks
US7728392B2 (en) * 2008-01-03 2010-06-01 International Business Machines Corporation SRAM device structure including same band gap transistors having gate stacks with high-K dielectrics and same work function
US7947549B2 (en) * 2008-02-26 2011-05-24 International Business Machines Corporation Gate effective-workfunction modification for CMOS
US7863126B2 (en) * 2008-05-15 2011-01-04 International Business Machines Corporation Fabrication of a CMOS structure with a high-k dielectric layer oxidizing an aluminum layer in PFET region
US7943460B2 (en) * 2009-04-20 2011-05-17 International Business Machines Corporation High-K metal gate CMOS
US7855105B1 (en) * 2009-06-18 2010-12-21 International Business Machines Corporation Planar and non-planar CMOS devices with multiple tuned threshold voltages

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894356B2 (en) * 2002-03-15 2005-05-17 Integrated Device Technology, Inc. SRAM system having very lightly doped SRAM load transistors for improving SRAM cell stability and method for making the same
US20050098839A1 (en) * 2003-11-12 2005-05-12 Lee Jong-Ho Semiconductor devices having different gate dielectrics and methods for manufacturing the same

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