JP2011205057A - 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法 - Google Patents

金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法 Download PDF

Info

Publication number
JP2011205057A
JP2011205057A JP2010253647A JP2010253647A JP2011205057A JP 2011205057 A JP2011205057 A JP 2011205057A JP 2010253647 A JP2010253647 A JP 2010253647A JP 2010253647 A JP2010253647 A JP 2010253647A JP 2011205057 A JP2011205057 A JP 2011205057A
Authority
JP
Japan
Prior art keywords
film
metal nitride
semiconductor device
nitride film
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010253647A
Other languages
English (en)
Other versions
JP5937297B2 (ja
JP2011205057A5 (ja
Inventor
Takashi Nakagawa
隆史 中川
Naotake Kitano
尚武 北野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Anelva Corp
Original Assignee
Canon Anelva Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Anelva Corp filed Critical Canon Anelva Corp
Priority to JP2010253647A priority Critical patent/JP5937297B2/ja
Publication of JP2011205057A publication Critical patent/JP2011205057A/ja
Publication of JP2011205057A5 publication Critical patent/JP2011205057A5/ja
Application granted granted Critical
Publication of JP5937297B2 publication Critical patent/JP5937297B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0641—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/026—Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】所望の実効仕事関数（例えば、高い実効仕事関数）を実現し、かつ、ＥＯＴが変化しない、またはＥＯＴの変化を低減した金属窒化膜、金属窒化膜を用いた半導体装置、および半導体装置の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る金属窒化膜は、ＴｉとＡｌとＮを含有し、該金属窒化膜のＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））が０．５３以上であり、かつ、上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））が０．３２以下であり、かつ上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））が０．１５以下である。
【選択図】図３

Description

本発明は、金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法に関し、より詳細には、金属ゲート電極に用いることが可能な金属窒化膜、高誘電率絶縁膜と金属ゲート電極としての金属窒化膜とを有する半導体装置、および該半導体装置の製造方法に関するものである。また、本発明は、例えば、ＭＯＳＦＥＴ(Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｔｒａｎｓｉｓｔｏｒ)といった半導体装置の高性能化に関する技術である。
トランジスタの微細化が進む先端ＣＭＯＳ(相補型ＭＯＳ)デバイス開発ではポリシリコン(ｐｏｌｙ−Ｓｉ)電極の空乏化による駆動電流の劣化とゲート絶縁膜の薄膜化によるゲート電流の増加が問題となっている。そこで、メタルゲートの適用により電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電体材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討されている。メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのしきい値電圧(Ｖｔｈ)を適切な値に設定可能でなければならない。従来の多結晶シリコン膜を介したゲート電極を用いる場合、トランジスタのしきい値電圧はチャネル領域の不純物濃度と多結晶シリコン膜中の不純物濃度で決定される。一方、メタルゲート電極を用いる場合には、トランジスタのしきい値電圧は、チャネル領域の不純物濃度とゲート電極の仕事関数で決定される。ＣＭＯＳトランジスタで±０．５Ｖ以下のＶｔｈを実現するためには、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ(４．６ｅＶ)以下、望ましくは４．４ｅＶ以下の材料を用いる必要がある。一方、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ(４．６ｅＶ)以上、望ましくは４．８ｅＶ以上の材料をゲート電極に用いる必要がある。
これらを実現する手段の一つとして、既存のＣＭＯＳ作製工程と整合性の高いメタル挿入Ｐｏｌｙ−Ｓｉ積層構造(ＭＩＰＳ：Ｍｅｔａｌ-ｉｎｓｅｔｅｄ Ｐｏｌｙ-ｓｉｌｉｃｏｎ Ｓｔａｃｋ)が検討されている。この方法では、Ｐｏｌｙ−Ｓｉとゲート絶縁膜の間にメタル膜を挿入したゲート電極を形成し、挿入したゲート電極の仕事関数によってしきい値電圧の調整している。このとき、メタル膜の仕事関数は、熱処理工程におけるゲート絶縁膜やＰｏｌｙ−Ｓｉとの相互反応により変化するという課題がある。
例えば、特許文献１では、多結晶シリコンとＰＶＤ−ＴｉＮ（第２金属層）とＣＶＤ−ＴｉＮ(第１金属層)の積層構造からなるゲート電極を用いる方法が開示されている。この方法によれば、第１金属層であるＴｉＮをＴｉＣｌ４とＮＨ３を用いた熱ＣＶＤ法で、４５０℃以下の低温で形成することで、Ｐ型ＭＯＳＦＥＴのメタルゲートに適した４．８ｅＶ以上の仕事関数を有するＴｉＮが実現できると記載されている。また、第２金属層であるＴｉＮをＰＶＤ法で、５００℃（第１金属層であるＴｉＮを形成するよりも高い温度））で形成することで、（１００）面に配向したＴｉＮが形成されると記載されている。この（１００）面に配向したＴｉＮは、ゲート電極の形成後の熱工程(例えば、活性化アニール工程)においてＰｏｌｙ−ＳｉからＴｉＮへのＳｉが拡散することによる仕事関数の低下を抑制する効果があると述べられている。
また、特許文献２には、Ｐ型チャネルＭＯＳＦＥＴのゲート電極としてＷＳｉとＴｉＡｌＮを適用する技術が開示されている。この方法によれば、ＴｉＡｌＮは耐熱性に乏しいため、高温熱処理を行うことによってＴｉＮとＡｌＮに相分離し、この時、余剰なＡｌがＷＳｉ膜を通じてゲート絶縁膜中に拡散し、Ａｌ−Ｏ結合からなるダイポールがゲート絶縁膜中に形成され４．８ｅＶ以上の高い仕事関数が得られると述べられている。
また、特許文献３には、Ｐ型チャネルＭＯＳＦＥＴのゲート電極としてＴｉＡｌＮ膜を適用する技術が開示されている。この方法によれば、ゲート電極としてカチオン比で１０％以上５０％以下のＡｌ元素を含むＴｉＡｌＮ膜を堆積し、その後、Ａｌ元素をゲート絶縁膜中に拡散させる熱処理工程を施すことで、上述した特許文献２と同様の現象により、４．８ｅＶ以上の高い仕事関数が得られると述べられている。
特開２００８−１６５３８号公報 特開２００９−０９９７４７号公報 特開２００９−１４１０４０号公報
しかしながら、上述の技術にはそれぞれ以下のような課題が存在する。
特許文献１に記載の方法は、高い仕事関数を有するＴｉＮを実現するとともに、ゲート電極の形成後の熱工程におけるＰｏｌｙ−ＳｉからＴｉＮへＳｉが拡散することによる仕事関数の低減を抑制できる点で効果的な技術である。しかしながら、特許文献１に記載の方法では、ＣＶＤ法により高い仕事関数を有するＴｉＮを形成した後、ＰＶＤ法によりＳｉの拡散を抑制できるＴｉＮを形成しているためゲート電極作成工程数が増加するという課題がある。また、原料ガスとしてＮＨ３を用いるＣＶＤ法によるＴｉＮ膜の形成方法では、ＮＨ３による還元作用により、ゲート絶縁膜中に酸素空孔が形成されしきい値電圧が変動するという課題がある。
また、特許文献２および特許文献３に記載の方法は、高い仕事関数を得るのに効果的な技術ではある。しかしながら、特許文献２および特許文献３に記載の方法では、ゲート絶縁膜中へのＡｌの拡散により実効仕事関数を制御しているため、ＥＯＴ（：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）（酸化膜換算膜厚）が変化してしまうという課題が生じる。また、高誘電率ゲート絶縁膜に最適な膜組成や形成方法に関して述べられていないという課題がある。
また、特許文献１に記載の方法は、窒化チタンの含有窒素濃度により仕事関数を制御できる効果的な技術ではある。しかしながら、特許文献１に記載の方法では、ゲート絶縁膜として窒化シリコン膜もしくは窒化酸化シリコン膜を用いているため、高誘電率ゲート絶縁膜に最適なＴｉＮ膜の膜組成や結晶配向性に関して述べられていないという課題がある。
また、特許文献２に記載のＴｉＮ膜の結晶配向性を制御する方法では、最適な仕事関数を得るための膜組成について何も述べられていないという課題がある。
本発明は、上記従来の課題に対してなされたものであり、その目的とするところは、上述した課題を改善し、所望の実効仕事関数（例えば、高い実効仕事関数）を実現し、かつ、ＥＯＴが変化しない、またはＥＯＴの変化を低減した金属窒化膜、金属窒化膜を用いた半導体装置、および半導体装置の製造方法を提供することにある。
上記の目的を達成すべく成された本発明の一態様は以下の通りである。
本発明の第１の態様は、ＴｉとＡｌとＮを含有する金属窒化膜であって、前記金属窒化膜のＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））が０．５３以上であり、かつ、前記金属窒化物層のＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））が０．３２以下であり、かつ前記金属窒化物層のＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））が０．１５以下であること特徴とする。
また、本発明の第２の態様は、シリコン基板上に、ゲート絶縁膜と該ゲート絶縁膜上に設けられたゲート電極とを有する電界効果トランジスタを備えた半導体装置であって、前記ゲート絶縁膜は、金属酸化物、金属シリケート、窒素が導入された金属酸化物、もしくは金属シリケートからなる高誘電率絶縁膜を有し、前記ゲート電極は、上記第１の態様に係る金属窒化膜を含んでいることを特徴とする。
また、本発明の第３の態様は、少なくとも表面が半導体層で構成される基板と、前記基板上に形成されたゲート電極と、前記基板と前記ゲート電極との間に積層させた積層型ゲート絶縁膜とを備える不揮発性半導体装置であって、前記ゲート電極は、上記第１の態様に係る金属窒化膜を含んでいることを特徴とする。
また、本発明の第４の態様は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に挟持された、抵抗値が２つの異なる値に変化する可変抵抗層とを備える不揮発性記憶素子であって、前記第１の電極と前記第２の電極の少なくともどちらか一方の電極は、上記第１の態様に係る金属窒化膜を含んでいることを特徴とする。
さらに、本発明の第５の態様は、金属窒化膜を備える半導体装置の製造方法であって、前記金属窒化膜を形成する工程を有し、前記金属窒化膜は、該金属窒化膜のＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））が０．５３以上であり、かつ、前記金属窒化物層のＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））が０．３２以下であり、かつ前記金属窒化物層のＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））が０．１５以下であること特徴とする。
本発明によれば、ＴｉとＡｌとＮを含有する金属窒化膜であって、ＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））が０．５３以上であり、ＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））が０．３２以下であり、かつＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））が０．１５以下である金属窒化膜が提供される。ＴｉとＡｌとＮのモル比率を上記の範囲に設定することによって、実効仕事関数が高く、耐熱性に優れた金属窒化膜が得られる。従って、上記金属窒化膜をＣＭＯＳトランジスタのゲート電極に用いることにより、特にP型チャネルＭＯＳＦＥＴに適した仕事関数を実現できる。また、不揮発性素子のゲート電極および抵抗変化素子の電極に用いることで、素子の消去特性や保持特性の向上を実現することができる。
本発明の実施形態に関わる素子構造の断面を示す図である。 本発明の実施形態に関わる金属窒化膜の形成工程に用いられる処理装置の概略を示す図である。 本発明の実施形態に関わる金属窒化膜の膜組成と窒素流量の関係を示す図である。 本発明の実施形態に関わる素子のＥＯＴと窒素流量の関係を示す図である。 本発明の実施形態に関わる素子のリーク電流値と窒素流量の関係を示す図である。 本発明の実施形態に関わる素子の実効仕事関数値と窒素流量の関係を示す図である。 本発明の実施形態に関わる素子構造の断面を示す図である。 本発明の実施形態に関わる素子のＥＯＴとアニール温度の関係を示す図である。 本発明の実施形態に関わる素子の実効仕事関数値とアニール温度の関係を示す図である。 （ａ）〜（ｃ）は、本発明の実施例１の半導体装置の製造方法の工程を示す図である。 （ａ）〜（ｃ）本発明の実施例２の半導体装置の製造方法の工程を示す図である。 本発明の実施例３の半導体装置の製造方法の工程を示す図である。
以下、本発明の実施形態を図面に基づき詳細に説明する。
本発明は、高い実効仕事関数値と耐熱性を両立する金属窒化膜を鋭意検討した結果、ＴｉとＡｌとＮを含有する金属窒化膜において、ＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））を０．５３以上に設定し、ＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））を０．３２以下に設定し、かつＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））を０．１５以下に設定することによって、実効仕事関数値が高く、耐熱性に優れた金属窒化膜が得られるという新しい発見に基づく。
本発明における高い仕事関数を実現するための金属窒化膜の形態について、図１のＭＩＳ（ｍｅｔａｌｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＳＴｒｕｃｔｕｒｅ）キャパシタ素子を例に取り説明する。図１に示すように、表面にシリコン酸化膜と高誘電率膜としてＨｆＳｉＯ膜を用いたゲート絶縁膜２を有するｐ型シリコン基板１上に、窒化チタン膜３および金属窒化膜４が形成されている。
ゲート絶縁膜に用いられる高誘電率材料は、ＳｉＯ２の比誘電率（３．９）より大きな比誘電率をもつ材料であり、金属酸化物、金属シリケート、窒素（Ｎ２）が導入された金属酸化物、窒素が導入された金属シリケートが挙げられる。結晶化が抑えられ、素子の信頼性が向上する点から、窒素が導入された高誘電率膜が好ましい。高誘電率材料中の金属としては、膜の耐熱性および膜中の固定電荷抑制の観点から、ＨｆもしくはＺｒが好ましい。また、高誘電率材料としては、Ｈｆ又はＺｒと、Ｓｉとを含む金属酸化物、この金属酸化物にさらに窒素を含む金属酸窒化物が好ましく、ＨｆＳｉＯ、ＨｆＳｉＯＮがより好ましい。また、ここではゲート絶縁膜としてシリコン酸化膜とその上に積層された高誘電率膜を用いているが、これに限定されるものではなく、高誘電率絶縁膜単独あるいはシリコン酸窒化膜とその上に積層された高誘電率膜を用いることができる。
図２に、本発明における窒化チタン膜の形成工程に用いられる処理装置の概略を示す。成膜処理室１００はヒータ１０１によって所定の温度に加熱できるようになっている。成膜処理装置１００は、被処理基板１０２を、基板支持台１０３に組み込まれた、サセプタ１０４を介して、ヒータ１０５によって所定の温度に加熱できるように構成されている。基板支持台１０３は、膜厚の均一性の観点から所定の回転数で回転できることが好ましい。成膜処理室１００内には、ターゲット１０６、１２６が、被処理基板１０２を望む位置に設置されている。ターゲット１０６、１２６は、Ｃｕ等の金属製のバックプレート１０７、１２７を介してターゲットホルダー１０８、１２８に設置されている。なお、ターゲット１０６、１２６とバックプレート１０７、１２７を組み合わせたターゲット組立体の外形を１つの部品としてターゲット材料で作製し、これをターゲットとして取り付けても構わない。つまり、ターゲットがターゲットホルダーに設置された構成でも構わない。Ｃｕ等の金属製のターゲットホルダー１０８、１２８には、スパッタ放電用電力を印加する直流電源１１０、１３０が接続されており、絶縁体１０９、１２９により接地電位の成膜処理室１００の壁から絶縁されている。スパッタ面から見たターゲット１０６、１２６の背後には、マグネトロンスパッタリングを実現するためのマグネット１１１、１３１が配設されている。マグネット１１１、１３１は、マグネットホルダー１１２、１３２に保持され、図示しないマグネットホルダー回転機構により回転可能となっている。ターゲットのエロージョンを均一にするため、放電中には、このマグネット１１１、１３１は回転している。ターゲット１０６、１２６は、基板１０２に対して斜め上方のオフセット位置に設置されている。すなわち、ターゲット１０６、１２６のスパッタ面の中心点は、基板１０２の中心点の法線に対して所定の寸法ずれた位置にある。ターゲット１０６、１２６と処理基板１０２の間には、遮蔽板１１６が設置され、電力が供給されたターゲット１０６、１２６から放出されるスパッタ粒子による処理基板１０２上への成膜を制御している。
本実施形態では、ターゲットとして、Ｔｉの金属ターゲット１０６とＡｌの金属ターゲット１２６を用いたが、これに限定されない。例えば、ＴｉとＡｌとを含有する合金ターゲットを用いても良い。窒化チタン膜３の堆積は、金属ターゲット１０６、１２６に、それぞれ直流電源１１０、１３０より、ターゲットホルダー１０８、１２８およびバックプレート１０７、１２７を介して電力を供給することにより実施される。この際、不活性ガスが、不活性ガス源２０１から、バルブ２０２、２２２、マスフローコントローラ２０３、２２３、バルブ２０４、２２４を介してターゲット付近から処理室１００に導入される。また、窒素を含む反応性ガスは、窒素ガス源２０５から、バルブ２０６、マスフローコントローラ２０７、バルブ２０８を介して処理室１００内の基板付近に導入される。導入された不活性ガスおよび反応性ガスは、コンダクタンスバルブ１１７を介して、排気ポンプ１１８によって排気される。
ゲート絶縁膜２上に、基板温度３０℃、Ｔｉのターゲットパワーを６００Ｗ、不活性ガスとしてＡｒを用い、Ａｒの供給量を６０ｓｃｃｍ（Ｓｔａｎｄａｒｄ Ｃｕｂｉｃ Ｃｅｎｔｉｍｅｔｅｒｐｅｒ Ｍｉｎｕｔｅｓ）として、反応性ガスの供給量を１０ｓｃｃｍとしてＴｉＮ膜３を１．８ｎｍ堆積した。その後、ＴｉＮ膜３上にＴｉとＡｌとＮを含有する金属窒化膜４（以下、ＴｉＡｌＮ膜と記述）を成膜した。該成膜では、基板温度３０℃、Ｔｉのターゲットパワーを６００Ｗ、Ａｌのターゲットパワーを６００Ｗの範囲に設定した。また、不活性ガスとしてＡｒを用い、Ａｒの供給量を６０ｓｃｃｍとして、反応性ガスである窒素の供給量を０ｓｃｃｍ〜４０ｓｃｃｍの範囲で設定した。なお、ｓｃｃｍ＝一分間当たり供給されるガス流量であり、０℃、１気圧で表したｃｍ３数＝１．６９×１０−３Ｐａ・ｍ３／ｓ（０℃において）である。
次に、リソグラフィー技術とＲＩＥ(Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ)技術を用いてＴｉＮ３膜およびＴｉＡｌＮ膜の積層膜を所望の大きさに加工し素子を形成した。
次に、作製した素子に窒素雰囲気中で４００℃〜１０００℃の温度範囲でアニール処理を行った。
堆積したＴｉＡｌＮ膜の組成は、Ｘ線光電子分光（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法により分析した。また、ＴｉＡｌＮ膜の結晶性は透過型電子顕微鏡(ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ)により評価した。また、実効仕事関数、ＥＯＴ、リーク電流特性などの電気特性をＣ−Ｖ、Ｉ−Ｖ測定により評価した。また、本明細書において、「実効仕事関数」とは、一般にゲート絶縁膜とゲート電極とのＣＶ測定によるフラットバンドより求められるものである。該実効仕事関数は、ゲート電極本来の仕事関数の他に、絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピンニング等の影響を受ける。ゲート電極を構成する材料本来の「仕事関数」とは区別される。
図３に本発明におけるＴｉＡｌＮ膜の膜組成と膜形成時の窒素流量の関係を示す。尚、図には、膜中の酸素に関する値も示しているが、これは大気曝露に伴う酸化によるものである。本明細書における膜組成は、酸素を除いた成分にて記載する。図に示されるように、窒素流量が１５ｓｃｃｍ以上の領域では、ＴｉＡｌＮ膜のモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））は０．５３、モル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））は０．３２、モル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））は０．１５になることが確認できる。また、ＴｉＡｌＮ膜の結晶性をＴＥＭにより評価した結果、ＴｉＡｌＮ膜形成時の窒素流量が５ｓｃｃｍ以下の領域では、ａｓ−ｄｅｐｏｓｉｔｅｄ状態で非晶質（アモルファス）構造を有しており、ＴｉＡｌＮ膜形成時の窒素流量が１５ｓｃｃｍ以上の領域では、ａｓ−ｄｅｐｏｓｉｔｅｄ状態で結晶化していることを確認した。また、反応性ガスである窒素流量とＴｉおよびＡｌターゲットのスパッタ率の関係を評価した結果、窒素流量が１５ｓｃｃｍ以上の領域では、ターゲットの表面が窒化することにより生じるスパッタ率の低下率が最大となる領域であることを確認した。
図４から図６にＴｉＡｌＮ形成時の窒素を変化させて作製した素子の電気特性を測定した結果を示す。ここで、電気特性はａｓ−ｄｅｐｏｓｉｔｅｄ状態および４００℃のアニール処理を施した後の状態を評価した。なお、「ａｓ−ｄｅｐｏｓｉｔｅｄ状態」とは、ＴｉＡｌＮ膜を成膜した状態をいう。ＥＯＴとＴｉＡｌＮ形成時の窒素流量の関係を図４に示す。図より、窒素流量の違いやアニール処理の有無に関わらずＥＯＴは約１．３ｎｍと大きく変化していない。次に、リーク電流(Ｊｇ)とＴｉＡｌＮ形成時の窒素流量の関係を図５に示す。図より、窒素流量が０ｓｃｃｍおよび５ｓｃｃｍの条件で形成したＴｉＡｌＮ電極を有する素子のリーク電流値は、アニール処理により約一桁リーク電流値が増加するのに対して、窒素流量が１５ｓｃｃｍの条件（上記スパッタ率の低下率が最大となる供給量以上）で形成したＴｉＡｌＮ電極を有する素子のリーク電流値は、アニール処理により約一桁低減するのが確認できる。次に、実効仕事関数値（ｅＷＦ）とＴｉＡｌＮ形成時の窒素流量の関係を図６に示す。図より、ａｓ-ｄｅｐｏｓｉｔｅｄ状態の素子の実効仕事関数を比較すると、窒素流量が０ｓｃｃｍおよび５ｓｃｃｍの条件で形成したＴｉＡｌＮ電極を有する素子は４．７ｅＶの実効仕事関数を示しているのに対して、窒素流量が１５ｓｃｃｍの条件で形成したＴｉＡｌＮ電極を有する素子は４．９ｅＶと高い値を示している。更に、４００℃アニールを施した素子の実効仕事関数を比較すると、窒素流量が０ｓｃｃｍおよび５ｓｃｃｍの条件で形成したＴｉＡｌＮ電極を有する素子は４．３ｅＶと実効仕事関数がａｓ-ｄｅｐｏｓｉｔｅｄ状態に対して大幅に低下するが、窒素流量が１５ｓｃｃｍの条件で形成したＴｉＡｌＮ電極を有する素子はアニール処理後も５．０ｅＶ以上の高い値を維持していることがわかる。
以上より、窒素流量が５ｓｃｃｍ以下の条件で形成した、モル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））＜０．５３、モル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））＞０．３２、モル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））＞０．１５からなるＴｉＡｌＮを有する素子の場合、アニール処理によりリーク電流の増加や実効仕事関数の低下がみられることから、ＴｉＡｌＮ膜に含まれるＡｌが下部のＴｉＮ膜や絶縁膜中に拡散していると考えられる。一方、窒素流量が１５ｓｃｃｍの条件で形成した、モル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））＝０．５３、モル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））＝０．３２、モル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））＝０．１５からなるＴｉＡｌＮを有する素子の場合、リーク電流の増加を伴うことなく高い実効仕事関数値が維持されていることから、アニール処理によるＡｌの拡散を抑制できていると考えられる。従って、本発明におけるＴｉＡｌＮ膜は、アニール処理を施した場合においても、リーク電流の増加を招くことなく高い実効仕事関数を維持できる効果を有していることが示される。また、ここではＴｉＡｌＮ膜に含まれるＴｉとＡｌとＮのモル比率が（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））＝０．５３、（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））＝０．３２、（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））＝０．１５の膜を用いているが、これに限定されるものではない。本発明では、ＴｉとＡｌとＮのモル比率は、（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））≧０．５３、（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））≦０．３２、（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））≦０．１５の範囲であれば十分にその効果を発揮できる。また、ここでは、ＴｉＮとＴｉＡｌＮの積層膜を用いているが、これに限定されるものではなく、ＴｉＡｌＮとＷとＷＮとの積層体、およびＴｉＡｌＮとＳｉとの積層膜、また、ＴｉＡｌＮ膜の単層膜を用いても十分にその効果を発揮できる。
次に、図７のＭＩＰＳ(Ｍｅｔａｌ−ｉｎｓｅｔｅｄ Poｌｙ-ｓｉｌｉｃｏｎ Ｓｔａｃｋ構造を有する素子における本発明のＴｉＡｌＮ膜の効果について説明する。図７の素子は、その表面にシリコン酸化膜と高誘電率膜としてＨｆＳｉＯ膜を用いたゲート絶縁膜６とを有するｐ型シリコン基板５上に、窒化チタン膜７、ＴｉＡｌＮ膜８およびシリコン膜９を順次堆積した素子である。図７に示す素子は、図２に示した素子と比較して、上述した素子におけるＴｉＡｌＮ８上にシリコン膜９を堆積している点で異なっている。シリコン膜９は、ＰＶＤ法もしくはＣＶＤ法にて２０ｎｍ形成している。また、ＴｉＡｌＮ膜８はモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））＝０．５３、モル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））＝０．３２、モル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））＝０．１５を有する膜を用いた。ＴｉＡｌＮ膜８のモル比率シリコン膜の形成工程を除くその他の製造工程は、図１の素子と同様である。また、比較としてＴｉＡｌＮ膜８を挿入していない素子を作製した。
図８から図９に、作製した素子の電気特性とアニール温度の関係を評価した結果を示す。図中の記号○及び□はそれぞれＳｉ／ＴｉＡｌＮ／ＴｉＮの積層膜からなる電極を有する素子の特性を示す。ここで、記号□は、Ｓｉ／ＴｉＮの積層膜にＡｌキャップ層を設けた素子の特性を示す。また、図中の記号△はＳｉ／ＴｉＮ膜からなる電極を有する素子の特性を示している。図８にＥＯＴとアニール温度の関係を示す。図より、Ａｌ／ＴｉＮの積層膜を有する素子においてはアニール処理によりＥＯＴが増加するのに対して、Ｓｉ／ＴｉＡｌＮ／ＴｉＮおよびＳｉ／ＴｉＮの積層膜を有する素子においてはアニール温度に伴うＥＯＴの変化はほとんどないことが確認できる。Ａｌ／ＴｉＮの積層膜を有する素子におけるEOTの増加は、アニール処理によるゲート絶縁膜中へのAlの拡散によるものであると考えられる。
次に、図９に実効仕事関数とアニール温度の関係を示す。図中の記号○はＳｉ／ＴｉＡｌＮ／ＴｉＮの積層膜からなる電極を有する素子の特性を示す。また、記号□は、Ｓｉ／／ＴｉＮの積層膜にＡｌキャップ層を設けた素子の特性を示す。また図中の記号△はＳｉ／ＴｉＮ膜からなる電極を有する素子の特性を示している。図より、Ｓｉ／ＴｉＮからなる電極を有する素子の場合、アニール温度の増加に伴い、実効仕事関数値は４．４５ｅＶまで低下するのに対して、Ｓｉ／ＴｉＡｌＮ／ＴｉＮからなる電極を有する素子の場合、１０００℃のアニール処理を施した場合においても約４．９ｅＶと高い値を維持している。また、このときのリーク電流値は５．７×１０−４Ａ／ｃｍ２を示しており、リーク電流値の悪化は確認できない。
図９中の記号△で示すＳｉ／ＴｉＮからなる積層膜の場合、アニール処理によりＴｉＮ膜中にＳｉが拡散することで実効仕事関数が減少すると考えられる。一方のＳｉ／ＴｉＡｌＮ／ＴｉＮからなる積層膜では、ＴｉＡｌＮ膜がＳｉの拡散を抑制するバリア膜として機能するため、アニール処理後も高い実効仕事関数を維持できていると考えられる。従って、本発明におけるＴｉＡｌＮ膜は下地膜へのＡｌの拡散を抑制するだけでなく、ＴｉＡｌＮ膜上のシリコン膜からのＳｉの拡散を抑制するバリア機能も有していることが示される。また、ここではＴｉＡｌＮ膜を構成するＴｉとＡｌとＮのモル比率が（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））＝０．５３、（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））＝０．３２、（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））＝０．１５の膜について説明したが、これに限定されるものではなく、（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））≧０．５３、（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））≦０．３２、（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））≦０．１５の範囲であれば十分にその効果を発揮できる。また、ここでは、ＴｉＮとＴｉＡｌＮの積層膜を用いているが、ＴｉＡｌＮ膜の単層膜を用いても十分にその効果を発揮できる。
以上のことから、本発明におけるＴｉとＡｌとＮを含有する金属窒化膜のモル比率を、（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））≧０．５３、（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））≦０．３２、（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））≦０．１５の範囲に設定することにより、素子の耐熱性が向上しアニール処理に伴うリーク電流の増加を招くことなく高い実効仕事関数を得ることが可能となる。従って、シリコン基板上に、ゲート絶縁膜とゲート絶縁膜上に設けられたゲート電極とを有する電界効果トランジスタを備えた半導体装置におけるゲート電極に例えば用いると、Ｐ型チャネル型ＭＯＳＦＥＴに適した高い実効仕事関数を実現できる。
また、Ｎ型チャネル型ＭＯＳＦＥＴに適用する場合は、シリコン酸化膜もしくはシリコン窒化膜と、Ｌａと、ＨｆもしくはＺｒとを含む高誘電率膜からなるゲート絶縁膜上に、本発明の金属窒化膜をゲート電極の一部に適用することで、低い実効仕事関数を実現できる。
また、半導体基板（例えば、少なくとも表面が半導体層で構成される基板）とゲート電極との間に順次積層された積層型ゲート絶縁膜を有する不揮発性半導体装置のゲート電極の一部に本発明の高い実効仕事関数を実現できる金属窒化膜を適用することで消去特性や保持特性を改善することができる。
また、第１の電極と、第２の電極との間に、2つの異なる抵抗変化値が変化する可変抵抗層（抵抗値が２つの異なる値に変化する可変抵抗層）が挟持されてなる不揮発性記憶素子において、第１の電極と第２の電極の少なくともどちらか一方の電極の一部に本発明の高いバリア機能を実現できる金属窒化膜を適用することで、抵抗変化層からの酸素の拡散を抑制でき、書き換え耐性の改善を実現することができる。
（実施例１）
＜Ｐチャネル型ＭＯＳＦＥＴ＞
本発明の第１の実施例を、図面を参照しながら詳細に説明する。
図１０（ａ）〜（ｃ）は、本発明の第１の実施例である半導体装置の製造方法の工程を示した図である。まず図１０（ａ）に示すようにシリコン基板３０１の表面に、ＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)技術により形成された素子分離領域３０２が設けられている。続いて、素子分離されたシリコン基板表面に熱酸化法により膜厚１．０ｎｍのシリコン熱酸化膜を形成する。その後、スパッタリング法により膜厚０．５〜０．７ｎｍのＨｆを堆積した。その後、酸素分圧０．１Ｐａの雰囲気で、９００℃、１ｍｉｎのアニール処理を施し、シリコン酸化膜中にＨｆを拡散させることで、シリコン酸化膜とＨｆＳｉＯ膜の積層構造からなるゲート絶縁膜３０３を形成した。
次に、図２に示す処理装置（真空容器内）において、Ｔｉ金属ターゲット（Ｔｉターゲット）を用いてアルゴンガス流量と窒素ガス流量の混合比を調節することにより、ＴｉとＡｌとＮのモル比率が（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））≧０．５３、（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））≦０．３２、（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））≦０．１５の範囲を有する金属窒化物層３０４としてのＴｉＡｌＮ膜を１０ｎｍ堆積した。
次に、膜厚２０ｎｍのシリコン層３０５を形成した後、図１０（ｂ）に示すようにリソグラフィー技術およびＲＩＥ技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション拡散領域３０６をゲート電極をマスクとして自己整合的に形成した。
さらに、図１０（ｃ）に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後、エッチバックすることによってゲート側壁３０７を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層３０８を形成した。
作製した素子の電気特性を評価した結果、ＥＯＴやリーク電流の悪化を伴うことなく、Ｐ型ＭＯＳＦＥＴに適した実効仕事関数(４．９ｅＶ以上)が得られることを確認した。
また、ゲート絶縁膜としてＣＶＤ法により堆積したＨｆＳｉＯ膜においても同様の効果を得ることを確認した。
また、ＨｆＳｉＯを堆積した後、ラジカル窒化処理により形成したＨｆＳｉＯＮ膜をゲート絶縁膜として用いた場合においても同様の効果を得ることを確認した。
また、ゲート絶縁膜としてＺｒを含む、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮからなる群から選択される一つの材料を用いても、同様の効果が得られることを確認した。
このように、本実施例におけるＭＩＰＳ型ゲート電極からなるＭＯＳＦＥＴ素子においても本発明の効果を得られることを確認した。
また、ゲート電極としてのＴｉＮとＷ、ＷＮから選択される少なくとも一つの膜（金属含有層）とＴｉＡｌＮ膜との積層膜を用いた場合においても同様の効果を得ることを確認した。
（実施例２）
＜不揮発メモリ＞
図１１（ａ）〜（ｃ）は本発明の第２の実施例に関わる半導体素子の作製工程を示した断面図である。
まず図１１（ａ）に示すようにシリコン基板４０１の表面にＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)技術を用いて素子分離層４０２を形成した。続いて、素子分離されたシリコン基板表面にシリコン酸化膜４０３を熱酸化膜法により３０Å〜１００Å形成した。続いて、第２の絶縁膜としてシリコン窒化膜４０４をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により３０Å〜１００Å形成した。続いて、第３の絶縁膜として、酸化アルミニウム膜４０５を２００Å形成した。酸化アルミニウム膜は、ＭＯＣＶＤ法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてもよい。次に、ゲート電極として、実施例1と同様の方法を用いてＴｉとＡｌとＮのモル比率が（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））≧０．５３、（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））≦０．３２、（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））≦０．１５の範囲を有する、金属窒化物層４０６としてのＴｉＡｌＮ膜を１０ｎｍ堆積した。
その後、厚さ１５０ｎｍのｐｏｌｙ−Ｓｉ膜４０７を形成した後、図１１（ｂ）に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてゲート電極に加工し、引き続きイオン注入を行い、エクステンション拡散領域４０８をゲート電極をマスクとして自己整合的に形成した。さらに、図１１（ｃ）に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁４０９を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層４１０を形成した。作製した不揮発性半導体素子の消去特性を評価した結果、実効仕事関数の増大による消去速度の向上を確認した。
このように、本実施の形態における積層型絶縁膜を有する不揮発性半導体素子においても本発明の効果を得られることを確認した。
また、ゲート電極としてのＴｉＮとＷ、ＷＮから選択される少なくとも一つの膜とＴｉＡｌＮ膜との積層膜を用いた場合においても同様の効果を得ることを確認した。
（実施例３）
＜ＲｅＲＡＭ＞
本発明の第３の実施例を、図面を参照しながら詳細に説明する。
図１２は、実施例３に関わる素子構造の断面の概略である。図２に示す処理装置において、Ｔｉ金属ターゲットを用いてアルゴンガス流量と窒素ガス流量の混合比を調節することにより、表面に膜厚１００ｎｍのシリコン酸化膜を有するシリコン基板５０１に、ＴｉとＡｌとＮのモル比率が（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））≧０．５３、（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））≦０．３２、（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））≦０．１５の範囲を有するＴｉＡｌＮ膜５０２を１０ｎｍ堆積した。
次に、ＡｌとＨｆからなる積層膜（Ａｌ＝５ｎｍ／Ｈｆ＝２０ｎｍ／Ａｌ＝５ｎｍ）を堆積した。その後、窒素雰囲気中で５００℃、１０ｍｉｎのアニール処理と酸素雰囲気中で５００℃、３０ｍｉｎのアニール処理を行い、ＨｆとＡｌを含有する金属酸化物からなる可変抵抗層５０３を形成した。
次に、可変抵抗層５０３の上にＴｉＡｌＮ膜５０４をＴｉＡｌＮ膜５０２と同様の方法で堆積した。
次に、リソグラフィー技術とＲＩＥ(Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ)技術を用いてＴｉＡｌＮ膜を所望の大きさに加工した。
作製した抵抗変化素子に、正負のパルス（図中に示す。）を交互に連続して印加し、抵抗変化現象の耐久性（エンデュランス特性）を評価した結果、電極の酸化に伴う抵抗変化比の低下は見られなかった。
このように、本実施の形態における抵抗変化型の不揮発性半導体素子においても本発明の効果を得られることを確認した。
また、上記実施例では、可変抵抗層の形成方法としてＨｆとＡｌの金属積層膜を用いる場合を述べた。この他に、可変抵抗層の形成工程としてＨｆターゲットとＡｌターゲットのコスパッタリングを用いてＨｆとＡｌを含有する金属膜を堆積した後、酸素雰囲気中で３００℃〜６００℃のアニール処理を実施する方法を用いても上記実施例と同様の効果が得られることを確認した。また、可変抵抗層の形成工程として、ＨｆターゲットとＡｌターゲットと酸素を含む反応性ガスと不活性ガスの混合雰囲気下においてマグネトロンスパッタする工程を用いても上記実施例と同様の効果が得られることを確認した。
また、上記実施例では、可変抵抗層材料としてＨｆとＡｌを含有する金属酸化物を用いる場合を述べたが、可変抵抗層としてＮｉ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、Ｖ、Ｚｎ、Ｎｂ、ＷまたはＣｏの少なくとも一つから選択される金属酸化物膜およびその積層膜を用いても上記実施例と同様の効果が得られることを確認した。
また、可変抵抗層の形成工程としてＮｉ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、Ｖ、Ｚｎ、Ｎｂ、ＷまたはＣｏの少なくとも一つから選択される金属膜およびその積層膜を堆積した後、酸素雰囲気中で３００℃〜６００℃のアニール処理を行っても同様の効果が得られる抵抗変化素子が形成できることを確認した。また、可変抵抗層の形成工程としてＮｉ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、Ｖ、Ｚｎ、Ｎｂ、ＷまたはＣｏの少なくとも一つから選択される金属ターゲットを酸素からなる反応性ガスと不活性ガスの混合雰囲気下においてマグネトロンスパッタする工程を用いても上記実施例と同様の効果が得られることを確認した。
１ シリコン基板
２ ゲート絶縁膜
３ 窒化チタン膜
４ 金属窒化膜
５ シリコン基板
６ ゲート絶縁膜
７ 窒化チタン膜
８ 金属窒化膜
９ シリコン膜
３０１ シリコン基板
３０２ 素子分離領域
３０３ ゲート絶縁膜
３０４ 金属窒化物層
３０５ シリコン層
３０６ エクステンション領域
３０７ ゲート側壁
３０８ ソース・ドレイン領域
４０１ シリコン基板
４０２ 素子分離領域
４０３ 第1の絶縁膜
４０４ 第2の絶縁膜
４０５ 第3の絶縁膜
４０６ 金属窒素化物層
４０７ Ｐｏｌｙ−Ｓｉ
４０８ エクステンション領域
４０９ ゲート側壁
４１０ ソース・ドレイン領域
５０１ 基板
５０２ 金属窒化膜
５０３ 可変抵抗層
５０４ 金属窒化膜

Claims (11)

  1. ＴｉとＡｌとＮを含有する金属窒化膜であって、
    前記金属窒化膜のＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））が０．５３以上であり、かつ、前記金属窒化物層のＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））が０．３２以下であり、かつ前記金属窒化物層のＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））が０．１５以下であること特徴とする金属窒化膜。
  2. ゲート電極を有する半導体装置であって、
    前記ゲート電極は、請求項１記載の金属窒化膜を含んでいることを特徴とする半導体装置。
  3. シリコン基板上に、ゲート絶縁膜と該ゲート絶縁膜上に設けられたゲート電極とを有する電界効果トランジスタを備えた半導体装置であって、
    前記ゲート絶縁膜は、金属酸化物、金属シリケート、窒素が導入された金属酸化物、もしくは金属シリケートからなる高誘電率絶縁膜を有し、
    前記ゲート電極は、請求項１記載の金属窒化膜を含んでいることを特徴とする半導体装置。
  4. 前記電界効果トランジスタがＰ型ＭＯＳＦＥＴであることを特徴とする請求項３に記載の半導体装置。
  5. 少なくとも表面が半導体層で構成される基板と、
    前記基板上に形成されたゲート電極と、
    前記基板と前記ゲート電極との間に積層させた積層型ゲート絶縁膜とを備える不揮発性半導体装置であって、
    前記ゲート電極は、請求項１記載の金属窒化膜を含んでいることを特徴とする半導体装置。
  6. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に挟持された、抵抗値が２つの異なる値に変化する可変抵抗層とを備える不揮発性記憶素子であって、
    前記第１の電極と前記第２の電極の少なくともどちらか一方の電極は、請求項１記載の金属窒化膜を含んでいることを特徴とする半導体装置。
  7. 前記ゲート電極が、ＴｉとＡｌとＮを含有する金属窒化物層と、ＴｉＮ、Ｗ、ＷＮ、およびＳｉから選択される少なくとも一つを含む金属含有層との積層構造を有することを特徴とする請求項３に記載の半導体装置。
  8. 金属窒化膜を備える半導体装置の製造方法であって、
    前記金属窒化膜を形成する工程を有し、
    前記金属窒化膜は、該金属窒化膜のＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））が０．５３以上であり、かつ、前記金属窒化物層のＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））が０．３２以下であり、かつ前記金属窒化物層のＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））が０．１５以下であること特徴とする半導体装置の製造方法。
  9. 前記金属窒化膜を形成する工程は、
    真空容器内で、窒素を含む反応性ガスと不活性ガスとの混合雰囲気下においてＴｉターゲットおよびＡｌターゲット、もしくはＴｉとＡｌとを含有する合金ターゲットをマグネトロンスパッタする工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記反応性ガスの供給量を、前記ＴｉターゲットおよびＡｌターゲット、もしくは前記合金ターゲットの表面が窒化することにより生じるスパッタ率の低下率が最大となる供給量以上に設定することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記反応性ガスはＮ２であり、前記反応性ガスの供給量が１５ｓｃｃｍ以上であることを特徴とする請求項９に記載の半導体装置の製造方法。
JP2010253647A 2010-03-01 2010-11-12 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法 Active JP5937297B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010253647A JP5937297B2 (ja) 2010-03-01 2010-11-12 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010043661 2010-03-01
JP2010043661 2010-03-01
JP2010253647A JP5937297B2 (ja) 2010-03-01 2010-11-12 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2011205057A true JP2011205057A (ja) 2011-10-13
JP2011205057A5 JP2011205057A5 (ja) 2014-01-16
JP5937297B2 JP5937297B2 (ja) 2016-06-22

Family

ID=44504848

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010253647A Active JP5937297B2 (ja) 2010-03-01 2010-11-12 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US8786031B2 (ja)
JP (1) JP5937297B2 (ja)
KR (1) KR101296276B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012119432A (ja) * 2010-11-30 2012-06-21 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法、基板処理装置および半導体デバイス
JP2012231123A (ja) * 2011-04-15 2012-11-22 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム
JP2016518697A (ja) * 2013-03-14 2016-06-23 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ＧａＮベースのオプトエレクトロニックデバイスおよび電子デバイス用の酸素制御したＰＶＤＡｌＮバッファ

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425393B2 (en) * 2008-12-19 2016-08-23 The Trustees Of The University Of Pennsylvania Non-volatile resistance-switching thin film devices
DE112011104624B4 (de) 2010-12-28 2019-01-24 Canon Anelva Corporation Verfahren zum Herstellen einer Halbleitervorrichtung
US9006094B2 (en) 2012-04-18 2015-04-14 International Business Machines Corporation Stratified gate dielectric stack for gate dielectric leakage reduction
US9653300B2 (en) * 2013-04-16 2017-05-16 United Microelectronics Corp. Structure of metal gate structure and manufacturing method of the same
TWI582839B (zh) * 2013-04-17 2017-05-11 聯華電子股份有限公司 金屬閘極結構及其製作方法
US10224481B2 (en) 2014-10-07 2019-03-05 The Trustees Of The University Of Pennsylvania Mechanical forming of resistive memory devices
CN111223918B (zh) * 2018-11-23 2023-12-29 中国科学院苏州纳米技术与纳米仿生研究所 P型半导体低阻欧姆接触结构及其制备方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0967671A (ja) * 1995-08-29 1997-03-11 Ulvac Japan Ltd ＴｉＮ膜製造方法
JPH10209084A (ja) * 1997-01-24 1998-08-07 Sony Corp 金属窒化物膜の形成方法
JP2002026319A (ja) * 2000-06-27 2002-01-25 Hynix Semiconductor Inc 半導体素子のゲート形成方法
JP2002252285A (ja) * 2000-12-29 2002-09-06 Hynix Semiconductor Inc 半導体素子の製造方法
JP2003142601A (ja) * 2001-11-01 2003-05-16 Hynix Semiconductor Inc 半導体素子のｃｍｏｓ及びその製造方法
JP2003201560A (ja) * 2002-01-11 2003-07-18 Toshiba Corp スパッタリングターゲットおよびその製造方法
JP2004214530A (ja) * 2003-01-08 2004-07-29 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ型化合物半導体装置の製造方法
JP2005005603A (ja) * 2003-06-13 2005-01-06 Toshiba Corp 半導体装置及びその製造方法
JP2005512326A (ja) * 2001-11-30 2005-04-28 フリースケール セミコンダクター インコーポレイテッド 非平坦性の影響を最小限にするトランジスタ金属ゲート構造および製造方法
JP2005536877A (ja) * 2002-08-22 2005-12-02 マイクロン・テクノロジー・インコーポレーテッド Ｃｍｏｓゲートの原子層堆積法
JP2008515190A (ja) * 2004-09-27 2008-05-08 インテル コーポレイション 金属ゲート電極半導体デバイス
WO2009056417A1 (en) * 2007-10-30 2009-05-07 International Business Machines Corporation Method for enabling multiple vt devices using high-k metal gate stacks
JP2010034511A (ja) * 2008-06-25 2010-02-12 Hitachi Kokusai Electric Inc 半導体装置の製造方法および基板処理装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271590B1 (en) * 1998-08-21 2001-08-07 Micron Technology, Inc. Graded layer for use in semiconductor circuits and method for making same
KR20010064099A (ko) 1999-12-24 2001-07-09 박종섭 새로운 알루미나막 형성방법 및 그를 이용한 반도체 소자제조방법
WO2003015820A1 (fr) * 2001-08-10 2003-02-27 Takeda Chemical Industries, Ltd. Medicaments combines d'agoniste de la gnrh
KR100459725B1 (ko) * 2002-09-19 2004-12-03 삼성전자주식회사 금속 게이트 패턴을 갖는 반도체소자의 제조방법
KR100578131B1 (ko) * 2003-10-28 2006-05-10 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
JP4699932B2 (ja) 2006-04-13 2011-06-15 パナソニック株式会社 抵抗変化素子とそれを用いた抵抗変化型メモリならびにその製造方法
JP4857014B2 (ja) * 2006-04-19 2012-01-18 パナソニック株式会社 抵抗変化素子とそれを用いた抵抗変化型メモリ
JP2008016538A (ja) 2006-07-04 2008-01-24 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
US7582521B2 (en) * 2007-05-04 2009-09-01 Texas Instruments Incorporated Dual metal gates for mugfet device
WO2008149446A1 (ja) 2007-06-07 2008-12-11 Canon Anelva Corporation 半導体製造装置および方法
WO2009031232A1 (ja) 2007-09-07 2009-03-12 Canon Anelva Corporation スパッタリング方法および装置
JP5139023B2 (ja) * 2007-10-16 2013-02-06 株式会社東芝 半導体装置の製造方法
JP2009141040A (ja) 2007-12-05 2009-06-25 Renesas Technology Corp 半導体装置及びその製造方法
US8148275B2 (en) 2007-12-27 2012-04-03 Canon Kabushiki Kaisha Method for forming dielectric films
JP5221121B2 (ja) 2007-12-27 2013-06-26 キヤノン株式会社 絶縁膜の形成方法
KR101052587B1 (ko) 2008-10-31 2011-07-29 캐논 아네르바 가부시키가이샤 유전체막 및 유전체막을 사용하는 반도체 디바이스
JP4494525B1 (ja) 2008-10-31 2010-06-30 キヤノンアネルバ株式会社 誘電体膜の製造方法、半導体装置の製造方法、誘電体膜、およびコンピュータ読み取り可能な記録媒体
JP5247619B2 (ja) 2009-07-28 2013-07-24 キヤノンアネルバ株式会社 誘電体膜、誘電体膜を用いた半導体装置の製造方法及び半導体製造装置
JP2011151366A (ja) 2009-12-26 2011-08-04 Canon Anelva Corp 誘電体膜の製造方法
US8598027B2 (en) * 2010-01-20 2013-12-03 International Business Machines Corporation High-K transistors with low threshold voltage
US8674457B2 (en) * 2010-08-11 2014-03-18 Globalfoundries Singapore Pte., Ltd. Methods to reduce gate contact resistance for AC reff reduction

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0967671A (ja) * 1995-08-29 1997-03-11 Ulvac Japan Ltd ＴｉＮ膜製造方法
JPH10209084A (ja) * 1997-01-24 1998-08-07 Sony Corp 金属窒化物膜の形成方法
JP2002026319A (ja) * 2000-06-27 2002-01-25 Hynix Semiconductor Inc 半導体素子のゲート形成方法
JP2002252285A (ja) * 2000-12-29 2002-09-06 Hynix Semiconductor Inc 半導体素子の製造方法
JP2003142601A (ja) * 2001-11-01 2003-05-16 Hynix Semiconductor Inc 半導体素子のｃｍｏｓ及びその製造方法
JP2005512326A (ja) * 2001-11-30 2005-04-28 フリースケール セミコンダクター インコーポレイテッド 非平坦性の影響を最小限にするトランジスタ金属ゲート構造および製造方法
JP2003201560A (ja) * 2002-01-11 2003-07-18 Toshiba Corp スパッタリングターゲットおよびその製造方法
JP2005536877A (ja) * 2002-08-22 2005-12-02 マイクロン・テクノロジー・インコーポレーテッド Ｃｍｏｓゲートの原子層堆積法
JP2004214530A (ja) * 2003-01-08 2004-07-29 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ型化合物半導体装置の製造方法
JP2005005603A (ja) * 2003-06-13 2005-01-06 Toshiba Corp 半導体装置及びその製造方法
JP2008515190A (ja) * 2004-09-27 2008-05-08 インテル コーポレイション 金属ゲート電極半導体デバイス
WO2009056417A1 (en) * 2007-10-30 2009-05-07 International Business Machines Corporation Method for enabling multiple vt devices using high-k metal gate stacks
JP2011501450A (ja) * 2007-10-30 2011-01-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体デバイス、半導体デバイスを形成する方法、および集積回路
JP2010034511A (ja) * 2008-06-25 2010-02-12 Hitachi Kokusai Electric Inc 半導体装置の製造方法および基板処理装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012119432A (ja) * 2010-11-30 2012-06-21 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法、基板処理装置および半導体デバイス
JP2012231123A (ja) * 2011-04-15 2012-11-22 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム
JP2016518697A (ja) * 2013-03-14 2016-06-23 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ＧａＮベースのオプトエレクトロニックデバイスおよび電子デバイス用の酸素制御したＰＶＤＡｌＮバッファ

Also Published As

Publication number Publication date
KR20110099183A (ko) 2011-09-07
JP5937297B2 (ja) 2016-06-22
US8786031B2 (en) 2014-07-22
KR101296276B1 (ko) 2013-08-14
US20110210405A1 (en) 2011-09-01

Similar Documents

Publication Publication Date Title
JP5937297B2 (ja) 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法
JP4871433B2 (ja) 半導体装置およびその製造方法
JP6218384B2 (ja) タングステンゲート電極を備えた半導体装置の製造方法
US9070749B2 (en) Semiconductor device including fluorine-free tungsten barrier layer and method for fabricating the same
CN103854983B (zh) P型mosfet的制造方法
US8481382B2 (en) Method and apparatus for manufacturing semiconductor device
JP5209791B2 (ja) 半導体装置およびその製造方法
WO2007142010A1 (ja) 半導体装置およびその製造方法
JP5960491B2 (ja) 半導体装置およびその製造方法
JP5056418B2 (ja) 半導体装置およびその製造方法
JP5387173B2 (ja) 半導体装置及びその製造方法
JP4967407B2 (ja) 半導体装置の製造方法
JP2009038229A (ja) 半導体装置
JP5195421B2 (ja) 半導体装置
JP5463423B2 (ja) チャージトラップ型記憶装置及びその製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120710

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131107

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140707

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150324

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150331

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20150522

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160323

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160512

R150 Certificate of patent or registration of utility model

Ref document number: 5937297

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250