TW201618103A - 使用感測電路執行邏輯操作 - Google Patents

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TW201618103A
TW201618103A TW104118419A TW104118419A TW201618103A TW 201618103 A TW201618103 A TW 201618103A TW 104118419 A TW104118419 A TW 104118419A TW 104118419 A TW104118419 A TW 104118419A TW 201618103 A TW201618103 A TW 201618103A
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Abstract

本發明包含與使用感測電路執行邏輯操作有關之裝置及方法。一實例性裝置包括一記憶體胞元陣列及經由一感測線耦合至該記憶體胞元陣列之感測電路。該感測電路經組態以將該感測線上對應於一第一邏輯資料值之一電壓感測為與一邏輯函數之一第二運算元相關聯之一電壓，該第一邏輯資料值部分地由讀取與該邏輯函數之一第一運算元相關聯的該記憶體胞元陣列之一第一記憶體胞元產生。

Description

使用感測電路執行邏輯操作
本發明一般而言係關於半導體記憶體及方法，且更特定而言係關於與使用感測電路執行邏輯操作有關之裝置及方法。
記憶體器件通常經提供為電腦或其他電子系統中之內部半導體積體電路。存在包含揮發性及非揮發性記憶體之諸多不同類型之記憶體。揮發性記憶體可需要電力來維持其資料(例如，主機資料、錯誤資料等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)以及其他。非揮發性記憶體可藉由在未供電時保持所儲存資料而提供持續資料且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及磁阻式隨機存取記憶體(MRAM)，諸如自旋力矩轉移隨機存取記憶體(STT RAM)以及其他。
電子系統通常包含可擷取及執行指令且將所執行指令之結果儲存至一適合位置之若干個處理資源(例如，一或多個處理器)。一處理器可包括(舉例而言)可用於藉由對資料(例如，一或多個運算元)執行諸如AND、OR、NOT、NAND、NOR及XOR以及反相(例如，求逆)邏 輯操作之邏輯操作而執行指令之若干個功能單元，諸如算術邏輯單元(ALU)電路、浮動點單元(FPU)電路及/或一組合邏輯區塊。舉例而言，功能單元電路(FUC)可用於經由若干個邏輯操作對運算元執行諸如加法、減法、乘法及/或除法之算術操作。
在將指令提供至FUC以用於執行中可涉及一電子系統中之若干個組件。可(例如)由諸如一控制器及/或主機處理器之一處理資源產生該等指令。資料(例如，將對其執行指令之運算元)可儲存於可由FUC存取之一記憶體陣列中。可自記憶體陣列擷取指令及/或資料且在FUC開始對資料執行指令之前對指令及/或資料進行定序及/或緩衝。此外，由於可透過FUC在一或多個時脈循環中執行不同類型之操作，因此亦可對指令及/或資料之中間結果進行定序及/或緩衝。
在諸多例項中，處理資源(例如，處理器及/或相關聯之FUC)可在記憶體陣列外部，且可經由處理資源與記憶體陣列之間的一匯流排存取資料以執行一指令集。可改良一記憶體中處理器(PIM)器件之處理效能，其中可在一記憶體內部及/或附近(例如，直接在與記憶體陣列相同之一晶片上)實施一處理器，此可節省處理時間及電力。然而，此等PIM器件可具有各種缺點，諸如一經增加晶片大小。此外，此等PIM器件仍可消耗與執行邏輯操作(例如，計算函數)相關聯之不合意之電力量。
100‧‧‧計算系統/系統
110‧‧‧主機
120‧‧‧記憶體器件/器件
130‧‧‧記憶體陣列/陣列
140‧‧‧控制電路/控制器
142‧‧‧位址電路
144‧‧‧輸入/輸出電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧控制匯流排
156‧‧‧輸入/輸出匯流排
170‧‧‧移位控制器
205-1‧‧‧互補資料線/資料線
205-2‧‧‧互補資料線/資料線
206‧‧‧感測放大器
211‧‧‧源極電晶體/電晶體
213‧‧‧槽式電晶體/電晶體
214‧‧‧平衡電路
215‧‧‧鎖存器/初級鎖存器
217-1‧‧‧第一鎖存器節點/節點
217-2‧‧‧第二鎖存器節點/節點
224‧‧‧電晶體
225-1‧‧‧電晶體
225-2‧‧‧電晶體
226‧‧‧平衡控制信號線
227-1‧‧‧交叉耦合之n通道電晶體/電晶體
227-2‧‧‧交叉耦合之n通道電晶體/電晶體
228‧‧‧控制信號線/RNL信號
229-1‧‧‧交叉耦合之p通道電晶體/電晶體
229-2‧‧‧交叉耦合之p通道電晶體/電晶體
236-1‧‧‧電晶體
236-2‧‧‧電晶體
237‧‧‧電晶體
238-1‧‧‧電晶體
238-2‧‧‧電晶體
290‧‧‧控制信號線/ACT信號
302‧‧‧存取器件/特定記憶體胞元電晶體/記憶體胞元/存取電晶體/選定胞元
303‧‧‧儲存元件/電容器
304-X‧‧‧字線/列X
304-Y‧‧‧字線/列Y
305-1‧‧‧資料線/互補資料線
305-2‧‧‧資料線/互補資料線
306‧‧‧感測放大器/右毗鄰感測放大器/左毗鄰感測放大器
319‧‧‧控制信號
321-1‧‧‧隔離電晶體
321-2‧‧‧隔離電晶體
321-3‧‧‧隔離電晶體
321-4‧‧‧隔離電晶體
321-5‧‧‧隔離電晶體
321-6‧‧‧隔離電晶體
322‧‧‧控制信號/NORM控制信號
323‧‧‧移位電路
326‧‧‧控制信號
330‧‧‧記憶體陣列
350‧‧‧感測電路/計算組件
605-1‧‧‧資料線/互補資料線
605-2‧‧‧資料線/互補資料線
606‧‧‧感測放大器
607-1‧‧‧第一反相電晶體/反相電晶體
607-2‧‧‧第二反相電晶體/反相電晶體
609-1‧‧‧第一下拉電晶體/下拉電晶體
609-2‧‧‧第二下拉電晶體/下拉電晶體
618-1‧‧‧第一負載電晶體/負載電晶體
618-2‧‧‧第二負載電晶體/負載電晶體
623-1‧‧‧移位電路
630‧‧‧記憶體陣列
631‧‧‧計算組件
650-1‧‧‧感測電路
705-1‧‧‧資料線
705-2‧‧‧資料線
706‧‧‧感測放大器
723-2‧‧‧移位電路
731-1‧‧‧計算組件/計算電路
750-2‧‧‧感測電路
769-1‧‧‧隔離電晶體/移位電晶體
769-2‧‧‧隔離電晶體/移位電晶體
769-3‧‧‧隔離電晶體/移位電晶體
769-4‧‧‧隔離電晶體/移位電晶體
805-1‧‧‧資料線
805-2‧‧‧資料線
806‧‧‧感測放大器/右毗鄰感測放大器/左毗鄰感測放大器
807-1‧‧‧負載/通過電晶體
807-2‧‧‧負載/通過電晶體
812-1‧‧‧控制線
812-2‧‧‧控制線
817-1‧‧‧第一輸入節點
817-2‧‧‧第二輸入節點
823-2‧‧‧移位電路
831-1‧‧‧計算電路/計算組件
831-2‧‧‧計算電路/計算組件/右毗鄰計算組件
850-3‧‧‧感測電路/左毗鄰感測電路
864‧‧‧次級鎖存器/鎖存器/靜態鎖存器
870-1‧‧‧隔離電晶體/移位電晶體
870-2‧‧‧隔離電晶體/移位電晶體
903‧‧‧信號
904-0‧‧‧信號/列信號
905-1‧‧‧信號/資料線電壓信號
905-2‧‧‧信號/資料線電壓信號
911‧‧‧PASSD控制信號/PASSD及PASSDB控制信號
912-1‧‧‧累加器控制信號/ACCUMB控制信號
912-2‧‧‧累加器控制信號/ACCUM控制信號
926‧‧‧平衡信號
928‧‧‧負控制信號/控制信號
990‧‧‧控制信號
1003‧‧‧信號
1004-1‧‧‧信號/列信號
1005-1‧‧‧信號/電壓信號
1005-2‧‧‧信號
1011-1‧‧‧控制信號/PASSD信號
1026‧‧‧平衡信號
1028‧‧‧負控制信號
1090‧‧‧正控制信號
1103‧‧‧信號
1104-1‧‧‧信號/列信號
1105-1‧‧‧信號
1105-2‧‧‧電壓信號
1111-2‧‧‧控制信號/PASSDB信號
1126‧‧‧平衡信號
1205-1‧‧‧互補資料線
1205-2‧‧‧互補資料線
1211‧‧‧PASSD控制信號
1226‧‧‧平衡信號/信號
1228‧‧‧負控制信號/信號
1290‧‧‧正控制信號
1305-1‧‧‧資料線
1305-2‧‧‧資料線
1306‧‧‧感測放大器/經修改感測放大器
1317-1‧‧‧第一輸入
1317-2‧‧‧第一輸入
1323-2‧‧‧移位電路
1338-1‧‧‧電晶體
1338-2‧‧‧電晶體
1350-4‧‧‧感測電路
1364‧‧‧次級鎖存器
1406‧‧‧感測放大器
1438-1‧‧‧電晶體
1438-2‧‧‧電晶體
1471‧‧‧EqOR控制信號線
1472‧‧‧EqAND控制信號線
1502-1‧‧‧電晶體/儲存元件/記憶體胞元/存取電晶體/選定胞元
1502-2‧‧‧電晶體/存取電晶體/儲存元件/記憶體胞元
1504-X‧‧‧字線/存取線/列X
1504-Y‧‧‧字線/存取線/列Y
1505-1‧‧‧資料線/互補資料線
1505-2‧‧‧資料線/互補資料線
1506‧‧‧感測放大器
1507-1‧‧‧下拉電晶體/通過電晶體
1507-2‧‧‧下拉電晶體/通過電晶體
1508-1‧‧‧負載/通過電晶體/電晶體/p通道電晶體
1508-2‧‧‧負載/通過電晶體/電晶體/p通道電晶體
1509-1‧‧‧電晶體/n通道電晶體
1509-2‧‧‧電晶體/n通道電晶體
1512-1‧‧‧作用中負控制信號線/負控制信號線/負控制信號
1512-2‧‧‧作用中正控制信號線/正控制信號線/正控制信號
1513-1‧‧‧ANDinv控制信號線
1513-2‧‧‧ORinv控制信號線
1514-1‧‧‧下拉電晶體/電晶體
1514-2‧‧‧下拉電晶體/電晶體
1516-1‧‧‧電晶體
1516-2‧‧‧電晶體
1517-1‧‧‧鎖存器輸入
1517-2‧‧‧鎖存器輸入
1518-1‧‧‧電晶體/負載/通過電晶體
1518-2‧‧‧電晶體/負載/通過電晶體
1519‧‧‧互補控制信號/控制信號
1521-1‧‧‧隔離電晶體/非導電隔離電晶體
1521-2‧‧‧隔離電晶體/非導電隔離電晶體
1521-3‧‧‧隔離電晶體
1521-4‧‧‧隔離電晶體
1522‧‧‧控制信號
1530‧‧‧記憶體陣列/陣列
1539-1‧‧‧電晶體
1539-2‧‧‧電晶體
1550‧‧‧感測電路
1564‧‧‧靜態鎖存器/鎖存器/交叉耦合之鎖存器/經啟用交叉耦合之鎖存器
1605-1‧‧‧互補資料線/資料線
1605-2‧‧‧互補資料線/資料線
1606‧‧‧感測放大器
1615‧‧‧鎖存器/交叉耦合之鎖存器/經啟用交叉耦合之鎖存器
1624‧‧‧電晶體
1625-1‧‧‧電晶體
1625-2‧‧‧電晶體
1627-1‧‧‧n通道電晶體/電晶體
1627-2‧‧‧n通道電晶體/電晶體
1628‧‧‧作用中負控制信號/信號/RnIF負控制信號
1629-1‧‧‧p通道電晶體/電晶體
1629-2‧‧‧p通道電晶體/電晶體
1631‧‧‧計算組件
1633-1‧‧‧鎖存器輸入
1633-2‧‧‧鎖存器輸入
1638‧‧‧平衡電壓
1690‧‧‧作用中正控制信號/ACT信號/信號/ACT正控制信號
ACT‧‧‧正控制信號/控制信號/作用中正控制信號
AND‧‧‧控制信號
ANDinv‧‧‧控制信號
ACCUM‧‧‧正控制信號/累加器控制信號/控制信號/作用中正控制信號
ACCUMB‧‧‧負控制信號/累加器控制信號/控制信號/作用中負控制信號
D‧‧‧資料線/數位線
D_‧‧‧資料線/數位線
DIGIT(n-1)‧‧‧互補資料線/資料線
DIGIT(n-1)_‧‧‧互補資料線/資料線
DIGIT(n)‧‧‧互補資料線
DIGIT(n)_‧‧‧互補資料線
DIGIT(n+1)‧‧‧互補資料線/資料線
DIGIT(n+1)_‧‧‧互補資料線/資料線
EQ‧‧‧控制信號/平衡信號/信號
EQAND‧‧‧控制信號/平衡信號
EQF‧‧‧控制信號/平衡信號
EQOR‧‧‧控制信號
GND‧‧‧電壓/接地/全軌電壓
INV‧‧‧控制信號
LOAD‧‧‧控制信號
NORM‧‧‧控制信號
OR‧‧‧控制信號
ORinv‧‧‧控制信號
PASSD‧‧‧信號/控制信號
PASSDB‧‧‧信號/控制信號
RNL‧‧‧控制信號/負控制信號
RnIF‧‧‧控制信號/作用中負控制信號/負控制信號
ROW X‧‧‧資料值/第一資料值/資料/感測放大器資料/信號/啟用信號
ROW Y‧‧‧資料/資料值/第二資料值/啟用信號
S1‧‧‧第一鎖存器節點/節點/第一輸入節點/第一輸入/關鍵節點/區域動態節點
S2‧‧‧第二鎖存器節點/節點/第二輸入節點/第一輸入/關鍵節點/區域動態節點
SHIFT‧‧‧控制信號
SHIFTL‧‧‧控制信號
SHIFTR‧‧‧控制信號
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
t5‧‧‧時間
t6‧‧‧時間
t7‧‧‧時間
t8‧‧‧時間
t9‧‧‧時間
t10‧‧‧時間
t11‧‧‧時間
t12‧‧‧時間
t13‧‧‧時間
t14‧‧‧時間
VDD‧‧‧全軌電壓/供應電壓/經啟動正控制信號電壓/電壓/導軌電壓
VCC/2‧‧‧平衡電壓
VDD/2‧‧‧平衡電壓
圖1係根據本發明之若干項實施例之呈包含一記憶體器件之一計算系統之形式之一裝置之一方塊圖。
圖2係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。
圖3係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。
圖4圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖5圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖6係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。
圖7係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。
圖8係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。
圖9圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖10圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖11圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖12圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖13係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。
圖14係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。
圖15係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。
圖16係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。
圖17圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖18圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
本發明包含與使用感測電路執行邏輯操作有關之裝置及方法。一實例性裝置包括一記憶體胞元陣列及經由一感測線耦合至該記憶體胞元陣列之感測電路。該感測電路經組態以將該感測線上對應於一第一邏輯資料值之一電壓感測為與一邏輯函數之一第二運算元相關聯之一電壓，該第一邏輯資料值部分地由讀取該記憶體胞元陣列中與該邏輯函數之一第一運算元相關聯之一第一記憶體胞元產生。
與諸如先前PIM系統及具有一外部處理器(例如，位於一記憶體陣列外部(諸如在一單獨積體電路晶片上)之一處理資源)之系統之先前系統相比較，本發明之若干項實施例可提供與執行計算函數相關聯之經改良平行性及/或經減少電力消耗。例如，若干項實施例可提供在不經由一匯流排(例如，資料匯流排、位址匯流排、控制匯流排)將資料傳送出記憶體陣列及感測電路之情況下執行完全地完整之計算函數，諸如整數加法、減法、乘法、除法及CAM(內容可定址記憶體)函數，例如。此等計算函數可涉及執行若干個邏輯操作(例如，諸如AND、OR、NOT、NOR、NAND、XOR等之邏輯函數)。然而，實施例並不限於此等實例。例如，執行邏輯操作可包含執行若干個非布林邏輯操作，諸如複製、比較、抵消等。
在先前方法中，可將資料自陣列及感測電路傳送(例如，經由包括輸入/輸出(I/O)線之一匯流排)至諸如一處理器、微處理器及/或計算引擎之一處理資源，該處理資源可包括ALU電路及/或經組態以執行適當邏輯操作之其他功能單元電路。然而，將資料自一記憶體陣列及 感測電路傳送至此(等)處理資源可涉及顯著電力消耗。即使處理資源位於與記憶體陣列相同之一晶片上，在將資料自陣列移出至計算電路中亦可消耗顯著電力，將資料自陣列移出至計算電路可涉及執行一感測線(其可在本文中稱為一數位線或資料線)位址存取(例如，激發一行解碼信號)以便將資料自感測線傳送至I/O線(區域I/O線)上、將資料移動至陣列周邊及將資料提供至計算函數。
此外，處理資源(例如，計算引擎)之電路可不符合與一記憶體陣列相關聯之間距規則。舉例而言，一記憶體陣列之胞元可具有一4F2或6F2胞元大小，其中「F」係對應於胞元之一特徵大小。如此，與先前PIM系統之ALU電路相關聯之器件(例如，邏輯閘極)可不能夠按間距與記憶體胞元一起形成，此可影響晶片大小及/或記憶體密度，舉例而言。本發明之若干項實施例包含按間距與陣列之記憶體胞元一起形成且能夠執行諸如下文所闡述之彼等計算函數之計算函數的感測電路。
在本發明之以下詳細說明中，參考形成本文一部分且其中以圖解說明方式展示可如何實踐本發明之一或多項實施例之附圖。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且可做出程序、電及/或結構改變，而不背離本發明之範疇。如本文中所使用，特定而言關於圖式中之參考編號之標識符「N」指示可包含如此指定之若干個特定特徵。如本文中所使用，「若干個」一特定事物可係指此類事物中之一或多者(例如，若干個記憶體陣列可係指一或多個記憶體陣列)。
本文中之圖遵循其中第一個數字或前幾個數字對應於圖式之圖編號且剩餘數字識別圖式中之一元件或組件之一編號慣例。不同圖之間的類似元件或組件可藉由使用類似數字來識別。舉例而言，在圖2中206可指代元件「06」，且在圖6中一類似元件可指代為606。如將 瞭解，可添加、更換及/或消除本文中之各種實施例中所展示之元件以便提供本發明之若干個額外實施例。另外，如將瞭解，圖中所提供之元件之比例及相對標度意欲圖解說明本發明之某些實施例且不應視為具一限制性意義。
圖1係根據本發明之若干項實施例之呈包含一記憶體器件120之一計算系統100之形式之一裝置之一方塊圖。如本文中所使用，亦可將一記憶體器件120、一記憶體陣列130及/或感測電路150單獨視為一「裝置」。
系統100包含耦合(例如，連接)至包含一記憶體陣列130之記憶體器件120之一主機110。主機110可係一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一智慧型電話或一記憶卡讀取器以及各種其他類型之主機。主機110可包含一系統母板及/或底板且可包含若干個處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電路)。系統100可包含單獨積體電路，或主機110及記憶體器件120兩者可在相同積體電路上。系統100可係(例如)一伺服器系統及/或一高效能計算(HPC)系統及/或其一部分。儘管圖1中所展示之實例圖解說明具有一範紐曼型架構之一系統，但可以非範紐曼型架構(例如，一杜林機)實施本發明之實施例，非範紐曼型架構可不包含通常與一範紐曼型架構相關聯之一或多個組件(例如，CPU、ALU等)。
為了清晰起見，系統100已經簡化以集中於與本發明具有特定相關性之特徵。記憶體陣列130可係(例如)一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括配置成由存取線(其可在本文中稱為字線或選擇線)耦合之列及由感測線耦合之行之記憶體胞元。儘管圖1中展示一單個陣列130，但實施例並不如此受限制。例如，記憶體器件120可包含若干個陣列130(例如，若干個DRAM胞元 庫)。與圖2相關聯地闡述一實例性DRAM陣列。
記憶體器件120包含位址電路142以鎖存透過I/O電路144經由一I/O匯流排156(例如，一資料匯流排)提供之位址信號。由一列解碼器146及一行解碼器152接收並解碼位址信號以存取記憶體陣列130。可藉由使用感測電路150感測資料線上之電壓及/或電流改變而自記憶體陣列130讀取資料。感測電路150可自記憶體陣列130讀取且鎖存一頁(例如，列)資料。I/O電路144可用於經由I/O匯流排156與主機110進行雙向資料通信。寫入電路148用於將資料寫入至記憶體陣列130。
控制電路140解碼藉由控制匯流排154自主機110提供之信號。此等信號可包含用於控制對記憶體陣列130執行之操作(包含資料讀取、資料寫入及資料抹除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，控制電路140負責執行來自主機110之指令。控制電路140可係一狀態機、一定序器或某一其他類型之控制器。
控制器140可包含可控制提供至(例如)與執行資料移位相關聯之移位電路之信號之一移位控制器170，如本文中進一步闡述。舉例而言，移位控制器170可控制在一陣列中使資料(例如，向右或向左)移位。
下文進一步闡述感測電路150之實例。例如，在若干項實施例中，感測電路150可包括若干個感測放大器(例如，圖2中所展示之感測放大器206或圖7中所展示之感測放大器706)及若干個計算組件(例如，圖2中所展示之計算組件231-1)，該若干個計算組件可用作且在本文中稱為一累加器且可用於執行邏輯操作(例如，對與互補資料線相關聯之資料)。
在若干項實施例中，感測電路(例如，150)可用於使用儲存於陣列130中之資料作為輸入來執行邏輯操作且在不經由一感測線位址存 取傳送之情況下(例如，在不激發一行解碼信號之情況下)將邏輯操作之結果往回儲存至陣列130。如此，可使用感測電路150且在感測電路150內執行各種計算函數，而非由在感測電路外部之處理資源(例如，由與主機110相關聯之一處理器及/或位於器件120上(例如，控制電路140上或別處)之其他處理電路，諸如ALU電路)執行(或與其相關聯)。
在各種先前方法中，與一運算元相關聯之資料(例如)將經由感測電路自記憶體經讀取且經由I/O線(例如，經由區域I/O線及/或全域I/O線)提供至外部ALU電路。外部ALU電路可包含若干個暫存器且將使用運算元執行計算函數，且經由I/O線將結果往回傳送至陣列。相比之下，在本發明之若干項實施例中，感測電路(例如，150)經組態以對儲存於記憶體(例如，陣列130)中之資料執行邏輯操作且在不啟用耦合至感測電路(其可按間距與陣列之記憶體胞元一起形成)之一I/O線(例如，一區域I/O線)之情況下將結果往回儲存至記憶體。啟用一I/O線可包含啟用(例如，接通)具有耦合至一解碼信號(例如，一行解碼信號)之一閘極及耦合至I/O線之一源極/汲極之一電晶體。實施例並不如此受限制。例如，在若干項實施例中，感測電路(例如，150)可用於在不啟用陣列之行解碼線之情況下執行邏輯操作；然而，可啟用區域I/O線以便將一結果傳送至除往回至陣列以外之一適合位置(例如，傳送至一外部暫存器)。
如此，在若干項實施例中，不需要在陣列130及感測電路150外部之電路執行計算函數，此乃因感測電路150可執行適當邏輯操作以在不使用一外部處理資源之情況下執行此等計算函數。因此，感測電路150可用於至少在某種程度上補充及/或替換此一外部處理資源(或至少此一外部處理資源之頻寬)。然而，在若干項實施例中，感測電路150可用於執行除由一外部處理資源(例如，主機110)執行之邏輯操作之外之邏輯操作(例如，以執行指令)。例如，主機110及/或感測電 路150可限於僅執行特定邏輯操作及/或特定數目個邏輯操作。
圖2係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。在此實例中，感測電路之部分包括一感測放大器206。在若干項實施例中，針對一陣列(例如，陣列130)中之每一記憶體胞元行提供一個感測放大器206(例如，「感測放大器」)。感測放大器206可係一DRAM陣列之感測放大器，例如。在此實例中，感測放大器206耦合至一對互補資料線205-1(D)及205-2(D_)。如此，感測放大器206可透過資料線205-1(D)及205-2(D_)耦合至一各別行中之所有記憶體胞元。
感測放大器206可包含平衡電路214及一鎖存器215(例如，諸如一交叉耦合之鎖存器之一靜態鎖存器)。鎖存器215可包含使其各別源極透過一槽式電晶體(sink transistor)213選擇性地耦合至一參考電壓(例如，接地)之一對交叉耦合之n通道電晶體(例如，NMOS電晶體)227-1及227-2。槽式電晶體213之一閘極可耦合至提供一控制信號(例如，RNL)之一控制信號線228。槽式電晶體213可係一p通道電晶體，該p通道電晶體藉由控制信號線228上之控制信號變低而經啟用以導電。交叉耦合之n通道電晶體227-1可具有直接耦合至一第一鎖存器節點217-1(S1)之一汲極，且交叉耦合之n通道電晶體227-2可具有直接耦合至一第二鎖存器節點217-2(S2)之一汲極。第一鎖存器節點217-1(S1)耦合至資料線205-1(D)，且第二鎖存器節點217-2(S2)耦合至資料線205-2(D_)。
鎖存器215亦可包含使其各別源極透過一源極電晶體211選擇性地耦合至一供應電壓234(例如，VDD)之一對交叉耦合之p通道電晶體(例如，PMOS電晶體)229-1及229-2。源極電晶體211之一閘極可耦合至提供一控制信號(例如，ACT)之一控制信號線290。如圖2中所展示，源極電晶體211可係一p通道電晶體，該p通道電晶體藉由控制信 號線290上之控制信號變低而經啟用以導電。交叉耦合之p通道電晶體229-1可具有直接耦合至第一鎖存器節點217-1(S1)之一汲極，且交叉耦合之p通道電晶體229-2可具有直接耦合至第二鎖存器節點217-2(S2)之一汲極。
交叉耦合之n通道電晶體227-1之一閘極及交叉耦合之p通道電晶體229-1之一閘極耦合至第二鎖存器節點217-2(S2)。交叉耦合之n通道電晶體227-2之一閘極及交叉耦合之p通道電晶體229-2之一閘極耦合至第一鎖存器節點217-1(S1)。
平衡電路214可經組態以平衡資料線205-1(D)及205-2(D_)。在此實例中，平衡電路214包括耦合於資料線205-1(D)與205-2(D_)之間的一電晶體224。平衡電路214亦包括各自具有耦合至一平衡電壓238(例如，VCC/2)之一第一源極/汲極區域之電晶體225-1及225-2，其中VCC係與陣列相關聯之一供應電壓。電晶體225-1之一第二源極/汲極區域可耦合至資料線205-1(D)，且電晶體225-2之一第二源極/汲極區域可耦合至資料線205-2(D_)。電晶體224、225-1及225-2之閘極可耦合在一起，且耦合至一平衡(EQ)控制信號線226。如此，啟動EQ會啟用電晶體224、225-1及225-2，此有效地將資料線205-1(D)及205-2(D_)短接在一起且短接至一平衡電壓(例如，VCC/2)。
平衡電路214可進一步包括如圖2中所展示而組態之電晶體237、238-1、238-2、236-1及236-2。電晶體236-1之一第一源極/汲極區域耦合至電晶體238-1之一第一源極/汲極區域。電晶體236-2之一第一源極/汲極區域耦合至電晶體238-2之一第一源極/汲極區域。電晶體236-1之一第二源極/汲極區域及電晶體236-2之一第二源極/汲極區域耦合至與記憶體胞元陣列相關聯之供應電壓(例如，VCC)。電晶體238-1之一第二源極/汲極區域及電晶體238-2之一第二源極/汲極區域耦合至平衡(EQ)控制信號線226(及/或耦合至電晶體224、225-1及225-2之閘極)。 電晶體238-1之一閘極耦合至資料線205-1(D)，且電晶體238-1之一閘極耦合至資料線205-2(D_)。
電晶體236-1之一閘極耦合至一OR邏輯函數控制信號線(例如，EqOR)，且電晶體236-2之一閘極耦合至一AND邏輯函數控制信號線(例如，EqAND)。電晶體237耦合於平衡(EQ)控制信號線226與一參考電壓線(例如，接地)之間。電晶體237之一閘極耦合至一EQ邏輯控制信號線(例如，EqF)。
根據各種實施例，電晶體224、225-1、225-2及237係n通道電晶體且電晶體236-1、236-2、238-1及238-2係p通道電晶體，如圖2中所展示。然而，本發明之實施例不限於以此實例性組態提供之特定導電類型之電晶體。舉例而言，關於相反導電類型之電晶體可使用相反控制信號以實施相同感測放大器功能性。
感測放大器206亦可包含用於以習用方式與記憶體陣列介接之額外電晶體，諸如具有耦合至一行解碼信號或一行選擇信號之閘極之電晶體。且資料線205-1(D)及205-2(D_)可耦合至各別區域I/O線(例如，IO及IO_)，該等各別區域I/O線回應於一啟用信號以執行與一讀取操作相關聯之一操作，諸如一資料線存取。可啟動此一啟用信號以在I/O線上將對應於正被存取之記憶體胞元之狀態(例如，諸如邏輯「0」或邏輯「1」之一邏輯資料值)之一信號傳送出陣列。
在操作中，當正感測(例如，讀取)一記憶體胞元時，資料線205-1(D)或205-2(D_)中之一者上之電壓將稍微大於資料線205-1(D)或205-2(D_)中之另一者上之電壓。ACT信號290及RNL信號228然後經驅動為低以啟用感測放大器206。具有較低電壓之資料線205-1(D)或205-2(D_)將接通PMOS電晶體229-1或229-2中之一者至大於PMOS電晶體229-1或229-2中之另一者之一程度，藉此將具有較高電壓之資料線205-1(D)或205-2(D_)驅動為高至大於另一資料線205-1(D)或205-2 (D_)被驅動為高之一程度。
類似地，具有較高電壓之資料線205-1(D)或205-2(D_)將接通NMOS電晶體227-1或227-2中之一者至大於NMOS電晶體227-1或227-2中之另一者之一程度，藉此將具有較低電壓之資料線205-1(D)或205-2(D_)驅動為低至大於另一資料線205-1(D)或205-2(D_)被驅動為低之一程度。因此，在一短延遲之後，具有稍微較大電壓之資料線205-1(D)或205-2(D_)透過源極電晶體211經驅動至供應電壓VCC之電壓，且另一資料線205-1(D)或205-2(D_)透過槽式電晶體213經驅動至參考電壓(例如，接地)之電壓。因此，交叉耦合之NMOS電晶體227-1及227-2及PMOS電晶體229-1及229-2用作一感測放大器對，該感測放大器對放大資料線205-1(D)及205-2(D_)上之差動電壓且操作以鎖存自選定記憶體胞元感測到之一資料值。如本文中所使用，感測放大器206之交叉耦合之鎖存器可稱為一初級鎖存器215。相比之下，且如上文關於圖8及圖13所闡述，與一計算電路(例如，圖8中所展示之計算電路831-1、圖13中所展示之計算電路1331-1)相關聯之一交叉耦合之鎖存器可稱為一次級鎖存器。初級鎖存器215及次級鎖存器(例如，圖8中所展示之864)之電晶體可按間距與陣列之記憶體胞元一起形成，例如。
圖3係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。在此實例中，記憶體陣列330係各自由一存取器件302(例如，電晶體)及一儲存元件303(例如，一電容器)組成之1T1C(一個電晶體一個電容器)記憶體胞元之一DRAM陣列。在若干項實施例中，該等記憶體胞元可係破壞性讀取記憶體胞元(例如，讀取儲存於該等胞元中之資料會破壞資料，使得起初儲存於胞元中之資料在經讀取之後經再新)。記憶體陣列330之胞元配置成由字線304-X(列X)、304-Y(列Y)等耦合之列及由互補資料線對DIGIT(n-1)/DIGIT(n-1)_、 DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合之行。對應於每一對互補資料線之個別資料線亦可分別稱為資料線305-1(D)及305-2(D_)。儘管圖3中展示僅三對互補資料線，但本發明之實施例並不如此受限制，且一記憶體胞元陣列可包含額外記憶體胞元行及/或資料線(例如，4,096、8,192、16,384等)。
如圖3中所展示，一特定記憶體胞元電晶體302之一閘極可耦合至其對應字線304-X、304-Y等，一第一源極/汲極區域可耦合至其對應資料線(例如，305-1(D)、305-2(D_))，且一特定記憶體胞元電晶體之一第二源極/汲極區域可耦合至其對應電容器303。
根據本發明之若干項實施例，記憶體陣列330耦合至感測電路350。在此實例中，感測電路350包括對應於各別記憶體胞元行(例如，耦合至各別互補資料線對305-1(D)、305-2(D_))之一感測放大器306但不另外包括一計算組件(例如，可執行反相及/或累加器功能性的圖6中所展示之631、圖8中所展示之831-2)。感測電路可對應於圖1中所展示之感測電路150，舉例而言。
感測放大器306可對應於先前關於圖2所闡述之感測放大器206。可操作感測放大器306以判定儲存於一選定記憶體胞元中及/或由存在於互補資料線305-1(D)、305-2(D_)上之電壓表示之一資料值(例如，邏輯狀態)。如先前所論述，一感測放大器(例如，306)可包含可在本文中稱為一初級鎖存器之一交叉耦合之鎖存器。感測放大器306之實施例不限於圖2中所展示之實例性感測放大器206，且可係(舉例而言)一電流模式感測放大器及/或單端感測放大器(例如，耦合至一個資料線之感測放大器)。而且，本發明之實施例不限於一摺疊式資料線架構。在若干項實施例中，可操作感測放大器306以使用平衡電路及/或連同反相電路執行一邏輯操作，其中在不經由一I/O線傳送來自感測電路之資料之情況下(例如，在不經由一行解碼信號之啟動執行一資 料線位址存取之情況下，例如)將結果儲存於初級鎖存器中。
邏輯操作(例如，涉及資料值之布林邏輯函數)之執行係基本的且通常被使用。布林邏輯函數用於諸多較高階函數中。因此，可藉助經改良邏輯操作實現速度及/或電力效率，其可轉化成較高階函數性之速度及/或電力效率。本文中闡述用於在不經由一輸入/輸出(I/O)線傳送資料之情況下及/或在不將資料傳送至在陣列外部之一控制組件之情況下執行邏輯操作之裝置及方法。取決於記憶體陣列架構，用於執行邏輯操作之裝置及方法可不需要一感測線(例如，資料線、數位線、位元線)對之放大。
如圖3中所展示，感測電路350可經由移位電路323耦合至記憶體陣列330。在此實例中，移位電路323包括耦合於資料線305-1(D)及305-2(D_)內中間之一對隔離電晶體321-1及321-2。亦即，隔離電晶體321-1之一第一源極/汲極區域可耦合至資料線305-1(D)之一第一部分且隔離電晶體321-1之一第二源極/汲極區域可耦合至資料線305-1(D)之一第二部分。隔離電晶體321-2可類似地耦合於資料線305-2(D_)之部分之間。
隔離電晶體321-1及321-2之閘極耦合至一控制信號322(例如，「NORM」)，控制信號322在啟動時啟用(例如，接通)隔離電晶體321-1及321-2以將對應感測放大器306耦合至耦合至互補資料線對305-1(D)及305-2(D_)之一記憶體胞元行。根據各種實施例，將記憶體胞元耦合至一特定感測放大器306之隔離電晶體321-1及321-2可稱為移位電路323之一「正常」組態。
在圖3中所圖解說明之實例中，移位電路323亦包含耦合於一感測放大器306與一毗鄰互補資料線對305-1(D)及305-2(D_)之間的另一(例如，一第二)對隔離電晶體321-3及321-4。如圖3中所展示，隔離電晶體321-3及321-4經組態以將互補資料線對305-1(D)及305-2(D_)(例 如，DIGIT(n)/DIGIT(n)_)耦合至一毗鄰感測放大器306。隔離電晶體321-3及321-4亦可闡述為經組態以將一感測放大器306(例如，對應於諸如DIGIT(n)/DIGIT(n)_之互補資料線對305-1(D)及305-2(D_))耦合至一毗鄰互補資料線對305-1(D)及305-2(D_)(例如，DIGIT(n-1)/DIGIT(n-1)_)。
隔離電晶體321-3及321-4經組態以將毗鄰互補資料線對自隔離電晶體321-1及321-2之一側(例如，記憶體胞元耦合至其的毗鄰互補資料線對305-1(D)及305-2之一部分)耦合至耦合至互補資料線對305-1(D)及305-2之一不同移位電路323之隔離電晶體321-1及321-2之一相反側(例如，感測放大器306耦合至其的互補資料線對305-1(D)及305-2之一部分)。隔離電晶體321-3及321-4之閘極可耦合至一控制信號319(例如，「SHIFT」)，控制信號319可(舉例而言)在對NORM控制信號322撤銷啟動時經啟動。
儘管圖3中所展示之移位電路323經組態使得隔離電晶體321-3及321-4將一對互補資料線305-1(D)及305-2(D_)耦合至一右毗鄰感測放大器306(例如，或將一感測放大器耦合至一左毗鄰互補資料線對305-1(D)及305-2(D_))，但本發明之實施例不限於圖3中所圖解說明之特定組態。例如，隔離電晶體321-3及321-4可經組態以將一對互補資料線305-1(D)及305-2(D_)耦合至一左毗鄰感測放大器306(例如，或將一感測放大器耦合至一右毗鄰互補資料線對305-1(D)及305-2(D_))。根據本發明之某些實施例，隔離電晶體321-3及321-4可經組態以將一對互補資料線305-1(D)及305-2(D_)耦合至非毗鄰之一感測放大器306(例如，不同於隔離電晶體321-1及321-2將互補資料線對305-1(D)及305-2(D_)耦合至其之一感測放大器306)。
在圖3中所圖解說明之實例中，移位電路323進一步包含耦合於一感測放大器306與對應互補資料線對305-1(D)及305-2(D_)(例如， 隔離電晶體321-1及321-2將耦合一特定感測放大器306耦合至其之互補資料線對305-1(D)及305-2(D_))之間的另一(例如，一第三)對隔離電晶體321-5及321-6。然而，隔離電晶體321-5及321-6經組態以沿與隔離電晶體321-1及321-2將互補資料線對305-1(D)及305-2(D_)耦合至感測放大器306之定向相反之一定向將互補資料線對305-1(D)及305-2(D_)耦合至感測放大器306。隔離電晶體321-5及321-6將互補資料線對305-1(D)及305-2(D_)轉置為耦合至感測放大器306。
亦即，隔離電晶體321-1及321-2可經組態以將資料線305-1(D)耦合至初級鎖存器之節點S1(例如，圖2中所展示之217-1)且將資料線305-2(D_)耦合至初級鎖存器之節點S2(例如，圖2中所展示之217-2)，且隔離電晶體321-5及321-6可經組態以將資料線305-1(D)耦合至初級鎖存器之節點S2(例如，圖2中所展示之217-2)且將資料線305-2(D_)耦合至初級鎖存器之節點S1(例如，圖2中所展示之217-1)。如此，隔離電晶體321-5及321-6經組態以使互補資料線對305-1(D)及305-2(D_)反相至感測放大器306之初級鎖存器(例如，圖2中所展示之215)。隔離電晶體321-5及321-6之閘極可耦合至一控制信號326(例如，「INV」)，控制信號326可(舉例而言)在對NORM控制信號322撤銷啟動時經啟動。可操作隔離電晶體321-5及321-6以反相及/或將一反相資料值儲存於感測放大器306之初級鎖存器中。
移位電路323有效地組態為能夠將一計算組件350耦合至三個可能資料線組態中之一者(例如，經由一第一對隔離電晶體耦合至一對應互補資料線對為正常，經由一第二對隔離電晶體耦合至一毗鄰互補資料線對為移位，且經由一第三對隔離電晶體耦合至對應互補資料線對之經轉置配置為反相)之一3對1多工器。
本發明之實施例不限於圖3中所展示之移位電路323之組態。在若干項實施例中，例如，可在不經由一I/O線(例如，區域IO/IO_線)將 資料傳送出感測電路之情況下與執行諸如加法及減法函數之計算函數相關聯地操作諸如展示圖3中所展示之移位電路323(例如，連同感測放大器306)。
每一記憶體胞元行可耦合至一行解碼線，該行解碼線可經啟用以經由區域I/O線將來自一對應感測放大器306之一資料值傳送至在陣列外部之諸如一外部處理資源(例如，主機處理器及/或其他功能單元電路)之一控制組件。行解碼線可耦合至一行解碼器(例如，圖1中所展示之行解碼器152)。然而，如本文中所闡述，在若干項實施例中，不需要經由此等I/O線傳送資料以執行根據本發明之實施例之邏輯操作。在若干項實施例中，在不將資料傳送至在陣列外部之一控制組件之情況下執行諸如加法及減法函數之計算函數時，可操作(例如，連同感測放大器306)諸如圖3中所展示之移位電路323，例如。
圖4圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖4圖解說明與起始一AND邏輯操作相關聯之一時序圖。圖4圖解說明第一與第二運算元資料值之各種組合之感測放大器信號，包含平衡電路信號。圖4展示對應於每一集合中之列X資料值與列Y資料值之每一組合之各別感測放大器及平衡電路信號。下文關於與圖3中所展示之電路之一AND操作相關聯之虛擬程式碼論述特定時序圖信號。
與執行一邏輯操作(例如AND操作、OR操作)相關聯之一初始操作階段可涉及將邏輯操作之一第一運算元載入至感測放大器(例如，對應於圖2中詳細展示之感測放大器206的圖3中所展示之感測放大器306)中。可如下總結與將儲存於耦合至列304-X之一胞元中之一第一資料值載入(例如，複製)至感測放大器306中相關聯之虛擬程式碼之一實例：將列X複製至感測放大器中： 停用EQ
開通列X
激發感測放大器(在此之後列X資料駐存於感測放大器中)
關閉列X
啟動EqAND
預充電(例如，停用控制信號EqF、ACT及RNL)
在以上虛擬程式碼中，「停用EQ」指示：如圖4中所展示在t1處停用對應於圖3中所展示之感測放大器306(例如，圖2中所展示之214)之一平衡電路。由於圖2中所展示之平衡電路214之電晶體236-1及236-1係PMOS電晶體，因此藉由平衡信號EqAND及EqOR變高以關斷電晶體236-1及236-1而發生平衡電路214之停用。平衡電路214之停用亦涉及平衡信號EqF變高以接通電晶體237以使電晶體224、225-1及225-2之閘極接地(例如，使得互補資料線(例如，305-1(D)及305-2(D_))不再短接在一起且短接至Vcc/2)。
在停用平衡電路214之後，啟用(例如，諸如藉由啟動一信號以選擇一特定列而選擇、開通)一選定列(例如，列X)，如由虛擬程式碼中之「開通列X」所展示且針對圖4中之信號列X在t2處所展示。當施加至列X 304-X之電壓信號達到對應於選定胞元之存取電晶體之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，305-2(D_))耦合至選定胞元，此形成資料線之間的一差動電壓信號。
在開通列X之後，在以上虛擬程式碼中，「激發感測放大器」指示啟用感測放大器306。舉例而言，如圖4中在t3處所展示，ACT正控制信號變低且RNL負控制信號變低，此放大305-1(D)與D_305-2之間的差動信號，從而導致對應於一邏輯「1」之一電壓(例如，VCC)或對應於一邏輯「0」之一電壓(例如，GND)在資料線305-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線305-2(D_)上)。所感測資料值儲 存於感測放大器306之初級鎖存器中。在將資料線(例如，305-1(D)或305-2(D_))自平衡電壓VCC/2充電至導軌電壓VCC中發生初級能量消耗。
在激發感測放大器之後，在以上虛擬程式碼中，停用(例如，諸如藉由對一特定列之一選擇信號撤銷啟動而解除選擇、關閉)選定列(例如，列X)，如由「關閉列X」所指示且圖4中在t4處所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。在關閉列X之後，在以上虛擬程式碼中，「啟動EqAND」指示EqAND控制信號經驅迫為低，如圖4中在t5處所展示，此將電晶體238-2之一側耦合至VCC以準備使感測放大器306「預種(pre-seed)」有基於列X資料值之AND邏輯操作之一可能結果。
在EqAND控制信號經驅迫為低(或同步為低，如圖4中在t5處所展示)之後，可將資料線預充電，如由以上虛擬程式碼中之「預充電」所指示。在此情形中，「預充電」指示且嘗試起始一平衡操作以將資料線預充電，如圖4中在t5處所展示，此使感測放大器306「預種」有基於列X資料值之AND邏輯操作之一可能結果。藉由停用控制信號EqF、ACT及RNL而起始一平衡操作。控制信號EqF藉由變低以關斷圖2中所展示之電晶體237(此使電晶體224、225-1及225-2之閘極不接地)而經停用。控制信號亦關斷以停止激發感測放大器306。
若列X含有一邏輯「0」，則資料線305-1(D)為低且資料線305-2(D_)為高，此致使電晶體238-2關斷，使得VCC不透過電晶體236-2(其係接通，此乃因EqAND控制信號在上文經驅迫為低)施加至電晶體224、225-1及225-2之閘極。如此，資料線305-1及305-2不平衡且保持對應於列X邏輯「0」資料值之各別電壓。
若列X含有一邏輯「1」，則資料線305-1(D)為高且資料線305-2(D_)為低，此致使電晶體238-2接通，使得VCC透過電晶體236-2(其係 接通，此乃因EqAND控制信號在上文經驅迫為低)施加至電晶體224、225-1及225-2之閘極。如此，資料線305-1及305-2正常地預充電(例如，短接在一起且短接至Vcc/2)，且當存取下一記憶體胞元時，資料線305-1及305-2電壓將基於儲存於下一選定記憶體胞元中之電荷而修改。
與對第一資料值(例如，現在儲存於感測放大器306中之列X資料值)及一第二資料值(儲存於耦合至列Y 304-Y之一記憶體胞元302中)執行AND(或OR)操作相關聯之一後續操作階段包含執行取決於將執行一AND還是一OR之特定步驟。與對資料值進行「AND」操作相關聯之實例性虛擬程式碼可包含：停用EQ
開通列Y(以使感測放大器預種有來自列X之AND資料)
激發感測放大器(AND操作之結果駐存於感測放大器中)
關閉列Y
預充電
在以上虛擬程式碼中，「停用EQ」指示停用對應於感測放大器306之一平衡信號，圖4中在t6處圖解說明此(例如，使得互補資料線305-1(D)及305-2(D_)不再短接至Vcc/2)。在停用平衡之後，啟用AND邏輯操作之第二運算元之一選定列(例如，列Y)，如以上虛擬程式碼中由「開通列Y」所指示且圖4中在t7處所展示。當施加至列Y之電壓信號達到對應於選定胞元之存取電晶體(例如，302)之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，D_305-1)耦合至選定胞元(例如，電容器303)，此形成資料線之間的一差動電壓信號。
在AND邏輯操作之初始操作階段中，感測放大器「預種」有來自AND邏輯操作之第一運算元(例如，列X)之AND資料，如上文所闡述。在開通AND邏輯操作之第二運算元之選定列(例如，列Y)之後， 若列X含有一邏輯「0」，則資料線305-1及305-2此後不平衡，且維持與一邏輯「0」資料值相關聯之電壓(由於感測放大器306之先前激發而處於全軌)，若列Y含有一邏輯「1」，則儲存於選定記憶體胞元中之電荷將不足以使邏輯「0」資料值翻轉。若列X含有一邏輯「0」而不管儲存於耦合至列Y之記憶體胞元中之資料值如何，則AND邏輯操作之結果將係一邏輯「0」。若列X含有一邏輯「1」，則資料線305-1及305-2此後平衡且儲存於選定記憶體胞元中之電荷將把資料線305-1及305-2上之電壓適當地修改為遠離平衡電壓(例如，VCC/2)。
在開通列Y之後，在以上虛擬程式碼中，「激發感測放大器」指示：感測放大器306經啟用以放大305-1(D)與305-2(D_)之間的差動信號，從而導致對應於一邏輯「1」之一電壓(例如，VCC)或對應於一邏輯「0」之一電壓(例如，GND)在資料線305-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線305-2(D_)上)。如圖4中在t8處所展示，ACT正控制信號變低且RNL負控制信號變低以激發感測放大器。資料線305-1及305-2上之資料值儲存於感測放大器306之初級鎖存器中，該資料值可對應於儲存於選定記憶體胞元中之資料值，如上文所論述。
在感測放大器在列Y開通至情況下激發之後，在以上虛擬程式碼中，「關閉列Y」指示可停用選定列(例如，列Y)，如圖4中在t9處所展示。根據以上虛擬程式碼，AND邏輯操作之結果不僅儲存於感測放大器306中，而且儲存於耦合至列Y之記憶體胞元中，此乃因在激發感測放大器306時使列Y開通。若不期望將AND邏輯操作之結果往回儲存於對應於列Y之記憶體胞元中，則可在激發感測放大器306之前隔離對應於列Y之記憶體胞元(例如，藉由關斷存取電晶體以將選定胞元302自資料線305-1(D)解耦)。在隔離資料線之情況下，以上虛擬程式碼中之「預充電」可藉由一平衡操作導致資料線之一預充電，如先 前所闡述及圖4中在t10處所展示。在t10處，圖4亦展示藉由正控制信號(例如，ACT)變高且負控制信號(例如，RNL)變高而停用感測放大器306。圖4亦展示在t11處結束平衡操作，此可對應於下一邏輯操作之t1。
在替代方案中，圖4針對涉及可能運算元組合(例如，列X/列Y資料值00、10、01及11)中之每一者之一AND邏輯操作展示耦合至感測放大器(例如，圖3中所展示之306)之資料線(例如，圖3中所展示之305-1(D)及305-2(D_))上之電壓信號之行為。
圖5圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖5圖解說明與起始一OR邏輯操作相關聯之一時序圖。圖5圖解說明第一與第二運算元資料值之各種組合之感測放大器信號。圖5圖解說明與執行OR邏輯操作相關聯之初始及後續操作階段。列X資料值儲存於感測放大器306中，感測放大器306預種有基於來自列X之資料值之OR邏輯函數之結果，且最終，一第二資料值(例如，列Y)取決於每一運算元之資料值而可改變或可不改變預種於感測放大器306中之OR邏輯函數結果。
用以實施OR邏輯函數之虛擬程式碼與上文關於AND邏輯函數所提供之虛擬程式碼相同，惟代替上文所論述之EqAND控制信號而確證EqOR控制信號除外。圖5中所圖解說明之時序圖反映此等類似性及差異。再次參考圖2，確證(例如，將控制信號驅動為低)EqOR控制信號而非EqAND控制信號接通平衡電路214中之電晶體236-1而非電晶體236-2。因此，當確證EqOR控制信號且資料線305-1及305-2上之電壓對應於一邏輯「0」(例如，列X之資料值係一邏輯「0」)時VCC施加至電晶體224、225-1及225-2之閘極，此致使資料線305-1及305-2平衡(例如，短接在一起且短接至Vcc/2)。此後，當存取下一記憶體胞元時，資料線305-1及305-2電壓將基於儲存於下一選定記憶體胞元中之 電荷而修改，此反映當第一運算元資料值係一邏輯「0」時OR邏輯函數之結果將與第二運算元邏輯值相同。
若列X之資料值係一邏輯「1」，則當確證EqOR控制信號時VCC不施加至電晶體224、225-1及225-2之閘極，此乃因資料線305-1(D)上之電壓為高從而使電晶體238-1保持關斷，使得在將列X資料值載入至感測放大器306中之後不發生平衡。如此，資料線305-1及305-2保持對應於一邏輯「1」之列X資料值之全軌電壓，儲存於耦合至列Y之記憶體胞元中之電荷不可能使邏輯「1」翻轉。若第一運算元係一邏輯「1」而不管第二運算元之資料值如何，則一OR邏輯函數之結果將係一邏輯「1」。因此，在開通列Y之後激發感測放大器時將一邏輯「1」保持於感測放大器中(若列X資料值係一邏輯「1」)。
在替代實施方案中，圖5針對涉及可能運算元組合(例如，列X/列Y資料值00、10、01及11)中之每一者之一OR邏輯操作展示耦合至感測放大器(例如，圖3中所展示之306)之資料線(例如，圖3中所展示之305-1(D)及305-2(D_))上之電壓信號之行為。
圖6係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。根據本發明之若干項實施例，記憶體陣列630耦合至感測電路650-1。在此實例中，感測電路650-1對應於各別記憶體胞元行(例如，耦合至各別互補資料線對605-1(D)及605-2(D_))。
根據各種實施例，感測電路650-1包括一感測放大器606及一計算組件631。感測放大器606可對應於先前關於圖2所闡述之感測放大器206。可操作感測放大器606以判定儲存於一選定記憶體胞元中及/或由存在於互補資料線605-1(D)及605-2(D_)上之電壓表示之一資料值。如先前所論述，一感測放大器(例如，606)可包含可在本文中稱為一初級鎖存器之一交叉耦合之鎖存器。感測放大器606之實施例不限於此實例性組態。
如圖6中所展示，感測電路650-1可經由移位電路623-1耦合至記憶體陣列630。根據各種實施例，移位電路623-1可類似於圖3中所展示之移位電路323而組態及操作，惟移位電路623-1不包含經組態以將資料線轉置至計算組件(例如，僅包括圖3中之一感測放大器)之第三對隔離電晶體(例如，圖3中所展示之321-5及321-6)除外。移位電路623-1經組態使得一第二對隔離電晶體之一側耦合至資料線605-1(D)及605-2(D_)在感測放大器606與移位電路623-1之第一對隔離電晶體之間。
替代地，計算組件631包含經組態以實施反相功能性之電路。在此實例中，移位電路623-1包括經由一NORM控制信號操作且位於一對互補資料線605-1(D)及605-2(D_)之部分之間的一第一對隔離電晶體及經由一SHIFT控制信號操作且經組態以將一不同(例如，毗鄰)互補資料線對605-1(D)及605-2(D_)耦合至計算組件631之一第二對隔離電晶體。
根據各種實施例，計算組件631可包括經組態以將該對互補感測線中之一者之一第一部分選擇性地耦合至一接地參考且不將該對互補感測線中之另一者之一第一部分耦合至接地參考的反相電路。如圖6中所展示，一第一反相電晶體607-1之一第一源極/汲極區域耦合至一第一下拉電晶體609-1之一第一源極/汲極區域。一第二反相電晶體607-2之一第一源極/汲極區域耦合至一第二下拉電晶體609-2之一第一源極/汲極區域。一第一負載電晶體618-1之一第一源極/汲極區域耦合至第一反相電晶體607-1之一第二源極/汲極區域及該對互補感測線中之一第一者(例如，605-1(D))。第一負載電晶體618-1之一第二源極/汲極區域耦合至第一下拉電晶體609-1之一閘極。
一第二負載電晶體618-2之一第一源極/汲極區域耦合至第二反相電晶體607-2之一第二源極/汲極區域及該對互補感測線中之一第二者 (例如，605-2(D_))。第二負載電晶體618-2之一第二源極/汲極區域耦合至第二下拉電晶體609-2之一閘極。第一負載電晶體618-1之一閘極耦合至第二負載電晶體618-2之一閘極且耦合至一LOAD控制信號線。第一下拉電晶體609-1之一第二源極/汲極區域及第二下拉電晶體609-2之一第二源極/汲極區域耦合至一參考電壓(例如，接地)。第一反相電晶體607-1之一閘極及第二反相電晶體607-2之一閘極耦合至一INV控制信號線。
根據各種實施例，可藉由啟用負載電晶體618-1及618-2而將儲存於感測放大器606中之一資料值傳達至下拉電晶體609-1或609-2之各別閘極。確證LOAD控制信號線上之一LOAD控制信號(例如，「開通LOAD」)致使負載電晶體618-1及618-2導電，此將對應於一邏輯「1」之一電壓(例如，VCC)自互補資料線對605-1(D)及605-2(D_)中之一個資料線施加至下拉電晶體609-1或609-2中之一者之閘極，且將對應於一邏輯「0」之一電壓(例如，GND)自互補資料線對605-1(D)及605-2(D_)中之另一資料線施加至下拉電晶體609-1或609-2中之另一者。結果係，對應於具有邏輯「1」之資料線之下拉電晶體609-1或609-2導電且對應於具有邏輯「0」之資料線之下拉電晶體609-1或609-2不導電。此後，可藉由移除LOAD控制信號線上之LOAD控制信號(例如，「關閉LOAD」)而關斷負載電晶體618-1及618-2。
一旦將儲存於感測放大器606中之資料值加載至下拉電晶體609-1及609-2之閘極，便可接通(例如，藉由經由耦合至反相電晶體607-1及607-2之閘極之INV控制信號線確證INV控制信號)反相電晶體607-1及607-2。因此，透過一組反相電晶體及下拉電晶體(例如，607-1及609-1或607-2及609-2)下拉先前充電至VCC之資料線605-1(D)或605-2。在此下拉期間激發感測放大器致使感測放大器606儲存反相資料值。此後，可藉由對INV控制信號解除確證而再次關斷反相電晶體607-1及 607-2。可在另一邏輯操作(例如，ANDing、ORing)期間或之後發生上文所闡述之反相程序，使得可使一運算元或結果反相。在下拉先前為高之資料線605-1或605-2之後激發感測放大器時，可藉由使一選定列開通而將一反相資料值儲存至一選定記憶體胞元。
圖7係圖解說明根據本發明之若干項實施例之感測電路750-2之一示意圖。計算組件731-1可對應於圖6中所展示之計算組件631。然而，移位電路723-2在組態、位置及資料線705-1及705-2與計算組件731-1之間的連接上不同於圖6中關於移位電路623所展示。移位電路723-2包含經組態以用於資料線之間的雙向移位之兩對隔離電晶體，且不包含經組態以將互補資料線劃分成多個部分之隔離電晶體。
根據各種實施例，移位電路723-2經組態以將計算組件(例如，其反相電路)選擇性地耦合至一左毗鄰互補資料線對或一右毗鄰互補資料線對。一第一下拉電晶體之一閘極可選擇性地耦合至與透過第一反相電晶體將一第一下拉電晶體之第一源極/汲極區域耦合至其的左及右毗鄰互補資料線對中之每一者中之一第一資料線相反的該互補資料線對中之一資料線。第二下拉電晶體之一閘極可選擇性地耦合至與透過第二反相電晶體將一第二下拉電晶體之第一源極/汲極區域耦合至其的左及右毗鄰互補資料線對中之每一者中之一第二資料線相反的該互補資料線對中之一資料線。
更特定而言，計算組件731-1直接耦合至感測放大器706。移位電路723-2可位於感測放大器706與計算組件731-1之間。移位電路723-2可直接耦合至資料線705-1及705-2之部分在感測放大器706與計算組件731-1之間。移位電路723-2可直接耦合於(舉例而言)不同互補資料線對之間(例如，毗鄰互補資料線對之間)。
移位電路723-2可包含經組態以實施沿一第一方向之一移位(例如，向左移位)之一第一對隔離電晶體769-1及769-2以及經組態以實施 沿一第二方向之一移位(例如，向右移位)之一第二對隔離電晶體769-3及769-4。舉例而言，圖7展示移位電路723-2可包含四個移位電晶體。移位電晶體769-1可配置於資料線DIGIT(n)與耦合至一毗鄰資料線DIGIT(n-1)_之一下拉電晶體之一閘極之間。移位電晶體769-2可配置於資料線DIGIT(n)_與耦合至一毗鄰資料線DIGIT(n-1)_之一下拉電晶體之一閘極之間。移位電晶體769-1及769-2之閘極耦合至提供一SHIFTL控制信號之一向左移位(例如，「SHIFTL」)控制信號線，該SHIFTL控制信號操作以致使移位電晶體在經確證時導電。
移位電晶體769-3可配置於毗鄰資料線DIGIT(n-1)與耦合至一資料線DIGIT(n)_之下拉電晶體之閘極之間。移位電晶體769-4可耦合於毗鄰資料線DIGIT(n-1)_與耦合至資料線DIGIT(n)之下拉電晶體之閘極之間。移位電晶體769-3及769-4之閘極耦合至提供一SHIFTR控制信號之一向右移位(例如，「SHIFTR」)控制信號線，該SHIFTR控制信號操作以致使移位電晶體在經確證時導電。
根據各種實施例，移位電路723-2之移位電晶體可係額定為低於圖6中所展示之移位電路623-1之隔離電晶體之一電壓的電晶體。舉例而言，移位電路623-1之隔離電晶體(例如，用於NORM及SHIFT操作)可額定為在一參考電壓(例如，接地)與一升高電壓(例如，3V，其相對於記憶體陣列之供應電壓升高)之間切換。移位電路723-2之移位電晶體可額定為在一參考電壓(例如，接地)與一供應電壓(例如，可係1.2V之VCC)之間切換，藉此藉由使用提供於圖7中所圖解說明之電路中之移位電路723-2組態實施向左移位及向右移位而節省電力。圖7中所圖解說明之組態亦可以比圖6中所圖解說明之組態快的速度操作，此乃因不需要一列循環來完成向左移位及向右移位。
移位電路723-2經組態使得分別充電至對應於一邏輯「0」之電壓之一對資料線DIGIT(n)及DIGIT(n)_(例如，處於接地之資料線705-1 (D)及處於VCC之資料線705-2(D_))致使耦合至資料線DIGIT(n-1)_之下拉電晶體接通(此又下拉資料線DIGIT(n-1)_)，且不致使耦合至資料線DIGIT(n-1)之下拉電晶體接通(此又不下拉資料線DIGIT(n-1))。亦即，移位電路723-2不經組態以僅僅直接耦合毗鄰資料線對(例如，資料線與資料線及互補資料線與互補資料線)。另外，移位電路723-2經組態使得分別耦合至對應於一邏輯「1」之電壓之一對資料線DIGIT(n-1)及DIGIT(n-1)_(例如，處於VCC之資料線705-1(D)及處於接地之資料線705-2(D_))致使耦合至資料線DIGIT(n)_之下拉電晶體接通(此又下拉資料線DIGIT(n)_)，且不致使耦合至資料線DIGIT(n)之下拉電晶體接通(此又不下拉資料線DIGIT(n))。
連同移位電路723-2之移位電晶體操作計算電路731-1之反相電晶體及負載電晶體以完成上文所闡述之方向性移位。同時操作全部移位電晶體、反相電晶體及負載電晶體以完成上文所闡述之資料線下拉以反映將毗鄰資料線充電至其之電壓。
圖8係圖解說明根據本發明之若干項實施例之感測電路850-3之一示意圖。圖8中所圖解說明之電路類似於圖7中所圖解說明之電路，其中具有兩個例外。首先，計算組件831-2包含一鎖存器864(例如，次級鎖存器)且因此可用作且在本文中稱為一累加器，可連同感測放大器806操作該累加器以實施邏輯操作。其次，移位電路823-2包含一單個隔離電晶體對870-1及870-2，可連同負載/通過電晶體807-1及807-2操作單個隔離電晶體對870-1及870-2以實施雙向移位。
舉例而言，負載電晶體經構造以處置與將資料線耦合至次級鎖存器之節點(例如，S1及S2)相關聯之負載。通過電晶體經構造以處置與將資料線耦合至一毗鄰累加器(例如，透過移位電路823-2，如圖8中所展示)相關聯之較重負載。根據某些實施例，負載/通過電晶體807-1及807-2可經組態以適應對應於一通過電晶體之較重負載但經耦 合及操作為一負載電晶體。經組態為通過電晶體之負載/通過電晶體807-1及807-2亦可用作負載電晶體。然而，經組態為負載電晶體之負載/通過電晶體807-1及807-2可不能夠用作通過電晶體。
計算組件831-2包含具有一第一輸入節點817-1(S1)及一第二輸入節點817-2(S2)之一鎖存器864。根據各種本發明之實施例，鎖存器864可組態為一靜態鎖存器(例如，如圖8中所展示之一交叉耦合之鎖存器)。然而，本發明之實施例不如此受限制，且鎖存器864可實施為(舉例而言)一動態鎖存器。然而，優於使用一動態鎖存器作為次級鎖存器，利用諸如一交叉耦合之鎖存器之一靜態鎖存器864可提供一經改良軟性錯誤率。根據某些實施例，鎖存器864可係類似於圖2中藉由感測放大器中之次級鎖存器之電晶體227-1、227-2、229-1及229-2所展示而實施之一交叉耦合之鎖存器。鎖存器864可藉助正及負控制信號實施(例如，透過類似於圖2中所展示之電晶體211及213而組態之上拉及下拉電晶體)，或可經實施以藉由將PMOS電晶體之共同源極/汲極耦合至VCC且將NMOS電晶體之共同源極/汲極耦合至接地而連續地經啟用，如圖8中所展示。
可操作負載/通過電晶體807-1及807-2以將一資料值自資料線DIGIT(n)/DIGIT(n)_載入至鎖存器864中(或自鎖存器864載入至資料線DIGIT(n)/DIGIT(n)_上)。可操作隔離電晶體870-1及870-2以將一資料值自毗鄰資料線DIGIT(n-1)/DIGIT(n-1)_載入至鎖存器864中(或自鎖存器864載入至資料線DIGIT(n-1)/DIGIT(n-1)_上)。
根據各種本發明之實施例，隔離電晶體870-1可對應於圖7中所展示之隔離電晶體769-3，且隔離變換器870-2可對應於圖7中所展示之隔離電晶體769-4。亦即，隔離電晶體870-1及870-2耦合於一計算組件(例如，與資料線DIGIT(n)/DIGIT(n)_相關聯之計算組件831-2)與一毗鄰互補資料線對(例如，資料線DIGIT(n-1)/DIGIT(n-1)_)之間且經操作 以藉由如下方式使一毗鄰互補資料線對之一狀態向右移位：基於對毗鄰互補資料線對充電之電壓而下拉一個資料線(例如，藉由來自將毗鄰對充電至大於平衡電壓之一電壓以下拉資料線之互補資料線，如關於圖7之以上進一步詳細地闡述)。
可操作計算組件831-2之反相、下拉及負載電晶體以下拉如關於圖7所闡述之一資料線且因此使該資料線反相。然而，關於圖8中針對計算組件831-2所展示之組態，將與資料線DIGIT(n)/DIGIT(n)_一起使儲存於鎖存器864中之資料值反相，此乃因負載/通過電晶體807-1及807-2在一反相程序期間導電且鎖存器864在耦合至VCC及接地時連續地經啟用。
圖8中所圖解說明之電路可藉由使用呈一主從組態的計算組件831-2之次級鎖存器864及感測放大器806之初級鎖存器而完成一移位功能。根據本發明之實施例，可如下總結用以使一列X資料值向右移位之操作：啟動Shift
將感測放大器資料寫入至向右一個之次級鎖存器中。
對Shift撤銷啟動
平衡(EQ)資料線
對EQ撤銷啟動
啟動LOAD(將來自次級鎖存器之經移位資料寫入至資料線上)
激發感測放大器(在此之後經移位資料駐存於感測放大器中)
對LOAD撤銷啟動
以上虛擬程式碼中所展示之「啟動Shift」指示SHIFT控制信號變高，此致使隔離電晶體(例如，870-1及870-2)導電以將一毗鄰互補資料線對(例如，左毗鄰資料線DIGIT(n-1)/DIGIT(n-1)_)耦合至次級鎖存器864。隔離對應於計算組件831-2之互補資料線對(例如， DIGIT(n)/DIGIT(n)_)與計算組件831-2，此乃因負載/通過電晶體807-1及807-2不導電。
在將來自左毗鄰互補資料線對之向右移位之列X資料值儲存於次級鎖存器864中之後，以上虛擬程式碼中所展示之「對Shift撤銷啟動」指示SHIFT控制信號變低，此致使移位電晶體(例如，870-1及870-2)停止導電且隔離左毗鄰互補資料線對與計算組件831-2。
一旦隔離左毗鄰互補資料線對與計算組件831-2，以上虛擬程式碼中所展示之「平衡(EQ)資料線」便指示可以與先前針對「預充電」虛擬程式碼操作所闡述相同之一方式平衡互補資料線對(例如，DIGIT(n)/DIGIT(n)_)。在平衡互補資料線對之後，以上虛擬程式碼中所展示之「停用EQ」指示停用對應於感測放大器806之平衡(例如，不再短接在一起且短接至Vcc/2)。
在完成平衡之後，可將儲存於次級鎖存器864中之資料值複製至感測放大器806。以上虛擬程式碼中所展示之「啟動LOAD」指示LOAD控制信號變高，此致使負載/通過電晶體807-1及807-2導電，此將次級鎖存器864耦合至互補資料線對(例如，DIGIT(n)/DIGIT(n)_)。此將儲存於次級鎖存器中之資料值放在互補資料線對上。
此後，以上虛擬程式碼中所展示之「激發感測放大器」指示將互補資料線對(例如，DIGIT(n)/DIGIT(n)_)上之資料值儲存於感測放大器806中。一旦將資料值儲存於感測放大器806中，以上虛擬程式碼中所展示之「對LOAD撤銷啟動」便指示LOAD控制信號變低，此致使負載/通過電晶體807-1及807-2停止導電且隔離次級鎖存器864與互補資料線對及感測放大器806。
可如下總結用以使一列X資料值向左移位之操作：啟動LOAD
將感測放大器資料寫入至對應累加器中。
對LOAD撤銷啟動
啟動EQ(以平衡資料線)
對EQ撤銷啟動
啟動SHIFT
激發感測放大器(在此之後經移位資料駐存於對應於左毗鄰資料線之感測放大器中)
對SHIFT撤銷啟動
以上虛擬程式碼中所展示之「啟動LOAD」指示LOAD控制信號變高，此致使負載/通過電晶體807-1及807-2導電，藉此將次級鎖存器864耦合至其上具有列X資料值之互補資料線對(例如，DIGIT(n)/DIGIT(n)_)。此操作將列X資料值自互補資料線對放置於次級鎖存器864中。以此方式，可將儲存於感測放大器806中之一資料值複製至對應計算電路831-2(例如，耦合至與感測放大器相同之資料線)中。
在將列X資料值儲存於次級鎖存器864中之後，以上虛擬程式碼中所展示之「平衡(EQ)資料線」指示可以與先前針對「預充電」虛擬程式碼操作所闡述相同之一方式平衡互補資料線對。在平衡互補資料線對之後，以上虛擬程式碼中所展示之「對EQ撤銷啟動」指示對對應於感測放大器806之平衡信號撤銷啟動(例如，使得互補資料線不再短接在一起且短接至Vcc/2)。
在完成平衡之後，以上虛擬程式碼中所展示之「啟動SHIFT」指示SHIFT控制信號變高，此致使移位電路之移位電晶體(例如，870-1及870-2)導電藉此將計算組件831-2之次級鎖存器864耦合至左毗鄰互補資料線對DIGIT(n-1)/DIGIT(n-1)_)，而且耦合至左毗鄰感測電路850-3之感測放大器806。隔離對應於計算組件831-2之互補資料線對DIGIT(n)/DIGIT(n)_與計算組件831-2，此乃因負載/通過電晶體807-1 及807-2不導電。
一旦次級鎖存器耦合至左毗鄰互補資料線對，以上虛擬程式碼中所展示之「激發感測放大器」便指示以先前針對將一資料值儲存於一感測放大器中所闡述之一方式將互補資料線對上之資料值儲存於左毗鄰感測放大器806中。
在將來自互補資料線對之向左移位之列X資料值儲存於左毗鄰感測放大器806中之後，以上虛擬程式碼中所展示之「對Shift撤銷啟動」指示SHIFT控制信號變低，此致使移位電路823-2之移位電晶體(例如，870-1及870-2)停止導電且隔離互補資料線對與右毗鄰計算組件831-2。
在將來自互補資料線對之向左移位之列X資料值儲存於右毗鄰感測放大器806中之後，以上虛擬程式碼中所展示之「對SHIFT撤銷啟動」指示SHIFT控制信號變低，此致使移位電晶體(例如，870-1及870-2)停止導電且隔離互補資料線對與右毗鄰計算組件831-2。
上文所闡述之移位循環比先前所闡述之移位循環快，此乃因可消除一列循環。可由於不開通一列而減少電力；因此，不存在記憶體胞元之相關聯之充電及放電。亦可依據圖3中所展示之具有一移位電路323之電路組態減少電力，此乃因一升高電壓(例如，3.0V)施加至圖3中所展示之移位電路323之隔離電晶體，而在使用圖8中所圖解說明之電路實施SHIFT功能性中利用VCC(例如，1.2V)。
如上文所提及，計算組件831-2之鎖存器864可用作一累加器且連同感測放大器806操作以實施邏輯操作。下文關於圖9至圖12中所圖解說明之時序圖針對感測電路850-3闡述此等操作。
圖9圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖9中所展示之時序圖圖解說明與執行一邏輯操作(例如，一R輸入邏輯操作)之一第一操作階段相關 聯之信號(例如，電壓信號)。例如，關於圖9所闡述之第一操作階段可係一AND、NAND、OR或NOR操作之一第一操作階段。執行圖9中所圖解說明之操作階段可涉及消耗顯著少於先前處理方法之能量(例如，大約一半)，先前處理方法可涉及提供電壓軌之間(例如，一供應與接地)之間的一全擺動。
在圖9中所圖解說明之實例中，對應於互補邏輯值(例如，「1」及「0」)之電壓軌係一供應電壓(VCC)及一參考電壓(例如，接地(Gnd))。在執行一邏輯操作之前，可發生一平衡使得互補資料線D及D_在一平衡電壓(VCC/2)下短接在一起，如先前所闡述。
下文所闡述之一邏輯操作之第一操作階段涉及將邏輯操作之一第一運算元載入至累加器中。圖9中所展示之時間參考(例如，t1等)未必表示與其他時序圖中之類似時間參考相同之一絕對或相對時間。在時間t1處，對平衡信號926撤銷啟動，且然後啟用一選定列(例如，對應於其資料值將經感測且用作一第一輸入之一記憶體胞元的列)。信號904-0表示施加至記憶體胞元之選定列之電壓信號。當列信號904-0達到對應於選定胞元之存取電晶體之臨限電壓(Vt)時，存取電晶體接通且將資料線D耦合至選定記憶體胞元(例如，若胞元係一1T1C DRAM胞元則耦合至電容器)，此在時間t2與t3之間形成資料線(例如，805-1(D)及805-2(D_))之間的一差動電壓信號(例如，如分別由資料線上之信號905-1及905-2所指示)。由信號903表示選定胞元之電壓。由於能量守恆，形成資料線805-1(D)與805-2(D_)之間的差動信號(例如，藉由將胞元耦合至資料線D)不消耗能量，此乃因可經由耦合至列之複數個記憶體胞元攤還與啟用/停用列信號904-0相關聯之能量。
在時間t3處，藉由控制信號990(例如，圖2中所展示之ACT)變低且負控制信號928(例如，圖2中所展示之RNL)變低而啟用感測放大器(例如，圖8中所展示之806)，此放大資料線805-1(D)與805-2(D_)之 間的差動信號，從而導致對應於一邏輯「1」之一電壓(例如，VCC)或對應於一邏輯「0」之一電壓(例如，接地)在資料線D上(且另一電壓在互補資料線D_上)，使得所感測資料值儲存於感測放大器806之初級鎖存器中。在將資料線805-1(D)自平衡電壓VCC/2充電至導軌電壓VCC中發生初級能量消耗。
根據某些實施例，感測放大器806之初級鎖存器可透過各別感測放大器通過電晶體(例如，感測放大器806與互補資料線D及D_之間的一第二組通過電晶體)耦合至互補資料線D及D_。感測放大器806之初級鎖存器之一個節點(例如，S1)透過其耦合至資料線D之感測放大器通過電晶體可由一PASSD控制信號911控制且感測放大器806之初級鎖存器之另一節點(例如，S2)透過其耦合至資料線D_之感測放大器通過電晶體可由一PASSDB控制信號(其可在此處表現為與PASSD控制信號相同)控制。
在時間t4處，可啟用感測放大器通過電晶體(例如，經由施加至耦合至感測放大器通過電晶體之各別閘極之控制線之各別PASSD及PASSDB控制信號)。在時間t5處，經由各別控制線812-1及812-2啟動累加器控制信號912-1(例如，ACCUM)及912-2(例如，ACCUMB)(例如，其中藉由將控制線812-1耦合至GND且將控制線812-2耦合至VDD而不時常啟用累加器)。如下文所闡述，累加器控制信號912-1及912-2可保持啟動以用於後續操作階段。如此，在此實例中，啟動ACCUMB控制信號912-1及ACCUM控制信號912-2會啟用計算組件831之次級鎖存器(例如，用作一累加器)。將儲存於感測放大器806中之所感測資料值傳送(例如，複製)至次級鎖存器864-S。
在時間t6處，藉由PASSD及PASSDB控制信號911變低而停用(例如，關斷)感測放大器通過電晶體。然而，由於累加器控制信號912-1及912-2保持啟動，因此將一經累加結果儲存(例如，鎖定)於次級鎖存 器(例如，用作一累加器)中。在時間t7處，對列信號904-0撤銷啟動，且在時間t8處停用陣列感測放大器(例如，對啟用感測放大器之控制信號928及990撤銷啟動)。
在時間t9處，資料線D及D_係平衡的(例如，啟動平衡信號926)，如由自其各別軌值移動至平衡電壓(VCC/2)之資料線電壓信號905-1及905-2所圖解說明。該平衡由於能量守恆定律而消耗極少能量。如先前與圖2相關聯地闡述，在此實例中，平衡可涉及在係VCC/2之一平衡電壓下將互補資料線D及D_短接在一起。例如，可在一記憶體胞元感測操作之前發生平衡。
圖10及圖11分別圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之時序圖。圖10及11中所展示之時序圖圖解說明與執行一邏輯操作(例如，一R輸入邏輯操作)之若干個中間操作階段相關聯之信號(例如，電壓信號)。例如，圖4中所展示之時序圖對應於一R輸入NAND操作或一R輸入AND操作之若干個中間操作階段，且圖5中所展示之時序圖對應於一R輸入NOR操作或一R輸入OR操作之若干個中間操作階段。舉例而言，執行一AND或NAND操作可包含繼諸如關於圖9所闡述之一初始操作階段之後執行圖10中所展示之操作階段一或多次。類似地，執行一OR或NOR操作可包含繼諸如關於圖9所闡述之一初始操作階段之後執行關於圖11所展示及闡述之操作階段一或多次。
如圖10及圖11中所圖解說明之時序圖中所展示，在時間t1處，停用平衡(例如，對平衡信號1026/1126撤銷啟動)，且然後啟用一選定列(例如，對應於其資料值將經感測且用作諸如一第二輸入、第三輸入等之一輸入之一記憶體胞元的列)。信號1004-1/1104-1表示施加至選定列之電壓信號。當列信號1004-1/1104-1達到對應於選定胞元之存取電晶體之臨限電壓(Vt)時，存取電晶體接通且將資料線D耦合至選定 記憶體胞元(例如，若胞元係一1T1C DRAM胞元則耦合至電容器)，此在時間t2與t3之間形成資料線D與D_之間的一差動電壓信號(例如，如分別由信號1005-1/1105-1及1005-1/1005-2所指示)。由信號1003/1103表示選定胞元之電壓。由於能量守恆，形成D與D_之間的差動信號(例如，藉由將胞元耦合至資料線D)不消耗能量，此乃因可經由耦合至列之複數個記憶體胞元攤還與啟動/撤銷啟動列信號1004-1/1104-1相關聯之能量。
在時間t3處，啟用感測放大器(例如，圖8中所展示之806)(例如，一正控制信號1090/1190(例如，對應於圖2中所展示之ACT 290)變低，且負控制信號1028/1128(例如，圖2中所展示之RNL 228)變低)，此放大D與D_之間的差動信號，從而導致對應於一邏輯「1」之一電壓(例如，VCC)或對應於一邏輯「0」之一電壓(例如，接地)在資料線D上(且另一電壓在互補資料線D_上)，使得所感測資料值儲存於感測放大器806之初級鎖存器中。在將資料線D(805-1)自平衡電壓VCC/2充電至導軌電壓VCC中發生初級能量消耗。
如圖10及11中所圖解說明之時序圖中所展示，在時間t4處(例如，在感測選定胞元之後)，取決於特定邏輯操作而啟動圖10中所展示之控制信號1011-1(PASSD)及圖11中所展示之控制信號1111-2(PASSDB)中之僅一者(例如，啟用通過電晶體中之僅一者(若存在))。舉例而言，由於圖10中所圖解說明之時序圖對應於一NAND或AND操作之一中間階段，因此在時間t4處啟動控制信號1011-1(PASSD)以接通將初級鎖存器耦合至資料線D之通過電晶體且PASSDB控制信號保持撤銷啟動從而使將初級鎖存器耦合至資料線D_之通過電晶體關斷。相反地，由於圖11中所圖解說明之時序圖對應於一NOR或OR操作之一中間階段，因此在時間t4處啟動控制信號1111-2(PASSDB)以接通將初級鎖存器耦合至資料線D_之通過電晶體且控制信號PASSD 保持撤銷啟動從而使將初級鎖存器耦合至資料線D之通過電晶體關斷。自上文回想：累加器控制信號912-1(Accumb)及912-2(Accum)在關於圖9所闡述之初始操作階段期間經啟動，且其在中間操作階段期間保持啟動。
由於先前啟用累加器，因此僅啟動PASSD(如圖10中所展示之1011-1)導致累加對應於圖10中所展示之電壓信號1005-1(對應於資料線D)之資料值。類似地，僅啟動PASSDB(如圖11中所展示之1111-2)導致累加對應於電壓信號1105-2(對應於資料線D_)之資料值。例如，在圖4中所圖解說明之時序圖中所展示之一實例性AND/NAND操作(其中僅啟動PASSD(1011-1))中，若儲存於第二選定記憶體胞元中之資料值係一邏輯「0」，則與次級鎖存器相關聯之經累加值經確證為低，使得次級鎖存器儲存邏輯「0」。若儲存於第二選定記憶體胞元中之資料值並非一邏輯「0」，則次級鎖存器保持其所儲存第一選定記憶體胞元資料值(例如，一邏輯「1」或一邏輯「0」)。如此，在此AND/NAND操作實例中，次級鎖存器正用作一零(0)累加器。
類似地，在圖11中所圖解說明之時序圖中所展示之一實例性OR/NOR操作(其中僅啟動PASSDB 1111-2)中，若儲存於第二選定記憶體胞元中之資料值係一邏輯「1」，則與次級鎖存器相關聯之經累加值經確證為高，使得次級鎖存器儲存邏輯「1」。若儲存於第二選定記憶體胞元中之資料值並非一邏輯「1」，則次級鎖存器保持其所儲存第一選定記憶體胞元資料值(例如，一邏輯「1」或一邏輯「0」)。如此，在此OR/NOR操作實例中，次級鎖存器正有效地用作一個一(1)累加器，此乃因D_上之電壓信號1105-2正設定累加器之真實資料值。
在諸如圖10或圖11中所展示之一中間操作階段結束時，對PASSD信號1011-1(例如，用於AND/NAND)或PASSDB信號1111-2 (例如，用於OR/NOR)撤銷啟動(例如，在時間t5處)，停用選定列(例如，在時間t6處)，停用感測放大器(例如，在時間t7處)，且發生平衡(例如，在時間t8處)。可重複諸如圖10或11中所圖解說明之一中間操作階段以便累加來自若干個額外列之結果。作為一實例，圖10及/或圖11中所圖解說明之時序圖序列可針對一第三記憶體胞元經執行一後續(例如，第二)次，針對一第四記憶體胞元經執行一後續(例如，第三)次等。例如，針對一10輸入NOR操作，圖11中所展示之中間階段可發生9次以提供10輸入邏輯操作之9個輸入，其中在初始操作階段(例如，如關於圖9所闡述)期間判定第十輸入。
圖12圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖12中所圖解說明之時序圖展示與執行一邏輯操作(例如，一R輸入邏輯操作)之一最後操作階段相關聯之信號(例如，電壓信號)。例如，圖12中所圖解說明之時序圖對應於一R輸入AND操作或一R輸入OR操作之一最後操作階段。
舉例而言，執行一R輸入之一最後操作階段可包含繼與圖10及/或圖11相關聯地闡述之中間操作階段之若干次反覆之後執行圖12中所展示之操作階段。下文所展示之表1指示對應於與根據本文中所闡述之若干項實施例執行若干個R輸入邏輯操作相關聯之操作階段序列之各圖。
與將一R輸入邏輯操作之一結果儲存至陣列之一列相關聯地闡述 圖12之時序圖中所圖解說明之最後操作階段。然而，如上文所闡述，在若干項實施例中，可將結果儲存至除往回至陣列以外之一適合位置(例如，經由I/O線儲存至與一控制器及/或主機處理器相關聯之一外部暫存器、儲存至一不同記憶體器件之一記憶體陣列等)。
如圖12中所圖解說明之時序圖中所展示，在時間t1處，停用平衡(例如，對平衡信號1226撤銷啟動)使得資料線D及D_在浮動。在時間t2處，啟動PASSD控制信號1211(及PASSDB信號)以用於一AND或OR操作。
啟動PASSD控制信號1211(及PASSDB信號)(例如，與一AND或OR操作相關聯)將儲存於圖8中所展示之計算組件831-2之次級鎖存器864中之所累加輸出傳送至感測放大器806之初級鎖存器。例如，針對一AND操作，若在先前操作階段(例如，圖9中所圖解說明之第一操作階段及圖10中所圖解說明之中間操作階段之一或多次反覆)中感測之記憶體胞元中之任何者儲存一邏輯「0」(例如，若AND操作之R輸入中之任何者係一邏輯「0」)，則資料線D_將攜載對應於邏輯「1」之一電壓(例如，VCC)且資料線D將攜載對應於邏輯「0」之一電壓(例如，接地)。針對此AND操作實例，若在先前操作階段中感測之所有記憶體胞元儲存一邏輯「1」(例如，AND操作之所有R輸入係邏輯「1」)，則資料線D_將攜載對應於邏輯「0」之一電壓且資料線D將攜載對應於邏輯「1」之一電壓。
在時間t3處，然後啟用感測放大器806之初級鎖存器(例如，一正控制信號1290(例如，對應於圖2中所展示之ACT 290)變低且負控制信號1228(例如，對應於圖2中所展示之RNL 228)變低)，此放大資料線D與D_之間的差動信號，使得資料線D現在攜載各別輸入資料值之經AND操作之結果(如自在先前操作階段期間感測之記憶體胞元判定)。如此，若輸入資料值中之任何者係一邏輯「0」，則資料線D將 處於接地，且若所有輸入資料值係一邏輯「1」，則資料線D將處於VCC。
針對一OR操作，若在先前操作階段(例如，圖9之第一操作階段及圖11中所展示之中間操作階段之一或多次反覆)中感測之記憶體胞元中之任何者儲存一邏輯「1」(例如，若OR操作之R輸入中之任何者係一邏輯「1」)，則資料線D_將攜載對應於邏輯「0」之一電壓(例如，接地)且資料線D將攜載對應於邏輯「1」之一電壓(例如，VCC)。針對此OR實例，若在先前操作階段中感測之所有記憶體胞元儲存一邏輯「0」(例如，OR操作之所有R輸入係邏輯「0」)，則資料線D將攜載對應於邏輯「0」之一電壓且資料線D_將攜載對應於邏輯「1」之一電壓。在時間t3處，然後啟用感測放大器806之初級鎖存器且資料線D現在攜載各別輸入資料值之經OR操作之結果(如自在先前操作階段期間感測之記憶體胞元判定)。如此，若輸入資料值中之任何者係一邏輯「1」，則資料線D將處於VCC，且若所有輸入資料值係一邏輯「0」，則資料線D將處於接地。
然後可將R輸入AND或OR邏輯操作之結果往回儲存至圖1中所展示之陣列130之一記憶體胞元。在圖12中所展示之實例中，將R輸入邏輯操作之結果儲存至耦合至經開通之最後列(例如，最後邏輯操作運算元之列)之一記憶體胞元。將邏輯操作之結果儲存至一記憶體胞元僅僅涉及藉由啟用特定列而啟用相關聯之列存取電晶體。記憶體胞元之電容器將經驅動至對應於資料線D上之資料值(例如，邏輯「1」或邏輯「0」)之一電壓，此基本上對先前儲存於選定記憶體胞元中之任何資料值重寫。應注意，選定記憶體胞元可係儲存用作邏輯操作之一輸入之一資料值之一相同記憶體胞元。例如，可將邏輯操作之結果往回儲存至儲存邏輯操作之一運算元之一記憶體胞元。
時序圖12中所圖解說明之時序圖展示在時間t3處啟動正控制信號 1290及負控制信號1228以停用圖8中所展示之感測放大器806。在時間t4處，對在時間t2處經啟動之PASSD控制信號1211(及PASSDB信號)撤銷啟動。實施例並不限於此實例。例如，在若干項實施例中，可繼時間t4之後(例如，在對PASSD控制信號1211(及PASSDB信號)撤銷啟動之後)啟用圖8中所展示之感測放大器806。
如圖12中所展示，在時間t5處，啟用一選定列(例如，藉由列啟用信號1204-R變高)，此將選定胞元之電容器驅動至對應於儲存於累加器中之邏輯值之電壓1203。在時間t6處，停用選定列。在時間t7處，停用圖8中所展示之感測放大器806(例如，對正控制信號1290及負控制信號1228撤銷啟動)，且在時間t8處發生平衡(例如，啟動信號1226且使互補資料線1205-1(D)及1205-2(D_)上之電壓為平衡電壓)。
儘管上文關於圖12闡述執行一R輸入之一最後操作階段之實例以用於執行AND及OR邏輯操作，但實施例不限於此等邏輯操作。舉例而言，NAND及NOR操作亦可涉及使用控制信號以操作圖8中所圖解說明之感測電路而進行的往回儲存至陣列130(圖1中所展示)之一記憶體胞元之一R輸入之一最後操作階段。
圖13係圖解說明根據本發明之若干項實施例之感測電路1350-4之一示意圖。圖13中所展示之感測電路1350-4及移位電路1323-2與圖8中所展示之感測電路850-3及移位電路823-2相同，其中具有一個例外。亦即，移位電路1323-2對應於圖8中所展示之移位電路823-2，且感測電路1350-4對應於圖8中所展示之感測電路850-3，其中具有下文所闡述之一個差異。
根據本發明之各種實施例，感測放大器1306對應於感測放大器806，除了平衡電路之輸入控制件耦合至次級鎖存器1364之關鍵節點(gut node)(例如，第一輸入1317-1(S1)及1317-2(S2))而非耦合至資料線1305-1(D)及1305-2(D_)。更特定而言，電晶體1338-1及1338-2(其 對應於針對圖2中所圖解說明之感測放大器206所展示之電晶體238-1及238-2)之閘極耦合至次級鎖存器1364之關鍵節點(例如，第一輸入1317-1(S1)及1317-2(S2))。亦關於圖14中所圖解說明之感測放大器1406展示此等連接。此組態將全軌信號(例如，VCC或接地)提供至平衡電路，且因此可比關於圖8中所圖解說明之感測電路850-3所展示之組態更強健。
圖14係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。在此實例中，感測電路之部分包括一感測放大器1406，其包括平衡電路1414及鎖存器1415。在若干項實施例中，感測放大器1406可對應於圖13中所展示之一經修改感測放大器1306(其可對應於關於圖2所展示及闡述之感測放大器206之一經修改版本)。感測放大器1406展示電晶體1438-1及1438-2(其對應於圖13中所展示之電晶體1338-1及1338-2)之閘極耦合至次級鎖存器之關鍵節點(例如，S1及S2)，如關於圖13所闡述。此不同於針對圖2中所展示之電晶體238-1及238-2所展示之連接。
此外，感測放大器1406展示耦合至一EqOR控制信號線1471的電晶體1438-1之一個源極/汲極，而非透過具有耦合至EqOR控制信號線之一閘極之一電晶體(例如，圖2中所展示之236-1)。感測放大器1406亦展示耦合至一EqAND控制信號線1472的電晶體1438-2之一個源極/汲極，而非透過具有耦合至EqAND控制信號線之一閘極之一電晶體(例如，圖2中所展示之236-2)。EqOR及EqAND可提供可經確證為VCC之控制信號。感測放大器1406之組態使用比感測放大器1306少兩個之電晶體，且亦使用少於感測放大器1306之電力，此乃因存在較少電容在預充電循環中充電及放電。可在圖3中所展示之感測放大器306中、針對圖6中所展示之感測放大器606、針對圖7中所展示之感測放大器706、針對圖8中所展示之感測放大器806且針對圖13中所展示之感測 放大器1306利用針對感測放大器1406所展示之平衡電路至EqOR及EqAND之替代連接。
圖15係圖解說明根據本發明之若干項實施例之感測電路之一示意圖。一記憶體胞元包括一儲存元件(例如，電容器)及一存取器件(例如，電晶體)。例如，電晶體1502-1及電容器1503-1構成一記憶體胞元，且電晶體1502-2及電容器1503-2構成一記憶體胞元等。在此實例中，記憶體陣列1530係1T1C(一個電晶體一個電容器)記憶體胞元之一DRAM陣列。在若干項實施例中，該等記憶體胞元可係破壞性讀取記憶體胞元(例如，讀取儲存於該等胞元中之資料會破壞資料，使得起初儲存於胞元中之資料在經讀取之後經再新)。記憶體陣列1530之胞元配置成由字線1504-X(列X)、1504-Y(列Y)等耦合之列及由互補資料線對DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合之行。對應於每一對互補資料線之個別資料線亦可分別稱為資料線1505-1(D)及1505-2(D_)。儘管圖15中展示僅三對互補資料線，但本發明之實施例並不如此受限制，且一記憶體胞元陣列可包含額外記憶體胞元行及/或資料線(例如，4,096、8,192、16,384等)。
記憶體胞元可耦合至不同資料線及/或字線。舉例而言，一電晶體1502-1之一第一源極/汲極區域可耦合至資料線1505-1(D)，電晶體1502-1之一第二源極/汲極區域可耦合至電容器1503-1，且一電晶體1502-1之一閘極可耦合至字線1504-Y。一電晶體1502-2之一第一源極/汲極區域可耦合至資料線1505-2(D_)，電晶體1502-2之一第二源極/汲極區域可耦合至電容器1503-2，且一電晶體1502-2之一閘極可耦合至字線1504-X。如圖15中所展示之胞元板可耦合至電容器1503-1及1503-2中之每一者。胞元板可係可在各種記憶體陣列組態中將一參考電壓(例如，接地)施加至其之一共同節點。
根據本發明之若干項實施例，記憶體陣列1530耦合至感測電路1550。在此實例中，感測電路1550包括對應於各別記憶體胞元行(例如，耦合至各別互補資料線對)之一感測放大器1506及一計算組件1531。感測放大器1506可包括可在本文中稱為一初級鎖存器之一交叉耦合之鎖存器。舉例而言，感測放大器1506可組態為關於圖16所闡述。
在圖15中所圖解說明之實例中，對應於計算組件1531之電路包括一靜態鎖存器1564及除其他之外亦實施一動態鎖存器之額外十個電晶體。計算組件1531之動態鎖存器及/或靜態鎖存器可在本文中共同稱為可用作一累加器之一次級鎖存器。如此，計算組件1531可操作為及/或在本文中稱為一累加器。計算組件1531可耦合至資料線D 1505-1及D_1505-2中之每一者，如圖15中所展示。然而，實施例不限於此實例。舉例而言，計算組件1531之電晶體可全部係n通道電晶體(例如，NMOS電晶體)。
在此實例中，資料線D 1505-1可耦合至電晶體1516-1及1539-1之一第一源極/汲極區域以及負載/通過電晶體1518-1之一第一源極/汲極區域。資料線D_1505-2可耦合至電晶體1516-2及1539-2之一第一源極/汲極區域以及負載/通過電晶體1518-2之一第一源極/汲極區域。
負載/通過電晶體1518-1及1518-2之閘極可共同耦合至一LOAD控制信號或分別耦合至一PASSD/PASSDB控制信號，如下文進一步論述。負載/通過電晶體1518-1之一第二源極/汲極區域可直接耦合至電晶體1516-1及1539-2之閘極。負載/通過電晶體1518-2之一第二源極/汲極區域可直接耦合至電晶體1516-2及1539-1之閘極。
電晶體1516-1之一第二源極/汲極區域可直接耦合至下拉電晶體1514-1之一第一源極/汲極區域。電晶體1539-1之一第二源極/汲極區域可直接耦合至下拉電晶體1507-1之一第一源極/汲極區域。電晶體 1516-2之一第二源極/汲極區域可直接耦合至下拉電晶體1514-2之一第一源極/汲極區域。電晶體1539-2之一第二源極/汲極區域可直接耦合至下拉電晶體1507-2之一第一源極/汲極區域。下拉電晶體1507-1、1507-2、1514-1及1514-2中之每一者之一第二源極/汲極區域可共同一起耦合至一參考電壓線1591(例如，接地(GND))。下拉電晶體1507-1之一閘極可耦合至一AND控制信號線，下拉電晶體1514-1之一閘極可耦合至一ANDinv控制信號線1513-1，下拉電晶體1514-2之一閘極可耦合至一ORinv控制信號線1513-2，且下拉電晶體1507-2之一閘極可耦合至一OR控制信號線。
電晶體1539-1之閘極可稱為節點S1，且電晶體1539-2之閘極可稱為節點S2。圖15中所展示之電路將累加器資料動態地儲存於節點S1及S2上。啟動LOAD控制信號致使負載/通過電晶體1518-1及1518-2導電，且藉此將互補資料載入至節點S1及S2上。LOAD控制信號可升高至大於VDD之一電壓以將一全VDD位準傳遞至S1/S2。然而，使LOAD控制信號升高至大於VDD之一電壓係選用的，且圖15中所展示之電路之功能性不隨LOAD控制信號升高至大於VDD之一電壓而定。
圖15中所展示之計算組件1531之組態具有當下拉電晶體1507-1、1507-2、1514-1及1514-2在激發感測放大器1506之前(例如，在感測放大器1506之預種期間)導電時平衡感測放大器之功能性之益處。如本文中所使用，激發感測放大器1506係指啟用感測放大器1506以設定初級鎖存器及隨後停用感測放大器1506以保持經設定初級鎖存器。在停用平衡(在感測放大器中)之後但在感測放大器激發之前執行邏輯操作可節省電力使用，此乃因感測放大器之鎖存器不必須使用全軌電壓(例如，VDD、GND)來「翻轉」。
反相電晶體可在執行某些邏輯操作中下拉一各別資料線。舉例而言，可操作與電晶體1514-1(具有耦合至一ANDinv控制信號線 1513-1之一閘極)串聯之電晶體1516-1(具有耦合至動態鎖存器之S2之一閘極)以下拉資料線1505-1(D)，且可操作與電晶體1514-2(具有耦合至一ANDinv控制信號線1513-2之一閘極)串聯之電晶體1516-2(具有耦合至動態鎖存器之S1之一閘極)以下拉資料線1505-2(D_)。
鎖存器1564可藉由耦合至一作用中負控制信號線1512-1(ACCUMB)及一作用中正控制信號線1512-2(ACCUM)而以可控制方式經啟用，而非經組態以藉由耦合至接地及VDD而連續地經啟用。在各種實施例中，負載/通過電晶體1508-1及1508-2可各自具有耦合至一LOAD控制信號或一PASSD/PASSDB控制信號中之一者之一閘極。
根據某些實施例，負載/通過電晶體1518-1及1518-2之閘極可共同耦合至一LOAD控制信號。在其中負載/通過電晶體1518-1及1518-2之閘極共同耦合至LOAD控制信號之組態中，電晶體1518-1及1518-2可係負載電晶體。啟動LOAD控制信號致使負載電晶體導電，且藉此將互補資料載入至節點S1及S2上。LOAD控制信號可升高至大於VDD之一電壓以將一全VDD位準傳遞至S1/S2。然而，LOAD控制信號不需要升高至大於VDD之一電壓係選用的，且圖15中所展示之電路之功能性不隨LOAD控制信號升高至大於VDD之一電壓而定。
根據某些實施例，負載/通過電晶體1518-1之閘極可耦合至一PASSD控制信號，且負載/通過電晶體1518-2之閘極可耦合至一PASSDb控制信號。在其中電晶體1518-1及1518-2之閘極分別耦合至PASSD及PASSDb控制信號中之一者之組態中，電晶體1518-1及1518-2可係通過電晶體。可以不同於負載電晶體之方式(例如，在不同時間處及/或在不同電壓/電流條件下)操作通過電晶體。如此，通過電晶體之組態可不同於負載電晶體之組態。
舉例而言，負載電晶體經構造以處置與將資料線耦合至區域動態節點S1及S2相關聯之負載。通過電晶體經構造以處置與將資料線耦 合至一毗鄰累加器(例如，透過移位電路1523，如圖15中所展示)相關聯之較重負載。根據某些實施例，負載/通過電晶體1518-1及1518-2可經組態以適應對應於一通過電晶體之較重負載但經耦合及操作為一負載電晶體。經組態為通過電晶體之負載/通過電晶體1518-1及1518-2亦可用作負載電晶體。然而，經組態為負載電晶體之負載/通過電晶體1518-1及1518-2可不能夠用作通過電晶體。
在若干項實施例中，包含鎖存器1564之計算組件1531可包括按間距與其所耦合的一陣列(例如，圖15中所展示之陣列1530)之對應記憶體胞元之電晶體一起形成之若干個電晶體，該若干個電晶體可符合一特定特徵大小(例如，4F2、6F2等)。根據各種實施例，鎖存器1564包含透過負載/通過電晶體1518-1及1518-2耦合至一對互補資料線D 1505-1及D_1505-2之四個電晶體1508-1、1508-2、1509-1及1509-2。然而，實施例不限於此組態。鎖存器1564可係一交叉耦合之鎖存器(例如，諸如n通道電晶體(例如，NMOS電晶體)1509-1及1509-2之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體)1508-1及1508-2之另一對電晶體之閘極交叉耦合)。如本文中進一步闡述，交叉耦合之鎖存器1564可稱為一靜態鎖存器。
各別資料線D及D_上之電壓或電流可提供至交叉耦合之鎖存器1564之各別鎖存器輸入1517-1及1517-2(例如，次級鎖存器之輸入)。在此實例中，鎖存器輸入1517-1耦合至電晶體1508-1及1509-1之一第一源極/汲極區域以及電晶體1508-2及1509-2之閘極。類似地，鎖存器輸入1517-2可耦合至電晶體1508-2及1509-2之一第一源極/汲極區域以及電晶體1508-1及1509-1之閘極。
在此實例中，電晶體1509-1及1509-2之一第二源極/汲極區域共同耦合至一負控制信號線1512-1(例如，類似於圖16中關於初級鎖存器所展示之控制信號RnIF之接地(GND)或ACCUMB控制信號)。電晶 體1508-1及1508-2之一第二源極/汲極區域共同耦合至一正控制信號線1512-2(例如，類似於圖16中關於初級鎖存器所展示之控制信號ACT之VDD或ACCUM控制信號)。正控制信號1512-2可提供一供應電壓(例如，VDD)且負控制信號1512-1可係一參考電壓(例如，接地)以啟用交叉耦合之鎖存器1564。根據某些實施例，電晶體1508-1及1508-2之第二源極/汲極區域共同直接耦合至供應電壓(例如，VDD)，且電晶體1509-1及1509-2之第二源極/汲極區域共同直接耦合至參考電壓(例如，接地)以便連續地啟用鎖存器1564。
經啟用交叉耦合之鎖存器1564操作以放大鎖存器輸入1517-1(例如，第一共同節點)與鎖存器輸入1517-2(例如，第二共同節點)之間的一差動電壓，使得鎖存器輸入1517-1經驅動至經啟動正控制信號電壓(例如，VDD)或經啟動負控制信號電壓(例如，接地)，且鎖存器輸入1517-2經驅動至經啟動正控制信號電壓(例如，VDD)或經啟動負控制信號電壓(例如，接地)中之另一者。
圖16係圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。根據各種實施例，感測放大器1606(例如，對應於圖15中所展示之感測放大器1506)可包括一交叉耦合之鎖存器。然而，感測放大器1606之實施例不限於一交叉耦合之鎖存器。作為一實例，感測放大器1606可係電流模式感測放大器及/或單端感測放大器(例如，耦合至一個資料線之感測放大器)。而且，本發明之實施例不限於一摺疊式資料線架構。
在若干項實施例中，一感測放大器(例如，1606)可包括按間距與其所耦合的對應計算組件1631及/或一陣列(例如，圖15中所展示之陣列1530)之記憶體胞元之電晶體一起形成之若干個電晶體，該若干個電晶體可符合一特定特徵大小(例如，4F2、6F2等)。感測放大器1606包括一鎖存器1615，鎖存器1615包含耦合至一對互補資料線D 1605-1 及D_1605-2之四個電晶體。鎖存器1615可係一交叉耦合之鎖存器(例如，諸如n通道電晶體(例如，NMOS電晶體)1627-1及1627-2之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體)1629-1及1629-2之另一對電晶體之閘極交叉耦合)。如本文中進一步闡述，包括電晶體1627-1、1627-2、1629-1及1629-2之鎖存器1615可稱為一初級鎖存器。然而，實施例並不限於此實例。
各別資料線D及D_上之電壓或電流可提供至交叉耦合之鎖存器1615之各別鎖存器輸入1633-1及1633-2(例如，次級鎖存器之輸入)。在此實例中，鎖存器輸入1633-1耦合至電晶體1627-1及1629-1之一第一源極/汲極區域以及電晶體1627-2及1629-2之閘極。類似地，鎖存器輸入1633-2可耦合至電晶體1627-2及1629-2之一第一源極/汲極區域以及電晶體1627-1及1629-1之閘極。計算組件1633(例如，用作一累加器)可耦合至交叉耦合之鎖存器1615之鎖存器輸入1633-1及1633-2，如所展示；然而，實施例不限於圖16中所展示之實例。
在此實例中，電晶體1627-1及1627-2之一第二源極/汲極區域共同耦合至一作用中負控制信號1628(RnIF)。電晶體1629-1及1629-2之一第二源極/汲極區域共同耦合至一作用中正控制信號1690(ACT)。ACT信號1690可係一供應電壓(例如，VDD)且RnIF信號可係一參考電壓(例如，接地)。啟動信號1628及1690會啟用交叉耦合之鎖存器1615。
經啟用交叉耦合之鎖存器1615操作以放大鎖存器輸入1633-1(例如，第一共同節點)與鎖存器輸入1633-2(例如，第二共同節點)之間的一差動電壓，使得鎖存器輸入1633-1經驅動至ACT信號電壓及RnIF信號電壓中之一者(例如，VDD及接地中之一者)，且鎖存器輸入1633-2經驅動至ACT信號電壓及RnIF信號電壓中之另一者。
感測放大器1606亦可包含經組態以平衡資料線D與D_(例如，與 使感測放大器準備用於一感測操作相關聯)之電路。在此實例中，平衡電路包括具有一第一源極/汲極區域之一電晶體1624，該第一源極/汲極區域耦合至電晶體1625-1之一第一源極/汲極區域及資料線D 1605-1。電晶體1624之一第二源極/汲極區域可耦合至電晶體1625-2之一第一源極/汲極區域及資料線D_1605-2。電晶體1624之一閘極可耦合至電晶體1625-1及1625-2之閘極。
電晶體1625-1及1625-2之第二源極/汲極區域耦合至可等於VDD/2之一平衡電壓1638(例如，VDD/2)，其中VDD係與陣列相關聯之一供應電壓。電晶體1624、1625-1及1625-2之閘極可耦合至控制信號1626(EQ)。如此，啟動EQ會啟用電晶體1624、1625-1及1625-2，此有效地將資料線D短接至資料線D_，使得資料線D及D_經平衡至平衡電壓VDD/2。根據本發明之各種實施例，可使用感測放大器執行若干個邏輯操作，且將結果儲存於計算組件(例如，用作一累加器)中。
如圖15中所展示，感測放大器1506及計算組件1531可經由移位電路1523耦合至陣列1530。在此實例中，移位電路1523包括一對隔離器件(例如，分別耦合至資料線1505-1(D)及1505-2(D_)之隔離電晶體1521-1及1521-2))。隔離電晶體1521-1及1521-2耦合至一控制信號1522(NORM)，控制信號1522在啟動時啟用(例如，接通)隔離電晶體1521-1及1521-2以將對應感測放大器1506及計算組件1531耦合至一對應記憶體胞元行(例如，一對應互補資料線對1505-1(D)及1505-2(D_))。根據各種實施例，隔離電晶體1521-1及1521-2之導電可稱為移位電路1523之一「正常」組態。
在圖15中所圖解說明之實例中，移位電路1523包含耦合至一互補控制信號1519(SHIFT)之另一(例如，一第二)對隔離器件(例如，隔離電晶體1521-3及1521-4)，互補控制信號1519可(舉例而言)在對NORM撤銷啟動時經啟動。可操作隔離電晶體1521-3及1521-4(例 如，經由控制信號1519)，使得一特定感測放大器1506及計算組件1531耦合至一不同互補資料線對(例如，不同於隔離電晶體1521-1及1521-2將特定感測放大器1506及計算組件1531耦合至其之互補資料線對之一互補資料線對)，或可將一特定感測放大器1506及計算組件1531耦合至另一記憶體陣列(且隔離特定感測放大器1506及計算組件1531與一第一記憶體陣列)。根據各種實施例，例如，移位電路1523可配置為感測放大器1506(例如，在其內)之一部分。
儘管圖15中所展示之移位電路1523包含用於將特定感測電路1550(例如，一特定感測放大器1506及對應計算組件1531)耦合至一特定互補資料線對1505-1(D)及1505-2(D_)(例如，DIGIT(n)及DIGIT(n)_)之隔離電晶體1521-1及1521-2以及經配置以將特定感測電路1550耦合至一個特定方向上之一毗鄰互補資料線對(例如，在圖15中之右邊所展示之毗鄰資料線DIGIT(n+1)及DIGIT(n+1)_)之隔離電晶體1521-3及1521-4，但本發明之實施例並不如此受限制。例如，移位電路可包含用於將特定感測電路耦合至一特定互補資料線對(例如，DIGIT(n)及DIGIT(n)_)之隔離電晶體1521-1及1521-2以及經配置以便用於將特定感測電路耦合至另一特定方向上之一毗鄰互補資料線對(例如，在圖15中之左邊所展示之毗鄰資料線DIGIT(n-1)及DIGIT(n-1)_)之隔離電晶體1521-3及1521-4。
本發明之實施例不限於圖15中所展示之移位電路1523之組態。在若干項實施例中，例如，可在不經由一I/O線(例如，區域I/O線(IO/IO_))將資料傳送出感測電路1550之情況下與執行諸如加法及減法函數之計算函數相關聯地操作諸如展示圖15中所展示之移位電路1523(例如，連同感測放大器1506及計算組件1531)。
儘管圖15中未展示，但每一記憶體胞元行可耦合至一行解碼線，該行解碼線可經啟用以經由區域I/O線將來自一對應感測放大器 1506及/或計算組件1531之一資料值傳送至在陣列外部之諸如一外部處理資源(例如，主機處理器及/或其他功能單元電路)之一控制組件。行解碼線可耦合至一行解碼器(例如，行解碼器)。然而，如本文中所闡述，在若干項實施例中，不需要經由此等I/O線傳送資料以執行根據本發明之實施例之邏輯操作。在若干項實施例中，例如，可在不將資料傳送至在陣列外部之一控制組件之情況下連同感測放大器1506及計算組件1531操作移位電路1523以執行諸如加法及減法函數之計算函數。
可以數種模式(包含其中邏輯操作之一結果最初儲存於計算組件1531中之一第一模式及其中邏輯操作之一結果最初儲存於感測放大器1506中之一第二模式)操作感測電路1550以執行邏輯操作。感測電路1550以第一模式之操作類似於針對圖8中所展示之感測電路850-3及圖9至圖12中所展示之時序圖所闡述之操作(差異在於：計算組件1531之額外動態鎖存器與計算組件1531之靜態鎖存器1564一起操作)。下文關於圖17及圖18闡述感測電路1550以第二模式之操作。另外，關於第二操作模式，可以預感測(例如，在邏輯操作控制信號為作用中之前激發感測放大器)及後感測(例如，在邏輯操作控制信號為作用中之後激發感測放大器)模式兩者操作感測電路1550，其中一邏輯操作之一結果最初儲存於感測放大器1506中。
如下文進一步闡述，可連同計算組件1531操作感測放大器1506以使用來自一陣列之資料作為輸入來執行各種邏輯操作。在若干項實施例中，可在不經由一資料線位址存取傳送資料之情況下(例如，在不激發一行解碼信號，使得經由區域I/O線將資料傳送至在陣列及感測電路外部之電路之情況下)將一邏輯操作之結果往回儲存至陣列。如此，本發明之若干項實施例可實現使用少於各種先前方法之電力執行邏輯操作及與其相關聯之計算函數。另外，由於若干項實施例消除 對跨越I/O線傳送資料以便執行計算函數(例如，在記憶體與離散處理器之間)之需要，因此若干項實施例可實現與先前方法相比較經增加之一並行處理能力。
下文闡述且下文之表2中總結關於執行邏輯操作且將一結果最初儲存於感測放大器1506中的圖15之感測電路1550之功能性。將一特定邏輯操作之結果最初儲存於感測放大器1506之初級鎖存器中可提供與先前方法相比較經改良之多功能性，在先前方法中結果可最初駐存於一計算組件1531之一次級鎖存器(例如，用作一累加器)中，且然後隨後傳送至感測放大器1506，例如。
將一特定操作之結果最初儲存於感測放大器1506中(例如，而不必須執行一額外操作以將結果自計算組件1531(例如，用作一累加器)移動至感測放大器1506)係有利的，此乃因(例如)可在不執行一預充電循環(例如，在互補資料線1505-1(D)及/或1505-2(D_)上)之情況下將結果寫入至(記憶體胞元陣列之)一列或往回寫入至累加器中。
圖17圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
可以數種模式(包含其中邏輯操作之一結果最初儲存於感測放大器1306中之一第一模式及其中邏輯操作之一結果最初儲存於計算組件1331中之一第二模式)操作感測電路1350以執行邏輯操作。下文關於圖3及圖4闡述感測電路1350以第一模式之操作，且下文關於圖14至圖 17闡述感測電路1350以第二模式之操作。另外，關於第二操作模式，可以預感測(例如，在邏輯操作控制信號為作用中之前激發感測放大器)及後感測(例如，在邏輯操作控制信號為作用中之後激發感測放大器)模式兩者操作感測電路1350，其中一邏輯操作之一結果最初儲存於感測放大器1306中。
如下文進一步闡述，可連同計算組件1331操作感測放大器1306以使用來自一陣列之資料作為輸入來執行各種邏輯操作。在若干項實施例中，可在不經由一資料線位址存取傳送資料之情況下(例如，在不激發一行解碼信號，使得經由區域I/O線將資料傳送至在陣列及感測電路外部之電路之情況下)將一邏輯操作之結果往回儲存至陣列。如此，本發明之若干項實施例可實現使用少於各種先前方法之電力執行邏輯操作及與其相關聯之計算函數。另外，由於若干項實施例消除對跨越I/O線傳送資料以便執行計算函數(例如，在記憶體與離散處理器之間)之需要，因此若干項實施例可實現與先前方法相比較經增加之一並行處理能力。
圖17圖解說明與起始對一第一運算元及一第二運算元之一AND邏輯操作相關聯之一時序圖。在此實例中，第一運算元儲存於耦合至一第一存取線(例如，列X)之一記憶體胞元中且第二運算元儲存於耦合至一第二存取線(例如，列Y)之一記憶體胞元中。儘管實例係指對儲存於對應於一個特定行之胞元中之資料執行一AND，但實施例並不如此受限制。例如，可對一整列之資料值與一不同列之資料值並行進行AND操作。舉例而言，若一陣列包括2,048行，則可並行執行2,048個AND操作。
圖17圖解說明與操作感測電路(例如，1550)以執行AND邏輯操作相關聯之若干個控制信號。「EQ」對應於施加至感測放大器1506之一平衡信號，「列X」對應於施加至存取線1504-X之一啟用信號， 「列Y」對應於施加至存取線1504-Y之一啟用信號，「Act」及「RnIF」對應於施加至感測放大器1506之一各別作用中正及負控制信號，「LOAD」對應於一負載控制信號(例如，圖15中所展示之LOAD/PASSD及LOAD/PASSDb)，且「AND」對應於圖15中所展示之AND控制信號。圖17亦圖解說明展示在列X及列Y資料值之各種資料值組合之一AND邏輯操作期間對應於感測放大器1506之數位線D及D_上之信號(例如電壓信號)及對應於計算組件1531(例如：作為一累加器)之節點S1及S2上之信號之波形圖(例如，圖式對應於各別資料值組合00、10、01、11)。下文關於與圖15中所展示之電路之一AND操作相關聯之虛擬程式碼論述特定時序圖波形。
可如下總結與將儲存於耦合至列1504-X之一胞元中之一第一資料值載入(例如，複製)至累加器中相關聯之虛擬程式碼之一實例：將列X複製至累加器中：對EQ撤銷啟動
開通列X
激發感測放大器(在此之後列X資料駐存於感測放大器中)
啟動LOAD(感測放大器資料(列X)傳送至累加器之節點S1及S2且動態地駐存於彼處)
對LOAD撤銷啟動
關閉列X
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」指示在如圖17中所展示之t1處停用對應於感測放大器1506之一平衡信號(圖17中所展示之EQ信號)(例如，使得互補資料線(例如，1505-1(D)及1505-2(D_))不再短接至VDD/2)。在停用平衡之後，啟用(例如，諸如藉由啟動一信號以選擇一特定列而選擇、開通)一選定列(例如，列X)，如虛擬程式 碼中之「啟用列X」所指示且針對圖17中之信號列X在t2處所展示。當施加至列X之電壓信號達到對應於選定胞元之存取電晶體(例如，1502-2)之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，1505-2(D_))耦合至選定胞元(例如，耦合至電容器1503-2)，此形成資料線之間的一差動電壓信號。
在啟用列X之後，在以上虛擬程式碼中，「激發感測放大器」指示感測放大器1506經啟用以設定初級鎖存器且隨後經停用。舉例而言，如圖17中在t3處所展示，ACT正控制信號(例如，圖16中所展示之1690)變高且RnIF負控制信號(例如，圖16中所展示之1628)變低，此放大1505-1(D)與D_1505-2之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，VDD)或對應於一邏輯0之一電壓(例如，GND)在資料線1505-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線1505-2(D_)上)。所感測資料值儲存於感測放大器1506之初級鎖存器中。在將資料線(例如，1505-1(D)或1505-2(D_))自平衡電壓VDD/2充電至導軌電壓VDD中發生初級能量消耗。
圖17中所圖解說明之四組可能感測放大器及累加器信號(例如，一者針對列X與列Y資料值之每一組合)展示資料線D及D_上之信號行為。列X資料值儲存於感測放大器之初級鎖存器中。應注意，圖15展示對應於列X之包含存取電晶體1502-2之記憶體胞元耦合至互補資料線D_，而對應於列Y之包含存取電晶體1502-1之記憶體胞元耦合至資料線D。然而，如圖15中可見，對應於一「0」資料值之儲存於包含存取電晶體1502-2之記憶體胞元(對應於列X)中之電荷致使資料線D_(包含存取電晶體1502-2之記憶體胞元耦合至其)上之電壓變高且對應於一「1」資料值之儲存於包含存取電晶體1502-2之記憶體胞元中之電荷致使資料線D_上之電壓變低，此與儲存於耦合至資料線D之對應於列Y之包含存取電晶體1502-1之記憶體胞元中之資料狀態與電荷之 間的對應性相反。當將資料值寫入至各別記憶體胞元時適當地計及將電荷儲存於耦合至不同資料線之記憶體胞元中之此等差異。
在激發感測放大器之後，在以上虛擬程式碼中，「啟動LOAD」指示：LOAD控制信號變高，如圖17中在t4處所展示，從而致使負載/通過電晶體1518-1及1518-2導電。以此方式，啟動LOAD控制信號會啟用計算組件1531之累加器中之次級鎖存器。儲存於感測放大器1506中之所感測資料值傳送(例如，複製)至次級鎖存器。如針對圖17中所圖解說明之四組可能感測放大器及累加器信號中之每一者所展示，累加器之次級鎖存器之輸入處之行為指示次級鎖存器載入有列X資料值。如圖17中所展示，累加器之次級鎖存器可取決於先前儲存於動態鎖存器中之資料值而翻轉(例如，參見針對列X=「0」及列Y=「0」及針對列X=「1」及列Y=「0」之累加器信號)，或不翻轉(例如，參見針對列X=「0」及列Y=「1」及針對列X=「1」及列Y=「1」之累加器信號)。
在依據儲存於感測放大器中(且存在於資料線1505-1(D)及1505-2(D_)上)之資料值設定次級鎖存器之後，在以上虛擬程式碼中，「對LOAD撤銷啟動」指示：LOAD控制信號變回為低(如圖17中在t5處所展示)以致使負載/通過電晶體1518-1及1518-2停止導電且藉此隔離動態鎖存器與互補資料線。然而，資料值保持動態地儲存於累加器之次級鎖存器中。
在將資料值儲存於次級鎖存器上之後，停用(例如，諸如藉由對一特定列之一選擇信號撤銷啟動而解除選擇、關閉)選定列(例如，列X)，如由「關閉列X」所指示且圖17中在t6處所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由一平衡操作完成資料線之一預充 電，如圖17中由EQ信號在t7處變高所指示。如圖17中在t7處所圖解說明之四組可能感測放大器及累加器信號中之每一者中所展示，平衡操作致使資料線D及D_上之電壓各自返回至VDD/2。可(例如)在一記憶體胞元感測操作或邏輯操作(下文所闡述)之前發生平衡。
與對第一資料值(現在儲存於感測放大器1506及計算組件1531之次級鎖存器中)及第二資料值(儲存於耦合至列Y 1504-Y之一記憶體胞元1502-1中)執行AND或OR操作相關聯之一後續操作階段包含執行取決於將執行一AND還是一OR之特定步驟。下文總結與對駐存於累加器中之資料值(例如，儲存於耦合至列X 1504-X之記憶體胞元1502-2中之第一資料值)及第二資料值(例如，儲存於耦合至列Y 1504-Y之記憶體胞元1502-1中之資料值)進行「AND」操作及「OR」操作相關聯之虛擬程式碼之實例。與對資料值進行「AND」操作相關聯之實例性虛擬程式碼可包含：對EQ撤銷啟動
開通列Y
激發感測放大器(在此之後列Y資料駐存於感測放大器中)
關閉列Y
在接下來操作中，將把邏輯操作之結果放置於將對為作用中之任一列重寫之感測放大器上。
即使在關閉列Y時，感測放大器仍含有列Y資料值。
啟動AND
此導致感測放大器經寫入為函數(例如，列X AND列Y)之值
若累加器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則感測放大器資料經寫入為一「0」
若累加器含有一「1」(亦即，在節點S2上之一電壓對應於一 「1」且在節點S1上之一電壓對應於一「0」)，則感測放大器資料保持未改變(列Y資料)
此操作使累加器中之資料未改變。
對AND撤銷啟動
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」指示停用對應於感測放大器1506之一平衡信號(例如，使得互補資料線1505-1(D)及1505-2(D_)不再短接至VDD/2)，圖17中在t8處圖解說明此。在停用平衡之後，啟用一選定列(例如，列Y)，如以上虛擬程式碼中由「開通列Y」所指示且圖17中在t9處所展示。當施加至列Y之電壓信號達到對應於選定胞元之存取電晶體(例如，1502-1)之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，D_1505-1)耦合至選定胞元(例如，電容器1503-1)，此形成資料線之間的一差動電壓信號。
在啟用列Y之後，在以上虛擬程式碼中，「激發感測放大器」指示：感測放大器1506經啟用以放大1505-1(D)與1505-2(D_)之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，VDD)或對應於一邏輯0之一電壓(例如，GND)在資料線1505-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線1505-2(D_)上)。如圖17中在t10處所展示，ACT正控制信號(例如，圖16中所展示之1690)變高且RnIF負控制信號(例如，圖16中展示之1628)變低以激發感測放大器。來自記憶體胞元1502-1之所感測資料值儲存於感測放大器1506之初級鎖存器中，如先前所闡述。次級鎖存器仍對應於來自記憶體胞元1502-2之資料值，此乃因動態鎖存器未改變。
在自耦合至列Y之記憶體胞元1502-1感測到之第二資料值儲存於感測放大器1506之初級鎖存器中之後，在以上虛擬程式碼中，「關閉列Y」指示：若不期望將AND邏輯操作之結果往回儲存於對應於列Y 之記憶體胞元中，則可停用選定列(例如，列Y)。然而，圖17展示使列Y啟用使得可將邏輯操作之結果往回儲存於對應於列Y之記憶體胞元中。可藉由存取電晶體關斷完成隔離對應於列Y之記憶體胞元以將選定胞元1502-1自資料線1505-1(D)解耦。在選定列Y經組態(例如，以隔離記憶體胞元或不隔離記憶體胞元)之後，以上虛擬程式碼中之「啟動AND」指示：AND控制信號變高，如圖17中在t11處所展示，從而致使通過電晶體1507-1導電。以此方式，啟動AND控制信號致使函數(例如，列X AND列Y)之值寫入至感測放大器。
在第一資料值(例如，列X)儲存於累加器1531之動態鎖存器中且第二資料值(例如，列Y)儲存於感測放大器1506中之情況下，若計算組件1531之動態鎖存器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則感測放大器資料經寫入為一「0」(而不管先前儲存於感測放大器中之資料值如何)，此乃因在節點S1上對應於一「1」之電壓致使電晶體1509-1導電藉此透過電晶體1509-1、通過電晶體1507-1及資料線1505-1(D)將感測放大器1506耦合至接地。當一AND操作之任一資料值係「0」時，結果係一「0」。此處，當第二資料值(在動態鎖存中)係一「0」時，AND操作之結果係一「0」而不管第一資料值之狀態如何，且因此感測電路之組態致使「0」結果經寫入且最初儲存於感測放大器1506中。此操作使累加器中之資料值未改變(例如，來自列X)。
若累加器之次級鎖存器含有一「1」(例如，來自列X)，則AND操作之結果取決於儲存於感測放大器1506中之資料值(例如，來自列Y)。若儲存於感測放大器1506中之資料值(例如，來自列Y)係一「1」，則AND操作之結果應亦係一「1」，但若儲存於感測放大器1506中之資料值(例如，來自列Y)係一「0」，則AND操作之結果應亦係一「0」。感測電路1550經組態使得：若累加器之動態鎖存器含有 一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則電晶體1509-1不導電，感測放大器不耦合至接地(如上文所闡述)，且先前儲存於感測放大器1506中之資料值保持未改變(例如，列Y資料值，因此若列Y資料值係一「1」則AND操作結果係一「1」，且若列Y資料值係一「0」，則AND操作結果係一「0」)。此操作使累加器中之資料值未改變(例如，來自列X)。
在AND操作之結果最初儲存於感測放大器1506中之後，以上虛擬程式碼中之「對AND撤銷啟動」指示：AND控制信號變低，如圖17中在t12處所展示，從而致使通過電晶體1507-1停止導電以隔離感測放大器1506(及資料線1505-1(D))與接地。若先前未進行，則可關閉列Y(如圖17中在t13處所展示)且可停用感測放大器(如圖17中在t14處藉由ACT正控制信號變低且RnIF負控制信號變高所展示)。在隔離資料線之情況下，以上虛擬程式碼中之「預充電」可藉由一平衡操作導致資料線之一預充電，如先前所闡述(例如，圖17中所展示在t14處開始)。
在替代方案中，圖17針對涉及可能運算元組合(例如，列X/列Y資料值00、10、01及11)中之每一者之一AND邏輯操作展示耦合至感測放大器(例如，圖15中所展示之1506)之資料線(例如，圖15中所展示之1505-1(D)及1505-2(D_))上之電壓信號之行為及計算組件(例如，圖15中所展示之1531)之次級鎖存器之節點S1及S2上之電壓信號之行為。
儘管圖17中所圖解說明之時序圖及上文所闡述之虛擬程式碼指示在開始將第二運算元(例如，列Y資料值)載入至感測放大器中之後起始AND邏輯操作，但可藉由在開始將第二運算元(例如，列Y資料值)載入至感測放大器中之前起始AND邏輯操作而成功地操作圖15中所展示之電路。
圖18圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖18圖解說明與在開始將第二運算元(例如，列Y資料值)載入至感測放大器中之後起始一OR邏輯操作相關聯之一時序圖。圖18圖解說明第一與第二運算元資料值之各種組合之感測放大器及累加器信號。下文關於與圖15中所展示之電路之一AND邏輯操作相關聯之虛擬程式碼論述特定時序圖信號。
一後續操作階段可替代地與對第一資料值(現在儲存於感測放大器1506及計算組件1531之次級鎖存器中)及第二資料值(儲存於耦合至列Y 1504-Y之一記憶體胞元1502-1中)執行OR操作相關聯。關於圖18未重複先前關於圖17中所展示之時間t1至t7所闡述之用以將列X資料載入至感測放大器及累加器中之操作。與對資料值進行「OR」操作相關聯之實例性虛擬程式碼可包含：對EQ撤銷啟動
開通列Y
激發感測放大器(在此之後列Y資料駐存於感測放大器中)
關閉列Y
當關閉列Y時，感測放大器仍含有列Y資料值。
啟動OR
此導致感測放大器經寫入為函數(例如，列X OR列Y)之值，此可如下對先前儲存於感測放大器中之來自列Y之資料值重寫：若累加器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則感測放大器資料保持未改變(列Y資料)
若累加器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則感測放大器資料經寫入為一「1」
此操作使累加器中之資料未改變。
對OR撤銷啟動
預充電
以上虛擬程式碼中所展示之「對EQ撤銷啟動」(圖18中在t8處所展示)、「開通列Y」(圖18中在t9處所展示)、「激發感測放大器」(圖18中在t10處所展示)及「關閉列Y」(圖18中在t13處所展示，且此可在起始特定邏輯功能控制信號之前發生)指示與先前關於AND操作虛擬程式碼所闡述相同之功能性。一旦適當地組態選定列Y之組態(例如，若邏輯操作結果將儲存於對應於列Y之記憶體胞元中則選定列Y經啟用或若邏輯操作結果將不儲存於對應於列Y之記憶體胞元中則選定列Y經關閉以隔離記憶體胞元)，以上虛擬程式碼中之「啟動OR」便指示：OR控制信號變高(如圖18中在t11處所展示)，此致使通過電晶體1507-2導電。以此方式，啟動OR控制信號致使函數(例如，列X OR列Y)之值寫入至感測放大器。
在第一資料值(例如，列X)儲存於計算組件1531之次級鎖存器中且第二資料值(例如，列Y)儲存於感測放大器1506中之情況下，若累加器之動態鎖存器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則OR操作之結果取決於儲存於感測放大器1506中之資料值(例如，來自列Y)。若儲存於感測放大器1506中之資料值(例如，來自列Y)係一「1」，則OR操作之結果應係一「1」，但若儲存於感測放大器1506中之資料值(例如，來自列Y)係一「0」，則OR操作之結果應亦係一「0」。感測電路1550經組態使得：若累加器之動態鎖存器含有一「0」(其中電壓在節點S2上對應於一「0」)，則電晶體1509-2關斷且不導電(且通過電晶體1507-1亦關斷，此乃因AND控制信號未經確證)，因此感測放大器1506不耦合至接地(任一側)，且先前儲存於感測放大器1506中之資料 值保持未改變(例如，列Y資料值，使得若列Y資料值係一「1」則OR操作結果係一「1」，且若列Y資料值係一「0」則OR操作結果係一「0」)。
若累加器之動態鎖存器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則電晶體1509-2導電(通過電晶體1507-2同樣導電，此乃因OR控制信號經確證)，且耦合至資料線1505-2(D_)之感測放大器1506輸入耦合至接地，此乃因在節點S2上對應於一「1」之電壓致使電晶體1509-2連同通過電晶體1507-2(其亦導電，此乃因OR控制信號經確證)導電。以此方式，當累加器之次級鎖存器含有一「1」時將一「1」作為OR操作之一結果最初儲存於感測放大器1506中而不管先前儲存於感測放大器中之資料值如何。此操作使累加器中之資料未改變。在替代方案中，圖18針對涉及可能運算元組合(例如，列X/列Y資料值00、10、01及11)中之每一者之一OR邏輯操作展示耦合至感測放大器(例如，圖15中所展示之1506)之資料線(例如，圖15中所展示之1505-1(D)及1505-2(D_))上之電壓信號之行為及計算組件1531之次級鎖存器之節點S1及S2上之電壓信號之行為。
在OR操作之結果最初儲存於感測放大器1506中之後，以上虛擬程式碼中之「對OR撤銷啟動」指示：OR控制信號變低(如圖18中在t12處所展示)，從而致使通過電晶體1507-2停止導電以隔離感測放大器1506(及資料線D 1505-2)與接地。若先前未進行，則可關閉列Y(如圖18中在t13處所展示)且可停用感測放大器(如圖18中在t14處藉由ACT正控制信號變低且RnIF負控制信號變高所展示)。在隔離資料線之情況下，以上虛擬程式碼中之「預充電」可藉由一平衡操作導致資料線之一預充電，如先前所闡述及圖18中在t14處所展示。
圖15中所圖解說明之感測電路1550可如下提供額外邏輯操作彈 性。藉由在上文所闡述之AND及OR操作中用ANDinv控制信號之操作替代AND控制信號之操作及/或用ORinv控制信號之操作替代OR控制信號之操作，邏輯操作可自{列X AND列Y}改變為{~列X AND列Y}(其中「~列X」指示與列X資料值之一對立面，例如，NOT列X)且可自{列X OR列Y}改變為{~列X OR列Y}。舉例而言，在涉及反相資料值之一AND操作期間，可確證ANDinv控制信號而非AND控制信號，且在涉及反相資料值之一OR操作期間，可確證ORInv控制信號而非OR控制信號。啟動ORinv控制信號致使電晶體1514-1導電且啟動ANDinv控制信號致使電晶體1514-2導電。在每一情形中，確證適當之反相控制信號可使感測放大器翻轉且致使最初儲存於感測放大器1506中之結果為使用反相列X及真實列Y資料值之AND操作之結果或使用反相列X及真實列Y資料值之OR操作之結果。一個資料值之一真實或互補版本可在累加器中用於(舉例而言)藉由首先載入將反相之一資料值且其次載入將不反相之一資料值而執行邏輯操作(例如，AND、OR)。
在類似於上文關於使上文所闡述之AND及OR操作之資料值反相所闡述之一方法中，圖15中所展示之感測電路可藉由將非反相資料值放入至累加器之動態鎖存器中且使用彼資料來使感測放大器1506中之資料值反相而執行一NOT(例如，反相)操作。如先前所提及，啟動ORinv控制信號致使電晶體1514-1導電且啟動ANDinv控制信號致使電晶體1514-2導電。ORinv及/或ANDinv控制信號用於實施NOT函數，如下文進一步闡述：將列X複製至累加器中
對EQ撤銷啟動
開通列X
激發感測放大器(在此之後列X資料駐存於感測放大器中)
啟動LOAD(感測放大器資料(列X)傳送至累加器之節點S1及S2且動態地駐存於彼處)
對LOAD撤銷啟動
啟動ANDinv及ORinv(此將互補資料值放在資料線上)
此導致感測放大器中之資料值經反相(例如，使感測放大器鎖存器翻轉)
此操作使累加器中之資料未改變
對ANDinv及ORinv撤銷啟動
關閉列X
預充電
以上虛擬程式碼中所展示之「對EQ撤銷啟動」、「開通列X」、「激發感測放大器」、「啟動LOAD」及「對LOAD撤銷啟動」將相同功能性指示為在用於AND操作及OR操作之虛擬程式碼之前的上文所闡述之用於「將列X複製至累加器中」初始操作階段之虛擬程式碼中的相同操作。然而，不是在將列X資料載入至感測放大器1506中且複製至動態鎖存器中之後關閉列X及預充電，而是可將累加器之動態鎖存器中之資料值之一互補版本放置於資料線上且因此藉由啟用(例如，致使電晶體導電)及停用反相電晶體(例如，ANDinv及ORinv)而傳送至感測放大器1506。此導致感測放大器1506自先前儲存於感測放大器中之真實資料值翻轉至儲存於感測放大器中之一互補資料值(例如，反相資料值)。亦即，可藉由啟動及撤銷啟動ANDinv及ORinv而將累加器中之資料值之一真實或互補版本傳送至感測放大器。此操作使累加器中之資料未改變。
由於圖15中所展示之感測電路1550將AND、OR及NOT邏輯操作之結果最初儲存於感測放大器1506中(例如，感測放大器節點上)，因此此等邏輯操作結果可容易地且迅速地傳達至任一經啟用列及/或傳 達至計算組件1531之次級鎖存器中。亦可藉由在感測放大器1506激發之前適當激發AND、OR、ANDinv及/或ORinv控制信號(及具有耦合至特定控制信號之一閘極之對應電晶體之操作)而互換用於AND、OR及/或NOT邏輯操作之感測放大器1506及定序。
當以此方式執行邏輯操作時，感測放大器1506可預種有來自累加器之動態鎖存器之一資料值以減少所利用之總體電流，此乃因當累加器函數複製至感測放大器1506時感測放大器1506未處於全軌電壓(例如，供應電壓或接地/參考電壓)。關於一經預種感測放大器1506之一操作序列將資料線中之一者驅迫至參考電壓(從而使互補資料線處於VDD/2)或使互補資料線未改變。當感測放大器1506激發時，感測放大器1506將各別資料線拉至全軌。使用此操作序列將對一經啟用列中之資料重寫。
可藉由使用一傳統DRAM隔離(ISO)方案將兩個相鄰資料線互補對多工(「多工傳輸」)而完成一SHIFT操作。根據本發明之實施例，移位電路1523可用於使儲存於耦合至一特定互補資料線對之記憶體胞元中之資料值移位至對應於一不同互補資料線對之感測電路1550(例如，感測放大器1506)(例如，諸如對應於一左或右毗鄰互補資料線對之一感測放大器1506)。如本文中所使用，一感測放大器1506對應於在隔離電晶體1521-1及1521-2導電時感測放大器耦合至其之互補資料線對。SHIFT操作(向右或向左)不將列X資料值預複製至累加器中。可如下總結使列X向右移位之操作：對Norm撤銷啟動且啟動Shift
對EQ撤銷啟動
開通列X
激發感測放大器(在此之後經移位列X資料駐存於感測放大器中)
啟動Norm且對Shift撤銷啟動
關閉列X
預充電
在以上虛擬程式碼中，「對Norm撤銷啟動且啟動Shift」指示：一NORM控制信號變低，從而致使移位電路1523之隔離電晶體1521-1及1521-2不導電(例如，隔離感測放大器與對應互補資料線對)。SHIFT控制信號變高，從而致使隔離電晶體1521-3及1521-4導電，藉此將感測放大器1506耦合至左毗鄰互補資料線對(例如，針對左毗鄰互補資料線對在非導電隔離電晶體1521-1及1521-2之記憶體陣列側上)。
在組態移位電路1523之後，以上虛擬程式碼中所展示之「對EQ撤銷啟動」、「開通列X」及「激發感測放大器」將相同功能性指示為在用於AND操作及OR操作之虛擬程式碼之前的上文所闡述之用於「將列X複製至累加器中」初始操作階段之虛擬程式碼中的相同操作。在此等操作之後，耦合至左毗鄰互補資料線對之記憶體胞元之列X資料值向右移位且儲存於感測放大器1506中。
在以上虛擬程式碼中，「啟動Norm且對Shift撤銷啟動」指示：一NORM控制信號變高，從而致使移位電路1523之隔離電晶體1521-1及1521-2導電(例如，將感測放大器耦合至對應互補資料線對)，且SHIFT控制信號變低，從而致使隔離電晶體1521-3及1521-4不導電且隔離感測放大器1506與左毗鄰互補資料線對(例如，針對左毗鄰互補資料線對在非導電隔離電晶體1521-1及1521-2之記憶體陣列側上)。由於列X仍在作用中，因此已向右移位之列X資料值透過隔離電晶體1521-1及1521-2傳送至對應互補資料線對之列X。
在列X資料值向右移位至對應互補資料線對之後，停用選定列(例如，列X)，如以上虛擬程式碼中之「關閉列X」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉 選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由一平衡操作完成資料線之一預充電，如上文所闡述。
可如下總結使列X向左移位之操作：啟動Norm且對Shift撤銷啟動
對EQ撤銷啟動
開通列X
激發感測放大器(在此之後列X資料駐存於感測放大器中)
對Norm撤銷啟動且啟動Shift
將感測放大器資料(向左移位之列X)傳送至列X
關閉列X
預充電
在以上虛擬程式碼中，「啟動Norm且對Shift撤銷啟動」指示：一NORM控制信號變高，從而致使移位電路1523之隔離電晶體1521-1及1521-2導電，且SHIFT控制信號變低，從而致使隔離電晶體1521-3及1521-4不導電。此組態將感測放大器1506耦合至一對應互補資料線對且隔離感測放大器與右毗鄰互補資料線對。
在組態移位電路之後，以上虛擬程式碼中所展示之「對EQ撤銷啟動」、「開通列X」及「激發感測放大器」將相同功能性指示為在用於AND操作及OR操作之虛擬程式碼之前的上文所闡述之用於「將列X複製至累加器中」初始操作階段之虛擬程式碼中的相同操作。在此等操作之後，將耦合至對應於感測電路1550之互補資料線對之記憶體胞元之列X資料值儲存於感測放大器1506中。
在以上虛擬程式碼中，「對Norm撤銷啟動且啟動Shift」指示：一NORM控制信號變低，從而致使移位電路1523之隔離電晶體1521-1及1521-2不導電(例如，隔離感測放大器與對應互補資料線對)，且 SHIFT控制信號變高，從而致使隔離電晶體1521-3及1521-4導電，從而將感測放大器耦合至左毗鄰互補資料線對(例如，針對左毗鄰互補資料線對在非導電隔離電晶體1521-1及1521-2之記憶體陣列側上)。由於列X仍在作用中，因此已向左移位之列X資料值傳送至左毗鄰互補資料線對之列X。
在列X資料值向左移位至左毗鄰互補資料線對之後，停用選定列(例如，列X)，如由「關閉列X」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由一平衡操作完成資料線之一預充電，如上文所闡述。
根據各種實施例，舉例而言，可在一記憶體中處理器(PIM)器件之一記憶體陣列核心(諸如一DRAM每記憶體胞元一個電晶體(例如，1T1C)組態，為6F^2或4F^2記憶體胞元大小)中實現通用計算。與可在不將資料傳送出記憶體陣列(例如，DRAM)或激發一行解碼之情況下藉由並行計算一整個資料庫而達成之累積速度相反地，就單個指令速度而言未實現本文中所闡述之裝置及方法之優點。換言之，可消除資料傳送時間。舉例而言，本發明之裝置可使用耦合至一資料線(例如，一16K記憶體胞元行)之記憶體胞元中之資料值同時執行AND或OR。
在其中移出資料以用於邏輯操作處理(例如，使用32或64位元暫存器)之先前方法感測電路中，可並行執行與本發明之裝置相比較較少之操作。以此方式，與涉及與記憶體離散之一中央處理單元(CPU)使得資料必須在其之間傳送之習用組態相比較，有效地提供顯著較高通量。根據本發明之一裝置及/或方法亦可使用少於其中CPU與記憶體離散之組態之能量/面積。此外，本發明之一裝置及/或方法可對較 小能量/面積優點進行改良，此乃因記憶體中陣列邏輯操作藉由消除某些資料值傳送而節省能量。
儘管本文中已圖解說明及闡述包含感測電路、感測放大器、計算電路、動態鎖存器及/或移位電路之各種組合及組態之實例性實施例，但本發明之實施例不限於本文中明確陳述之彼等組合。本文中所揭示之感測電路、感測放大器、計算電路、動態鎖存器及/或移位電路之其他組合及組態明確地包含於本發明之範疇內。
儘管本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解，旨在實現相同結果之一配置可替代所展示之具體實施例。本發明意欲涵蓋本發明之一或多個實施例之改寫或變化。應理解，已以一說明性方式而非一限定性方式做出以上闡述。在審閱以上闡述後，熟習此項技術者將明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之一或多個實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之一或多個實施例之範疇應參考所附申請專利範圍連同授權此等申請專利範圍之等效內容之全部範疇來判定。
在前述實施方式中，出於簡化本發明之目的，將某些特徵一起集合於一單個實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中更多之特徵之意圖。而是，如以下申請專利範圍反映：發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，特此將以下申請專利範圍併入至實施方案中，其中每一請求項獨立地作為一單獨實施例。
302‧‧‧存取器件/特定記憶體胞元電晶體/記憶體胞元/存取電晶體/選定胞元
303‧‧‧儲存元件/電容器
304-X‧‧‧字線/列X
304-Y‧‧‧字線/列Y
305-1‧‧‧資料線/互補資料線
305-2‧‧‧資料線/互補資料線
306‧‧‧感測放大器/右毗鄰感測放大器/左毗鄰感測放大器
319‧‧‧控制信號
321-1‧‧‧隔離電晶體
321-2‧‧‧隔離電晶體
321-3‧‧‧隔離電晶體
321-4‧‧‧隔離電晶體
321-5‧‧‧隔離電晶體
321-6‧‧‧隔離電晶體
322‧‧‧控制信號/NORM控制信號
323‧‧‧移位電路
326‧‧‧控制信號
330‧‧‧記憶體陣列
350‧‧‧感測電路/計算組件
DIGIT(n-1)‧‧‧互補資料線/資料線
DIGIT(n-1)_‧‧‧互補資料線/資料線
DIGIT(n)‧‧‧互補資料線
DIGIT(n)_‧‧‧互補資料線
DIGIT(n+1)‧‧‧互補資料線/資料線
DIGIT(n+1)_‧‧‧互補資料線/資料線
INV‧‧‧控制信號
NORM‧‧‧控制信號
ROW X‧‧‧資料值/第一資料值/資料/感測放大器資料/信號/啟用信號
ROW Y‧‧‧資料/資料值/第二資料值/啟用信號
SHIFT‧‧‧控制信號

Claims (29)

  1. 一種裝置，其包括：一記憶體胞元陣列；及感測電路，其經由一感測線耦合至該記憶體胞元陣列，其中該感測電路經組態以將該感測線上對應於一第一邏輯資料值之一電壓感測為與一邏輯函數之一第二運算元相關聯之一電壓，該第一邏輯資料值部分地由讀取與該邏輯函數之一第一運算元相關聯的該記憶體胞元陣列之一第一記憶體胞元產生。
  2. 如請求項1之裝置，其中該感測電路經組態以將該感測線上對應於一第一「0」邏輯資料值之該電壓感測為與一AND邏輯函數之該第二運算元相關聯之該電壓，該第一「0」邏輯資料值部分地由讀取與該AND邏輯函數之該第一運算元相關聯的該記憶體胞元陣列之該第一記憶體胞元產生。
  3. 如請求項2之裝置，其中該感測電路進一步經組態以：在於該AND邏輯函數期間讀取該第一記憶體胞元之後對應於一「0」邏輯資料值之電壓在該感測線上之後不將該感測線預充電。
  4. 如請求項2之裝置，其中該感測電路進一步經組態以：在讀取儲存對應於一「1」邏輯資料值之一電荷之該第一記憶體胞元之後在讀取與該AND邏輯函數之一第二運算元相關聯之一第二記憶體胞元之前將該感測線預充電。
  5. 如請求項2之裝置，其中該感測電路進一步經組態以：當在讀取該第一記憶體胞元之後且在讀取與該AND邏輯函數之一第二運算元相關聯之一第二記憶體胞元之前該感測線上之一電壓小於一預充電電壓位準時，在讀取該第一記憶體胞元之後且在讀取該第二記憶體胞元之前不將該感測線預充電。
  6. 如請求項2之裝置，其中該感測電路進一步經組態以保持該感測線上對應於該「0」邏輯資料值之該電壓直至讀取與該AND邏輯函數之一第二運算元相關聯之一第二記憶體胞元。
  7. 如請求項2之裝置，其中該感測電路經組態以將該感測線上之與該AND邏輯函數之該第二運算元相關聯之該電壓感測為對應於一第二「0」邏輯資料值，該第二「0」邏輯資料值由被儲存於該第一記憶體胞元中之一電荷修改且進一步被儲存於一第二記憶體胞元中之一第二電荷修改的一感測線預充電電壓產生，其中儲存於該第二記憶體胞元中之該第二電荷對應於一「1」邏輯資料值。
  8. 如請求項2之裝置，其中該感測電路進一步經組態以：在讀取該第一記憶體胞元之後對應於一「1」邏輯資料值之電壓在該感測線上之後將該感測線預充電。
  9. 如請求項2之裝置，其中該感測電路進一步經組態以：當在讀取該第一記憶體胞元之後且在讀取與該AND邏輯函數之一第二運算元相關聯之一第二記憶體胞元之前該感測線上之一電壓大於一預充電電壓位準時，在讀取該第一記憶體胞元之後且在讀取該第二記憶體胞元之前將該感測線預充電。
  10. 如請求項2之裝置，其中該感測電路經組態以將該感測線上對應於一邏輯資料值之一電壓感測為與一AND邏輯函數之一第二運算元相關聯之一電壓，該邏輯資料值並非部分地由讀取與一AND邏輯函數之一第一運算元相關聯的該記憶體胞元陣列之一第一記憶體胞元產生。
  11. 如請求項2之裝置，其中該感測電路經組態以將該感測線上對應於一邏輯資料值之一電壓感測為與一AND邏輯函數之一第二運算元相關聯之一電壓，該邏輯資料值由被儲存於一第二記憶體 胞元中之一電荷修改之一感測線預充電電壓產生。
  12. 如請求項2之裝置，其中該感測電路經組態以將該感測線上對應於一第一「1」邏輯資料值之一電壓感測為與一OR邏輯函數之一第二運算元相關聯之一電壓，該第一「1」邏輯資料值部分地由讀取與該OR邏輯函數之一第一運算元相關聯的該記憶體胞元陣列之一第一記憶體胞元產生。
  13. 如請求項1之裝置，其中該感測電路經組態以將該感測線上對應於一第一「1」邏輯資料值之該電壓感測為與一OR邏輯函數之該第二運算元相關聯之該電壓，該第一「1」邏輯資料值部分地由讀取與該OR邏輯函數之該第一運算元相關聯的該記憶體胞元陣列之該第一記憶體胞元產生。
  14. 如請求項13之裝置，其中該感測電路進一步經組態以：在於該OR邏輯函數期間讀取該第一記憶體胞元之後對應於一「1」邏輯資料值之該電壓在該感測線上之後不將該感測線預充電。
  15. 一種裝置，其包括：一記憶體胞元陣列；及感測電路，其經由一感測線耦合至該記憶體胞元陣列，該感測電路經組態以執行涉及一第一記憶體胞元及一第二記憶體胞元之一邏輯函數，該感測電路包含：一感測放大器，其耦合至該感測線；及平衡電路，其耦合至該感測放大器，其中該平衡電路經組態以：在讀取該第一記憶體胞元之後在基於正執行之該邏輯函數之一類型及該感測線上之一電壓而讀取該第二記憶體胞元之前，選擇性地將該感測線預充電或不預充電。
  16. 如請求項15之裝置，其中該平衡電路進一步經組態以： 當在於一AND邏輯函數期間讀取該第一記憶體胞元之後對應於一「0」邏輯資料值之一電壓在該感測線上時，在讀取一第二記憶體胞元之前不將該感測線預充電；且當在於一OR邏輯函數期間讀取該第一記憶體胞元之後對應於一「1」邏輯資料值之一電壓在該感測線上時，在讀取一第二記憶體胞元之前不將該感測線預充電。
  17. 如請求項15之裝置，其中該平衡電路進一步經組態以：當在於一AND邏輯函數期間讀取該第一記憶體胞元之後對應於一「1」邏輯資料值之一電壓在該感測線上時，在讀取一第二記憶體胞元之前將該感測線預充電；且當在於一OR邏輯函數期間讀取該第一記憶體胞元之後對應於一「0」邏輯資料值之一電壓在該感測線上時，在讀取一第二記憶體胞元之前將該感測線預充電。
  18. 如請求項15之裝置，其中該感測電路進一步經組態以在切換關於一AND或OR邏輯函數之一位元時比在感測該第一或第二記憶體胞元時消耗較少電力。
  19. 一種裝置，其包括：一記憶體胞元陣列；及感測電路，其經由一對互補感測線耦合至該記憶體胞元陣列，該感測電路包含：一感測放大器，其耦合至該對互補感測線；及平衡電路，其耦合至該感測放大器，該平衡電路包含經組態以致使對應於一AND邏輯函數及一OR邏輯函數之一結果之電壓出現在該對互補感測線上之電晶體。
  20. 如請求項19之裝置，其中該平衡電路包括：一第一電晶體； 一第二電晶體；及一第三電晶體，其中：該第一電晶體之一第一源極/汲極區域耦合至該第二電晶體之一第一源極/汲極區域及該對互補感測線中之一第一者；該第三電晶體之一第一源極/汲極區域耦合至該第二電晶體之一第二源極/汲極區域及該對互補感測線中之一第二者；該第一電晶體之一第二源極/汲極區域及該第二電晶體之一第二源極/汲極區域耦合至一預充電電壓供應器；且該第一電晶體之一閘極耦合至該第二電晶體之一閘極。
  21. 如請求項20之裝置，其中該平衡電路進一步包括：一第四電晶體之一第一源極/汲極區域，其耦合至一第五電晶體之一第一源極/汲極區域；一第六電晶體之一第一源極/汲極區域，其耦合至一第七電晶體之一第一源極/汲極區域；該第四電晶體之一第二源極/汲極區域及該第六電晶體之一第二源極/汲極區域耦合至與該記憶體胞元陣列相關聯之供應電壓；該第五電晶體之一第二源極/汲極區域及該第七電晶體之一第二源極/汲極區域耦合至該第一電晶體之該閘極及該第三電晶體之該閘極；該第五電晶體之一閘極耦合至該對互補感測線中之該第一者；及該第七電晶體之一閘極耦合至該對互補感測線中之該第二者。
  22. 如請求項19之裝置，其中該平衡電路進一步包括：一第四電晶體之一第一源極/汲極區域耦合至一OR邏輯函數控 制信號線；一第五電晶體之一第一源極/汲極區域耦合至一AND邏輯函數控制信號線；該第四電晶體之一第二源極/汲極區域及該第五電晶體之一第二源極/汲極區域耦合至該第一電晶體之該閘極及該第三電晶體之該閘極；該第四電晶體之一閘極可切換地耦合至該對互補感測線中之該第一者；且該第五電晶體之一閘極可切換地耦合至該對互補感測線中之該第二者。
  23. 如請求項22之裝置，其中該平衡電路進一步包括耦合至一接地參考的一第六電晶體之一第一源極/汲極區域、耦合至該第一電晶體之該閘極及該第三電晶體之該閘極的該第六電晶體之一第二源極/汲極區域及耦合至一平衡控制信號線的第八電晶體之一閘極。
  24. 如請求項23之裝置，其進一步包括經組態以選擇性地將該對互補感測線中之至多一者耦合至一接地參考之反相電路。
  25. 如請求項24之裝置，其中該反相電路包含：一第一反相電晶體之一第一源極/汲極區域，其耦合至一第一下拉電晶體之一第一源極/汲極區域；一第二反相電晶體之一第一源極/汲極區域，其耦合至一第二下拉電晶體之一第一源極/汲極區域；一第一負載電晶體之一第一源極/汲極區域，其耦合至該第一反相電晶體之一第二源極/汲極區域及該對互補感測線中之一第一者；該第一負載電晶體之一第二源極/汲極區域，其耦合至該第一 下拉電晶體之一閘極；一第二負載電晶體之一第一源極/汲極區域，其耦合至該第二反相電晶體之一第二源極/汲極區域及該對互補感測線中之一第二者；該第二負載電晶體之一第二源極/汲極區域，其耦合至該第二下拉電晶體之一閘極；該第一負載電晶體之一閘極，其耦合至該第二負載電晶體之一閘極及一LOAD控制信號線；該第一下拉電晶體之一第二源極/汲極區域及該第二下拉電晶體之一第二源極/汲極區域，其耦合至一接地參考；及該第一反相電晶體之一閘極及該第二反相電晶體之一閘極，其耦合至一INVERT控制信號線。
  26. 如請求項19之裝置，其進一步包括經組態以選擇性地將該對互補感測線中之一者之一第一部分耦合至一接地參考且不將該對互補感測線中之另一者之一第一部分耦合至該接地參考之反相電路，其中該反相電路包含：一第一反相電晶體之一第一源極/汲極區域，其耦合至一第一下拉電晶體之一第一源極/汲極區域；一第二反相電晶體之一第一源極/汲極區域，其耦合至一第二下拉電晶體之一第一源極/汲極區域；一第一負載電晶體之一第一源極/汲極區域，其耦合至該第一反相電晶體之一第二源極/汲極區域及該對互補感測線中之一第一者；該第一負載電晶體之一第二源極/汲極區域，其耦合至該第一下拉電晶體之一閘極；一第二負載電晶體之一第一源極/汲極區域，其耦合至該第二 反相電晶體之一第二源極/汲極區域及該對互補感測線中之一第二者；該第二負載電晶體之一第二源極/汲極區域，其耦合至該第二下拉電晶體之一閘極；該第一負載電晶體之一閘極，其耦合至該第二負載電晶體之一閘極及一LOAD控制信號線；該第一下拉電晶體之一第二源極/汲極區域及該第二下拉電晶體之一第二源極/汲極區域，其耦合至一接地參考；及該第一反相電晶體之一閘極及該第二反相電晶體之一閘極，其耦合至一INVERT控制信號線。
  27. 一種方法，其包括：以儲存於一記憶體胞元陣列之一第一記憶體胞元中之一電荷將耦合該記憶體胞元陣列及感測電路之一感測線之一預充電電壓修改為一經修改電壓；在基於正執行之一邏輯函數之一類型及該經修改電壓而以儲存於一第二記憶體胞元中之一電荷修改該經修改電壓之前，選擇性地不將該感測線自該經修改電壓平衡至該預充電電壓。
  28. 如請求項27之方法，其進一步包括：當該經修改電壓在一AND邏輯函數期間對應於一「0」邏輯資料值時，在將該第二記憶體胞元耦合至該感測線之前不將該感測線預充電；及當該經修改電壓在一OR邏輯函數期間對應於一「1」邏輯資料值時，在將該第二記憶體胞元耦合至該感測線之前不將該感測線預充電。
  29. 如請求項27之方法，其進一步包括：當該經修改電壓在一AND邏輯函數期間對應於一「1」邏輯資 料值時，在將該第二記憶體胞元耦合至該感測線之前將該感測線預充電；及當該經修改電壓在一OR邏輯函數期間對應於一「0」邏輯資料值時，在將該第二記憶體胞元耦合至該感測線之前將該感測線預充電。
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Families Citing this family (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
WO2016144726A1 (en) 2015-03-12 2016-09-15 Micron Technology, Inc. Apparatuses and methods for data movement
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) * 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) * 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) * 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
US10373666B2 (en) 2016-11-08 2019-08-06 Micron Technology, Inc. Apparatuses and methods for compute components formed over an array of memory cells
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10083973B1 (en) * 2017-08-09 2018-09-25 Micron Technology, Inc. Apparatuses and methods for reading memory cells
US10388335B2 (en) 2017-08-14 2019-08-20 Micron Technology, Inc. Sense amplifier schemes for accessing memory cells
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US20190304516A1 (en) * 2018-03-28 2019-10-03 Micron Technology, Inc. Apparatuses and methods for coupling data lines in memory devices
US10319425B1 (en) * 2018-03-29 2019-06-11 QUALCOMM Technologies Incorporated Offset-cancellation sensing circuit (OCSC)-based non-volatile (NV) memory circuits
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US12118056B2 (en) 2019-05-03 2024-10-15 Micron Technology, Inc. Methods and apparatus for performing matrix transformations within a memory array
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
CN111292782B (zh) * 2019-10-21 2021-11-02 北京潼荔科技有限公司 非易失性随机存取存储器及存取方法
US11289151B2 (en) * 2019-11-08 2022-03-29 Micron Technology, Inc. Cross-coupled transistor threshold voltage mismatch compensation and related devices, systems, and methods
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11074956B1 (en) * 2020-03-02 2021-07-27 Micron Technology, Inc. Arbitrated sense amplifier
US11403111B2 (en) 2020-07-17 2022-08-02 Micron Technology, Inc. Reconfigurable processing-in-memory logic using look-up tables
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory
US11355170B1 (en) * 2020-12-16 2022-06-07 Micron Technology, Inc. Reconfigurable processing-in-memory logic
US11727980B2 (en) * 2021-03-30 2023-08-15 Micron Technology, Inc. Apparatuses and methods for single-ended global and local input/output architecture
US20230412083A1 (en) * 2022-05-31 2023-12-21 Texas Instruments Incorporated Quasi-resonant isolated voltage converter
CN117577148B (zh) * 2024-01-15 2024-05-03 长鑫存储技术(西安)有限公司 半导体存储器

Family Cites Families (277)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380046A (en) 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS6032911B2 (ja) 1979-07-26 1985-07-31 株式会社東芝 半導体記憶装置
US4435792A (en) 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
US4727474A (en) 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
JPH0787032B2 (ja) * 1985-07-08 1995-09-20 日本電気アイシ−マイコンシステム株式会社 半導体記憶装置
EP0214718A3 (en) 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
JPH0682520B2 (ja) * 1987-07-31 1994-10-19 株式会社東芝 半導体メモリ
US5201039A (en) 1987-09-30 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Multiple address-space data processor with addressable register and context switching
US4843264A (en) 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
US5276643A (en) 1988-08-11 1994-01-04 Siemens Aktiengesellschaft Integrated semiconductor circuit
DE3886742D1 (de) * 1988-08-11 1994-02-10 Siemens Ag Integrierte Halbleiterschaltung mit einem Speicherbereich.
JPH0713858B2 (ja) 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US4958378A (en) 1989-04-26 1990-09-18 Sun Microsystems, Inc. Method and apparatus for detecting changes in raster data
US5253308A (en) 1989-06-21 1993-10-12 Amber Engineering, Inc. Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing
DE69132495T2 (de) 1990-03-16 2001-06-13 Texas Instruments Inc., Dallas Verteilter Verarbeitungsspeicher
US5034636A (en) 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
US5210850A (en) 1990-06-15 1993-05-11 Compaq Computer Corporation Memory address space determination using programmable limit registers with single-ended comparators
JP3361825B2 (ja) 1990-08-22 2003-01-07 テキサス インスツルメンツ インコーポレイテツド メモリ・アレイ・アーキテクチャ
JPH06103599B2 (ja) 1990-11-16 1994-12-14 三菱電機株式会社 半導体集積回路装置
US5325519A (en) 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
FR2685973B1 (fr) 1992-01-03 1994-02-25 France Telecom Point memoire pour memoire associative.
KR950005095Y1 (ko) 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
KR940004434A (ko) 1992-08-25 1994-03-15 윌리엄 이. 힐러 스마트 다이나믹 랜덤 억세스 메모리 및 그 처리방법
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
US5485373A (en) 1993-03-25 1996-01-16 Taligent, Inc. Language-sensitive text searching system with modified Boyer-Moore process
US5440482A (en) 1993-03-25 1995-08-08 Taligent, Inc. Forward and reverse Boyer-Moore string searching of multilingual text having a defined collation order
US5754478A (en) 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
JP2663838B2 (ja) 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
USRE38802E1 (en) * 1994-03-19 2005-09-27 Sony Corporation Method for reproducing compressed information data from a disk using a spatial frequency less than the track pitch
JP3251421B2 (ja) 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
JPH0831168A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体記憶装置
US5481500A (en) 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5615404A (en) 1994-10-31 1997-03-25 Intel Corporation System having independently addressable bus interfaces coupled to serially connected multi-ported signal distributors generating and maintaining frame based polling schedule favoring isochronous peripherals
US5638128A (en) 1994-11-08 1997-06-10 General Instrument Corporation Of Delaware Pixel interpolation filters for video decompression processor
US5724366A (en) 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR0146530B1 (ko) 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
JP2812262B2 (ja) 1995-08-31 1998-10-22 日本電気株式会社 連想記憶装置
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
JP2817836B2 (ja) 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
JP3356612B2 (ja) 1996-02-29 2002-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速な輪郭スムージング方法及び装置
US6092186A (en) 1996-05-07 2000-07-18 Lucent Technologies Inc. Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device
US5915084A (en) 1996-09-30 1999-06-22 Advanced Micro Devices, Inc. Scannable sense amplifier circuit
US5991209A (en) 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
US6510098B1 (en) 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
JPH1115773A (ja) 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US5935263A (en) 1997-07-01 1999-08-10 Micron Technology, Inc. Method and apparatus for memory array compressed data testing
US6195734B1 (en) 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6181698B1 (en) 1997-07-09 2001-01-30 Yoichi Hariguchi Network routing table using content addressable memory
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US5991785A (en) 1997-11-13 1999-11-23 Lucent Technologies Inc. Determining an extremum value and its index in an array using a dual-accumulation processor
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6163862A (en) 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
JP3488612B2 (ja) 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US5986942A (en) 1998-01-20 1999-11-16 Nec Corporation Semiconductor memory device
JPH11260057A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体記憶装置
JPH11265995A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11306751A (ja) 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US7409694B2 (en) 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
JP2000173269A (ja) 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US6389507B1 (en) 1999-01-15 2002-05-14 Gigabus, Inc. Memory device search system and method
US5999435A (en) 1999-01-15 1999-12-07 Fast-Chip, Inc. Content addressable memory device
US6134164A (en) 1999-04-22 2000-10-17 International Business Machines Corp. Sensing circuit for a memory cell array
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6157578A (en) 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
US6208544B1 (en) 1999-09-09 2001-03-27 Harris Corporation Content addressable memory cell providing simultaneous read and compare capability
US6578058B1 (en) 1999-10-06 2003-06-10 Agilent Technologies, Inc. System and method for comparing values from target systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6442089B1 (en) * 1999-12-22 2002-08-27 Intel Corporation Multi-level, low voltage swing sensing scheme for high speed memory design
US6418498B1 (en) 1999-12-30 2002-07-09 Intel Corporation Integrated system management memory for system management interrupt handler independent of BIOS and operating system
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
WO2001057875A1 (fr) 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
WO2001065359A2 (en) 2000-02-29 2001-09-07 Peter Petrov Method and apparatus for building a memory image
US7028170B2 (en) 2000-03-08 2006-04-11 Sun Microsystems, Inc. Processing architecture having a compare capability
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US6678678B2 (en) 2000-03-09 2004-01-13 Braodcom Corporation Method and apparatus for high speed table search
JP3822412B2 (ja) 2000-03-28 2006-09-20 株式会社東芝 半導体記憶装置
US6965648B1 (en) 2000-05-04 2005-11-15 Sun Microsystems, Inc. Source synchronous link integrity validation
KR100869870B1 (ko) 2000-07-07 2008-11-24 모사이드 테크놀로지스, 인코포레이티드 메모리 소자에서의 읽기 명령 수행 방법 및 ｄｒａｍ액세스 방법
US6466499B1 (en) 2000-07-11 2002-10-15 Micron Technology, Inc. DRAM sense amplifier having pre-charged transistor body nodes
US6553556B1 (en) 2000-08-18 2003-04-22 Micron Technology Programmable element latch circuit
US7302582B2 (en) 2000-08-21 2007-11-27 United States Postal Service Delivery point validation system
US6301164B1 (en) 2000-08-25 2001-10-09 Micron Technology, Inc. Antifuse method to repair columns in a prefetched output memory architecture
US6704828B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
US6948056B1 (en) 2000-09-28 2005-09-20 Intel Corporation Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
US6304477B1 (en) 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
US6563754B1 (en) 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6650158B2 (en) 2001-02-21 2003-11-18 Ramtron International Corporation Ferroelectric non-volatile logic elements
US6807614B2 (en) 2001-07-19 2004-10-19 Shine C. Chung Method and apparatus for using smart memories in computing
US7546438B2 (en) 2001-07-19 2009-06-09 Chung Shine C Algorithm mapping, specialized instructions and architecture features for smart memory computing
ITRM20010531A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US7260672B2 (en) 2001-09-07 2007-08-21 Intel Corporation Using data stored in a destructive-read memory
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
US20040073773A1 (en) 2002-02-06 2004-04-15 Victor Demjanenko Vector processor architecture and methods performed therein
US6707729B2 (en) 2002-02-15 2004-03-16 Micron Technology, Inc. Physically alternating sense amplifier activation
AU2003221680A1 (en) 2002-04-09 2003-10-27 The Research Foundation Of State University Of New York Multiplier-based processor-in-memory architectures for image and graphics processing
JP2003331598A (ja) 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体記憶装置
US7406494B2 (en) 2002-05-14 2008-07-29 Texas Instruments Incorporated Method of generating a cycle-efficient bit-reverse index array for a wireless communication system
JP2003346484A (ja) * 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6789099B2 (en) 2002-06-10 2004-09-07 International Business Machines Corporation Sense-amp based adder with source follower evaluation tree
US7054178B1 (en) 2002-09-06 2006-05-30 Etron Technology, Inc. Datapath architecture for high area efficiency
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
JP4229674B2 (ja) * 2002-10-11 2009-02-25 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
US7079407B1 (en) 2002-10-18 2006-07-18 Netlogic Microsystems, Inc. Content addressable memory (CAM) device including match line sensing
US6765834B2 (en) 2002-11-19 2004-07-20 Hewlett-Packard Development Company, L.P. System and method for sensing memory cells of an array of memory cells
US6731542B1 (en) 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
KR100546307B1 (ko) 2002-12-05 2006-01-26 삼성전자주식회사 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
US6888372B1 (en) 2002-12-20 2005-05-03 Altera Corporation Programmable logic device with soft multiplier
AU2002353406A1 (en) 2002-12-27 2004-07-22 Solid State System Co., Ltd. Nonvolatile memory unit with specific cache
US7346903B2 (en) 2003-02-04 2008-03-18 Sun Microsystems, Inc. Compiling and linking modules of a cycle-based logic design
US6768679B1 (en) 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
US6819612B1 (en) 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
US7574466B2 (en) 2003-04-23 2009-08-11 Micron Technology, Inc. Method for finding global extrema of a set of shorts distributed across an array of parallel processing elements
US7447720B2 (en) 2003-04-23 2008-11-04 Micron Technology, Inc. Method for finding global extrema of a set of bytes distributed across an array of parallel processing elements
US7454451B2 (en) 2003-04-23 2008-11-18 Micron Technology, Inc. Method for finding local extrema of a set of values for a parallel processing element
US9015390B2 (en) 2003-04-25 2015-04-21 Micron Technology, Inc. Active memory data compression system and method
DE10319271A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
JP3898152B2 (ja) 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
ATE366985T1 (de) 2003-09-04 2007-08-15 Koninkl Philips Electronics Nv Integrierte schaltung und verfahren zum cache- umabbilden
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7913125B2 (en) 2003-11-04 2011-03-22 Lsi Corporation BISR mode to test the redundant elements and regular functional memory to avoid test escapes
US6950771B1 (en) 2003-12-09 2005-09-27 Xilinx, Inc. Correlation of electrical test data with physical defect data
US7401281B2 (en) 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
US7631236B2 (en) 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7120063B1 (en) 2004-05-07 2006-10-10 Spansion Llc Flash memory cell and methods for programming and erasing
US8522205B2 (en) 2004-05-18 2013-08-27 Oracle International Corporation Packaging multiple groups of read-only files of an application's components into multiple shared libraries
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7061817B2 (en) 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7434024B2 (en) 2004-08-30 2008-10-07 Ati Technologies, Inc. SIMD processor with register addressing, buffer stall and methods
US20060069849A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US7685365B2 (en) 2004-09-30 2010-03-23 Intel Corporation Transactional memory execution utilizing virtual memory
US20060149804A1 (en) 2004-11-30 2006-07-06 International Business Machines Corporation Multiply-sum dot product instruction with mask and splat
US7230851B2 (en) 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100673901B1 (ko) 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7543119B2 (en) 2005-02-10 2009-06-02 Richard Edward Hessel Vector processor
US7624313B2 (en) 2005-03-28 2009-11-24 Hewlett-Packard Development Company, L.P. TCAM BIST with redundancy
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7193898B2 (en) 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
KR100720644B1 (ko) 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
JP4804479B2 (ja) 2005-12-13 2011-11-02 スパンション エルエルシー 半導体装置およびその制御方法
JP5129450B2 (ja) 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 情報処理装置
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4989900B2 (ja) 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
TW200828333A (en) 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
KR100723530B1 (ko) * 2006-06-01 2007-05-30 삼성전자주식회사 반도체 메모리 장치에 사용되는 타이밍 측정 신호 생성기,타이밍 조절 장치 및 타이밍 조절 방법
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7372715B2 (en) 2006-06-14 2008-05-13 Micron Technology, Inc. Architecture and method for NAND flash memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7724559B2 (en) 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7443729B2 (en) 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7692466B2 (en) 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7805587B1 (en) 2006-11-01 2010-09-28 Nvidia Corporation Memory addressing controlled by PTE fields
US8151082B2 (en) 2007-12-06 2012-04-03 Fusion-Io, Inc. Apparatus, system, and method for converting a storage request into an append data storage command
US7471536B2 (en) 2006-12-08 2008-12-30 Texas Instruments Incorporated Match mismatch emulation scheme for an addressed location in a CAM
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7743303B2 (en) 2007-01-22 2010-06-22 Micron Technology, Inc. Defective memory block remapping method and system, and memory device and processor-based system using same
US7937535B2 (en) 2007-02-22 2011-05-03 Arm Limited Managing cache coherency in a data processing apparatus
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7492640B2 (en) 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
US7596035B2 (en) * 2007-06-29 2009-09-29 Micron Technology, Inc. Memory device bit line sensing system and method that compensates for bit line resistance variations
JP2009009665A (ja) 2007-06-29 2009-01-15 Elpida Memory Inc 半導体記憶装置
US7996749B2 (en) 2007-07-03 2011-08-09 Altera Corporation Signal loss detector for high-speed serial interface of a programmable logic device
US7489543B1 (en) 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7694195B2 (en) 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
US7869273B2 (en) 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7787319B2 (en) 2007-09-06 2010-08-31 Innovative Silicon Isi Sa Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7663928B2 (en) 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
US8156299B2 (en) 2007-10-19 2012-04-10 Virident Systems Inc. Managing memory systems containing components with asymmetric characteristics
US7924628B2 (en) 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7979667B2 (en) 2007-12-10 2011-07-12 Spansion Llc Memory array search engine
US7755960B2 (en) 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US8495438B2 (en) 2007-12-28 2013-07-23 Texas Instruments Incorporated Technique for memory imprint reliability improvement
US7808854B2 (en) 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
US20090254694A1 (en) 2008-04-02 2009-10-08 Zikbit Ltd. Memory device with integrated parallel processing
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
KR100911203B1 (ko) * 2008-06-04 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로
US8339824B2 (en) 2008-07-02 2012-12-25 Cooke Laurence H Nearest neighbor serial content addressable memory
US8555037B2 (en) 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8417921B2 (en) 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR101596283B1 (ko) 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8484276B2 (en) 2009-03-18 2013-07-09 International Business Machines Corporation Processing array data on SIMD multi-core processor architectures
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US8412987B2 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
US9076527B2 (en) 2009-07-16 2015-07-07 Mikamonu Group Ltd. Charge sharing in a TCAM array
US8238173B2 (en) 2009-07-16 2012-08-07 Zikbit Ltd Using storage cells to perform computation
JP4951041B2 (ja) 2009-08-06 2012-06-13 株式会社東芝 半導体記憶装置
EP2467133B1 (en) 2009-08-18 2014-01-22 Dow Corning Corporation Multi-layer transdermal patch
US8059438B2 (en) 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
WO2011048522A2 (en) 2009-10-21 2011-04-28 Zikbit Ltd. Neighborhood operations for parallel processing
US9477636B2 (en) 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
US8650232B2 (en) 2009-10-26 2014-02-11 Via Technologies, Inc. System and method for determination of a horizontal minimum of digital values
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
KR20110054773A (ko) 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US8089815B2 (en) 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
JP5467854B2 (ja) * 2009-12-15 2014-04-09 日本発條株式会社 超音波の強度測定方法及び強度測定装置
US8605015B2 (en) 2009-12-23 2013-12-10 Syndiant, Inc. Spatial light modulator with masking-comparators
JP2011146102A (ja) 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びデータ処理システム
CN102141905B (zh) 2010-01-29 2015-02-25 上海芯豪微电子有限公司 一种处理器体系结构
US8164942B2 (en) 2010-02-01 2012-04-24 International Business Machines Corporation High performance eDRAM sense amplifier
US8533245B1 (en) 2010-03-03 2013-09-10 Altera Corporation Multipliers with a reduced number of memory blocks
WO2011137189A1 (en) 2010-04-27 2011-11-03 Cornell Research Foundation System and methods for mapping and searching objects in multidimensional space
KR101119371B1 (ko) 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
US8559232B2 (en) 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
US8189402B2 (en) 2010-06-16 2012-05-29 Ememory Technology Inc. Sensing circuit for memory cell supplied with low power
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
KR101143471B1 (ko) 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US20120017039A1 (en) 2010-07-16 2012-01-19 Plx Technology, Inc. Caching using virtual memory
US8238141B2 (en) * 2010-08-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. VSS-sensing amplifier
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8347154B2 (en) 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US8332367B2 (en) 2010-10-20 2012-12-11 International Business Machines Corporation Parallel data redundancy removal
KR101148352B1 (ko) 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5528987B2 (ja) 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8553482B2 (en) 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
US9165023B2 (en) 2011-01-31 2015-10-20 Freescale Semiconductor, Inc. Integrated circuit device and method for determining an index of an extreme value within an array of values
KR20120088973A (ko) 2011-02-01 2012-08-09 삼성전자주식회사 로컬 센스앰프 회로 및 이를 포함하는 반도체 메모리 장치
JP2012174016A (ja) 2011-02-22 2012-09-10 Renesas Electronics Corp データ処理装置およびそのデータ処理方法
JP5259765B2 (ja) 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
US8725730B2 (en) 2011-05-23 2014-05-13 Hewlett-Packard Development Company, L.P. Responding to a query in a data processing system
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
CN103907157B (zh) 2011-10-28 2017-10-17 慧与发展有限责任合伙企业 进行行移位的可移位存储器
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
US9830158B2 (en) 2011-11-04 2017-11-28 Nvidia Corporation Speculative execution and rollback
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
GB2511957B (en) 2011-11-22 2015-02-11 Mips Tech Inc Processor with kernel mode access to user space virtual addresses
US9665371B2 (en) 2011-11-30 2017-05-30 Intel Corporation Providing vector horizontal compare functionality within a vector register
KR20130072869A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 프리차지 회로 및 비휘발성 메모리 장치
WO2013095592A1 (en) 2011-12-22 2013-06-27 Intel Corporation Apparatus and method for vector compute and accumulate
US20130286705A1 (en) 2012-04-26 2013-10-31 David B. Grover Low power content addressable memory hitline precharge and sensing circuit
US8938603B2 (en) 2012-05-31 2015-01-20 Samsung Electronics Co., Ltd. Cache system optimized for cache miss detection
US20130332707A1 (en) 2012-06-07 2013-12-12 Intel Corporation Speed up big-number multiplication using single instruction multiple data (simd) architectures
US9064555B2 (en) * 2012-11-26 2015-06-23 Oracle International Corporation Secondary bit line equalizer
KR102062301B1 (ko) 2013-01-03 2020-01-03 삼성전자주식회사 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법
US20140215185A1 (en) 2013-01-29 2014-07-31 Atmel Norway Fetching instructions of a loop routine
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9171153B2 (en) 2013-05-17 2015-10-27 Hewlett-Packard Development Company, L.P. Bloom filter with memory element
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US9087607B2 (en) * 2013-11-12 2015-07-21 International Business Machines Corporation Implementing sense amplifier for sensing local write driver with bootstrap write assist for SRAM arrays
US10838865B2 (en) 2014-05-08 2020-11-17 Micron Technology, Inc. Stacked memory device system interconnect directory-based cache coherence methodology
WO2015171905A1 (en) 2014-05-08 2015-11-12 Micron Technology, Inc. In-memory lightweight coherency
US9847110B2 (en) * 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector

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