JPH0444694A - デュアルポートメモリ装置 - Google Patents

デュアルポートメモリ装置

Info

Publication number
JPH0444694A
JPH0444694A JP2149773A JP14977390A JPH0444694A JP H0444694 A JPH0444694 A JP H0444694A JP 2149773 A JP2149773 A JP 2149773A JP 14977390 A JP14977390 A JP 14977390A JP H0444694 A JPH0444694 A JP H0444694A
Authority
JP
Japan
Prior art keywords
address
circuits
memory device
dual port
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2149773A
Other languages
English (en)
Other versions
JP2573395B2 (ja
Inventor
Keiji Namimoto
浪本　敬二
Taiga Hayashi
大雅 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2149773A priority Critical patent/JP2573395B2/ja
Priority to US07/711,800 priority patent/US5289426A/en
Priority to KR1019910009499A priority patent/KR950010138B1/ko
Publication of JPH0444694A publication Critical patent/JPH0444694A/ja
Application granted granted Critical
Publication of JP2573395B2 publication Critical patent/JP2573395B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Image Input (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ランダムアクセスメモリに関し、特にアドレ
ス変換機能を備えたデュアルポートメモリ装置に関する
。
（従来の技術） 超ＬＳＩ技術の発展に伴って、メモリシステムにも様々
な態様が考案されている。その一つとして、データの読
みだし書き込みを行うシステム（ポート）を２糾有する
デュアルポートメモリが、マイクロプロセッサ技術で用
いられている。例えば、トランスピユータ型ＣＰＵの場
合、２組のマイクロプロセッサが共通のメモリに接続さ
れ同時にアクセスしデータ交換を行うものがある。この
方法は、並列処理システムを構成する上でかなり効果が
期待できる。
（発明が解決しようとする課題） この様なデュアルポートメモリの場合、その構成が１ポ
ートメモリと大きく異なり、本来更に多方面にわたる応
用が可能であるはずだが、従来その様な可能性を開発す
る研究が為されていなかった。
本発明は、上述した状況に鑑みてなされたもので、その
目的は、データのやり取りを極めて高速に行うことので
きるデュアルポートメモリ装置を提供することである。
［発明の構成］ （課題を解決するための手段） 本発明は、上記問題点に鑑み、デュアルポートメモリの
新たな可能性を追及した。その結果が本発明である。即
ち、本発明によるデュアルホトメモリは、メモリアレイ
と、このメモリアレイに格納されたデータの読みだし書
き込みを行う２組のポートを備え、夫々のポートは、前
記メモリアレイの所定のアドレスをアクセスする為のア
クセス信号を出力するアドレス回路と、このアドレス回
路で指定されたアドレスについてデータの入出力を行う
入出力回路と、これらアドレス回路と入出力回路の制御
を行う制御回路とを有し、前記２組のポートのアドレス
回路には、異なる座標系によるアドレス指定情報を入力
し、前記メモリアレイのアクセスに必要なアクセス信号
に変換する機能が設けられている。
（作用） この様な構成により、複数の座標系によるデータの読み
たし書き込みが極めて高速に行なわれる。
（実施例〉 第１図に、本発明の第一実施例によるデュアルポートメ
モリを示す。このメモリは、メモリアレイ（ＲＡＭ）５
と、このメモリアレイに格納されたデータの読みたし書
き込みを行う２組のポート１０．２０を備え、夫々のポ
ートは、前記メモリアレイ５内の所定の物理的アドレス
をアクセスする為のアクセス信号Ａを出力するアドレス
回路１３．２３と、このアドレス回路１３．２３で指定
されたアドレスについてデータＤ　（ｐ）　、　Ｄ（ｑ
）の入出力を行う入出力回路１．５．２５と、これらア
ドレス回路１３．２３と入出力回路１５゜２５の制御を
行う制御回路１７．２７とからなっている。この２組の
ポートのアドレス回路１５゜２５には、異なる座標系に
よるアドレス指定情報Ａ　（ｐ）　、　　Ａ　（ｑ）を
入力し、前記メモリアレイ５のアクセスに必要なアクセ
ス信号Ａに変換する機能が設けられている。
アドレス回路１．３．２３には、所定の座標によるアド
レスのほかに、座標変換を指定する信号も与えられる。
この座標変換指定信号によって、内部の座標変換を表す
変換テーブルを書き換えることかできる。
ここて利用する座標系としては、第２図に示した様に、
第１の系がＱを原点とする直交座標系、第２の系がＰを
原点とする極座標系とする場合や、第３図に示した様に
第１の系がＱを原点とする極座標系、第２の系かＰを原
点とする極座標系とする場合などがある。すなわち、極
座標について言えば、原点からアクセスすべき点までの
距離Ｒと一定の直線からの離角αがＡ　（ｐ）で与えら
れ、これがアドレス回路１３でメモリの内部アドレスＡ
に変換される。−船釣に言えば、原点を適宜指定し、適
当な直線または曲線及び直交または斜交座標系を選ぶこ
とができる。
即ち、内部アドレスをＡとすると、座標変数をＸＩ、Ｘ
２として、第１の系の変換はＡ−ｆ。
（ｘ＋　、Ｘ２　）となり、第２の系の変換はＡ−ｆ２
　　（ｘ＋　、Ｘ２　）となる。図では、このアドレス
で指定されるメモリ位置に記憶されているデータをＳ　
−Ｍ　（ｘＨ、Ｘ２　）　、またはＤ−Ｍ　（Ａ）と表
している。
第２実施例を、第４図に示す。この実施例では、実際に
アドレス指定信号Ａを、メモリアレイ５に出力する回路
は、アドレス切り替え回路３１である。アドレス切り替
え回路３１は、第１のアドレス回路３３と第２のアドレ
ス回路３５の双方に接続され、適宜いずれかからの信号
にしたがってメモリ位置のアクセスを行う。この場合、
勿論二つの系の同時アクセスは出来ないので、時分割ア
クセスをとる。入出力回路３７．３９も、データ切り替
え回路４１を介して、メモリアレイ５に接続されている
。これは、第１の系でアクセスされたメモリ位置につい
ては、第１の系でデータのやり取りを行い、第２の系で
アクセスされたメモリ位置については、第２の系でデー
タのやり取りを行う為の構成となっている。制御回路４
３．４５は第１実施例と同様である。
以上、好ましい実施例について説明したが、本発明には
多くの変形例やその他の実施例があることは言うまでも
ない。
［発明の効果］ 以上の様に本発明によれば、複数の座標系て指定したア
ドレスを用いて、データのやり取りが極めて高速に行う
ことの出来るデュアルポートメモリが実現できる。この
メモリは、グラフイク処理に用いられた時、極めて大き
な効果を発揮するものである。
【図面の簡単な説明】
第１図は、本発明の第１実施例によるデュアルポートメ
モリ装置のブロック図である。 第２図及び第３図は、本発明による座標系の具体例を示
す図である。 第４図は、本発明の第二実施例によるデュアルポートメ
モリ装置のブロック図である。 ５・・・メモリアレイ、 １３．２３．３１．３３．３５・・・アドレス回路、１
５．２５．３７．３９．４１・・・入出力回路、１７．
２７，４３．４５・・・制御回路。

Claims (4)

    【特許請求の範囲】
  1. （１）メモリアレイと、このメモリアレイに格納された
    データの読みだし書き込みを行う２組のポートを備えた
    メモリ装置にして、 前記メモリアレイの所定のアドレスをアクセスする為の
    アクセス信号を出力するアドレス回路と、このアドレス
    回路で指定されたアドレスについてデータの入出力を行
    う入出力回路と、 これらアドレス回路と入出力回路の制御を行う制御回路
    と、を具備し、 ポートのアドレス回路は、異なる座標系によるアドレス
    指定情報を入力し、前記メモリアレイのアクセスに必要
    なアクセス信号に変換する機能を有していることを特徴
    とするデュアルポートメモリ装置。
  2. （２）前記アドレス回路と、前記入出力回路と、前記制
    御回路とは、２つの異なる座標系に対応して夫々２組ず
    つ設けられていることを特徴とする請求項１に記載のデ
    ュアルポートメモリ装置。
  3. （３）前記座標系は直交座標系と極座標系であることを
    特徴とする請求項１に記載のデュアルポートメモリ装置
    。
  4. （４）前記座標系の変換機能は、書き換え可能な変換テ
    ーブルによって実現されることを特徴とする請求項１に
    記載のデュアルポートメモリ装置。
JP2149773A 1990-06-11 1990-06-11 デュアルポートメモリ装置 Expired - Fee Related JP2573395B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2149773A JP2573395B2 (ja) 1990-06-11 1990-06-11 デュアルポートメモリ装置
US07/711,800 US5289426A (en) 1990-06-11 1991-06-07 Dual port memory having address conversion function
KR1019910009499A KR950010138B1 (ko) 1990-06-11 1991-06-10 2중포트 메모리 및 2중포트 메모리의 억세스방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2149773A JP2573395B2 (ja) 1990-06-11 1990-06-11 デュアルポートメモリ装置

Publications (2)

Publication Number Publication Date
JPH0444694A true JPH0444694A (ja) 1992-02-14
JP2573395B2 JP2573395B2 (ja) 1997-01-22

Family

ID=15482417

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2149773A Expired - Fee Related JP2573395B2 (ja) 1990-06-11 1990-06-11 デュアルポートメモリ装置

Country Status (3)

Country Link
US (1) US5289426A (ja)
JP (1) JP2573395B2 (ja)
KR (1) KR950010138B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100773063B1 (ko) * 2006-09-12 2007-11-19 엠텍비젼 주식회사 듀얼 포트 메모리 장치, 메모리 장치 및 듀얼 포트 메모리장치 동작 방법
KR100773065B1 (ko) * 2006-09-12 2007-11-19 엠텍비젼 주식회사 듀얼 포트 메모리 장치, 메모리 장치 및 듀얼 포트 메모리장치 동작 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1049992C (zh) * 1994-09-16 2000-03-01 联华电子股份有限公司 用于图像合成装置的位置转换装置
US5680365A (en) * 1996-05-16 1997-10-21 Mitsubishi Semiconductor America, Inc. Shared dram I/O databus for high speed operation
WO2008032987A1 (en) * 2006-09-12 2008-03-20 Mtek Vision Co., Ltd. Dual port memory device, memory device and method of operating the dual port memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56107180A (en) * 1980-01-30 1981-08-25 Fujitsu Ltd Three-dimensional polar coordinate readout method for memory unit
JPS58116860A (ja) * 1981-12-29 1983-07-12 Fujitsu Ltd イメ−ジ・メモリ・システムにおけるイメ−ジ配列の縦横変換回路
JPS63225846A (ja) * 1987-03-16 1988-09-20 Yaskawa Electric Mfg Co Ltd アドレス変換機構付マルチポ−トメモリ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5146572A (en) * 1980-11-17 1992-09-08 International Business Machines Corporation Multiple data format interface
US4590465A (en) * 1982-02-18 1986-05-20 Henry Fuchs Graphics display system using logic-enhanced pixel memory cells
JPS63225290A (ja) * 1987-03-14 1988-09-20 株式会社日立製作所 表示制御回路
US4933909A (en) * 1988-12-19 1990-06-12 Bull Hn Information Systems Inc. Dual read/write register file memory
US5001672A (en) * 1989-05-16 1991-03-19 International Business Machines Corporation Video ram with external select of active serial access register

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56107180A (en) * 1980-01-30 1981-08-25 Fujitsu Ltd Three-dimensional polar coordinate readout method for memory unit
JPS58116860A (ja) * 1981-12-29 1983-07-12 Fujitsu Ltd イメ−ジ・メモリ・システムにおけるイメ−ジ配列の縦横変換回路
JPS63225846A (ja) * 1987-03-16 1988-09-20 Yaskawa Electric Mfg Co Ltd アドレス変換機構付マルチポ−トメモリ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100773063B1 (ko) * 2006-09-12 2007-11-19 엠텍비젼 주식회사 듀얼 포트 메모리 장치, 메모리 장치 및 듀얼 포트 메모리장치 동작 방법
KR100773065B1 (ko) * 2006-09-12 2007-11-19 엠텍비젼 주식회사 듀얼 포트 메모리 장치, 메모리 장치 및 듀얼 포트 메모리장치 동작 방법

Also Published As

Publication number Publication date
KR920001532A (ko) 1992-01-30
JP2573395B2 (ja) 1997-01-22
KR950010138B1 (ko) 1995-09-07
US5289426A (en) 1994-02-22

Similar Documents

Publication Publication Date Title
JPH01320564A (ja) 並列処理装置
JPH0444694A (ja) デュアルポートメモリ装置
JPH0359723A (ja) 分岐ヒストリテーブル制御方式
JPH0546527A (ja) デユアルポートメモリ回路
JPH02132543A (ja) 情報処理装置
SU1683039A1 (ru) Устройство обработки данных дл многопроцессорной системы
JPS62241045A (ja) 記憶装置
JPH0229834A (ja) 画像処理装置
JPS6095667A (ja) 外部アドレス空間高速アクセス方式
JPS63225846A (ja) アドレス変換機構付マルチポ−トメモリ
JPH0368045A (ja) 主記憶制御方式
JPH02135560A (ja) アドレスの割付方法
JPH03214275A (ja) 半導体集積回路
JPH0322073A (ja) データ転送制御装置
JPS63173299A (ja) 画像用メモリ装置
JPS6315353A (ja) デ−タ転送回路
JPH01134546A (ja) 演算処理装置
JPH0547867B2 (ja)
JPH031233A (ja) パイプライン制御方式の情報処理装置
JPS6316356A (ja) Ｉｏマツピング方式
JPS63163560A (ja) 情報処理装置
JPS6225786A (ja) メモリ−の読み出し装置
JPH06110777A (ja) ゲートアレイ制御装置
JPH0395683A (ja) 画像処理装置
JPH01219930A (ja) 間接アドレス方式の割り込み制御回路装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees