TWI233122B - Semiconductor memory device and method for controlling semiconductor memory device - Google Patents

Description

1233122 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圊式簡單說明） I：發明所屬之技術領域3 發明領域 本發明係有關於一種半導體記憶體裝置，更特別地， 5 係有關於一種設有一個在作動内部電源時停止被執行來保 持資料之恢復運作之斷電模式的半導體記憶體裝置。 【iltr 】 發明背景 在可攜帶型電子裝置中，像細胞電話般，動態隨機存 10 取記憶體（DRAM)係經常被使用代替靜態隨機存取記憶體 (SRAM)。一個包括DRAM的系統係周期性地恢復該 DRAM的記憶體細胞俾可維持資料。近期的DRAM系統進 入一個資料維持被要求的第一待機狀態與一個資料維持不 被要求的第二待機狀態。在該第二待機狀態中之DRAM的 15 恢復係不必要地消耗電流。為了降低在該第二待機狀態中 的電力消耗，設有一個包括恢復停止模式（打盹模式（nap mode))與睡眠模式之斷電模式的DRAM係被研究發展。該 恢復停止模式不作動需要恢復的電路。該睡眠模式停止内 部電力的供應。 20 第1圖是為顯示一設有斷電模式之習知DRAM 60的 示意方塊圖。該DRAM 60包括一自我-恢復控制電路61、 一斷電控制電路62、一内部電力產生電路63、一恢復控制 電路64、一主電路65、及一 NOR電路70。 包括一 OSC控制電路66、一振盪電路67、一週期計 1233122 玖、發明說明 數器68、與一要求產生電路69的該自我-恢復控制電路61 在預定的週期產生一恢復要求訊號req。 該OSC控制電路66包括一 PMOS電晶體TP1和一電 阻器R1，該PMOS電晶體TP1與該電阻器R1係串聯地連 5 接在一電源與接地之間。該PMOS電晶體TP1的閘極端係 連接至其之汲極端，一振盪頻率控制訊號VR係從該汲極 端輸出。該控制訊號VR係由流過該PMOS電晶體TP1與 該電阻器R1的電流（固定電流）1設定。最好的是，電流I 係相當小俾可執行低電流消耗運作。例如，該電阻器R1 10 具有10ΜΩ而且該電流I具有數個微安培（例如，1微安培） 〇 該振盪電路67包括奇數個（在第1圖中三個）反相器電 路71，72,73，它們係以迴路形式連接俾可構築一環形振盪 器。該等反相器電路71至73的電源供應端係分別經由 15 PMOS電晶體TP2，TP3,和TP4來連接至電源。該等PMOS 電晶體TP2至TP4的閘極端係被供應有該振盪頻率控制訊 號VR。該等電晶體TP2至TP4根據該控制訊號來供應該 等反相器電路71至73控制電流。該環形振盪器，其係由 該等反相器電路71至73構築，係這樣作用俾可產生一振 20 盪訊號OSC。該振盪訊號OSC係被供應到該週期計數器 68。該週期計數器68計算該振盪訊號的脈衝數目俾可決定 一恢復週期。該要求產生電路69在由該週期計數器所決定 的每一個恢復週期輸出一要求訊號req。 該斷電控制電路62決定一外部訊號（圖中未示）是否代 1233122 玖、發明說明 表一斷電模式俾可產生一打盹模式進入訊號NAPe或一睡 眠模式進入訊號SLEEPe。 該NOR電路70具有一個被供應有來自該要求產生電 路69之要求訊號req的第一輸入端，和一個被供應有來自 5 該斷電控制電路62之打盹模式進入訊號NAPe的第二輸入 端。 該NOR電路70供應該恢復控制電路64該要求訊號 req。該恢復控制電路64響應於該要求訊號req來控制自 我-恢復。 10 該主電路65包括一 DRAM核心65a，其包括一記憶體 細胞陣列、一列解碼器、一行解碼器、及一感應放大器。 該恢復控制電路64作動該DRAM核心65a内的每一字線 並且恢復被儲存於連接到該被不作動之字線之記憶體細胞 内的資料。 15 該内部電力產生電路63產生被供應到該DRAM核心 65a與其之週邊電路的電源電壓，及像被供應到該基體來 作動該DRAM 60之負電位或升壓電位（boosting potential) 般的内部電力。換句話說，該内部電力產生電路63產生用 於運作該自我-恢復控制電路61、該主電路65、及該恢復 20 控制電路64的電源電壓。該斷電控制電路62供應該内部 電力產生電路63該睡眠模式進入訊號SLEEPe。這樣不作 動該電力產生電路63、停止電源電壓的產生、及停止該等 記憶體細胞的恢復運作。用於運作該斷電控制電路62的電 源電壓係由另一個内部電力產生電路（圖中未示）產生。 1233122 玖、發明說明 該DRAM 60的運作現在將會作討論。 (打盹模式） 當從該斷電控制電路62供應到該NOR電路70的進入 訊號NAPe具有高位準時（在第2圖中於時間til至時間 5 tl2之間的打盹周期），該NOR電路70持續地輸出一個具 有低位準的訊號。因此，該恢復控制電路64不被供應有該 要求訊號req。這樣停止該等記憶體細胞的恢復運作並且降 低電流消耗。在該打盹模式中，該内部電力產生電路63係 被作動，如在第3圖的狀態中所示。因此，該恢復控制電 10 路64、該主電路65、及該自我-恢復控制電路61係被供應 有電力。在這狀態下，斷電控制電路62的進入訊號NAPe 停止供應該恢復控制電路64來自該自我-恢復控制電路61 的該要求訊號req俾可停止該恢復運作。 (睡眠模式） 15 請參閱第4圖所示，當該斷電控制電路62供應該内部 電力產生電路63該進入訊號SLEEPe時，該内部電力產生 電路63停止產生電力。在這狀態下，該斷電控制電路62 切斷把該内部電力產生電路63連接到一外部電源的電源線 及把該内部電力產生電路63連接到該等電路61，64,與65 20 的内部電源線。 第5圖描繪在正常待機模式、打盹模式、與睡眠模式 中的電流消耗。 在該打盹模式中，恢復運作的AC電流係因在該正常 待機模式中的電流消耗而下降。在該睡眠模式中，在該自 1233122 玖、發明說明 我-恢復控制電路（自我-控制電路）61中之振盪運作的AC電 流和該内部電力產生電路63的dc電流係因在該打盹模式 中的電流消耗而下降。即，在該睡眠模式中，斷電（pD)控 制電路62之外的電路（即，被要求決定模式的電路）係與電 5源斷接及被不作動俾可降低電流消耗。 清參閱第6A圖所示，在睡眠模式周期期間（從時間 til至到時間tl2的睡眠周期），該内部電力產生電路63被 不作動而該内部電力電壓被降低到接地電壓。因此，把模 式從睡眠模式回返到正常待機模式及作動該内部電力產生 10電路63與穩定該内部電力電壓係需要數百微秒的回復時間 (時間tl2至tl3)。 凊參閱第6B圖所示，在該打盹模式周期期間（從時間 til到時間ti2的打盹周期），該内部電力產生電路63被作 動。因此，該模式係迅速地從打盹模式回返到正常待機模 15式。據此，當在一個要求資料維持之運作模式與一個不要 求資料維持之運作模式之間經常變動時，打盹模式的使用 是最適宜的。 如上所述，在打盹模式中，該要求訊號req不被供應 俾可停止恢復運作。然而，該自我_恢復控制電路61的振 2〇盪電路67和OSC控制電路66係為了下面所述的原因而被 持續地作動。 當該内部電力產生電路63被作動時，該振盪電路67 以不同步形式不斷地執行振盪運作。因此，如果該振盪電 路67的振盪運作被中斷且隨後被重新開始的話，振盈訊號 1233122 玖、發明說明 OSC會具有一個與預定之振i週期不同的週期。這樣會導 致該恢復控制電路64之錯誤作用的結果。更特別地，如果 該週期計數器68係根據一個具有與預定之週期不同之週期 的振盪訊號osc來執行計數運作的話，該要求訊號req的 5 週期會與想要之恢復週期有差別。 忒OSC控制電路66包括該具有高電阻的電阻器R1。 因此，如果到忒OSC控制電路66的電源被切斷的話，當 電源被開始時，係需要一預定時間給該振盪頻率控制訊號 VR到達一預定值。具有與預定頻率不同之振盪頻率的振 10盪訊號〇sc係在一個於其期間該振盪頻率控制訊號VR到 達預定值的轉態周期（不穩定周期）期間被產生。然而，在 該打盹模式期間僅停止該要求訊號req，不必要的電流係被 消耗來運作該OSC控制電路66與該振盪電路67。

C發明内容I 15 發明概要 本發明之特徵是為一種設置有一個停止恢復運作之斷 電模式之執行資料維持之恢復運作的半導體記憶體裝置。 該裝置包括一用於產生一振盪訊號的振盪電路。一要求產 生電路由於該振盪電路的振盪訊號而產生一恢復要求訊號 ’其中，該振盪電路係響應於一斷電模式進入訊號來停止 振盪訊號的產生。 本發明之更進一步的特徵是為一種包括一個用於產生 一斷電模式進入訊號之斷電控制電路的半導體記憶體裝置 。一恢復控制電路產生一恢復要求訊號給該半導體記憶體 10 1233122 玖、發明說明 裝置。該恢復控制電路包括一用於產生一振盪訊號的振盪 電路。一振盪控制電路係連接到該振盪電路俾可產生一個 用於控制該振盪訊號之頻率的控制訊號。一週期計數器計 數該振盪電路的振盪訊號。一要求產生電路係連接至該週 5期計數器俾可根據一計數值來產生該恢復要求訊號。該振 盪電路係響應於該斷電模式進入訊號來停止該振盪訊號的 產生。 本發明之更進一步的特徵是為一種用於控制一設置有 一正常模式與一斷電模式之半導體記憶體裝置的方法，在 10该正常模式中，恢復運作係被周期性地執行，在該斷電模 式中，恢復運作係被停止。該半導體記憶體裝置包括一個 用於執行一振盪運作與產生一恢復要求訊號的恢復控制電 路。該方法包含如下之步驟：把模式從該正常模式移至該 斷電模式；在該斷電模式期間藉著停止該恢復控制電路的 15振盪運作來停止該恢復要求訊號的產生；把模式從該斷電 模式回返到該正常模式；及在該正常模式期間藉由開始該 恢復控制電路的振盪運作來產生該恢復要求訊號。 本發明的其他特徵和優點將會由於後面配合該等舉例 描繪本發明之原理之圖式的說明而變得明顯。 20 圖式簡單說明 本發明與其之目的和優點會由於配合該等附圖參閱目 前較佳實施例之後面的說明而獲得最佳了解，在該等附圖 中： 第1圖是為一習知DRAM的示意方塊圖； 1233122 玖、發明說明 第2圖是為描繪第1圖之DRAM之運作的波形圖； 第3圖是為描繪第1圖之DRAM之打盹模式的圖示； 第4圖是為描繪第1圖之DRAM之睡眠模式的圖示； 第5圖是為描繪在第1圖之DRAM之每一個模式中之 5 電流消耗的圖不， 第6A圖是為描繪從睡眠模式到待機模式之回復時間 的圖示，而第6B圖是為描繪從打盹模式到待機模式之回 ‘ 復時間的圖示； 0 第7圖是為本發明之第一實施例之DRAM的示意方塊 10 圖； 第8圖是為描繪第7圖之DRAM的波形圖； 第9圖是為第7圖之DRAM的示意方塊圖； 第10圖是為描繪在第9圖之DRAM中之振盪電路之 運作的波形圖； 15 第11圖是為被併合於本發明之進一步之實施例之 DRAM内之OSC控制電路與振盪電路的電路圖； ® 第12圖是為被併合於第9圖之DRAM内之週期計數 器與要求產生電路的電路1 ; 第13圖是為本發明之第二實施例之DRAM的示意方 20 塊圖； 第14圖是為描繪在第13圖之DRAM内之振盪電路之 運作的波形圖； 第15圖是為本發明之第三實施例之DRAM的示意方 塊圖， 12 1233122 玖、發明說明 第16圖是為描繪第15圖之DRAM之運作的波形圖； 第17圖是為一電壓控制振盪電路的示意電路圖；及 第18圖是為本發明之進一步之實施例之自我_恢復控 制電路的電路圖。 5 【實施方式】 較佳實施例之詳細說明 在该等圖式中，相同的標號從頭到尾係用來標示相同 · 的元件。 請參閱第7圖所示，本發明之第一實施例的dram 10 10 包括自我-恢復控制電路11、一斷電控制電路12、一内 部電力產生電路13、一恢復控制電路14、及一主電路15 π玄自我恢復控制電路11包括一 OSC控制電路16、一振 盪電路17、一週期計數器18、及一要求產生電路19。該 OSC控制電路16控制一個由該振盪電路17產生之振盪訊 15號〇sC的頻率。該週期計數器18計數該振盪訊號〇Sc。 該要求產生電路19係根據該週期計數器18的計數值來在 春 相隔預定的週期產生一個用於執行恢復運作的要求訊號req 〇 該自我-恢復控制電路11的要求訊號req係經由一開 20關電路20來供應到該恢復控制電路14。該斷電控制電路 12供應一個打目屯模式進入訊號NAPe到該開關電路20和 該振盪電路17。請參閱第8圖所示，當該振盪電路I?係 在一個於時間tl與時間t2之間的打盹周期期間被供應有 該進入訊號NAPe時，該振盪電路17停止產生該振盪訊號 13 1233122 玖、發明說明 OSC且降低電流消耗。在該打盹周期期間，該開關電路20 被不作動，該要求訊號req不被供應，而記憶體細胞的恢 復運作被停止。 第9圖更詳細地描繪該DRAM 10。該斷電控制電路 5 12、該内部電力產生電路13、該恢復控制電路14、該主電 路15、該OSC控制電路16、該週期計數器18、及該要求 產生電路19具有與第1圖之對應之電路62至69相同的結 構。在該第一實施例的DRAM 10中，該自我_恢復控制電 路11的振盪電路17係與習知的振盪電路67不同。 10 該振盪電路17包括反相器電路21，22,和23及NOR電 路25和26。該等反相器電路21和22與該NOR電路25 係以迴路形式連接。即，該等反相器電路21和22及該 NOR電路25係串聯地連接，而該NOR電路25的輸出端 係連接到該反相器電路21的輸入端。該斷電控制電路12 15 係經由該反相器電路23來連接到該NOR電路26的第一輸 入端。該NOR電路26的第二輸入端係連接到該反相器電 路21的輸入端。該NOR電路26的輸出端係連接至該 NOR電路25的第一輸入端。該NOR電路25的第二輸入 端係連接到該反相器電路22的輸出端。 20 該等反相器電路21和22的電源端及該NOR電路25 的電源端係分別經由PMOS電晶體TP2，TP3,和TP4來連接 到一電源。該OSC控制電路16供應一振盪頻率控制訊號 VR到該等PMOS電晶體ΤΡ2，ΤΡ3,和ΤΡ4的閘極端。該等 PMOS電晶體ΤΡ2，ΤΡ3,和ΤΡ4分別供應該反相器電路 14 1233122 玖、發明說明 21，22和該NOR電路25依據該控制訊號VR的控制電流。 第10圖描繪該斷電控制電路12的進入訊號NAPe、 該反相器電路23的輸出訊號ΝΑΡχ、一振盪訊號OSC、該 反相器電路22的輸出訊號OSCx、及該NOR電路26的輸 5 出訊號en。在該正常待機模式中，該進入訊號NAPe係處 於低位準（即，該進入訊號NAPe被使成無效），而該反相 器電路23的輸出訊號ΝΑΡχ係處於高位準。在這狀態下， 該NOR電路26產生處於低位準的輸出訊號en。據此，該 NOR電路26作用如一邏輯反相電路，而該等反相器電路 10 21和22與該NOR電路25係作用如一環形振盪器。結果 ，該振盪電路17產生該振盪訊號OSC。該振盪訊號OSC 的週期係由來自該OSC控制電路16的振盪頻率控制訊號 VR決定。更特別地，該等反相器電路21和22及該NOR 電路25係分別經由電晶體TP2，TP3,和TP4來被供應有依 15 據該振盪頻率控制訊號VR的控制電流。該控制電流決定 傳輸延遲時間，其係根據在該環形振盪器之每一級中之輸 入電容器的充電與放電時間而定。該環形振盪器的一個週 期係被加入至每一傳輸延遲時間俾可決定該振盪訊號OSC 的週期。 20 當該打盹模式係在時間tl進入時，該斷電控制電路12 供應該反相器電路23處於高位準的進入訊號NAPe(即，進 入訊號係被使成有效），而該反相器電路23產生處於低位 準的輸出訊號ΝΑΡχ。在這狀態下，供應到該NOR電路20 的進入訊號NAPe變成高位準，而該NOR電路20停止供 15 1233122 玖、發明說明 應該恢復控制電路14該要求訊號req。當該反相器電路23 的輸出訊號ΝΑΡχ變成低位準而然後該振盪訊號OSC變成 低時，該NOR電路26的輸出訊號en變成高位準並且停止 該振盪電路17的振盪運作。每當該輸出訊號ΝΑΡχ變成低 5 位準，該環形振盪器係作用來保持該振盪訊號OSC在高位 準直到一個是為依據該振盪訊號OSC之脈衝寬度之預定的 時間ΤΗ1逝去為上。當該振盪訊號OSC在該預定的時間 ΤΗ1逝去之後變成低位準時，該輸出訊號en變成高位準。 據此，當該振盪電路17係由於該模式從正常待機模式移至 10 打盹模式而停止該振盪運作時，具有不正常之脈衝寬度之 振盪訊號OSC的產生係被防止。 當供應到該反相器電路23的進入訊號NAPe在時間t2 變成低位準來結束該打盹模式時，該反相器電路23致使該 輸出訊號ΝΑΡχ變成高位準，而該NOR電路26致使該輸 15 出訊號en變成低位準。這樣允許該振盪電路17的振盪運 作。即，該輸出訊號en變成低位準而該振盪訊號OSC與 該進入訊號NAPe同步地變成高位準。在這情況中，該振 盪訊號OSC係被保持於高位準該預定的時間TH1。據此， 當該模式從該打盹模式回返到該正常待機模式時，具有不 20 正常之脈衝寬度之振盪訊號OSC的產生係被防止。 如上所述，該振盪電路17的振盪運作在該打盹模式中 係被準確地停止。此外，在該正常待機模式中，該週期計 數器18準確地根據該振盪訊號OSC來執行計數運作以致 於該要求產生電路19在每一個預定的恢復週期產生該要求 16 1233122 玖、發明說明 rfl號req。響應於該要求訊號req，該恢復控制電路14執 行該自我·恢復運作的控制並且恢復在該主電路15内之 DRAM核心15a的記憶體細胞。 請參閱第11圖所示，該OSC控制電路16可以由一振 5盈器電流限制電路llc代替，而該振盪電路17可以由一振 盡器單元lib代替。第12圖描繪該週期計數器18與該要 求產生電路19的例子。 该振盈器单元lib’其包括一振盪電路i7a，產生該振 盪訊號OSC。該振盪器電流限制電路11 e控制被供應到該 10振盪電路17a的驅動電流。該週期計數器is與該要求產生 電路19作用如一個根據從該振盪器單元111}供應之振盪訊 號OSC來產生該要求訊號（恢復脈衝)req 一段預定時間的 計數器單元11a。最好的是，一標準非同步計數器係被使 用作為該計數器單元11a的計數器18。然而，一同步計數 15器電路或類比計時器係可以被使用代替該非同步週期計數 器18 〇 兩級的反相器電路102，104對該振盪電路17a的輸出 訊號執行像波形整形與驅動能力之調整般的處理俾可產生 該被供應到該週期計數器18的振盪訊號〇SC。該週期計 20 數器18計數該振盪訊號〇SC。當該週期計數器18計數該 振盪訊號OSC 2(>M)次時，該週期計數器18供應一輸出 訊號Qn到該要求產生電路（脈衝產生電路）19。一重置訊號 RST重置該週期計數器18。該輸出訊號Qll係直接被供應 到一 NAND電路19b的第一輸入端而且係由一個包括數級 17 1233122 玖、發明說明 反相器的延遲裝置19a反相。被反相的訊號係被供應到該 NAND電路19b的一第二輸入端。當該計數值到達一預定 數目時，該週期計數器18產生處於高位準的輸出訊號Qn 。這樣產生一個依據該延遲裝置19a之延遲時間之負的脈 5 衝訊號。該反相器電路19c把該負的脈衝訊號反相俾可產 生一個正的恢復脈衝訊號req。一 NOR電路係可以被使用 代替該NAND電路19b。 該振盪電路17a包括奇數個（N)反相器電路2(n)(nSN) 。一個具有反相器功能和與第9圖之NOR電路25相同之 10 結構的NOR電路係被使用作為最後一級的反相器2(N)。 該最後一級之反相器電路2(N)的輸出端係連接到第一級反 相器電路2(1)的輸入端。該反相器（NOR)電路2(n)具有一 個連接到該反相器2(n-l)之輸出端的第一輸入端和一個被 供應有該NOR電路26之輸出訊號en的第二輸入端。 15 該奇數個反相器2(n)的電源端係分別連接到奇數個（N) PMOS電晶體TPln(nSN)的汲極。每一個PMOS電晶體 TPln的源極係連接到一電源電壓VDD。此外，該奇數個 反相器2(n)的接地端係分別連接到奇數個（N) NMOS電晶 體TNln的汲極。每一個NMOS電晶體TNln的源極係連 20 接到接地電位。 該等PMOS電晶體TPln的閘極作用如彼此連接的節 點VP。該等節點VP係連接至該振盪器電流限制電路11c 内之一個在一 PMOS電晶體T14之汲極與一電阻器R12之 間的節點及係連接至該PMOS電晶體T14的閘極。該 18 1233122 玖、發明說明 PMOS電晶體T14的源極係連接到電源電壓VDD。該等 PMOS電晶體TPln和T14構築一個電流鏡電路。 該等NMOS電晶體TNln的閘極係彼此連接作為節點 VN。該等節點VN係連接到該振盪器電流限制電路11c中 5 之一個在NMOS電晶體T15的汲極與一電阻器R13之間的 節點及係連接到該NMOS電晶體T15的閘極。該NMOS 電晶體T15的源極係連接到接地電位。該等NMOS電晶體 TNln和T15構築一個電流鏡電路。 該第一實施例的DRAM 10具有下面所述的優點。 10 (1)該斷電控制電路12產生並且供應該打盹模式進入 訊號NAPe到該自我-恢復控制電路11的振盪電路17。響 應於該進入訊號NAPe，該振盪電路17停止振盪運作。這 樣降低起因於該振盪電路17之振盪運作的電流消耗。 (2)具有不正常之脈衝寬度之振盪訊號OSC的產生在 15 該模式從正常待機模式移至打盹模式及從打盹模式移至正 常待機模式時係被防止。這樣保證該恢復運作被執行。 本發明之第二實施例的DRAM 31現在將會配合第13 和14圖作討論。該DRAM 31包括一自我-恢復控制電路 32。該自我-恢復控制電路32包括一週期計數器18、一要 20 求產生電路19、一位準偵測電路33、一 OSC控制電路34 、及一振盪電路35。 該OSC控制電路34包括被串聯地連接在電源與接地 點之間的一 PMOS電晶體TP5、一 PMOS電晶體TP1、及 一電阻器R1。該PMOS電晶體TP1的閘極端係被供應有 19 1233122 玖、發明說明 該斷電控制電路12的進入訊號NAPe。閘極和汲極端彼此 連接的該PMOS電晶體TP1在其之汲極端產生一振盪頻率 控制訊號VR。 包括反相器電路36和37、PMOS電晶體TP6、和 5 NMOS電晶體TN1的該位準偵測電路33偵測該振盪頻率 控制訊號VR是否已到達一預定的電壓。當該振盪頻率控 制訊號VR到達該預定的電壓時，該位準偵測電路33作動 一 4貞測訊號mon。 該PMOS電晶體TP6和該NMOS電晶體TN1係串聯 10 地連接在該電源與接地點之間。該NMOS電晶體TN1的閘 極端係被供應有該振盪頻率控制訊號VR。該PMOS電晶 體TP6的閘極端係接地。該PMOS電晶體TP6與該NMOS 電晶體TN1構築一個邏輯反相電路201。一個在該PMOS 電晶體TP6與該NMOS電晶體TN1之間的節點是為該邏 15 輯反相電路的輸出端。產生於該邏輯反相電路之輸出端的 訊號係經由該兩個串聯連接的反相器電路36和37來被供 應到該振盪電路35。 該邏輯反相電路201的臨界電壓係根據在該PMOS電 晶體TP6之電傳導率與該NMOS電晶體TN1之電傳導率 20 之間的平衡來被設定。更特別地，該振盪電路35設定該臨 界電壓以致於該邏輯反相電路201係響應於該通常用來使 該振盪電路35以一預定之頻率執行振盪計作之振盪頻率控 制訊號VR之電壓來執行一邏輯反相運作。即，當該OSC 控制電路34被供應電力時，該振盪頻率控制訊號VR係根 20 1233122 玖、發明說明 據該預定的頻率來從接地電壓上升到一預定的電壓。因此 ，該臨界電壓係依據該預定的電壓來被設定。這樣保證當 該振盪頻率控制訊號VR到達該預定的電壓時該邏輯反相 運作係被執行且該偵測訊號mon變成有源。該兩個反相器 5 電路36和37對該邏輯反相電路201的輸出訊號執行像波 形整形、驅動能力之獲得、與邏輯之匹配般的處理。 該振盪電路35包括兩個反相器電路21和22、一 NOR 電路 25、四個 PMOS 電晶體 TP2，TP3，TP4，*TP7、& — NMOS電晶體ΤΝ2。該兩個反相器電路21和22和該NOR 10 電路25係以迴路形式連接。該等反相器電路21和22的電 源端與該NOR電路25的電源端係分別經由PMOS電晶體 TP2，TP3，TP4來連接到該電源。該等PMOS電晶體 ΤΡ2，ΤΡ3,和ΤΡ4的閘極端係被供應有該振盪頻率控制訊號 VR。該等電晶體ΤΡ2，ΤΡ3,和ΤΡ4分別供應該等反相器電 15 路21和22與該NOR電路25 —個依據該控制訊號VR的 控制電流。 該斷電控制電路12供應該進入訊號NAPe到該NOR 電路25來控制該振盪電路35的振盪運作。在該第一實施 例中，該NOR電路26的輸出訊號en係被使用作為該振盪 20 運作的控制訊號。在該第二實施例中，該進入訊號NAPe 係被使用作為該振盪運作的控制訊號。更特別地，當該進 入訊號NAPe在打盹模式變成高位準時，該NOR電路25 的輸出訊號變成低位準並且停止該振盪電路35的振盪運作 。在該進入訊號NAPe處於低位準來允許振盪的狀態中， 21 1233122 玖、發明說明 該NOR電路25作用如一邏輯反相電路，而該振盪電路35 執行該振盪運作。 該NOR電路25係經由該PMOS電晶體TP7來連接到 該週期計數器18。一個在該電晶體TP7與該週期計數器 5 18之間的節點係經由該NMOS電晶體TN2接地。該 PMOS電晶體TP7和該NMOS電晶體TN2的閘極端係被供 應有該位準偵測電路33的偵測訊號mon。當該偵測訊號 mon係處於低位準時，該PMOS電晶體TP7被打開，該 NMOS電晶體TN2被關閉，而該NOR電路25的輸出訊號 10 係經由該PMOS電晶體TP7來供應到該週期計數器18作 為該振盪訊號OSC。當該偵測訊號mon係處於高位準時， 該PMOS電晶體被關閉，該NMOS電晶體TN2被打開， 而該振盪訊號OSC不被供應到該週期計數器18。在該第 二實施例中，該PMOS電晶體TP7作用如一個用於允許與 15 禁止該振盪訊號OSC之輸出的開關電路。 第14圖利用該進入訊號NAPe、該NOR電路25的輸 出訊號nl、該振盪訊號OSC、該振盪頻率控制訊號VR、 和該偵測訊號mon來描繪該振盪電路35的運作。 在直到時間tl的該正常待機模式中，該PMOS電晶體 20 TP5係在該進入訊號NAPe變成低位準時被打開。這樣係 供應該OSC控制電路34電力並且產生處於該預定之電壓 的振盪頻率控制訊號VR。在這狀態下，該位準偵測電路 33把低位準的偵測訊號mon供應到該PMOS電晶體TP7 來致使該PMOS電晶體TP7被打開。該NOR電路25，其 22 1233122 玖、發明說明 係被供應有該低位準的進入訊號NAPe，作用如該邏輯反 相電路。在這形式下，該等反相器電路21和22與該NOR 電路25作用如一環形振盪器，而該NOR電路25的輸出訊 號nl係經由該PMOS電晶體TP7來供應到該週期計數器 5 18 〇 當在時間tl進入打盹模式時，該斷電控制電路12供 應該NOR電路25處於高位準的進入訊號NAPe，該NOR 電路25致使其之輸出訊號nl變成低位準，而該振盪電路 35停止該振盪運作。該高位準的進入訊號NAPe致使該 10 OSC控制電路34的PMOS電晶體TP5被關閉。這樣係停 止供應電力到該OSC控制電路34並且不作動該OSC控制 電路34。因此，該振盪頻率控制訊號VR的電壓逐漸地降 低直到到達該地電壓VSS為止，而該偵測訊號mon變成高 位準。該PMOS電晶體TP7係因此被關閉而該NMOS電晶 15 體TN2被打開。 當該打盹模式在時間t2結束時，該斷電控制電路12 供應該NOR電路25處於低位準的進入訊號NAPe。此外 ，該環形振盪器，其係由該等反相器電路21和22與該 NOR電路25構築，重新開始該振盪運作。在這狀態下， 20 該PMOS電晶體TP5係被打開俾可供應該OSC控制電路 34電力。這樣係逐漸地增加該振盪頻率控制訊號VR的電 壓。緊在時間t2之後（即，在第14圖中的周期XI)，該振 盪頻率控制訊號VR的電壓係比該預定的電壓低而該NOR 電路之輸出訊號nl的振盪頻率係比該依據該恢復週期的正 23 1233122 玖、發明說明 常振盪頻率高。 該位準偵測電路33產生處於高位準的偵測訊號直到該 振盪頻率控制訊號VR到達該預定的電壓（即，獲得正常之 振盪頻率的電壓）為止。據此，該振盪訊號OSC在振盪頻 5 率控制訊號OSC之電壓上升的轉態周期XI期間係被禁止 供應到該週期計數器18。 該第二實施例的DRAM 31具有下面所述的優點。 (1) 該振盪電路35係響應於該進入訊號NAPe來停止 該振盪運作。當該進入訊號NAPe關閉該被配置於該電源 10 路徑中的PMOS電晶體TP5時，該OSC控制電路34停止 產生該振盪頻率控制訊號VR。如此之控制的執行降低該 自我-恢復控制電路32的電流消耗。

(2) 該偵測訊號mon決定用於供應在想要之頻率之振盪 訊號的時序，該想要的頻率係由該振盪頻率控制訊號VR 15 設定。即，用於供應該振盪訊號的時序係被決定以致於該 振盪電路35在該於其中該振盪頻率控制訊號VR之電壓係 不穩定的轉態周期XI期間不產生一個不穩定的振盪訊號 〇 (3) 該PMOS電晶體TP7，其係響應於該位準偵測電路 20 33的偵測訊號mon，係被配置於該振盪電路35與該週期 計數器18之間。該PMOS電晶體TP7停止產生該具有一 個與依據該恢復運作之預定之振盪週期不同之週期的振盪 訊號OSC。 本發明之第三實施例的DRAM 41現在將會配合第15 24 1233122 玫、發明說明 和Μ圖來作討論。 請參閱第15圖所示，該DRAM 41的自我-恢復控制電 路42包括一週期計數器18、一要求產生電路19、一預先 設定單元43、一 OSC控制電路44、及一振盪電路45。 5 該0SC控制電路44包括被串聯連接在電源與接地點 之間的一 PMOS電晶體TP5、一 PMOS電晶體TP1、一電 阻器R1、及一 NMOS電晶體TN3。該PMOS電晶體TP5 的間極端係被供應有該斷電控制電路12的進入訊號NAPe 。該反相器電路46把該進入訊號NAPe反相並且把該經反 10相的進入訊號NAPe供應到該NMOS電晶體TN3的閘極端 〇 該振盪電路45包括以一迴路形式連接的兩個反相器電 路21和22及一 NOR電路25。該等反相器電路21和22 的電源端與該NOR電路25的電源端係分別經由pM〇s電 15晶體TP2，TP3,和TP4來連接到該電源。該等pM〇s電晶體 TP2，TP3,和TP4的閘極端係被供應有該振盪頻率控制訊號 VR。該等電晶體ΤΡ2，ΤΡ3,和ΤΡ4分別供應該等反相器電 路21和22與該NOR電路25依據該控制訊號VR的控制 電流。 20 該斷電控制電路12的進入訊號NAPe係供應到該 NOR電路25，而該NOR電路25係根據該進入訊號NAPe 來控制該振盪電路45的振盪運作。當該進入訊號NApe係 在打盹模式期間變成高位準時，該N〇R電路25致使其之 輸出訊號變成低位準。這樣係停止該振盪電路45的振盪運 25 1233122 玖、發明說明 作。在進入訊號NAPe處於低位準且振盪被允許的狀態中 ，該NOR電路25作用如一邏輯反相電路，其是為一環形 振盪器的部份，而該振盪電路45執行該振盪運作。 該預先設定單元43包括一轉移閘48和一反相器電路 5 49。該轉移閘48具有一 PMOS電晶體和一 NMOS電晶體 ，該等電晶體的源極端係彼此連接且該等電晶體的汲極端 係彼此連接。該反相器電路49係連接在該NMOS電晶體 的閘極端與該PMOS電晶體的閘極端之間。在該轉移閘48 中，該斷電控制電路12供應該NMOS電晶體的閘極端該 10 進入訊號NAPe。此外，該反相器電路49把該進入訊號 NAPe反相並且供應該PMOS電晶體該經反相的進入訊號 NAPe。該轉移閘48係在該進入訊號NAPe變成高位準時 被打開且係在該進入訊號NAPe變成低位準時被關閉。 該預先設定單元43係連接在該内部電力產生電路13 15 與一個在該OSC控制電路44與該振盪電路45之間的節點 之間。當該轉移閘48被打開時，一控制訊號VR2，其係 由該内部電力產生電路13產生，係被傳送到該OSC控制 電路44的輸出節點。當該轉移閘48被關閉時，該控制訊 號VR2的傳送被停止。 20 該内部電力產生電路13包括一振盪器13a和一電壓產 生電路13b。該電壓產生電路13b係根據該振盪器13a的 振盪訊號來產生包括一負電壓與一升壓電壓的電源電壓。 該振盪器13a，其最好是為一電流控制振盪器，包括一個 產生該控制訊號VR2的OSC控制電路，和一個根據該控 26 1233122 玖、發明說明 制訊號VR2來產生一振盪訊號的振盪電路。該振盪器na ’其在打盹模式中維持被作動，產生該控制訊號VR2並且 供應該電壓產生電路13b該依據控制訊號VR2的振盪訊號 。違控制訊號VR2，其係由該振盪器13a產生，係經由該 5預先設定單元43來供應到該振盪電路45。該控制訊號 VR2具有一個實質上與該由自我-恢復控制電路42之OSC 控制電路44產生之振盪頻率控制訊號VR之電壓相等的電 壓。換句話說，該控制訊號VR2，其之電壓係實質上與該 頻率控制訊號VR的電壓相等，係被選擇。 10 該内部電力產生電路13，其在打盹模式中維持被作動 ，包括一個產生像該主電路15或該核心15a之那些般之各 種類型之相等電壓的電壓產生電路13b。更特別地，該電 壓產生電路13b產生一個位元線相等電壓、一個資料匯流 排相等電壓、或一個由一差動放大器所使用俾可決定資料 15 ”1’7’’0”的決定參考電位。該内部電力產生電路13可以包 括一個用於產生被供應至該核心15a之低電壓，像記憶體 細胞板之電壓般，的電壓產生電路13b。 在该DRAM 41的睡眠模式中，該斷電控制電路丨2供 應該内部電力產生電路13 —個具有高位準的進入訊號 20 SLEEPe俾可作動該内部電力產生電路13。即，當該進入 訊號SLEEPe被供應到開關電路25〇和252時，該等開關 電路250和252被關閉。這樣係切斷通到該振盪器13&與 該電壓產生電路Hb的電源線並且停止每一電源電壓的產 生。 27 1233122 玖、發明說明 第16圖使用該進入訊號NAPe、該振盪訊號OSC、和 該振盪頻率控制訊號VR來描繪該振盪電路45的運作。 在直到時間tl的正常待機模式中，該PMOS電晶體 TP5和該NMOS電晶體TN3在該進入訊號NAPe變成低位 5 準時被打開。這樣係供應該OSC控制電路44電力並且產 生處於預定之電壓的振盪頻率控制訊號VR。在這狀態下 ，該低位準的進入訊號NAPe關閉該轉移閘48。因此，該 轉移閘48停止該控制訊號VR2從該内部電力產生電路13 的傳送。 10 當在時間tl進入打盹模式時，該NOR電路25在該進 入訊號NAPe變成高位準時致使其之輸出訊號變成低位準 。這樣係停止該振盪電路45的振盪運作。該高位準的進入 訊號NAPe關閉該PMOS電晶體TP5和該NMOS電晶體 TN3。這樣係切斷電力的供應並且停止該振盪頻率控制訊 15 號VR的輸出。在這狀態下，該轉移閘48係響應於該高位 準的進入訊號NAPe來被打開，而該内部電力產生電路13 的控制訊號VR2係被供應到該OSC控制電路44的輸出節 點。據此，該振盪電路45的輸入在進入訊號NAPe處於高 位準的打盹周期期間係維持在該控制訊號VR2的電壓。 20 當該打盹模式在時間t2結束時，該轉移閘48在該進 入訊號NAPe變成低位準時停止該控制訊號VR2的傳送。 這樣係作動該OSC控制電路44並且產生處於預定之電壓 的振盪頻率控制訊號VR。在這狀態下，該NOR電路25 根據該低位準的進入訊號NAPe來作用如一邏輯反相電路 28 1233122 玖、發明說明 並且重新開始該振盪電路45的振盪運作。該控制訊號 VR2的電壓係實質上與該振盪頻率控制訊號VR的電壓相 同（在第16圖中，該控制訊號VR2係稍微比該控制訊號 VR低）。因此，即使緊在時間t2之後，具有與預定之振盪 5 週期不同之振盪週期的振盪訊號OSC係被防止產生直到該 振盪頻率控制訊號VR的電壓穩定在該預定的電壓為止。 即，緊在時間t2之後產生的振盪訊號OSC具有一個實質 上與在正常待機模式中之振盪訊號OSC之脈衝寬度TH1 相同的脈衝寬度TH2。 10 該第三實施例的DRAM 41具有下面所述的優點。 (1)響應於該進入訊號NAPe，該振盪電路45停止該振 盪運作，而該OSC控制電路44停止該振盪頻率控制訊號 VR的輸出。這樣係進一步降低該自我-恢復控制電路42的 電流 >肖耗。 15 (2)響應於該進入訊號NAPe，該預先設定單元43把該 内部電力產生電路13的控制訊號VR2供應到該OSC控制 電路44的輸出節點。即，該控制訊號VR2，其具有實質 上與該自我-恢復控制電路42之振盪頻率控制訊號VR1之 電壓相同的電壓，係被選擇並且被供應到該OSC控制電路 20 44的輸出節點。在從打盹模式回返到正常待機模式之後， 具有一個與正常振盪週期不同之振盪週期的振盪訊號OSC 係被防止產生直到該振盪頻率控制訊號VR的電壓到達該 預定的電壓為止。 對於熟知此項技術之人仕而言會很明顯的是在沒有離 29 1233122 玖、發明說明 開本發明之精神與範圍下本發明係能夠以很多其他的特定 形式實施。特別地，應要了解的是，本發明係能夠以後面 的形式實施。 在該第一至第三實施例中，一個如在第17圖中所示般 5 的固定電壓控制振盪器300係能夠被使用代替該與OSC控 制電路16,34,44 一起控制該等振盪電路17,35,45之驅動電 流的固定電流控制振盪器。 該固定電壓控制振盪器300包括一個控制該振盪電路 45之驅動電壓並且設定該振盪頻率的OSC控制電路51。 10 該OSC控制電路51包括一電阻器串52和一緩衝器電路 53。該緩衝器電路53把依據驅動能力的電壓加入到在該電 阻器串52之預定位置處的電壓並且產生該振盪頻率控制訊 號VR作為該驅動電源電壓。NMOS電晶體TN4，TN5係配 置於該在電阻器串52與緩衝器電路53之間的電流路徑上 15 。一反相器電路54把該打盹模式進入訊號NAPe反相並且 把該經反相的打盹模式進入訊號NAPe供應到該等NMOS 電晶體TN4，TN5的閘極端。在該正常待機模式中，該低位 準的進入訊號NAPe打開該NMOS電晶體TN4並且連接該 電流路徑俾可供應該振盪電路45該振盪頻率控制訊號VR 20 。在該打盹模式中，該高位準的進入訊號NAPe關閉該等 NMOS電晶體TN4，TN5、切斷該電流路徑、並且停止從該 OSC控制電路51供應該振盪電路45該驅動電源電壓。響 應於該高位準的進入訊號NAPe，該NOR電路25致使其 之輸出訊號變成低位準並且停止該振盪電路45的振盪運作 30 1233122 玖、發明說明 。該電壓控制振盪器300以與該第三實施例中相同的形式 包括該預先設定單元43。 在該第二實施例中，如在被顯示於第18圖的自我-恢 復控制電路55中般，一邏輯閘係能夠被使用代替該PMOS 5 電晶體TP7。該自我-恢復控制電路55包括一 OSC控制電 路34、一振盪電路56、一位準偵測電路33、一週期計數 器18、及一要求產生電路19。 除了該等反相器電路21和22與該NOR電路25之外 ，該振盪電路包括一反相器電路57和一 NOR電路58。該 10 NOR電路58的一第一輸入端係被供應有該進入訊號NAPe ，而該NOR電路58的一第二輸入端係被供應有該位準偵 測電路33的偵測訊號mon。 在正常待機模式中，該OSC控制電路34在該進入訊 號NAPe變成低位準時產生具有該預定之電壓的振盪頻率 15 控制訊號VR，而該位準偵測電路33產生處於低位準的偵 測訊號mon。該NOR電路58係響應於該低位準的偵測訊 號mon來致使其之輸出訊號變成高位準。該反相器電路57 把該NOR電路58的輸出訊號反相並且把該低位準之經反 相的訊號供應到該NOR電路25。在這情況中，該NOR電 20 路25作用如一邏輯反相電路，而該等反相器電路21和22 與該NOR電路25作用如一環形振盪器。 在打盹模式中，該NOR電路58在該進入訊號NAPe 變成高位準時致使其之輸出訊號變成低位準。該反相器電 路57把該NOR電路58的輸出訊號反相並且把該高位準之 31 1233122 玖、發明說明 經反相的訊號供應到該NOR電路25來停止該振盪訊號 OSC的傳送。在這狀態下，電力到該OSC控制電路34的 供應被停止，而該振盪頻率控制訊號VR的電壓被降低到 該接地電壓VSS。當該振盪頻率控制訊號VR的電壓降低 5 到一預定的電壓或更低時，該位準偵測電路33產生處於高 位準的偵測訊號。 當該模式係從打盹模式回返到正常待機模式時，低位 準的進入訊號NAPe供應電力到該OSC控制電路34並且 提升該振盪頻率控制訊號到一預定的電壓。該偵測電路33 10 的偵測訊號mon在該振盪頻率控制訊號VR不穩定的轉態 周期期間係維持高位準。該偵測訊號mon停止該振盪訊號 OSC的輸出。隨後，該偵測訊號mon在該振盪頻率控制訊 號VR到達該預定的電壓時變成低位準。這樣係重新開始 該振盪訊號OSC的輸出。在這實施例中，具有穩定之振盪 15 頻率的振盪訊號OSC係在該振盪頻率控制訊號VR不穩定 的轉態周期期間被產生。 目前的例子和實施例係被視為例證而不是限制，而且 本發明係不受限於在此中所提供的細節，而係能夠在後附 之申請專利範圍的範圍與等效物之内變化。 20 【圖式簡單說明】 第1圖是為一習知DRAM的示意方塊圖； 第2圖是為描繪第1圖之DRAM之運作的波形圖； 第3圖是為描繪第1圖之DRAM之打盹模式的圖示； 第4圖是為描繪第1圖之DRAM之睡眠模式的圖示； 32 1233122 玖、發明說明 第5圖是為描繪在第1圖之DRAM之每一個模式中之 電流消耗的圖不， 第6A圖是為描繪從睡眠模式到待機模式之回復時間 的圖示，而第6B圖是為描繪從打盹模式到待機模式之回 5 復時間的圖示； 第7圖是為本發明之第一實施例之DRAM的示意方塊 圖； 第8圖是為描繪第7圖之DRAM的波形圖； 第9圖是為第7圖之DRAM的示意方塊圖； 10 第10圖是為描繪在第9圖之DRAM中之振盪電路之 運作的波形圖； 第11圖是為被併合於本發明之進一步之實施例之 DRAM内之OSC控制電路與振盪電路的電路圖； 第12圖是為被併合於第9圖之DRAM内之週期計數 15 器與要求產生電路的電路1; 第13圖是為本發明之第二實施例之DRAM的示意方 塊圖， 第14圖是為描繪在第13圖之DRAM内之振盪電路之 運作的波形圖； 20 第15圖是為本發明之第三實施例之DRAM的示意方 塊圖， 第16圖是為描繪第15圖之DRAM之運作的波形圖； 第17圖是為一電壓控制振盪電路的示意電路圖；及 第18圖是為本發明之進一步之實施例之自我-恢復控 33 1233122 玫、發明說明 制電路的電路圖。 【圖式之主要元件代表符號表】 60 * DRAM 61 · · 自我·恢復控制電路 62 · 斷電控制電路 63 · * 内部電力產生電路 64 * 恢復控制電路 65 · · 主電路 70· · NOR電路 66 · * OSC控制電路 67 · 振盪電路 68 · 週期計數器 69 · ♦ 要求產生電路 req* · 恢復要求訊號 TP1 * PMOS電晶體 R1· · 電阻器 VR 振盪頻率控制訊號 I··* 電流 71 · · 反相器電路 72· · 反相器電路 73 ♦ ♦ 反相器電路 OSC. 振盪訊號 TP2 · PMOS電晶體 TP3 ♦ PMOS電晶體 TP4 ♦ PMOS電晶體 NAPe·打純模式進入訊號 SLEEPe睡眠模式進入訊號 65a · ♦ DRAM 核心

10 …DRAM 11 ···自我-恢復控制電路 12· ··斷電控制電路 13· ··内部電力產生電路 14· · *恢復控制電路 15· · ·主電路 16. · · OSC控制電路 17· ··振盪電路 18·…週期計數器 19· ··要求產生電路 20· ♦♦開關電路 21* ··反相器電路 22· ··反相器電路 23· ··反相器電路 25 ♦ · ♦ NOR 電路 26. · · NOR 電路 ΝΑΡχ.輸出訊號 OSCx ♦輸出訊號 34 1233122 玖、發明說明

en . · 輸出訊號 15a · DRAM核心 11c ♦ 振盪器電流限制電路 lib · 振盪器單元 17a · 振盪電路 11a * 計數器單元 102 * 反相器電路 104 · 反相器電路 Qn* · 輸出訊號 RST* 重置訊號 19b * NAND電路 19a · 延遲電路 19c ♦ 反相器電路 2(1)至2(N) 反相器電路 TP11至TP1N PMOS電晶體 TN11至TN1N NMOS電晶體 VDD 電源電壓 T14 * PMOS電晶體 R12 · 電阻器 VN · 節點 T15 * NMOS電晶體 R13 * 電阻器 31 ·· DRAM 32 ···自我-恢復控制電路 33· ··位準偵測電路 34* ♦ ♦ OSC控制電路 35· ··振盪電路 TP5 · · PMOS電晶體 36· ··反相器電路 37* ··反相器電路 TP6 · · PMOS電晶體 TN1· · NMOS電晶體 mon· ·彳貞測訊號 201…邏輯反相電路 TP7 · · PMOS電晶體 TN2. · NMOS電晶體 nl ♦ · ·輸出訊號 XI · ·周期 41 …DRAM 43. ♦♦預先設定單元 44* * . OSC控制電路 45· ··振盪電路 TN3· · NMOS電晶體 46· ·.反相器電路 48· ·.傳輸閘 49. ·.反相器電路 35 1233122 玖、發明說明 VR2· 控制訊號 52. · •電阻器串 13a * 振盪器 53*· •、緩衝器電路 13b * 電壓產生電路 TN4. ♦ NMOS電晶體 250 · 開關電路 TN5· • NMOS電晶體 252 · 開關電路 54 . · •反相器電路 TH1 ♦ 脈衝寬度 55… ♦自我-恢復控制電路 TH2* 脈衝寬度 56 · •振盪電路 300 * 固定電壓控制振盪器 57. · •反相器電路 51 · · OSC控制電路 58· · NOR電路 36

Claims (1)

123 3122 拾、申請專利範圍 丨9 l y”: 'J •—......... ； 第92105657號申請案申請專利範圍修正本 93 n 〇8 1·一種設置有停止恢復運作之斷電模式之執行資料維持之 恢復運作的半導體記憶體裝置，該裝置包含一用淤產生 一振盪訊號的振盪電路；及一用於利用該振蓋電路之振 5 盪訊號來產生一恢復要求訊號的要求產生電路，該裝置 之特徵係在於該振盪電路係響應於一斷電模式進入訊號 來停止該振盪訊號的產生。 2.如申請專利範圍第！項所述之裝置，其特徵係在於在該 振盪電路響應於該斷電模式進入訊號來產生一最後的振 1〇 盪訊號之後’該振盪電路停止-個新的振盪訊號的產生 ，而且當該斷電模式進入訊號被使成無效時，該振盪電 路與該變成無效同步地產生該振盪訊號。 3·如申請專利範圍第！或2項所述之裝置，其特徵係在於 該振盈電路包括一個用於響應於該斷電模式進入訊號來 15 停止該振盪訊號之產生的邏輯閘。 I如申請專利範圍第3項所述之裝置，其特徵係在於該邏 輯閘包括一反或閘（NOR)電路。 5·如申w月專利|巳圍第i項所述之裝置，其特徵係在於： 振盪控制電路，該振盪控制電路連接到該振盪電 20 路俾可產生一個用於控制該振盪訊號之頻率的控制訊號 :及 電晶體’該電晶體係響應於該斷電模式進入訊號 來切斷電力到該振盪控制電路的供應。 6·如申σ月專利辜巳圍帛5項所述之裝置，其特徵係在於該振 37

盪控制電路產生一 訊5虎中之任一者。 固定電流控制訊號與一固定電壓控制 7.如申请專利範圍第5項 員所述之裝置，其特徵係在於一個 連接到該振盪控制電路俾可偵測該控制訊號之電麼位準 並且產生-偵測訊號的位準侦測電路。

8·如申請專利範㈣7項所述之1置，其特徵係在於-個連 接到雜蘯電路與该位準彳貞測電路俾可響應於該侦測訊 號來選擇地供應該«訊號到該要求產生電路的開關。 9·如申μ專利祀圍帛7項所述之裝置，其中，該要求產生 匕括個用於计數該振蓋電路之振盈訊號的週期計 數时4裝置之特徵係在於一個連接在該振盪電路與該 週J计數裔之間俾可響應於該偵測訊號來選擇地供應該 振盪訊號到該週期計數器的開關電路。

〇.如申吻專利範圍第7項所述之裝置，其特徵係在於該振 盪電路L括個用於響應於該斷電模式進入訊號和該偵 /貝J Λ號來彳了止該振盪訊號之產生的邏輯閘。 11·如申請專利範圍第1G項所述之裝置，其特徵係在於該 邏輯閘包括一反或閘（NOR)電路。 12·如申請專利範圍第5項所述之裝置，其特徵係在於一預 先°又疋單元’該預先設定單元係連接到該振盪控制電路 之輪出俾可響應於該斷電模式進入訊號來供應該振盪控 制電路之輸出一個具有一預定之電壓之進一步的控制訊 號。 13·如申請專利範圍第】2項所述之裝置，其特徵係在於該 38

Ba頁 請專利範圍 預定的電壓係實質上與該控制訊號的電壓相等。 4·如申请專利範圍第12項所述之裝置，其特徵係在於該 振還電路包括-個用於響應於該斷電模式進入訊號來停 止该振盪訊號之產生的邏輯閘。 士申巧專利範圍第12項所述之裝置，其特徵係在於一 個用於產生該進一步之控制訊號及用於根據該進一步之 控制讯號來產生一進一步之振盪訊號的振盪器；及一個 連接至該振盪器俾可以該進一步之振盪訊號來產生内部 電源電壓的電壓產生電路。 16·如申請專利範圍第15項所述之裝置，其特徵係在於一 個用於響應於_進_步之斷電模式進人訊號來切斷電力 到忒振盪器和該電壓產生電路之供應的開關電路。 17·-種半導體記憶體裝置，包含：一個用於產生一斷電 模式進入訊號的斷電控制電路；及一個用於產生該半導 版。己隱體裝置之恢復要求訊號的恢復控制電路’該恢復 控制電路包括一個用於產生一振盪訊號的振盪電路、一 個連接到祕蓋電路俾可產生一用於控制該振盡訊號之 頻率之控制訊號的振盪控制電路、一個用於計數該振盪 電路之振盪訊號的週期計數器、及—個連接至該週期計 數為俾可根據—#數值來產生該恢復要求訊號的要求產 生包路’ 4裝置之特徵係在於該振盡電路係響應於該斷 電模式進入訊號來停止該振盪訊號的產生。 18·如申請專利範圍第17項所述之裝置，其㈣係在於在 該振遷電路響應於該斷電模式進入訊號來產生一個最後 39 霉2|；M頁 一 申請專利範圍 的振盪訊號之後，該振i電路停止—個新的振盡訊號的 產生，而且當該斷電模式進入訊號被使成無效時，該振 盪電路與該使成無效同步地產生該振盪訊號。 19·如申請專利範圍第17或18項所述之裝置，其特徵係在 5 方、個用於響應於該恢復要求訊號來切斷電力到該振盪 控制電路之供應的第一開關電路；一個連接到該振盪控 制電路俾可偵測該控制訊號之電壓位準並且產生一偵測 訊號的位準偵測電路；及一個連接在該振盪電路與該週 期計數器之間俾可響應於該偵測訊號來選擇地供應該振 10 I訊號到該週期計數器的第二開關電路。 20.如申請專利範圍第17或18項所述之裝置，其特徵係在 於一個用於響應於該恢復要求訊號來切斷電力到該振盪 控制電路之供應的第一開關電路；及一預先設定單元， 該預先設定單元係連接到該振盪控制電路的輸出俾可響 應於该斷電模式進入訊號來供應該振盪控制電路之輸出 一個具有一預定之電壓之進一步的控制訊號。 21·如申請專利範圍第20項所述之裝置，其特徵係在於_ 個用於產生該進一步之控制訊號及用於根據該進一步之 控制訊號來產生一進一步之振盪訊號的振盪器；一個連 20 接至該振盪器俾可以該進一步之振盪訊號來產生内部電 源電壓的電壓產生電路；及一個用於響應於一進一步之 斷電模式進入訊號來切斷電力到該振盪器和該電壓產生 電路之供應的開關電路。 22.如申請專利範圍第21項所述之裝置，其特徵係在於該 40 域為 、8 申請專利範圍 、’二气疋為丨灰復彳τ止模式，而該進一步的斷電模式是 為睡眠模式。 —種用於控制設有一個在其内恢復運作被週期性地執 〜,㊉模式和一個在其内恢復運作被停止之斷電模式 之半導體記憶體裝置之方法，其中，該半導體記憶體裝 置包括—個用於執行-振盈運作及產生—恢復要求訊號 的恢復控制電路’該方法之特徵係在於如下之步驟： 把忒极式從該正常模式移至該斷電模式； 在錢電模式期ϋ由停止該恢復控制電路的振盪 運作來停止該恢復要求訊號的產生； 把該模式從該斷電模式回返到該正常模式；及 在孩正系松式期間藉由開始該恢復控制電路的振盪 運作來產生該恢復要求訊號。 24·如申請專利範圍第23項所述之方法，其特徵係在於該 +導體記憶體裝置包括一個用於產生内部電源電虔的内 部電力產生電路，而且該用於 ⑺々、彳Τ止该恢復要求訊號之產 生的步驟包括在該斷電模式期間作動該内部電力產生電 路。 25·如申請專利範圍第23或2 貝所述之方法，其特徵係在 方；5亥恢復控制電路包括一個用古\ ^ 们用於執行一振盪運作及產生 一振盪訊號的振盪電路，而且 4用於停止該恢復要求訊 號之產生的步驟包括停止該振堡電路的振堡運作。 26·如申請專利範圍第25項所述之古 77 k之方法，其特徵係在於該 恢復控制電路包括一個連接到兮 J。亥振盪電路俾可產生一用 4] Ιΐ ί—、申請專利範圍 於控制該振盪訊號之頻率之控制訊號的振盪控制電路， 且其中’該用於停止該恢復要求訊號之產生的步驟包括 藉由切斷電力到該振盪控制電路的供應來停止該控制訊 號的產生。 27·如申請專利範圍第26項所述之方法，其特徵係在於如 下之步驟：偵測該控制訊號的電壓；及當該被偵測之電 壓到達一預定的電壓時允許該振盪訊號從該振盪電路的 輸出。 2 8 ·如申明專利範圍第2 3項所述之方法，其中，該半導體 記憶體裝置包括一個用於藉著根據一具有一預定之電壓 之第控制訊號來執行一振盪運作來產生内部電源電壓 的内。卩電力產生電路，其中，該恢復控制電路包括一個 ;執行振蓋運作及產生一振堡訊號的振盪電路，及 一個連接到該振盪電路俾可產生一用於控制該振盪訊號 之頻率之第二控制訊號的振盪控制電路，其中，該用於 停止該恢復要求訊號之產生的步驟包括藉著切換電力到 该振盪控制電路之供應來停止該第二控制訊號的產生， °亥方法之特徵係在於在該斷電模式中供應該内部電力產 生包路之第一控制訊號到該振盪控制電路之輸出的步驟 42