JP2003109381A - 昇圧電源発生回路 - Google Patents
昇圧電源発生回路Info
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/077—Charge pumps of the Schenkel-type with parallel connected charge pump stages
Abstract
(57)【要約】
【課題】 安定した昇圧電源ＶＰＰが得られる昇圧電源
発生回路を提供する。 【解決手段】 負荷回路の動作に同期して与えられる制
御信号ＲＡＳが立ち上がると、チャージポンプ１０-3か
ら出力ノードＮＯに昇圧電源ＶＰＰが供給される。負荷
回路の消費電流によって、昇圧電源ＶＰＰが所定電圧以
下に低下すると、電圧検知部２１から出力される活性化
信号ＶＰＥが“Ｈ”となり、発振部２２及びＡＮＤ２３
に与えられる。これにより、ＡＮＤ２３から出力される
信号ＡＣＬが“Ｈ”となり、チャージポンプ１０-2から
出力ノードＮＯに昇圧電源ＶＰＰが供給される。なお、
負荷回路が動作していない待機時に、昇圧電源ＶＰＰが
所定電圧以下に低下すると、発振部２２の動作によって
チャージポンプ１０-1から出力ノードＮＯに、リーク電
流を補償するための昇圧電源ＶＰＰが供給される。
発生回路を提供する。 【解決手段】 負荷回路の動作に同期して与えられる制
御信号ＲＡＳが立ち上がると、チャージポンプ１０-3か
ら出力ノードＮＯに昇圧電源ＶＰＰが供給される。負荷
回路の消費電流によって、昇圧電源ＶＰＰが所定電圧以
下に低下すると、電圧検知部２１から出力される活性化
信号ＶＰＥが“Ｈ”となり、発振部２２及びＡＮＤ２３
に与えられる。これにより、ＡＮＤ２３から出力される
信号ＡＣＬが“Ｈ”となり、チャージポンプ１０-2から
出力ノードＮＯに昇圧電源ＶＰＰが供給される。なお、
負荷回路が動作していない待機時に、昇圧電源ＶＰＰが
所定電圧以下に低下すると、発振部２２の動作によって
チャージポンプ１０-1から出力ノードＮＯに、リーク電
流を補償するための昇圧電源ＶＰＰが供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ等に
おいて電源電圧よりも高い電圧を発生する昇圧電源発生
回路に関するものである。
おいて電源電圧よりも高い電圧を発生する昇圧電源発生
回路に関するものである。
【０００２】
【従来の技術】図２（ａ），（ｂ）は、従来の昇圧電源
発生回路の一例を示す構成図であり、同図（ａ）は回路
構成、及び同図（ｂ）は同図（ａ）の動作の信号波形を
示している。
発生回路の一例を示す構成図であり、同図（ａ）は回路
構成、及び同図（ｂ）は同図（ａ）の動作の信号波形を
示している。
【０００３】この昇圧電源発生回路は、ＤＲＡＭ（Dyna
mic Random Access Memory）においてワード線駆動用の
昇圧電源ＶＰＰを発生させるもので、図２（ａ）に示す
ように、２つのチャージポンプ１０-1，１０-2を有して
いる。チャージポンプ１０-1は、待機時（読み書きが行
われていない時）に昇圧電源ＶＰＰから流れるリーク電
流を補償するもので、電流供給能力は極めて小さく設定
されている。一方、チャージポンプ１０-2は、読み書き
の動作時にワード線立ち上げ動作等で消費する電流を供
給するものである。チャージポンプ１０-1，１０-2の出
力側は出力ノードＮＯに接続され、ここから昇圧電源Ｖ
ＰＰが出力されるようになっている。
mic Random Access Memory）においてワード線駆動用の
昇圧電源ＶＰＰを発生させるもので、図２（ａ）に示す
ように、２つのチャージポンプ１０-1，１０-2を有して
いる。チャージポンプ１０-1は、待機時（読み書きが行
われていない時）に昇圧電源ＶＰＰから流れるリーク電
流を補償するもので、電流供給能力は極めて小さく設定
されている。一方、チャージポンプ１０-2は、読み書き
の動作時にワード線立ち上げ動作等で消費する電流を供
給するものである。チャージポンプ１０-1，１０-2の出
力側は出力ノードＮＯに接続され、ここから昇圧電源Ｖ
ＰＰが出力されるようになっている。
【０００４】出力ノードＮＯには、ＤＲＡＭのワードド
ライバ３１を介してメモリセルアレイ３２が接続される
と共に、電圧検知部２１が接続されている。電圧検知部
２１は、昇圧電源ＶＰＰが所定電位（電源電位ＶＤＤ＋
Ｖｔ）以下のときに、活性化信号ＶＰＥをレベル“Ｈ”
にして出力し、昇圧電源ＶＰＰがこの所定電位を越えた
ときに、活性化信号ＶＰＥをレベル“Ｌ”にして出力す
るものである。電圧検知部２１の出力側は、発振部２２
の入力側と２入力の論理積ゲート（以下、「ＡＮＤ」と
いう）２３の第１の入力側に接続されている。
ライバ３１を介してメモリセルアレイ３２が接続される
と共に、電圧検知部２１が接続されている。電圧検知部
２１は、昇圧電源ＶＰＰが所定電位（電源電位ＶＤＤ＋
Ｖｔ）以下のときに、活性化信号ＶＰＥをレベル“Ｈ”
にして出力し、昇圧電源ＶＰＰがこの所定電位を越えた
ときに、活性化信号ＶＰＥをレベル“Ｌ”にして出力す
るものである。電圧検知部２１の出力側は、発振部２２
の入力側と２入力の論理積ゲート（以下、「ＡＮＤ」と
いう）２３の第１の入力側に接続されている。
【０００５】発振部２２は、例えばリング発振器で構成
され、入力側に与えられる活性化信号ＶＰＥが“Ｈ”の
ときに、動作クロックＳＣＬを所定の周波数で発振させ
るものである。動作クロックＳＣＬは、チャージポンプ
１０-1の入力側に与えられるようになっている。
され、入力側に与えられる活性化信号ＶＰＥが“Ｈ”の
ときに、動作クロックＳＣＬを所定の周波数で発振させ
るものである。動作クロックＳＣＬは、チャージポンプ
１０-1の入力側に与えられるようになっている。
【０００６】ＡＮＤ２３の第２の入力側には、ＤＲＡＭ
の動作に同期した制御信号ＲＡＳ（Row Address Strob
e）が与えられるようになっており、このＡＮＤ２３の
出力側が、チャージポンプ１０-2の入力側に接続されて
いる。チャージポンプ１０-1，１０-2は、電流供給能力
は異なるが、いずれも同様の構成となっている。
の動作に同期した制御信号ＲＡＳ（Row Address Strob
e）が与えられるようになっており、このＡＮＤ２３の
出力側が、チャージポンプ１０-2の入力側に接続されて
いる。チャージポンプ１０-1，１０-2は、電流供給能力
は異なるが、いずれも同様の構成となっている。
【０００７】例えばチャージポンプ１０-2は、バッファ
１１、キャパシタ１２、ダイオード１３、ＰチャネルＭ
ＯＳトランジスタ（以下、「ＰＭＯＳ」という）１４、
及びゲート制御部１５で構成され、バッファ１１とゲー
ト制御部１５の入力側に、ＡＮＤ２３から出力される信
号ＡＣＬが与えられるようになっている。
１１、キャパシタ１２、ダイオード１３、ＰチャネルＭ
ＯＳトランジスタ（以下、「ＰＭＯＳ」という）１４、
及びゲート制御部１５で構成され、バッファ１１とゲー
ト制御部１５の入力側に、ＡＮＤ２３から出力される信
号ＡＣＬが与えられるようになっている。
【０００８】バッファ１１の出力側はキャパシタ１２の
一端に接続され、このキャパシタ１２の他端がノードＮ
１に接続されている。ノードＮ１にはダイオード１３の
カソードが接続され、このダイオード１３のアノードが
電源電位ＶＤＤに接続されている。ノードＮ１には、更
にＰＭＯＳ１４のソースが接続され、このＰＭＯＳ１４
のドレインが出力ノードＮＯに接続されている。また、
ＰＭＯＳ１４のゲートには、ゲート制御部１５から制御
信号ＧＣＳが与えられている。ゲート制御部１５は、信
号ＡＣＬに基づいて、ＰＭＯＳ１４をオン／オフ制御す
るための制御信号ＧＣＳを生成するものである。
一端に接続され、このキャパシタ１２の他端がノードＮ
１に接続されている。ノードＮ１にはダイオード１３の
カソードが接続され、このダイオード１３のアノードが
電源電位ＶＤＤに接続されている。ノードＮ１には、更
にＰＭＯＳ１４のソースが接続され、このＰＭＯＳ１４
のドレインが出力ノードＮＯに接続されている。また、
ＰＭＯＳ１４のゲートには、ゲート制御部１５から制御
信号ＧＣＳが与えられている。ゲート制御部１５は、信
号ＡＣＬに基づいて、ＰＭＯＳ１４をオン／オフ制御す
るための制御信号ＧＣＳを生成するものである。
【０００９】次に動作を説明する。図２（ｂ）の時刻ｔ
０において、ＤＲＡＭが待機状態で、出力ノードＮＯの
昇圧電源ＶＰＰが所定電位（ＶＤＤ＋Ｖｔ）を越えてい
れば、電圧検知部２１から出力される活性化信号ＶＰＥ
は“Ｌ”である。従って、発振部２２は動作せず動作ク
ロックＳＣＬは“Ｌ”となり、ＡＮＤ２３から出力され
る信号ＡＣＬも“Ｌ”となっている。
０において、ＤＲＡＭが待機状態で、出力ノードＮＯの
昇圧電源ＶＰＰが所定電位（ＶＤＤ＋Ｖｔ）を越えてい
れば、電圧検知部２１から出力される活性化信号ＶＰＥ
は“Ｌ”である。従って、発振部２２は動作せず動作ク
ロックＳＣＬは“Ｌ”となり、ＡＮＤ２３から出力され
る信号ＡＣＬも“Ｌ”となっている。
【００１０】各チャージポンプ１０-1，１０-2では、ゲ
ート制御部１５から出力される制御信号ＧＣＳが“Ｈ”
となり、ＰＭＯＳ１４はオフ状態となっている。また、
バッファ１１の出力側は“Ｌ”であるので、キャパシタ
１２はダイオード１３を介して、ほぼ電源電位ＶＤＤに
充電されている。
ート制御部１５から出力される制御信号ＧＣＳが“Ｈ”
となり、ＰＭＯＳ１４はオフ状態となっている。また、
バッファ１１の出力側は“Ｌ”であるので、キャパシタ
１２はダイオード１３を介して、ほぼ電源電位ＶＤＤに
充電されている。
【００１１】時刻ｔ１において、ＤＲＡＭの動作が開始
して制御信号ＲＡＳが“Ｌ”から“Ｈ”に立ち上がる
と、このＤＲＡＭの動作によって出力ノードＮＯから電
流が供給され、昇圧電源ＶＰＰの電位は徐々に低下す
る。
して制御信号ＲＡＳが“Ｌ”から“Ｈ”に立ち上がる
と、このＤＲＡＭの動作によって出力ノードＮＯから電
流が供給され、昇圧電源ＶＰＰの電位は徐々に低下す
る。
【００１２】時刻ｔ２において、昇圧電源ＶＰＰが所定
電位まで低下すると、これが電圧検知部２１によって検
出される。そして、電圧検知部２１における遅延時間ｄ
ｔの後、時刻ｔ３において、電圧検知部２１の活性化信
号ＶＰＥが“Ｈ”となる。これにより、発振部２２が動
作を開始して動作クロックＳＣＬがチャージポンプ１０
-1へ与えられる。また、ＡＮＤ２３の信号ＡＣＬが
“Ｈ”となり、チャージポンプ１０-2へ与えられる。
電位まで低下すると、これが電圧検知部２１によって検
出される。そして、電圧検知部２１における遅延時間ｄ
ｔの後、時刻ｔ３において、電圧検知部２１の活性化信
号ＶＰＥが“Ｈ”となる。これにより、発振部２２が動
作を開始して動作クロックＳＣＬがチャージポンプ１０
-1へ与えられる。また、ＡＮＤ２３の信号ＡＣＬが
“Ｈ”となり、チャージポンプ１０-2へ与えられる。
【００１３】チャージポンプ１０-2では、バッファ１１
の入力側及び出力側の電位が“Ｈ”となるので、キャパ
シタ１２の他端、即ちノードＮ１の電位は、電源電位Ｖ
ＤＤのほぼ２倍に上昇する。
の入力側及び出力側の電位が“Ｈ”となるので、キャパ
シタ１２の他端、即ちノードＮ１の電位は、電源電位Ｖ
ＤＤのほぼ２倍に上昇する。
【００１４】時刻ｔ４において、ゲート制御部１５の制
御信号ＧＣＳが“Ｌ”になり、ＰＭＯＳ１４はオン状態
となる。これにより、ノードＮ１と出力ノードＮＯの間
が接続され、この出力ノードＮＯの昇圧電源ＶＰＰの電
位は上昇する。昇圧電源ＶＰＰが所定電位を越え、更に
電圧検知部２１の遅延時間が経過すると、時刻ｔ５にお
いて、この電圧検知部２１の活性化信号ＶＰＥが“Ｌ”
となる。これにより、ＡＮＤ２３の信号ＡＣＬが“Ｌ”
となる。
御信号ＧＣＳが“Ｌ”になり、ＰＭＯＳ１４はオン状態
となる。これにより、ノードＮ１と出力ノードＮＯの間
が接続され、この出力ノードＮＯの昇圧電源ＶＰＰの電
位は上昇する。昇圧電源ＶＰＰが所定電位を越え、更に
電圧検知部２１の遅延時間が経過すると、時刻ｔ５にお
いて、この電圧検知部２１の活性化信号ＶＰＥが“Ｌ”
となる。これにより、ＡＮＤ２３の信号ＡＣＬが“Ｌ”
となる。
【００１５】チャージポンプ１０-2では、ゲート制御部
１５の制御信号ＧＣＳが“Ｈ”となり、ＰＭＯＳ１４が
オフ状態となってノードＮ１と出力ノードＮＯの間が切
断される。また、バッファ１１の出力側が“Ｌ”とな
り、キャパシタ１２は再びほぼ電源電圧ＶＤＤに充電さ
れる。
１５の制御信号ＧＣＳが“Ｈ”となり、ＰＭＯＳ１４が
オフ状態となってノードＮ１と出力ノードＮＯの間が切
断される。また、バッファ１１の出力側が“Ｌ”とな
り、キャパシタ１２は再びほぼ電源電圧ＶＤＤに充電さ
れる。
【００１６】時刻ｔ５では、制御信号ＲＡＳが“Ｈ”で
あるので、ＤＲＡＭの動作は継続され、昇圧電源ＶＰＰ
の電位は徐々に低下する。
あるので、ＤＲＡＭの動作は継続され、昇圧電源ＶＰＰ
の電位は徐々に低下する。
【００１７】時刻ｔ６において、ＤＲＡＭの動作が終了
すると、制御信号ＲＡＳは“Ｌ”となる。そして、出力
ノードＮＯの昇圧電源ＶＰＰの電位低下はほぼ止まる。
但し、出力ノードＮＯの電位は、リーク電流によって極
めて緩やかに低下する。
すると、制御信号ＲＡＳは“Ｌ”となる。そして、出力
ノードＮＯの昇圧電源ＶＰＰの電位低下はほぼ止まる。
但し、出力ノードＮＯの電位は、リーク電流によって極
めて緩やかに低下する。
【００１８】一方、発振部２２とチャージポンプ１０-1
では、制御信号ＲＡＳには関係なく、電圧検知部２１か
ら出力される活性化信号ＶＰＥに基づいて動作が行わ
れ、ノードＮＯに昇圧電源ＶＰＰが供給される。
では、制御信号ＲＡＳには関係なく、電圧検知部２１か
ら出力される活性化信号ＶＰＥに基づいて動作が行わ
れ、ノードＮＯに昇圧電源ＶＰＰが供給される。
【００１９】このように、図２の昇圧電源発生回路は、
待機時のリーク電流を補償する小容量のチャージポンプ
１０-1と、動作時の電流を供給する大容量のチャージポ
ンプ１０-2を備え、待機時にチャージポンプ１０-2を停
止して、大容量のチャージポンプの動作による消費電力
の増加を抑制するようにしている。
待機時のリーク電流を補償する小容量のチャージポンプ
１０-1と、動作時の電流を供給する大容量のチャージポ
ンプ１０-2を備え、待機時にチャージポンプ１０-2を停
止して、大容量のチャージポンプの動作による消費電力
の増加を抑制するようにしている。
【００２０】
【発明が解決しようとする課題】しかしながら、従来の
昇圧電源発生回路では、次のような課題があった。即
ち、ＤＲＡＭが動作を開始する時点での出力ノードＮＯ
の昇圧電源ＶＰＰの電位は、そのタイミングによって変
化するため一定ではない。また、制御信号ＲＡＳが
“Ｈ”となっている時間幅も、その時のＤＲＡＭの動作
内容によって異なる。更に、ＤＲＡＭの動作に必要な昇
圧電源ＶＰＰの消費電流も、動作状態によって変化す
る。このため、昇圧電源ＶＰＰが所定電位以下に低下し
て、チャージポンプ１０-2の動作が開始する時刻ｔ３の
タイミングによっては、このチャージポンプ１０-2で正
常な動作が行われないおそれがあった。
昇圧電源発生回路では、次のような課題があった。即
ち、ＤＲＡＭが動作を開始する時点での出力ノードＮＯ
の昇圧電源ＶＰＰの電位は、そのタイミングによって変
化するため一定ではない。また、制御信号ＲＡＳが
“Ｈ”となっている時間幅も、その時のＤＲＡＭの動作
内容によって異なる。更に、ＤＲＡＭの動作に必要な昇
圧電源ＶＰＰの消費電流も、動作状態によって変化す
る。このため、昇圧電源ＶＰＰが所定電位以下に低下し
て、チャージポンプ１０-2の動作が開始する時刻ｔ３の
タイミングによっては、このチャージポンプ１０-2で正
常な動作が行われないおそれがあった。
【００２１】図３は、図２の課題を説明するための信号
波形図である。時刻ｔ１１において、制御信号ＲＡＳが
立ち上がってＤＲＡＭの動作が開始すると、出力ノード
ＮＯから電流が供給され、昇圧電源ＶＰＰの電位は徐々
に低下する。
波形図である。時刻ｔ１１において、制御信号ＲＡＳが
立ち上がってＤＲＡＭの動作が開始すると、出力ノード
ＮＯから電流が供給され、昇圧電源ＶＰＰの電位は徐々
に低下する。
【００２２】時刻ｔ１２において、昇圧電源ＶＰＰが所
定電位まで低下すると、これが電圧検知部２１で検出さ
れる。電圧検知部２１の遅延時間ｄｔが経過した時刻ｔ
１３において、この電圧検知部２１の活性化信号ＶＰＥ
が“Ｈ”になる。これにより、ＡＮＤ２３の信号ＡＣＬ
が“Ｈ”となる。
定電位まで低下すると、これが電圧検知部２１で検出さ
れる。電圧検知部２１の遅延時間ｄｔが経過した時刻ｔ
１３において、この電圧検知部２１の活性化信号ＶＰＥ
が“Ｈ”になる。これにより、ＡＮＤ２３の信号ＡＣＬ
が“Ｈ”となる。
【００２３】時刻ｔ１４において、チャージポンプ１０
-2のゲート制御部１５の制御信号ＧＣＳが“Ｌ”とな
り、ＰＭＯＳ１４はオン状態となる。これにより、ノー
ドＮ１と出力ノードＮＯの間が接続され、この出力ノー
ドＮＯの昇圧電源ＶＰＰの電位は上昇を開始する。
-2のゲート制御部１５の制御信号ＧＣＳが“Ｌ”とな
り、ＰＭＯＳ１４はオン状態となる。これにより、ノー
ドＮ１と出力ノードＮＯの間が接続され、この出力ノー
ドＮＯの昇圧電源ＶＰＰの電位は上昇を開始する。
【００２４】ここで、時刻ｔ１４の直後の時刻ｔ１５に
おいて、制御信号ＲＡＳが“Ｌ”に変化したとする。制
御信号ＲＡＳが“Ｌ”になると、信号ＡＣＬも“Ｌ”と
なり、チャージポンプ１０-2のバッファ１１の出力側が
“Ｌ”となる。これにより、ノードＮ１の電位は、ほぼ
電源電位ＶＤＤとなる。この時、制御信号ＧＣＳは
“Ｌ”となっているので、ＰＭＯＳ１４はオン状態であ
る。このため、出力ノードＮＯの電荷が、ＰＭＯＳ１４
を通してノードＮ１へ逆流し、この出力ノードＮＯの電
位が急速に低下する。
おいて、制御信号ＲＡＳが“Ｌ”に変化したとする。制
御信号ＲＡＳが“Ｌ”になると、信号ＡＣＬも“Ｌ”と
なり、チャージポンプ１０-2のバッファ１１の出力側が
“Ｌ”となる。これにより、ノードＮ１の電位は、ほぼ
電源電位ＶＤＤとなる。この時、制御信号ＧＣＳは
“Ｌ”となっているので、ＰＭＯＳ１４はオン状態であ
る。このため、出力ノードＮＯの電荷が、ＰＭＯＳ１４
を通してノードＮ１へ逆流し、この出力ノードＮＯの電
位が急速に低下する。
【００２５】時刻ｔ１６において、制御信号ＧＣＳが
“Ｈ”になると、ＰＭＯＳ１４はオフ状態となってノー
ドＮ１へ逆流は停止するが、出力ノードＮＯの電位は所
定電位よりもかなり低い状態となる。
“Ｈ”になると、ＰＭＯＳ１４はオフ状態となってノー
ドＮ１へ逆流は停止するが、出力ノードＮＯの電位は所
定電位よりもかなり低い状態となる。
【００２６】このように、制御信号ＲＡＳの継続時間、
昇圧電源ＶＰＰの初期値、昇圧電源ＶＰＰが所定電位に
低下するまでの時間等は、その時々の動作状態によって
複雑に変化する。このため、タイミングによっては、信
号ＡＣＬのパルス幅が極めて短くなり、チャージポンプ
１０-2におけるＰＭＯＳ１４のゲート制御が誤動作し、
昇圧電源ＶＰＰが所定電位から大きく変動するという課
題があった。
昇圧電源ＶＰＰの初期値、昇圧電源ＶＰＰが所定電位に
低下するまでの時間等は、その時々の動作状態によって
複雑に変化する。このため、タイミングによっては、信
号ＡＣＬのパルス幅が極めて短くなり、チャージポンプ
１０-2におけるＰＭＯＳ１４のゲート制御が誤動作し、
昇圧電源ＶＰＰが所定電位から大きく変動するという課
題があった。
【００２７】このような不安定な動作の発生頻度を低減
するには、電圧検出部２１の遅延時間を短くする方法が
効果的であるが、電圧検出部２１の動作速度は消費電流
に比例するため、低消費電力が重視されるＤＲＡＭ等の
半導体においては、電圧検出部２１の速度向上には限界
がある。
するには、電圧検出部２１の遅延時間を短くする方法が
効果的であるが、電圧検出部２１の動作速度は消費電流
に比例するため、低消費電力が重視されるＤＲＡＭ等の
半導体においては、電圧検出部２１の速度向上には限界
がある。
【００２８】本発明は、前記従来技術が持っていた課題
を解決し、安定した昇圧電源ＶＰＰが得られる昇圧電源
発生回路を提供するものである。
を解決し、安定した昇圧電源ＶＰＰが得られる昇圧電源
発生回路を提供するものである。
【００２９】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、昇圧電源発生回路にお
いて、負荷回路の動作に同期した制御信号が与えられた
ときに、電源電位よりも高い昇圧電源を出力ノードに出
力する第１のチャージポンプと、前記制御信号が与えら
れ、かつ前記出力ノードの電位が所定電位よりも低下し
たときに、前記電源電位よりも高い昇圧電源を該出力ノ
ードに出力する第２のチャージポンプとを備えている。
に、本発明の内の第１の発明は、昇圧電源発生回路にお
いて、負荷回路の動作に同期した制御信号が与えられた
ときに、電源電位よりも高い昇圧電源を出力ノードに出
力する第１のチャージポンプと、前記制御信号が与えら
れ、かつ前記出力ノードの電位が所定電位よりも低下し
たときに、前記電源電位よりも高い昇圧電源を該出力ノ
ードに出力する第２のチャージポンプとを備えている。
【００３０】第１の発明によれば、以上のように昇圧電
源発生回路を構成したので、次のような作用が行われ
る。負荷回路の動作が開始して制御信号が与えられる
と、まず第１のチャージポンプから昇圧電源が出力ノー
ドに出力される。そして、出力ノードの電位が所定電位
よりも低くなると、第２のチャージポンプから出力ノー
ドに昇圧電源が出力される。
源発生回路を構成したので、次のような作用が行われ
る。負荷回路の動作が開始して制御信号が与えられる
と、まず第１のチャージポンプから昇圧電源が出力ノー
ドに出力される。そして、出力ノードの電位が所定電位
よりも低くなると、第２のチャージポンプから出力ノー
ドに昇圧電源が出力される。
【００３１】第２の発明は、昇圧電源発生回路におい
て、第１の発明と同様の第１のチャージポンプと、前記
出力ノードの電位が所定電位よりも低下したときに、活
性化信号を出力する電圧検知部と、前記制御信号が与え
られた時点で、前記電圧検知部から出力される信号を保
持する信号保持部と、前記信号保持部に前記活性化信号
が保持され、かつ前記制御信号が与えられたときに、前
記電源電位よりも高い昇圧電源を前記出力ノードに出力
する第２のチャージポンプとを備えている。
て、第１の発明と同様の第１のチャージポンプと、前記
出力ノードの電位が所定電位よりも低下したときに、活
性化信号を出力する電圧検知部と、前記制御信号が与え
られた時点で、前記電圧検知部から出力される信号を保
持する信号保持部と、前記信号保持部に前記活性化信号
が保持され、かつ前記制御信号が与えられたときに、前
記電源電位よりも高い昇圧電源を前記出力ノードに出力
する第２のチャージポンプとを備えている。
【００３２】第２の発明によれば、次のような作用が行
われる。負荷回路の動作が開始して制御信号が与えられ
ると、まず第１のチャージポンプから昇圧電源が出力ノ
ードに出力される。このとき、出力ノードが所定電位以
下であれば、更に、第２のチャージポンプから出力ノー
ドに昇圧電源が出力される。
われる。負荷回路の動作が開始して制御信号が与えられ
ると、まず第１のチャージポンプから昇圧電源が出力ノ
ードに出力される。このとき、出力ノードが所定電位以
下であれば、更に、第２のチャージポンプから出力ノー
ドに昇圧電源が出力される。
【００３３】第３の発明は、昇圧電源発生回路におい
て、第１の発明と同様の第１のチャージポンプと、前記
出力ノードの電位が所定電位よりも低下したときに、活
性化信号を出力する電圧検知部と、前記制御信号を一定
時間遅延させて遅延制御信号を出力する遅延部と、前記
遅延制御信号が与えられた時点で、前記電圧検知部から
出力される信号を保持する信号保持部と、前記信号保持
部に前記活性化信号が保持され、かつ前記遅延制御信号
が与えられたときに、前記電源電位よりも高い昇圧電源
を前記出力ノードに出力する第２のチャージポンプとを
備えている。
て、第１の発明と同様の第１のチャージポンプと、前記
出力ノードの電位が所定電位よりも低下したときに、活
性化信号を出力する電圧検知部と、前記制御信号を一定
時間遅延させて遅延制御信号を出力する遅延部と、前記
遅延制御信号が与えられた時点で、前記電圧検知部から
出力される信号を保持する信号保持部と、前記信号保持
部に前記活性化信号が保持され、かつ前記遅延制御信号
が与えられたときに、前記電源電位よりも高い昇圧電源
を前記出力ノードに出力する第２のチャージポンプとを
備えている。
【００３４】第４の発明は、昇圧電源発生回路におい
て、第３の発明と同様の第１及び第２のチャージポンプ
と、第３の発明と同様の電圧検知部と、前記制御信号が
与えられた時点で、前記電圧検知部から出力される信号
を保持する信号保持部と、前記制御信号を一定時間遅延
させて遅延制御信号を出力する遅延部とを備えている。
て、第３の発明と同様の第１及び第２のチャージポンプ
と、第３の発明と同様の電圧検知部と、前記制御信号が
与えられた時点で、前記電圧検知部から出力される信号
を保持する信号保持部と、前記制御信号を一定時間遅延
させて遅延制御信号を出力する遅延部とを備えている。
【００３５】第３及び第４の発明によれば、次のような
作用が行われる。負荷回路の動作が開始して制御信号が
与えられると、まず第１のチャージポンプから昇圧電源
が出力ノードに出力される。このとき、出力ノードが所
定電位以下であれば、一定時間の後、第２のチャージポ
ンプから出力ノードに昇圧電源が出力される。
作用が行われる。負荷回路の動作が開始して制御信号が
与えられると、まず第１のチャージポンプから昇圧電源
が出力ノードに出力される。このとき、出力ノードが所
定電位以下であれば、一定時間の後、第２のチャージポ
ンプから出力ノードに昇圧電源が出力される。
【００３６】第５の発明は、第１〜第４の発明におい
て、第１のチャージポンプの電流供給能力を負荷回路の
消費電流よりも小さく設定すると共に、第１と第２のチ
ャージポンプの合計の電流供給能力を、負荷回路の消費
電流よりも大きく設定している。
て、第１のチャージポンプの電流供給能力を負荷回路の
消費電流よりも小さく設定すると共に、第１と第２のチ
ャージポンプの合計の電流供給能力を、負荷回路の消費
電流よりも大きく設定している。
【００３７】第６の発明は、第１〜第４の発明におい
て、第２のチャージポンプの電流供給能力を、出力制御
信号に応じて切り替えることができるように構成してい
る。
て、第２のチャージポンプの電流供給能力を、出力制御
信号に応じて切り替えることができるように構成してい
る。
【００３８】
【発明の実施の形態】（第１の実施形態）図１（ａ），
（ｂ）は、本発明の第１の実施形態を示す昇圧電源発生
回路の構成図であり、同図（ａ）は回路構成、及び同図
（ｂ）は同図（ａ）の動作の信号波形を示している。な
お、この図１において、図２中の要素と共通の要素には
共通の符号が付されている。
（ｂ）は、本発明の第１の実施形態を示す昇圧電源発生
回路の構成図であり、同図（ａ）は回路構成、及び同図
（ｂ）は同図（ａ）の動作の信号波形を示している。な
お、この図１において、図２中の要素と共通の要素には
共通の符号が付されている。
【００３９】この昇圧電源発生回路は、ＤＲＡＭにおい
てワード線駆動用の昇圧電源ＶＰＰを発生させるもの
で、図１（ａ）に示すように、３つのチャージポンプ１
０-1，１０-2，１０-3を有している。チャージポンプ１
０-1は、待機時に昇圧電源ＶＰＰから生じるリーク電流
を補償するもので、電流供給能力は極めて小さく設定さ
れている。また、チャージポンプ１０-2，１０-3は、読
み書きの動作時にワード線立ち上げ動作等で消費する電
流を供給するものである。チャージポンプ１０-1〜１０
-3の出力側は、出力ノードＮＯに共通接続され、この出
力ノードＮＯから昇圧電源ＶＰＰが供給されるようにな
っている。
てワード線駆動用の昇圧電源ＶＰＰを発生させるもの
で、図１（ａ）に示すように、３つのチャージポンプ１
０-1，１０-2，１０-3を有している。チャージポンプ１
０-1は、待機時に昇圧電源ＶＰＰから生じるリーク電流
を補償するもので、電流供給能力は極めて小さく設定さ
れている。また、チャージポンプ１０-2，１０-3は、読
み書きの動作時にワード線立ち上げ動作等で消費する電
流を供給するものである。チャージポンプ１０-1〜１０
-3の出力側は、出力ノードＮＯに共通接続され、この出
力ノードＮＯから昇圧電源ＶＰＰが供給されるようにな
っている。
【００４０】出力ノードＮＯには、負荷回路であるＤＲ
ＡＭのワードドライバ３１を介してメモリセルアレイ３
２が接続されると共に、電圧検知部２１が接続されてい
る。電圧検知部２１は、昇圧電源ＶＰＰが所定電位（電
源電圧ＶＤＤ＋Ｖｔ）以下のときに、活性化信号ＶＰＥ
を“Ｈ”にして出力し、この所定電位を越えたときに、
活性化信号ＶＰＥを“Ｌ”にして出力するものである。
電圧検知部２１の出力側は、発振部２２の入力側とＡＮ
Ｄ２３の第１の入力側に接続されている。
ＡＭのワードドライバ３１を介してメモリセルアレイ３
２が接続されると共に、電圧検知部２１が接続されてい
る。電圧検知部２１は、昇圧電源ＶＰＰが所定電位（電
源電圧ＶＤＤ＋Ｖｔ）以下のときに、活性化信号ＶＰＥ
を“Ｈ”にして出力し、この所定電位を越えたときに、
活性化信号ＶＰＥを“Ｌ”にして出力するものである。
電圧検知部２１の出力側は、発振部２２の入力側とＡＮ
Ｄ２３の第１の入力側に接続されている。
【００４１】発振部２２は、例えばリング発振器で構成
され、入力側に与えられる活性化信号ＶＰＥが“Ｈ”の
ときに、動作クロックＳＣＬを所定の周波数で発振させ
るものである。動作クロックＳＣＬは、チャージポンプ
１０-1の入力側に与えられるようになっている。
され、入力側に与えられる活性化信号ＶＰＥが“Ｈ”の
ときに、動作クロックＳＣＬを所定の周波数で発振させ
るものである。動作クロックＳＣＬは、チャージポンプ
１０-1の入力側に与えられるようになっている。
【００４２】ＡＮＤ２３の第２の入力側には、ＤＲＡＭ
の動作に同期した制御信号ＲＡＳが与えられるようにな
っており、このＡＮＤ２３の出力側が、チャージポンプ
１０-2の入力側に接続されている。一方、チャージポン
プ１０-3の入力側には、制御信号ＲＡＳが与えられるよ
うになっている。各チャージポンプ１０-1〜１０-3は、
電流供給能力は異なるが、いずれも同様の構成となって
いる。
の動作に同期した制御信号ＲＡＳが与えられるようにな
っており、このＡＮＤ２３の出力側が、チャージポンプ
１０-2の入力側に接続されている。一方、チャージポン
プ１０-3の入力側には、制御信号ＲＡＳが与えられるよ
うになっている。各チャージポンプ１０-1〜１０-3は、
電流供給能力は異なるが、いずれも同様の構成となって
いる。
【００４３】例えばチャージポンプ１０-2は、バッファ
１１、キャパシタ１２、ダイオード１３、ＰＭＯＳ１４
及びゲート制御部１５で構成され、このバッファ１１と
ゲート制御部１５の入力側に、ＡＮＤ２３から出力され
る信号ＡＣＬが与えられるようになっている。
１１、キャパシタ１２、ダイオード１３、ＰＭＯＳ１４
及びゲート制御部１５で構成され、このバッファ１１と
ゲート制御部１５の入力側に、ＡＮＤ２３から出力され
る信号ＡＣＬが与えられるようになっている。
【００４４】バッファ１１の出力側は、キャパシタ１２
の一端に接続され、このキャパシタ１２の他端がノード
Ｎ１に接続されている。ノードＮ１にはダイオード１３
のカソードが接続され、このダイオード１３のアノード
は電源電圧ＶＤＤに接続されている。更にノードＮ１に
は、ＰＭＯＳ１４のソースが接続され、このＰＭＯＳ１
４のドレインが出力ノードＮＯに接続されている。ＰＭ
ＯＳ１４のゲートには、ゲート制御部１５から制御信号
ＧＣＳが与えられるようになっている。ゲート制御部１
５は、信号ＡＣＬに基づいて、ＰＭＯＳ１４をオン／オ
フ制御するための制御信号ＧＣＳを生成するものであ
る。
の一端に接続され、このキャパシタ１２の他端がノード
Ｎ１に接続されている。ノードＮ１にはダイオード１３
のカソードが接続され、このダイオード１３のアノード
は電源電圧ＶＤＤに接続されている。更にノードＮ１に
は、ＰＭＯＳ１４のソースが接続され、このＰＭＯＳ１
４のドレインが出力ノードＮＯに接続されている。ＰＭ
ＯＳ１４のゲートには、ゲート制御部１５から制御信号
ＧＣＳが与えられるようになっている。ゲート制御部１
５は、信号ＡＣＬに基づいて、ＰＭＯＳ１４をオン／オ
フ制御するための制御信号ＧＣＳを生成するものであ
る。
【００４５】次に、動作を説明する。図１（ｂ）の時刻
Ｔ０において、ＤＲＡＭが待機状態（制御信号ＲＡＳが
“Ｌ”）で、出力ノードＮＯの昇圧電源ＶＰＰが所定電
位（ＶＤＤ＋Ｖｔ）を越えていれば、電圧検知部２１か
ら出力される活性化信号ＶＰＥは“Ｌ”である。従っ
て、発振部２２は動作せず動作クロックＳＣＬは“Ｌ”
となり、ＡＮＤ２３から出力される信号ＡＣＬも“Ｌ”
となっている。
Ｔ０において、ＤＲＡＭが待機状態（制御信号ＲＡＳが
“Ｌ”）で、出力ノードＮＯの昇圧電源ＶＰＰが所定電
位（ＶＤＤ＋Ｖｔ）を越えていれば、電圧検知部２１か
ら出力される活性化信号ＶＰＥは“Ｌ”である。従っ
て、発振部２２は動作せず動作クロックＳＣＬは“Ｌ”
となり、ＡＮＤ２３から出力される信号ＡＣＬも“Ｌ”
となっている。
【００４６】各チャージポンプ１０-1〜１０-3では、ゲ
ート制御部１５から出力される制御信号ＧＣＳが“Ｈ”
となり、ＰＭＯＳ１４はオフ状態となっている。また、
バッファ１１の出力側は“Ｌ”であるので、キャパシタ
１２はダイオード１３を介して、ほぼ電源電位ＶＤＤに
充電されている。
ート制御部１５から出力される制御信号ＧＣＳが“Ｈ”
となり、ＰＭＯＳ１４はオフ状態となっている。また、
バッファ１１の出力側は“Ｌ”であるので、キャパシタ
１２はダイオード１３を介して、ほぼ電源電位ＶＤＤに
充電されている。
【００４７】時刻Ｔ１において、ＤＲＡＭの動作が開始
して制御信号ＲＡＳが立ち上がると、チャージポンプ１
０-3の動作により、このチャージポンプ１０-3内のキャ
パシタ１２に充電されていた電荷が出力ノードＮＯに供
給される。これにより、出力ノードＮＯの昇圧電源ＶＰ
Ｐは上昇する。
して制御信号ＲＡＳが立ち上がると、チャージポンプ１
０-3の動作により、このチャージポンプ１０-3内のキャ
パシタ１２に充電されていた電荷が出力ノードＮＯに供
給される。これにより、出力ノードＮＯの昇圧電源ＶＰ
Ｐは上昇する。
【００４８】時刻Ｔ２において、出力ノードＮＯの電位
が一定値まで上昇すると、その後はＤＲＡＭの動作電流
によって、昇圧電源ＶＰＰの電位は徐々に低下する。
が一定値まで上昇すると、その後はＤＲＡＭの動作電流
によって、昇圧電源ＶＰＰの電位は徐々に低下する。
【００４９】時刻Ｔ３において、昇圧電源ＶＰＰが所定
電位まで低下すると、これが電圧検知部２１によって検
出される。そして、電圧検知部２１における遅延時間ｄ
ｔが経過した時刻Ｔ４において、電圧検知部２１の活性
化信号ＶＰＥが“Ｈ”となる。これにより、発振部２２
が動作を開始して動作クロックＳＣＬがチャージポンプ
１０-1へ与えられる。また、ＡＮＤ２３の信号ＡＣＬが
“Ｈ”となり、チャージポンプ１０-2へ与えられる。
電位まで低下すると、これが電圧検知部２１によって検
出される。そして、電圧検知部２１における遅延時間ｄ
ｔが経過した時刻Ｔ４において、電圧検知部２１の活性
化信号ＶＰＥが“Ｈ”となる。これにより、発振部２２
が動作を開始して動作クロックＳＣＬがチャージポンプ
１０-1へ与えられる。また、ＡＮＤ２３の信号ＡＣＬが
“Ｈ”となり、チャージポンプ１０-2へ与えられる。
【００５０】時刻Ｔ５において、チャージポンプ１０-2
のゲート制御部１５の制御信号ＧＣＳが“Ｌ”となり、
ＰＭＯＳ１４はオン状態となる。これにより、ノードＮ
１と出力ノードＮＯの間が接続され、チャージポンプ１
０-2内のキャパシタ１２に充電されていた電荷が出力ノ
ードＮＯに供給され、昇圧電源ＶＰＰの電位は上昇す
る。
のゲート制御部１５の制御信号ＧＣＳが“Ｌ”となり、
ＰＭＯＳ１４はオン状態となる。これにより、ノードＮ
１と出力ノードＮＯの間が接続され、チャージポンプ１
０-2内のキャパシタ１２に充電されていた電荷が出力ノ
ードＮＯに供給され、昇圧電源ＶＰＰの電位は上昇す
る。
【００５１】昇圧電源ＶＰＰが所定電位を越え、更に電
圧検知部２１の遅延時間が経過すると、時刻Ｔ６におい
て、この電圧検知部２１の活性化信号ＶＰＥが“Ｌ”と
なる。これにより、ＡＮＤ２３の信号ＡＣＬが“Ｌ”と
なる。チャージポンプ１０-2では、ゲート制御部１５の
制御信号ＧＣＳが“Ｈ”となり、ＰＭＯＳ１４がオフ状
態となって、ノードＮ１と出力ノードＮＯの間が切断さ
れる。
圧検知部２１の遅延時間が経過すると、時刻Ｔ６におい
て、この電圧検知部２１の活性化信号ＶＰＥが“Ｌ”と
なる。これにより、ＡＮＤ２３の信号ＡＣＬが“Ｌ”と
なる。チャージポンプ１０-2では、ゲート制御部１５の
制御信号ＧＣＳが“Ｈ”となり、ＰＭＯＳ１４がオフ状
態となって、ノードＮ１と出力ノードＮＯの間が切断さ
れる。
【００５２】時刻Ｔ６では、制御信号ＲＡＳが“Ｈ”で
あるので、ＤＲＡＭの動作は継続し、昇圧電源ＶＰＰの
電位は徐々に低下する。時刻Ｔ７において、ＤＲＡＭの
動作が終了すると、制御信号ＲＡＳは“Ｌ”となる。そ
して、昇圧電源ＶＰＰの電位低下はほぼ止まり、その
後、出力ノードＮＯの電位は、リーク電流によって極め
て緩やかに低下する。
あるので、ＤＲＡＭの動作は継続し、昇圧電源ＶＰＰの
電位は徐々に低下する。時刻Ｔ７において、ＤＲＡＭの
動作が終了すると、制御信号ＲＡＳは“Ｌ”となる。そ
して、昇圧電源ＶＰＰの電位低下はほぼ止まり、その
後、出力ノードＮＯの電位は、リーク電流によって極め
て緩やかに低下する。
【００５３】以上のように、この第１の実施形態の昇圧
電源発生回路は、次のような利点を有する。 （１） ＤＲＡＭが動作状態で昇圧電源ＶＰＰが所定電
位以下に低下したときに動作するチャージポンプ１０-2
に加えて、昇圧電源ＶＰＰの電位に拘らずＤＲＡＭが動
作状態になったときに動作するチャージポンプ１０-3を
有している。これにより、昇圧電源ＶＰＰの電位変動を
抑制することができる。
電源発生回路は、次のような利点を有する。 （１） ＤＲＡＭが動作状態で昇圧電源ＶＰＰが所定電
位以下に低下したときに動作するチャージポンプ１０-2
に加えて、昇圧電源ＶＰＰの電位に拘らずＤＲＡＭが動
作状態になったときに動作するチャージポンプ１０-3を
有している。これにより、昇圧電源ＶＰＰの電位変動を
抑制することができる。
【００５４】（２） ２つのチャージポンプ１０-1，１
０-2で昇圧電源ＶＰＰを供給するようにしているので、
それぞれの電流供給能力を小さく（例えば、従来の１／
２）にすることが可能になり、チャージポンプ１０-2が
動作したときの電源電位ＶＤＤの変動によるノイズを小
さくすることができる。これにより、ＤＲＡＭの動作と
チャージポンプ１０-2の動作タイミングが重なった場合
でも、ＤＲＡＭの誤動作を防ぐことができる。
０-2で昇圧電源ＶＰＰを供給するようにしているので、
それぞれの電流供給能力を小さく（例えば、従来の１／
２）にすることが可能になり、チャージポンプ１０-2が
動作したときの電源電位ＶＤＤの変動によるノイズを小
さくすることができる。これにより、ＤＲＡＭの動作と
チャージポンプ１０-2の動作タイミングが重なった場合
でも、ＤＲＡＭの誤動作を防ぐことができる。
【００５５】（３） チャージポンプ１０-2が動作する
頻度が少なくなり、このチャージポンプ１０-2が誤動作
するタイミングを極めて少なくすることができる。ま
た、チャージポンプ１０-2が誤動作して昇圧電源ＶＰＰ
が所定電位から大きく変動した場合でも、次の制御信号
ＲＡＳの立ち上がり時点で、チャージポンプ１０-3が動
作する。従って、昇圧電源ＶＰＰは所定電位に回復され
て安定化し、ＤＲＡＭの動作に影響を与えるおそれがな
い。
頻度が少なくなり、このチャージポンプ１０-2が誤動作
するタイミングを極めて少なくすることができる。ま
た、チャージポンプ１０-2が誤動作して昇圧電源ＶＰＰ
が所定電位から大きく変動した場合でも、次の制御信号
ＲＡＳの立ち上がり時点で、チャージポンプ１０-3が動
作する。従って、昇圧電源ＶＰＰは所定電位に回復され
て安定化し、ＤＲＡＭの動作に影響を与えるおそれがな
い。
【００５６】（第２の実施形態）図４（ａ），（ｂ）
は、本発明の第２の実施形態を示す昇圧電源発生回路の
構成図であり、同図（ａ）は回路構成、及び同図（ｂ）
は同図（ａ）の動作の信号波形を示している。なお、こ
の図４において、図１中の要素と共通の要素には共通の
符号が付されている。
は、本発明の第２の実施形態を示す昇圧電源発生回路の
構成図であり、同図（ａ）は回路構成、及び同図（ｂ）
は同図（ａ）の動作の信号波形を示している。なお、こ
の図４において、図１中の要素と共通の要素には共通の
符号が付されている。
【００５７】この昇圧電源発生回路では、チャージポン
プ１０-2の動作を制御するためのフリップフロップ（以
下、「ＦＦ」という）２４を設けている。ＦＦ２４のデ
ータ端子Ｄには、電圧検知部２１の活性化信号ＶＰＥが
与えられ、クロック端子Ｃには、制御信号ＲＡＳが与え
られるようになっている。ＦＦ２４は、クロック端子Ｃ
に与えられる制御信号ＲＡＳの立ち上がりのタイミング
で、データ端子Ｄに与えられる活性化信号ＶＰＥを保持
して、出力端子Ｑに出力するものであり、このＦＦ２４
の出力端子Ｑが、ＡＮＤ２３の第１の入力側に接続され
ている。その他の構成は、図１と同様である。
プ１０-2の動作を制御するためのフリップフロップ（以
下、「ＦＦ」という）２４を設けている。ＦＦ２４のデ
ータ端子Ｄには、電圧検知部２１の活性化信号ＶＰＥが
与えられ、クロック端子Ｃには、制御信号ＲＡＳが与え
られるようになっている。ＦＦ２４は、クロック端子Ｃ
に与えられる制御信号ＲＡＳの立ち上がりのタイミング
で、データ端子Ｄに与えられる活性化信号ＶＰＥを保持
して、出力端子Ｑに出力するものであり、このＦＦ２４
の出力端子Ｑが、ＡＮＤ２３の第１の入力側に接続され
ている。その他の構成は、図１と同様である。
【００５８】なお、チャージポンプ１０-2，１０-3の電
流供給能力Ｉp2，Ｉp3は、ＤＲＡＭの消費電流をＩppと
して、次のように設定されている。 Ｉp3≦Ｉpp＜Ｉp2＋Ｉp3
流供給能力Ｉp2，Ｉp3は、ＤＲＡＭの消費電流をＩppと
して、次のように設定されている。 Ｉp3≦Ｉpp＜Ｉp2＋Ｉp3
【００５９】次に、図４（ｂ）を用いて動作を説明す
る。ＤＲＡＭの動作開始に伴い、時刻Ｔ１１に制御信号
ＲＡＳが“Ｈ”になると、出力ノードＮＯの昇圧電源Ｖ
ＰＰから電流が消費される。これと同時に、チャージポ
ンプ１０-3から出力ノードＮＯに昇圧電源ＶＰＰが供給
される。
る。ＤＲＡＭの動作開始に伴い、時刻Ｔ１１に制御信号
ＲＡＳが“Ｈ”になると、出力ノードＮＯの昇圧電源Ｖ
ＰＰから電流が消費される。これと同時に、チャージポ
ンプ１０-3から出力ノードＮＯに昇圧電源ＶＰＰが供給
される。
【００６０】この時、出力ノードＮＯの昇圧電源ＶＰＰ
が所定電位以下であると、活性化信号ＶＰＥは“Ｈ”と
なっている。従って、制御信号ＲＡＳの立ち上がりによ
って、ＦＦ２４に“Ｈ”の活性化信号ＶＰＥが保持さ
れ、このＦＦ２４の出力信号が“Ｈ”となる。更に、Ａ
ＮＤ２３の信号ＡＣＬが“Ｈ”となり、チャージポンプ
１０-2から出力ノードＮＯに昇圧電源ＶＰＰが供給され
る。このように、２つのチャージポンプ１０-2，１０-3
から電流が供給され、出力ノードＮＯの昇圧電源ＶＰＰ
の電位は上昇する。
が所定電位以下であると、活性化信号ＶＰＥは“Ｈ”と
なっている。従って、制御信号ＲＡＳの立ち上がりによ
って、ＦＦ２４に“Ｈ”の活性化信号ＶＰＥが保持さ
れ、このＦＦ２４の出力信号が“Ｈ”となる。更に、Ａ
ＮＤ２３の信号ＡＣＬが“Ｈ”となり、チャージポンプ
１０-2から出力ノードＮＯに昇圧電源ＶＰＰが供給され
る。このように、２つのチャージポンプ１０-2，１０-3
から電流が供給され、出力ノードＮＯの昇圧電源ＶＰＰ
の電位は上昇する。
【００６１】時刻Ｔ１２において、電圧検知部２１の活
性化信号ＶＰＥは“Ｌ”になるが、制御信号ＲＡＳが
“Ｈ”の状態であるので、信号ＡＣＬは“Ｈ”の状態に
維持される。
性化信号ＶＰＥは“Ｌ”になるが、制御信号ＲＡＳが
“Ｈ”の状態であるので、信号ＡＣＬは“Ｈ”の状態に
維持される。
【００６２】時刻Ｔ１３において、ＤＲＡＭの動作が停
止して制御信号ＲＡＳが“Ｌ”になると、信号ＡＣＬは
“Ｌ”となる。これにより、チャージポンプ１０-2，１
０-3の動作は停止する。
止して制御信号ＲＡＳが“Ｌ”になると、信号ＡＣＬは
“Ｌ”となる。これにより、チャージポンプ１０-2，１
０-3の動作は停止する。
【００６３】次に、時刻Ｔ１４においてＤＲＡＭの動作
が開始し、制御信号ＲＡＳが“Ｈ”になる。これによ
り、チャージポンプ１０-3から出力ノードＮＯに昇圧電
源ＶＰＰが供給される。
が開始し、制御信号ＲＡＳが“Ｈ”になる。これによ
り、チャージポンプ１０-3から出力ノードＮＯに昇圧電
源ＶＰＰが供給される。
【００６４】この時、出力ノードＮＯの昇圧電源ＶＰＰ
が所定電位を越えていると、電圧検知部２１から出力さ
れる活性化信号ＶＰＥは“Ｌ”である。従って、制御信
号ＲＡＳの立ち上がりによって、ＦＦ２４に“Ｌ”の活
性化信号ＶＰＥが保持され、このＦＦ２４の出力信号が
“Ｌ”となる。これにより、ＡＮＤ２３の信号ＡＣＬが
“Ｌ”となり、チャージポンプ１０-2は動作しない。
が所定電位を越えていると、電圧検知部２１から出力さ
れる活性化信号ＶＰＥは“Ｌ”である。従って、制御信
号ＲＡＳの立ち上がりによって、ＦＦ２４に“Ｌ”の活
性化信号ＶＰＥが保持され、このＦＦ２４の出力信号が
“Ｌ”となる。これにより、ＡＮＤ２３の信号ＡＣＬが
“Ｌ”となり、チャージポンプ１０-2は動作しない。
【００６５】以上のように、この第２の実施形態の昇圧
電源発生回路は、次のような利点がある。 （４） ２つのチャージポンプ１０-2，１０-3の合計の
電流供給能力Ｉp2＋Ｉp3は、ＤＲＡＭの消費電流Ｉppよ
りも大きくなるように設定されているので、ＤＲＡＭの
動作開始時の昇圧電源ＶＰＰが所定電位以下であって
も、これを補ってＤＲＡＭに必要な消費電流を供給する
ことができる。また、チャージポンプ１０-3の電流供給
能力Ｉp3は、ＤＲＡＭの消費電流Ｉppと同程度に設定し
ているので、ＤＲＡＭの動作開始時の昇圧電源ＶＰＰが
所定電位以上であれば、チャージポンプ１０-3のみでＤ
ＲＡＭに必要な消費電流を供給することができる。これ
により、昇圧電源ＶＰＰの電位変動を抑制することがで
きる。
電源発生回路は、次のような利点がある。 （４） ２つのチャージポンプ１０-2，１０-3の合計の
電流供給能力Ｉp2＋Ｉp3は、ＤＲＡＭの消費電流Ｉppよ
りも大きくなるように設定されているので、ＤＲＡＭの
動作開始時の昇圧電源ＶＰＰが所定電位以下であって
も、これを補ってＤＲＡＭに必要な消費電流を供給する
ことができる。また、チャージポンプ１０-3の電流供給
能力Ｉp3は、ＤＲＡＭの消費電流Ｉppと同程度に設定し
ているので、ＤＲＡＭの動作開始時の昇圧電源ＶＰＰが
所定電位以上であれば、チャージポンプ１０-3のみでＤ
ＲＡＭに必要な消費電流を供給することができる。これ
により、昇圧電源ＶＰＰの電位変動を抑制することがで
きる。
【００６６】（５） 制御信号ＲＡＳが立ち上がった時
点での昇圧電源ＶＰＰの状態（即ち、活性化信号ＶＰ
Ｅ）を保持するＦＦ２４を有し、この昇圧電源ＶＰＰが
所定電位よりも低い場合には２つのチャージポンプ１０
-2，１０-3を同時に動作させ、昇圧電源ＶＰＰが所定電
位よりも高い場合にはチャージポンプ１０-3のみを動作
させるようにしている。これにより、ＤＲＡＭの動作中
に信号ＡＣＬが変化することがなくなり、チャージポン
プ１０-2の誤動作をなくし、安定した昇圧電源ＶＰＰを
得ることができる。
点での昇圧電源ＶＰＰの状態（即ち、活性化信号ＶＰ
Ｅ）を保持するＦＦ２４を有し、この昇圧電源ＶＰＰが
所定電位よりも低い場合には２つのチャージポンプ１０
-2，１０-3を同時に動作させ、昇圧電源ＶＰＰが所定電
位よりも高い場合にはチャージポンプ１０-3のみを動作
させるようにしている。これにより、ＤＲＡＭの動作中
に信号ＡＣＬが変化することがなくなり、チャージポン
プ１０-2の誤動作をなくし、安定した昇圧電源ＶＰＰを
得ることができる。
【００６７】（６） チャージポンプ１０-2，１０-3の
動作タイミングは、ＤＲＡＭの動作開始時に限られるの
で、ＤＲＡＭの動作とチャージポンプの動作タイミング
が重なることがなくなり、電源電位ＶＤＤの変動等によ
るノイズの影響を抑制することができる。
動作タイミングは、ＤＲＡＭの動作開始時に限られるの
で、ＤＲＡＭの動作とチャージポンプの動作タイミング
が重なることがなくなり、電源電位ＶＤＤの変動等によ
るノイズの影響を抑制することができる。
【００６８】（第３の実施形態）図５は、本発明の第３
の実施形態を示す昇圧電源発生回路の構成図であり、図
４中の要素と共通の要素には共通の符号が付されてい
る。
の実施形態を示す昇圧電源発生回路の構成図であり、図
４中の要素と共通の要素には共通の符号が付されてい
る。
【００６９】この昇圧電源発生回路では、チャージポン
プ１０-2の動作タイミングを一定時間だけ遅らせるため
の遅延部２５を設けている。
プ１０-2の動作タイミングを一定時間だけ遅らせるため
の遅延部２５を設けている。
【００７０】即ち、遅延部２５に入力側に制御信号ＲＡ
Ｓが与えられ、この遅延部２５で一定時間だけ遅延され
た遅延制御信号ＤＲＡＳが、ＡＮＤ２３の第２の入力側
とＦＦ２４のクロック端子Ｃに与えられるようになって
いる。その他の構成は、図４と同様である。
Ｓが与えられ、この遅延部２５で一定時間だけ遅延され
た遅延制御信号ＤＲＡＳが、ＡＮＤ２３の第２の入力側
とＦＦ２４のクロック端子Ｃに与えられるようになって
いる。その他の構成は、図４と同様である。
【００７１】この図５の昇圧電源発生回路の動作は、図
４の昇圧電源発生回路の動作とほぼ同様である。即ち、
制御信号ＲＡＳが立ち上がった時点での出力ノードＮＯ
の昇圧電源ＶＰＰが所定電位よりも高い場合には、図４
と同様に、チャージポンプ１０-3のみが動作する。一
方、制御信号ＲＡＳが立ち上がった時点で、出力ノード
ＮＯの昇圧電源ＶＰＰが所定電位よりも低い場合には、
まずチャージポンプ１０-3が動作を開始し、一定時間の
後、チャージポンプ１０-2が作動する。
４の昇圧電源発生回路の動作とほぼ同様である。即ち、
制御信号ＲＡＳが立ち上がった時点での出力ノードＮＯ
の昇圧電源ＶＰＰが所定電位よりも高い場合には、図４
と同様に、チャージポンプ１０-3のみが動作する。一
方、制御信号ＲＡＳが立ち上がった時点で、出力ノード
ＮＯの昇圧電源ＶＰＰが所定電位よりも低い場合には、
まずチャージポンプ１０-3が動作を開始し、一定時間の
後、チャージポンプ１０-2が作動する。
【００７２】以上のように、この第３の実施形態の昇圧
電源発生回路は、前記（４）〜（６）の利点に加えて、
次のような利点がある。 （７） チャージポンプ１０-2の動作タイミングを制御
信号ＲＡＳの立ち上がりから一定時間だけ遅延させるた
めの遅延部２５を有している。これにより、チャージポ
ンプ１０-2，１０-3の動作タイミングがずれることによ
り、動作開始に伴う電源ノイズを低減するとともに、昇
圧電源ＶＰＰに対する電流供給の平均化をはかることが
でき、より安定した昇圧電源ＶＰＰを得ることができ
る。
電源発生回路は、前記（４）〜（６）の利点に加えて、
次のような利点がある。 （７） チャージポンプ１０-2の動作タイミングを制御
信号ＲＡＳの立ち上がりから一定時間だけ遅延させるた
めの遅延部２５を有している。これにより、チャージポ
ンプ１０-2，１０-3の動作タイミングがずれることによ
り、動作開始に伴う電源ノイズを低減するとともに、昇
圧電源ＶＰＰに対する電流供給の平均化をはかることが
でき、より安定した昇圧電源ＶＰＰを得ることができ
る。
【００７３】（第４の実施形態）図６は、本発明の第４
の実施形態を示すチャージポンプの回路図であり、図
１、図４及び図５中のチャージポンプ１０-3に代えて設
けられるものである。
の実施形態を示すチャージポンプの回路図であり、図
１、図４及び図５中のチャージポンプ１０-3に代えて設
けられるものである。
【００７４】このチャージポンプ４０は、制御信号ＲＡ
Ｓが与えられるバッファ４１を有し、このバッファ４１
の出力側にキャパシタ４２の一端が接続されている。キ
ャパシタ４２の他端はノードＮ１に接続され、このノー
ドＮ１にはダイオード４３のカソードが接続され、この
ダイオード４３のアノードは電源電圧ＶＤＤに接続され
ている。更にノードＮ１には、ダイオード４４のアノー
ドが接続され、このダイオード４４のカソードが出力ノ
ードＮＯに接続されている。
Ｓが与えられるバッファ４１を有し、このバッファ４１
の出力側にキャパシタ４２の一端が接続されている。キ
ャパシタ４２の他端はノードＮ１に接続され、このノー
ドＮ１にはダイオード４３のカソードが接続され、この
ダイオード４３のアノードは電源電圧ＶＤＤに接続され
ている。更にノードＮ１には、ダイオード４４のアノー
ドが接続され、このダイオード４４のカソードが出力ノ
ードＮＯに接続されている。
【００７５】更に、バッファ４１の出力側は、スイッチ
部４５を介してキャパシタ４６の一端に接続されてい
る。キャパシタ４６の他端はノードＮ２に接続され、こ
のノードＮ２にはダイオード４７のカソードが接続さ
れ、このダイオード４７のアノードは電源電圧ＶＤＤに
接続されている。更にノードＮ２には、ダイオード４８
のアノードが接続され、このダイオード４８のカソード
が出力ノードＮＯに接続されている。
部４５を介してキャパシタ４６の一端に接続されてい
る。キャパシタ４６の他端はノードＮ２に接続され、こ
のノードＮ２にはダイオード４７のカソードが接続さ
れ、このダイオード４７のアノードは電源電圧ＶＤＤに
接続されている。更にノードＮ２には、ダイオード４８
のアノードが接続され、このダイオード４８のカソード
が出力ノードＮＯに接続されている。
【００７６】スイッチ部４６は、モード信号ＭＯＤによ
って制御され、このモード信号ＭＯＤが“Ｌ”のときオ
ン状態、“Ｈ”のときオフ状態となるものである。スイ
ッチ部４５は、例えばＮチャネルＭＯＳトランジスタ
（以下、「ＮＭＯＳ」という）４５ａ、ＰＭＯＳ４５ｂ
及びインバータ４５ｃによるトランスファゲートと、こ
のトランスファゲートがオフの時に出力側を接地電圧Ｇ
ＮＤに接続するためのＮＭＰＳ４５ｄとで構成されてい
る。
って制御され、このモード信号ＭＯＤが“Ｌ”のときオ
ン状態、“Ｈ”のときオフ状態となるものである。スイ
ッチ部４５は、例えばＮチャネルＭＯＳトランジスタ
（以下、「ＮＭＯＳ」という）４５ａ、ＰＭＯＳ４５ｂ
及びインバータ４５ｃによるトランスファゲートと、こ
のトランスファゲートがオフの時に出力側を接地電圧Ｇ
ＮＤに接続するためのＮＭＰＳ４５ｄとで構成されてい
る。
【００７７】このチャージポンプでは、モード信号ＭＯ
Ｄを“Ｌ”に設定することにより、スイッチ部４５がオ
ン状態となる。これにより、キャパシタ４２及びダイオ
ード４３，４４によるチャージポンプと、キャパシタ４
６及びダイオード４７，４８によるチャージポンプが並
列に接続される。
Ｄを“Ｌ”に設定することにより、スイッチ部４５がオ
ン状態となる。これにより、キャパシタ４２及びダイオ
ード４３，４４によるチャージポンプと、キャパシタ４
６及びダイオード４７，４８によるチャージポンプが並
列に接続される。
【００７８】制御信号ＲＡＳが“Ｌ”の期間に、キャパ
シタ４２がダイオード４３を介して電源電圧ＶＤＤに充
電されると共に、キャパシタ４６がダイオード４７を介
して電源電圧ＶＤＤに充電される。この時、出力ノード
ＮＯの電位がノードＮ１，Ｎ２よりも高いので、ダイオ
ード４４，４８は逆バイアスとなって、電流は流れな
い。
シタ４２がダイオード４３を介して電源電圧ＶＤＤに充
電されると共に、キャパシタ４６がダイオード４７を介
して電源電圧ＶＤＤに充電される。この時、出力ノード
ＮＯの電位がノードＮ１，Ｎ２よりも高いので、ダイオ
ード４４，４８は逆バイアスとなって、電流は流れな
い。
【００７９】次に、制御信号ＲＡＳが“Ｈ”に変化する
と、キャパシタ４２，４６のバッファ４１側の電位が
“Ｈ”に上昇するので、ノードＮ１，Ｎ２の電位は、電
源電位ＶＤＤのおよそ２倍に上昇する。これにより、ダ
イオード４３，４７は逆バイアスとなってオフ状態とな
る。一方、ダイオード４４，４８は順バイアスとなり、
キャパシタ４２，４６から出力ノードＮＯに昇圧電源Ｖ
ＰＰが供給される。
と、キャパシタ４２，４６のバッファ４１側の電位が
“Ｈ”に上昇するので、ノードＮ１，Ｎ２の電位は、電
源電位ＶＤＤのおよそ２倍に上昇する。これにより、ダ
イオード４３，４７は逆バイアスとなってオフ状態とな
る。一方、ダイオード４４，４８は順バイアスとなり、
キャパシタ４２，４６から出力ノードＮＯに昇圧電源Ｖ
ＰＰが供給される。
【００８０】一方、モード信号ＭＯＤを“Ｈ”に設定す
ることにより、スイッチ部４５がオフ状態となり、キャ
パシタ４６、ダイオード４７，４８によるチャージポン
プが切り離される。従って、モード信号ＭＯＤを“Ｌ”
に設定すれば電流供給能力が大きくなり、“Ｈ”に設定
すれば電流供給能力が小さくなる。
ることにより、スイッチ部４５がオフ状態となり、キャ
パシタ４６、ダイオード４７，４８によるチャージポン
プが切り離される。従って、モード信号ＭＯＤを“Ｌ”
に設定すれば電流供給能力が大きくなり、“Ｈ”に設定
すれば電流供給能力が小さくなる。
【００８１】以上のように、この第４の実施形態のチャ
ージポンプは、モード信号ＭＯＤの設定によって、電流
供給能力を切り替えることができる。従って、適用する
ＤＲＡＭの消費電流の大小に応じて、チャージポンプの
電流供給能力を切り替えることにより、ＤＲＡＭの構成
によらず消費電流とチャージポンプの供給電流の差を小
さくすることが可能になる。これにより、ＤＲＡＭの消
費電流とチャージポンプの供給電流の差による昇圧電源
ＶＰＰの電位低下を、より小さくなるように抑え、更に
安定した昇圧電源ＶＰＰを得ることができる。
ージポンプは、モード信号ＭＯＤの設定によって、電流
供給能力を切り替えることができる。従って、適用する
ＤＲＡＭの消費電流の大小に応じて、チャージポンプの
電流供給能力を切り替えることにより、ＤＲＡＭの構成
によらず消費電流とチャージポンプの供給電流の差を小
さくすることが可能になる。これにより、ＤＲＡＭの消
費電流とチャージポンプの供給電流の差による昇圧電源
ＶＰＰの電位低下を、より小さくなるように抑え、更に
安定した昇圧電源ＶＰＰを得ることができる。
【００８２】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） チャージポンプ１０-1〜１０-3の構成は、図１
（ａ）中に例示した回路に限定されない。例えば、図６
のチャージポンプのように、ゲート制御部１５を省略す
ると共に、ＰＭＯＳ１４に代えてダイオードを使用し、
このダイオードのアノードとカソードを、それぞれノー
ドＮ１と出力ノードＮＯに接続するようにしても良い。
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） チャージポンプ１０-1〜１０-3の構成は、図１
（ａ）中に例示した回路に限定されない。例えば、図６
のチャージポンプのように、ゲート制御部１５を省略す
ると共に、ＰＭＯＳ１４に代えてダイオードを使用し、
このダイオードのアノードとカソードを、それぞれノー
ドＮ１と出力ノードＮＯに接続するようにしても良い。
【００８３】（ｂ） ＤＲＡＭに適用した昇圧電源発生
回路について説明したが、適用対象はＤＲＡＭに限定さ
れない。例えば、液晶表示器等の昇圧電源発生回路とし
ても適用可能である。
回路について説明したが、適用対象はＤＲＡＭに限定さ
れない。例えば、液晶表示器等の昇圧電源発生回路とし
ても適用可能である。
【００８４】（ｃ） 図５の昇圧電源発生回路では、Ｆ
Ｆ２４のクロック端子Ｃに遅延部２５から出力される遅
延制御信号ＤＲＡＳを与えるようにしているが、制御信
号ＲＡＳを与えるようにしても良い。これにより、遅延
部２５の遅延時間に影響されず、制御信号ＲＡＳの立ち
上がり時点での活性化信号ＶＰＥを保持することができ
る。
Ｆ２４のクロック端子Ｃに遅延部２５から出力される遅
延制御信号ＤＲＡＳを与えるようにしているが、制御信
号ＲＡＳを与えるようにしても良い。これにより、遅延
部２５の遅延時間に影響されず、制御信号ＲＡＳの立ち
上がり時点での活性化信号ＶＰＥを保持することができ
る。
【００８５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、負荷回路の動作に同期して昇圧電源を供給す
る第１のチャージポンプに加えて、出力ノードの電位が
所定電位よりも低くなったときに昇圧電源を供給する第
２のチャージポンプを有している。これにより、安定し
た昇圧電源を得ることができる。
によれば、負荷回路の動作に同期して昇圧電源を供給す
る第１のチャージポンプに加えて、出力ノードの電位が
所定電位よりも低くなったときに昇圧電源を供給する第
２のチャージポンプを有している。これにより、安定し
た昇圧電源を得ることができる。
【００８６】第２の発明によれば、負荷回路の動作が開
始するときに、出力ノードの電位が所定電位以下である
かを検出する電圧検知部と、この出力ノードが所定電位
以下のときに昇圧電源を供給する第２のチャージポンプ
を有している。これにより、負荷回路の動作中に出力ノ
ードの電位が急激に変動することがなくなり、更に安定
した安定した昇圧電源を得ることができる。
始するときに、出力ノードの電位が所定電位以下である
かを検出する電圧検知部と、この出力ノードが所定電位
以下のときに昇圧電源を供給する第２のチャージポンプ
を有している。これにより、負荷回路の動作中に出力ノ
ードの電位が急激に変動することがなくなり、更に安定
した安定した昇圧電源を得ることができる。
【００８７】第３及び第４の発明によれば、負荷回路の
動作が開始するときに、出力ノードの電位が所定電位以
下であるかを検出する電圧検知部と、制御信号を遅延さ
せて遅延制御信号を出力する遅延部と、出力ノードが所
定電位以下のときにこの遅延制御信号に従って昇圧電源
を供給する第２のチャージポンプを有している。これに
より、第１及び第２のチャージポンプの起動時間がずれ
るため、電源ノイズを抑制することができると共に、負
荷回路の動作中に出力ノードの電位が急激に変動するこ
とがなくなり、より一層安定した昇圧電源を得ることが
できる。
動作が開始するときに、出力ノードの電位が所定電位以
下であるかを検出する電圧検知部と、制御信号を遅延さ
せて遅延制御信号を出力する遅延部と、出力ノードが所
定電位以下のときにこの遅延制御信号に従って昇圧電源
を供給する第２のチャージポンプを有している。これに
より、第１及び第２のチャージポンプの起動時間がずれ
るため、電源ノイズを抑制することができると共に、負
荷回路の動作中に出力ノードの電位が急激に変動するこ
とがなくなり、より一層安定した昇圧電源を得ることが
できる。
【００８８】第５の発明によれば、第１のチャージポン
プの電流供給能力を負荷回路の消費電流よりも小さく設
定し、第１と第２のチャージポンプの合計の電流供給能
力を負荷回路の消費電流よりも大きく設定している。こ
れにより、負荷回路の消費電流に見合った能力のチャー
ジポンプを使用することができ、電源電位や昇圧電源の
電位変動を抑制することができる。
プの電流供給能力を負荷回路の消費電流よりも小さく設
定し、第１と第２のチャージポンプの合計の電流供給能
力を負荷回路の消費電流よりも大きく設定している。こ
れにより、負荷回路の消費電流に見合った能力のチャー
ジポンプを使用することができ、電源電位や昇圧電源の
電位変動を抑制することができる。
【００８９】第６の発明によれば、第２のチャージポン
プの電流供給能力を、出力制御信号に応じて切り替えで
きるように構成している。これにより、消費電流とチャ
ージポンプの供給電流の差による昇圧電源の電位低下
を、より小さくなるように抑え、更に安定した昇圧電源
ＶＰＰを得ることができる。
プの電流供給能力を、出力制御信号に応じて切り替えで
きるように構成している。これにより、消費電流とチャ
ージポンプの供給電流の差による昇圧電源の電位低下
を、より小さくなるように抑え、更に安定した昇圧電源
ＶＰＰを得ることができる。
【図１】本発明の第１の実施形態を示す昇圧電源発生回
路の構成図である。
路の構成図である。
【図２】従来の昇圧電源発生回路の一例を示す構成図で
ある。
ある。
【図３】図２の課題を説明するための信号波形図であ
る。
る。
【図４】本発明の第２の実施形態を示す昇圧電源発生回
路の構成図である。
路の構成図である。
【図５】本発明の第３の実施形態を示す昇圧電源発生回
路の構成図である。
路の構成図である。
【図６】本発明の第４の実施形態を示すチャージポンプ
の回路図である。
の回路図である。
１０，４０ チャージポンプ
１１，４１ バッファ
１２，４２，４６ キャパシタ
１３，４３，４４，４７，４８ ダイオード
１４ ＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）
１５ ゲート制御部
２１ 電源検知部
２２ 発振部
２３ ＡＮＤ（論理積ゲート）
２４ ＦＦ（フリップフロップ）
２５ 遅延部
４５ スイッチ部
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F038 BB04 BG02 BG03 BG05 BG07
DF05 EZ20
5H730 AS04 BB02 DD04 FD01 FG01
5M024 AA24 BB29 FF03 FF13 FF22
FF25 GG01 HH11 HH14 PP01
PP02 PP03 PP07
Claims (6)
- 【請求項１】 負荷回路の動作に同期した制御信号が与
えられたときに、電源電位よりも高い昇圧電源を出力ノ
ードに出力する第１のチャージポンプと、 前記制御信号が与えられ、かつ前記出力ノードの電位が
所定電位よりも低下したときに、前記電源電位よりも高
い昇圧電源を該出力ノードに出力する第２のチャージポ
ンプとを、 備えたことを特徴とする昇圧電源発生回路。 - 【請求項２】 負荷回路の動作に同期した制御信号が与
えられたときに、電源電位よりも高い昇圧電源を出力ノ
ードに出力する第１のチャージポンプと、 前記出力ノードの電位が所定電位よりも低下したとき
に、活性化信号を出力する電圧検知部と、 前記制御信号が与えられた時点で、前記電圧検知部から
出力される信号を保持する信号保持部と、 前記信号保持部に前記活性化信号が保持され、かつ前記
制御信号が与えられたときに、前記電源電位よりも高い
昇圧電源を前記出力ノードに出力する第２のチャージポ
ンプとを、 備えたことを特徴とする昇圧電源発生回路。 - 【請求項３】 負荷回路の動作に同期した制御信号が与
えられたときに、電源電位よりも高い昇圧電源を出力ノ
ードに出力する第１のチャージポンプと、 前記出力ノードの電位が所定電位よりも低下したとき
に、活性化信号を出力する電圧検知部と、 前記制御信号を一定時間遅延させて遅延制御信号を出力
する遅延部と、 前記遅延制御信号が与えられた時点で、前記電圧検知部
から出力される信号を保持する信号保持部と、 前記信号保持部に前記活性化信号が保持され、かつ前記
遅延制御信号が与えられたときに、前記電源電位よりも
高い昇圧電源を前記出力ノードに出力する第２のチャー
ジポンプとを、 備えたことを特徴とする昇圧電源発生回路。 - 【請求項４】 負荷回路の動作に同期した制御信号が与
えられたときに、電源電位よりも高い昇圧電源を出力ノ
ードに出力する第１のチャージポンプと、 前記出力ノードの電位が所定電位よりも低下したとき
に、活性化信号を出力する電圧検知部と、 前記制御信号が与えられた時点で、前記電圧検知部から
出力される信号を保持する信号保持部と、 前記制御信号を一定時間遅延させて遅延制御信号を出力
する遅延部と、 前記信号保持部に前記活性化信号が保持され、かつ前記
遅延制御信号が与えられたときに、前記電源電位よりも
高い昇圧電源を前記出力ノードに出力する第２のチャー
ジポンプとを、 備えたことを特徴とする昇圧電源発生回路。 - 【請求項５】 前記第１のチャージポンプの電流供給能
力を前記負荷回路の消費電流よりも小さく設定すると共
に、該第１のチャージポンプと前記第２のチャージポン
プの合計の電流供給能力を該負荷回路の消費電流よりも
大きく設定したことを特徴とする請求項１乃至４のいず
れかに記載した昇圧電源発生回路。 - 【請求項６】 前記第２のチャージポンプは、出力制御
信号に応じて前記出力ノードに出力する電流供給能力を
切り替えることができるように構成したことを特徴とす
る請求項１乃至５のいずれかに記載した昇圧電源発生回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296670A JP4834261B2 (ja) | 2001-09-27 | 2001-09-27 | 昇圧電源発生回路 |
| US10/218,078 US6774708B2 (en) | 2001-09-27 | 2002-08-14 | Voltage boosting circuit with two main charge pumps |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001296670A JP4834261B2 (ja) | 2001-09-27 | 2001-09-27 | 昇圧電源発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003109381A true JP2003109381A (ja) | 2003-04-11 |
| JP4834261B2 JP4834261B2 (ja) | 2011-12-14 |
Family
ID=19117863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001296670A Expired - Lifetime JP4834261B2 (ja) | 2001-09-27 | 2001-09-27 | 昇圧電源発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6774708B2 (ja) |
| JP (1) | JP4834261B2 (ja) |
Cited By (3)
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