JP2009047557A - 半導体装置 - Google Patents

Abstract

【課題】
本発明は、通常動作時にはパワーゲーティング機能が動作するとともに、試験時には試験機能が有効に動作する半導体装置を提供することを目的とする。
【解決手段】
上記の課題を解決するため、本発明は、外部から入力される入力信号の論理に応じて、試験に対応する状態又は通常動作状態に切り換わる半導体装置であって、第1電源線と、第２電源線と、前記第１電源線と前記第２電源線とを接続・分離し、信号線により制御されるスイッチと、制御信号を出力する制御回路と、前記入力信号が一方の論理であるときには、前記制御信号の論理に応じて、前記第１電源線と前記第２電源線とを接続・分離するように前記信号線を駆動し、前記入力信号が他方の論理であるときには、前記第１電源線と前記第２電源とを接続するように前記信号線を駆動する状態切り替え回路と、を備えることを特徴とする半導体装置を提供する。

【選択図】 図１

Description

半導体装置に関し、特に、内部回路の電源を切断する機能を有する半導体装置に関する。

ＬＳＩ（Large ScaleIntegrated circuit）に、低消費電力化を目的として、部分的に内部回路の電源を切断する機能、いわゆるパワーゲーティング機能を搭載することが主流になりつつある。 一方、従来から、ＬＳＩには、ＬＳＩの試験に用いられる、複数の試験回路が搭載されている。すなわち、データの書き込み、読み出し回路の故障診断を行う入出力試験回路、ＬＳＩの内部回路に対する加速試験を行う加速試験回路、等が、ＬＳＩには搭載されている。

ここで、入出力試験回路は、ＬＳＩの書き込み、読み出しに係わるフリップフロップを直列にチェーン状態に接続する回路、及び、ＬＳＩ外部からの制御信号及びテストデータを受け入れ、試験状態を制御する制御回路から構成されている（例えば、特許文献１）。また、加速試験回路は、内部回路へ加速試験用の電圧の印加を行う回路と、ＬＳＩ外部からの制御信号を受け入れ、試験状態を制御する制御回路から構成されている（例えば、特許文献２）。

パワーゲーティングを行う制御回路と、上記の試験状態を制御する制御回路とを有するＬＳＩの試験の際、制御回路間を連携させて試験を行う必要がある。しかし、制御回路間の連携を取るための制御信号をＬＳＩ外部の試験装置からＬＳＩに送るには、高度な機能を有する高価な試験装置を必要とし、試験コストが増大する。
特開２００３−９８２２３号公報 特開平１０−２１６９９号公報

しかし、制御回路間の連携を取るための制御信号を生成する高価な試験装置を用いずに、パワーゲーティングを行う制御回路と、上記の試験状態を制御する制御回路との間の連携がなされない場合には、次の問題がある。加速試験の際、パワーゲーティング機能が解除されず、内部回路に所定の電圧を印加して行うストレス印加が不充分なものとなる。また、入出力試験の際、予定しないパワーティングがかかり、テストデータの伝播が行われない。その結果、加速試験又は入出力試験ができなくなる問題がある。

そこで、本発明は、通常動作時にはパワーゲーティング機能が動作するとともに、試験時には試験機能が有効に動作する半導体装置を提供することを目的とする。

上記の課題を解決するため、本発明は、第１信号に応じて、試験状態又は通常動作状態とが切り換わる半導体装置であって、第1電源線と、第２電源線と、信号線と、前記信号線の駆動状態に応じて、前記第１電源線と前記第２電源線との接続・分離を選択するスイッチと、前記信号線の前記駆動状態を切り替える、切り替える回路と、前記切り替え回路に第２信号を出力する第１制御回路とを有し、前記切り替え回路は、前記第１信号が第１論理であるときには、前記第２信号の論理に応じて、前記第１電源線と前記第２電源線とを接続・分離するように前記信号線を駆動し、前記第１信号が第２論理であるときには、前記第１電源線と前記第２電源とを接続するように前記信号線を駆動することを特徴とする半導体装置を提供する。

試験に対応する状態中、パワーゲーティングを行う制御回路と、上記の試験状態を制御する制御回路との間の連携をとり、第２電源線に電源が供給される。すなわち、第２電源線に接続される内部回路の試験を確実に行うことができる。

以下、本発明の実施例１、実施例２、実施例３、実施例４、実施例５、及び、実施例６について説明する。ただし、本発明は上記の実施例により限定されるものではない。

実施例１はパワーゲーティング（電源切断・分離）を実現するための制御回路からの信号と、テスト信号との論理をとるモード切り替え回路を設け、そのモード切り替え回路からの信号によって内部回路の内部電源と、外部電源との接続・分離を行うトランジスタのオン／オフを行うことを特徴とする半導体装置に関する。そして、半導体装置にテスト信号を入力すると、パワーゲーティングを実現するための制御回路からの信号の論理にかかわらず、内部回路に外部電源が接続し、加速試験用の電圧を外部電源によって、所定の値に設定できる。

図1に、実施例1に係わる半導体装置３０の回路図、及び、モード切り替え回路２２ｂの波形図を示す。図１Ａによれば、半導体装置３０はＰＭＵ（Power Managing Unit）１ａ、モード切り替え回路２２ｂ、内部回路６、９、１０、トランジスタ４、８、電源線１１及び電源線１２から構成されている。

ＰＭＵ１ａは、クロック端子１４ａから入力されるクロック信号１４ｂ、リセット端子１５ａから入力されるリセット信号１５ｂ、アドレス端子１７ａから入力されるアドレス信号１７ｂ、制御信号端子１８ａ、１９ａ、２０ａから入力される制御信号１８ｂ、１９ｂ、２０ｂに応じて、内部回路６、９、１０への入力データ１６ｂを受け取り、内部回路６、９、１０からの出力データ１６ｃの出力を行う。なお、入力データ１６ｂはデータ端子１６ａから入力され、出力データ１６ｃはデータ端子１６ａから出力される。なお、ＰＭＵ１ａと内部回路６、９、１０とのデータの入出力は入出力データ線１６ｄを通じて行う。

また、ＰＭＵ１ａはリセット信号１５、アドレス信号１７ｂ、制御信号１８ｂ、１９ｂ、２０ｂによって指定された動作状態に応じて、内部回路６、９、１０のパワーゲーティングを行う。すなわち、消費電力を削減するため、ＰＭＵ１ａは内部回路６、９の内、動作の必要がないものの電源を切断する機能を有する。

ＰＭＵ１ａはパワーゲーティング機能（電源切断・分離機能）を実現するため、制御信号ｇ１（１ｂ）、制御信号ｇ２（１ｃ）を出力する。

また、ＰＭＵ１ａはクロック発生回路１ｄを内蔵する。クロック発生回路１ｄは、クロック信号１４ｂを増幅して、クロック信号１４ｃとして内部回路６、９、１０へ分配する。

モード切り替え回路２２ｂは上記の制御信号ｇ１（１ｂ）、制御信号ｇ２（１ｃ）と、外部テスト端子２１ａからのテスト信号２２ａとの論理をとり、Ｐ型ＭＯＳトランジスタ４、７のオン・オフを制御するＡ１信号２ｂ、Ａ２信号３ｂを出力する。なお、モード切り替え回路２２ｂの機能及び動作の詳細については、図１Ｂ用いて後述する。

モード切り替え回路２２ｂは、ＡＮＤ回路２ａ及びＡＮＤ回路３ａから構成されている。ＡＮＤ回路２ａは、一方の入力端子にテスト信号２２ａを、他方の入力端子に制御信号ｇ１（１ｂ）を受けて、ＡＮＤ論理を行って、Ａ１信号２ｂとして出力する回路である。ＡＮＤ回路３ａは、一方の入力にテスト信号２２ａを、他方の入力に制御信号ｇ２（１ｃ）を受けて、ＡＮＤ論理を行って、Ａ２信号３ｂとして出力する回路である。

半導体装置３０をテストする時には、外部テスト端子２１ａに、外部の低電位電源（グランド電源）がスイッチ２１ｃにより接続し、テスト信号２２ａは論理"Ｌ"レベルとなる。通常動作時には、外部テスト端子２１ａに、外部の高電位電源がスイッチ２１ｂにより接続し、テスト信号２２ａは論理"Ｈ"レベルとなる。

Ｐ型ＭＯＳトランジスタ４のゲート電極は上記のＡ２信号３ｂに接続し、ソースは電源線１１と接続し、ドレインは内部回路６の内部電源線ＶＤＤＭ１（５）に接続する。従って、Ｐ型ＭＯＳトランジスタ４はＡ２信号３ｂの論理に応じてオン・オフし、内部回路６と電源線１１を接続・分離するスイッチ回路の役割を果たす。

Ｐ型ＭＯＳトランジスタ７のゲート電極は上記のＡ１信号２ｂに接続し、ソースは電源線１１と接続し、ドレインは内部回路９の内部電源線ＶＤＤＭ２（８）に接続する。従って、Ｐ型ＭＯＳトランジスタ７はＡ１信号２ｂの論理に応じてオン・オフし、内部回路９と電源線１１を接続・分離するスイッチ回路の役割を果たす。

なお、内部回路１０は電源線１１と電源線１２とから電源の供給受けて動作する。そして、常に電源線１１と内部回路１０は接続しているため、内部回路１０は常時、動作する。また、内部回路６、９は電源線１２と接続し、上記のように、Ａ１信号２ｂ、Ａ２信号３ｂの論理に応じて電源線１１と接続する。そして、内部回路６、９はＰ型ＭＯＳトランジスタ４及びＰ型ＭＯＳトランジスタ７を介して電源線１１と接続する期間に動作する。

電源線１２は外部端子２３と接続し、低電位電源（グランド電源）を供給する。電源線１１は外部端子１３と接続し、高電位電源を供給する。

図１Ｂの波形図を用いて、モード切り替え回路２２ｂの機能及び動作を説明する。波形２５において示すように、時刻Ｔ１から時刻Ｔ６までの期間、すなわち、半導体装置３０のテスト期間において、テスト信号２２ａは論理"Ｌ"となる。

波形２６、２７に示すように、モード切り替え回路２２ｂに論理"Ｌ"のテスト信号２２ａが入力されている期間、時刻Ｔ１から時刻Ｔ２まで、及び、時刻Ｔ３から時刻Ｔ６までの期間、論理"Ｈ"の制御信号ｇ１（１ｂ）がモード切り替え回路２２ｂに入力される。同様に、時刻Ｔ１から時刻Ｔ４まで、及び、時刻Ｔ５から時刻Ｔ６までの期間、論理"Ｈ"の制御信号ｇ２（１ｃ）がモード切り替え回路２２ｂに入力される。しかし、波形２８、２９に示すように、制御信号ｇ１（１ｂ）及び制御信号ｇ２（１ｃ）の論理にかかわらず、Ａ１信号２ｂ、Ａ２信号３ｂの論理は論理"Ｌ"に固定されることになる。その結果、テスト期間中、Ｐ型ＭＯＳトランジスタ４、７はオンする。

一方、波形２５において示すように、時刻Ｔ６から時刻Ｔ１０までの期間、すなわち、半導体装置３０の通常動作期間において、テスト信号２２ａは論理"Ｈ"となる。

波形２６、２７、２８、２９に示すように、モード切り替え回路２２ｂに論理"Ｈ"のテスト信号２２ａが入力された場合、モード切り替え回路２２ｂに、論理"Ｌ"の制御信号ｇ１（１ｂ）、又は、制御信号ｇ２（１ｃ）が時刻Ｔ７から時刻Ｔ８までの期間、又は、時刻Ｔ９から時刻Ｔ１０までの期間、入力されると、その論理に応じて、論理"Ｌ"のＡ１信号２ｂ、Ａ２信号３ｂが出力される。

すなわち、通常動作期間中の場合、Ａ１信号２ｂ、Ａ２信号３ｂが論理"Ｌ"の期間にＰ型ＭＯＳトランジスタ４、７は、オンする。

上記より、テスト期間中、Ｐ型ＭＯＳトランジスタ４、７は、パワーゲーティングを行う制御回路からの信号の論理にかかわらず、オンするため、内部回路６、９は電源線１１、外部端子１３を介して高電位電源と接続する。そうすると、外部端子１３に与える高電位電源の電圧を通常動作時に比較し、高くすることで、半導体装置３０に対して加速試験を行うことができる。

なお、半導体装置が故障するまでの時間（ＭＴＢＦ：Mean Time Between Fail）、いわゆる寿命は、温度及び電圧に比例して短くなることが知られている。そこで、加速試験とは、半導体装置に、通常の温度、電圧よりも、高い温度、電圧を印加し、寿命までの時間を加速することにより故障にいたらしめて、当初より寿命の短い半導体装置を取り除く試験をいう。

実施例２はパワーゲーティング（電源切断・分離）を行う制御回路からの信号と、テスト信号との論理をとるモード切り替え回路を設け、そのモード切り替え回路からの信号によって内部回路の内部電源と、外部電源との接続・分離を行うトランジスタのオン／オフを行うことを特徴とする半導体装置に関する。上記の半導体装置は外部から入力される信号の組合せに応じてテスト信号を発生するモードデコーダを備える。そして、半導体装置に制御信号を入力し、テストモードにすると、パワーゲーティングを行う制御回路からの信号の論理にかかわらず、内部回路に外部電源が接続し、加速試験用の電圧を外部電源によって、所定の値に設定できる。

図２に、実施例２に係わる半導体装置６５の回路図、及び、モード切り替え回路５２ｃとモードデコーダ回路５２ａの波形図を示す。図２Ａによれば、半導体装置６５はＰＭＵ３１ａ、モード切り替え回路５２ｃ、モードデコーダ回路５２ａ、内部回路３６、３９、４０、トランジスタ３４、３７、電源線４１及び電源線４２から構成されている。

モードデコーダ回路５２ａは、制御信号端子４８ａ、４９ａ、５０ａから入力される制御信号４８ｂ、４９ｂ、５０ｂを受け、それらの信号の論理の組合せが所定の場合に、テスト信号５２ｂを出力する。その結果、半導体装置６５はテストモードに設定されることになる。なお、モードデコーダ回路５２ａがテスト信号５２ｂを出力するための論理の組合せについては、図３を用いて後に説明する。

ＰＭＵ３１ａは、クロック端子４４ａから入力されるクロック信号４４ｂ、リセット端子４５ａから入力されるリセット信号４５ｂ、アドレス端子４７ａから入力されるアドレス信号４７ｂ、制御信号端子４８ａ、４９ａ、５０ａから入力される制御信号４８ｂ、４９ｂ、５０ｂに応じて、データ端子４６ａから内部回路３６、３９、４０への入力データ４６ｂを受け取り、内部回路３６、３９、４０からの出力データ４６ｃをデータ端子４６ａへ出力する。なお、ＰＭＵ３１ａと内部回路３６、３９、４０とのデータの入出力は入出力データ線４６ｄを通じて行う。

また、ＰＭＵ３１ａはリセット信号４５ｂ、アドレス信号４７ｂ、制御信号４８ｂ、４９ｂ、５０ｂによって指定された動作状態に応じて、内部回路３６、３９、４０のパワーゲーティング（電源の接続・分離）を行う。すなわち、消費電力を削減するため、ＰＭＵ３１ａは内部回路３６、３９の内、動作の必要がないものの電源を切断する機能を有する。

ＰＭＵ３１ａはパワーゲーティング機能（電源切断・分離機能）を実現するため、制御信号ｇ１（３１ｂ）、制御信号ｇ２（３１ｃ）を出力する。

また、ＰＭＵ３１ａはクロック発生回路３１ｄを内蔵する。クロック発生回路３１ｄは、クロック信号４４ｂを増幅して、又は、分周して、内部回路３６、３９、４０へクロック信号３１ｅ、３１ｆ、３１ｇを分配する。なお、制御信号４８ｂ、４９ｂ、５０ｂの論理の組合せが所定の場合に、半導体装置６５がテストモードになると、クロック発生回路３１ｄは、加速試験のときに使用される分周回路を使用して、予め決められた加速試験用のクロック周期をもつクロック信号３１ｅ、３１ｆ、３１ｇを出力する。なお、内部回路３６、３９、４０に属する回路の内、クロック信号３１ｅ、３１ｆ、３１ｇの論理"H"の期間に動作する回路、クロック信号３１ｅ、３１ｆ、３１ｇの論理"Ｌ"の期間に動作する回路、クロック信号３１ｅ、３１ｆ、３１ｇの論理が切り換わる時に動作する回路を考慮し、半導体装置に効率よく寿命加速が加わるように、加速試験用のクロック周期は決定される。

モード切り替え回路５２ｃは上記の制御信号ｇ１（３１ｂ）、制御信号ｇ２（３１ｃ）と、モードデコーダ回路５２ａからのテスト信号５２ｂとの論理をとり、Ｐ型ＭＯＳトランジスタ３４、３７のオン・オフを制御するＡ１信号３２ｂ、Ａ２信号３３ｂを出力する。なお、モード切り替え回路５２ｃの機能及び動作の詳細については、図２Ｂ用いて後述する。

モード切り替え回路５２ｃは、ＡＮＤ回路３２ａ及びＡＮＤ回路３３ａから構成されている。ＡＮＤ回路３２ａは、一方の入力端子にテスト信号５２ｂを、他方の入力端子に制御信号ｇ１（３１ｂ）を受けて、ＡＮＤ論理を行って、Ａ１信号３２ｂを出力する回路である。ＡＮＤ３３ａは、一方の入力端子にテスト信号５２ｂを、他方の入力端子に制御信号ｇ２（３１ｃ）を受けて、ＡＮＤ論理を行って、Ａ２信号３３ｂを出力する回路である。

半導体装置６５の加速試験中には、モードデコーダ回路５２ａは論理"Ｌ"となるテスト信号５２ｂを出力する。一方、通常動作時には、テスト信号５２ｂは論理"Ｈ"となる。

Ｐ型ＭＯＳトランジスタ３４のゲート電極は上記のＡ２信号３３ｂに接続し、ソースは電源線４１と接続し、ドレインは内部回路３６の内部電源線ＶＤＤＭ１（３５）に接続する。従って、Ｐ型ＭＯＳトランジスタ３４はＡ２信号３３ｂの論理に応じてオン・オフし、内部回路３６と電源線４１を接続・分離するスイッチ回路の役割を果たす。

Ｐ型ＭＯＳトランジスタ３７のゲート電極は上記のＡ１信号３２ｂに接続し、ソースは電源線４１と接続し、ドレインは内部回路３９の内部電源線ＶＤＤＭ２（３８）に接続する。従って、Ｐ型ＭＯＳトランジスタ３７はＡ１信号３２ｂの論理に応じてオン・オフし、内部回路３９と電源線４１を接続・分離するスイッチ回路の役割を果たす。

なお、内部回路４０は電源線４１と電源線４２とから電源の供給受けて動作する。そして、常に電源線４１と内部回路４０は接続しているため、内部回路４０は常時、動作する。また、内部回路３６、３９は電源線４２と接続し、上記のように、Ａ１信号３２ｂ、Ａ２信号３３ｂの論理に応じて電源線４１と接続する。そして、内部回路３６、３９はＰ型ＭＯＳトランジスタ３４及びＰ型ＭＯＳトランジスタ３７を介して電源線４１と接続する期間に動作する。

電源線４２は外部端子５１と接続し、低電位電源（グランド電源）を供給する。電源線４１は外部端子４３と接続し、高電位電源を供給する。

図２Ｂの波形図により、モード切り替え回路５２ａの機能及び動作を説明する。波形５５、５６、５７において示すように、時刻Ｔ１から時刻Ｔ６までの期間、制御信号４８ｂ、４９ｂ、５０ｂは論理"Ｈ"になり、それ以外の期間は論理"Ｌ"である。波形５８において示すように、時刻Ｔ１から時刻Ｔ６までの期間、すなわち、半導体装置６５の加速試験中において、テスト信号５２ｂは論理"Ｌ"となる。

波形５９、６０に示すように、モード切り替え回路５２ｃに論理"Ｌ"のテスト信号５２ｂが入力されている期間、時刻Ｔ１から時刻Ｔ２まで、及び、時刻Ｔ３から時刻Ｔ６までの期間、論理"Ｈ"の制御信号ｇ１（３１ｂ）がモード切り替え回路５２ｃに入力される。同様に、時刻Ｔ１から時刻Ｔ４まで、時刻Ｔ５から時刻Ｔ６までの期間、論理"Ｈ"の制御信号ｇ２（３１ｃ）がモード切り替え回路５２ｃに入力される。しかし、波形６１、６２に示すように、制御信号ｇ１（３１ｂ）及び制御信号ｇ２（３１ｃ）の論理にかかわらず、Ａ１信号３２ｂ、Ａ２信号３３ｂの論理は論理"Ｌ"に固定されることになる。その結果、テスト期間中、Ｐ型ＭＯＳトランジスタ３４、３７はオンする。

一方、波形５８において示すように、時刻Ｔ６から時刻Ｔ１０までの期間、すなわち、半導体装置６５の通常動作期間において、テスト信号５２ｂは論理"Ｈ"となる。

波形５９、６０、６１、６２に示すように、モード切り替え回路５２ｃに論理"Ｈ"のテスト信号５２ｂが入力された場合、モード切り替え回路５１ｃに、論理"Ｌ"の制御信号ｇ１（３１ｂ）、又は、制御信号ｇ２（３１ｃ）が時刻Ｔ７から時刻Ｔ８までの期間、又は、時刻Ｔ９から時刻Ｔ１０までの期間、入力されると、その論理に応じて、論理"Ｌ"のＡ１信号３２ｂ、Ａ２信号３３ｂが出力される。

すなわち、通常動作期間中の場合、Ａ１信号３２ｂ、Ａ２信号３３ｂが論理"Ｌ"の期間にＰ型ＭＯＳトランジスタ３４、３７は、オンする。

図３に、制御信号４８ｂ、４９ｂ、５０ｂの論理の組合せと、その組合せに対応する半導体装置６５の動作についての表を示す。

Ａの欄は制御信号４８ｂの論理値を示す。Ｂの欄は制御信号４９ｂの論理値を示す。Ｃの欄は制御信号５０ｂの論理値を示す。状態の欄は半導体装置６５の動作状態を示す。ＰＧＴの欄は、テスト信号５２ｂの論理値を示す。

図３の表によれば、制御信号４８ｂ、４９ｂ、５０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（０，０，０）の場合、内部回路３６、３９、４０は、電源線４１から電源の供給を受け、４００ＭＨｚのクロック信号３１ｅ、３１ｆ、３１ｇを受けて動作をする。

制御信号４８ｂ、４９ｂ、５０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（０，０，１）の場合、内部回路３６、３９、４０は、電源線４１から電源の供給を受け、２００ＭＨｚのクロック信号３１ｅ、３１ｆ、３１ｇを受けて動作する。

制御信号４８ｂ、４９ｂ、５０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（０，１，０）の場合、内部回路３６、３９、４０は、電源線４１から電源の供給を受け、１００ＭＨｚのクロック信号３１ｅ、３１ｆ、３１ｇを受けて動作をする。

制御信号４８ｂ、４９ｂ、５０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（０，１，１）の場合、内部回路３６、３９、４０は、電源線４１から電源の供給を受け、クロック端子４４ａから入力される外部クロック信号をそのまま受けて動作をする。

制御信号４８ｂ、４９ｂ、５０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（１，０，０）の場合、内部回路３６、３９は電源線４１から電源の供給を受け、４００ＭＨｚのクロック信号３１ｅ、３１ｆを受けて動作をする。また、内部回路４０は電源線４１から電源の供給を受け、１００ＭＨｚのクロック信号３１ｇを受けて動作をする。

制御信号４８ｂ、４９ｂ、５０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（１，０，１）及び（１，１，０）の場合、内部回路３６、３９、４０はリザーブ状態にあることを示す。ここで、リザーブ状態とは、現在は（１，０，１）及び（１，１，０）に対応する動作状態は設定されていないが、新しい動作状態の設定が可能な状態をいう。そして、制御信号４８ｂ、４９ｂ、５０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（０，０，０）から（１，１，０）までの場合、テスト信号５２ｂの論理が"Ｈ"の状態であることを示す。

制御信号４８ｂ、４９ｂ、５０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（１，１，１）の場合、内部回路３６、３９、４０は、制御信号ｇ１（３１ｂ）及び制御信号ｇ２（３１ｃ）の論理に係わらず、電源線４１から電源の供給を受けている状態であり、テスト信号５１ｂの論理が"Ｌ"の状態であることを示す。また、内部回路３６、３９、４０は、加速試験用のクロック周期を有するクロック信号３１ｅ、３１ｆ、３１ｇを受けて動作する。

上記より、テスト期間中、ＰＭＵ３１ａからの制御信号ｇ１（３１ｂ）及び制御信号ｇ２（３１ｃ）の論理にかかわらず、Ｐ型ＭＯＳトランジスタ３４、３７はオンするため、内部回路３６、３９は電源線４１、及び、外部端子４３を介して高電位電源と接続する。そうすると、外部端子４３に与える高電位電源の電圧を通常動作時に比較し、高くすることで、半導体装置６５に対して加速試験を行うことができる。また、内部回路３６、３９、４０に与えるクロック信号３１ｅ、３１ｆ、３１ｇのクロック周期を、効率よく加速試験を行えるクロック周期に設定することができる。

そして、半導体装置６５においては、制御信号４８ｂ、４９ｂ、５０ｂによって、テストモードに入ることを制御することができる。従って、テスト端子を要せず、外部端子数を減少させることができる。

実施例３はパワーゲーティングを行う制御回路からの信号と、テスト信号との論理をとるモード切り替え回路を設け、そのモード切り替え回路からの信号によって内部回路の内部電源と、外部電源との接続・分離を行うトランジスタのオン／オフを行うことを特徴とする半導体装置に関する。上記の半導体装置は外部から入力される信号の組合せに応じてテスト信号を発生するモードデコーダを備える。さらに、上記の半導体装置はモードデコーダからのクロック選択信号で動作により、クロック周期が異なるクロック信号を発生するクロック発生回路を備える。そして、半導体装置に制御信号を入力し、テストモードにすると、内部回路に外部電源が接続し、加速試験用の電圧を外部電源によって、所定の値に設定できる。

図４に、実施例３に係わる半導体装置１０５の回路図、及び、モード切り替え回路９２ｃとモードデコーダ回路９２ａの波形図を示す。図４Ａによれば、半導体装置１０５はＰＭＵ７１ａ、モード切り替え回路９２ｃ、モードデコーダ回路９２ａ、クロック発生回路８４ｃ、内部回路７６、７９、８０、Ｐ型ＭＯＳトランジスタ７４、７７、電源線８１及び電源線８２から構成されている。

モードデコーダ回路９２ａは、制御信号端子８８ａ、８９ａ、９０ａから入力される制御信号８８ｂ、８９ｂ、９０ｂを受け、それらの信号の論理の組合せが所定の場合に、テスト信号９２ｂ及びクロック周期選択信号９２ｄを出力する。なお、モードデコーダ回路９２ａがテスト信号９２ｂを出力するための論理の組合せについては、図５を用いて後に説明する。また、クロック周期選択信号９２ｄは複数の信号から構成されており、複数の信号の論理によってコードを形成している。

ＰＭＵ７１ａは、クロック端子８４ａから入力されるクロック信号８４ｂ、リセット端子８５ａから入力されるリセット信号８５ｂ、アドレス端子８７ａから入力されるアドレス信号８７ｂ、制御信号端子８８ａ、８９ａ、９０ａから入力される制御信号８８ｂ、８９ｂ、９０ｂに応じて、データ端子８６ａから内部回路７６、７９、８０への入力データ８６ｂを受け取り、内部回路７６、７９、８０からの出力データ８６ｃをデータ端子４６ａへ出力する。なお、ＰＭＵ７１ａと内部回路７６、７９、８０とのデータの入出力は入出力データ線８６ｄを通じて行う。

また、ＰＭＵ７１ａはリセット信号８５ｂ、アドレス信号８７ｂ、制御信号８８ｂ、８９ｂ、９０ｂによって指定された動作状態に応じて、内部回路７６、７９のパワーゲーティングを行う。すなわち、消費電力を削減するため、ＰＭＵ７１ａは内部回路７６、７９の内、動作の必要がないものの電源を切断する機能を有する。

ＰＭＵ７１ａはパワーゲーティング機能（電源切断・分離機能）を実現するため、制御信号ｇ１（７１ｂ）、制御信号ｇ２（７１ｃ）を出力する。

また、クロック発生回路８４ｃは、クロック信号８４ｂを増幅して、或いは、分周して内部回路７６、７９、８０へクロック信号８４ｄ、８４ｅ、８４ｆを分配する。なお、クロック信号８４ｄ、８４ｅ、８４ｆのクロック周期はモードデコーダ回路９２ａからのクロック周期選択信号９２ｄの論理により表されるコードに応じて選択される。なお、クロック発生回路８４ｃの詳細については、図６を用いて説明する。

モード切り替え回路９２ｃは上記の制御信号ｇ１（７１ｂ）、制御信号ｇ２（７１ｃ）と、モードデコーダ回路９２ａからのテスト信号９２ｂとの論理をとり、Ｐ型ＭＯＳトランジスタ７４、７７のオン・オフを制御するＡ１信号７２ｂ、Ａ２信号７３ｂを出力する。なお、モード切り替え回路９２ｃの機能及び動作の詳細については、図４Ｂ用いて後述する。

モード切り替え回路９２ｃは、ＡＮＤ回路７２ａ及びＡＮＤ回路７３ａから構成されている。ＡＮＤ回路７２ａは、一方の入力にテスト信号９２ｂを、他方の入力に制御信号ｇ１（７１ｂ）を受けて、ＡＮＤ論理を行って、Ａ１信号７２ｂを出力する回路である。ＡＮＤ７３ａは、一方の入力にテスト信号９２ｂを、他方の入力に制御信号ｇ２（７１ｃ）を受けて、ＡＮＤ論理を行って、Ａ２信号７３ｂとして出力する回路である。

半導体装置１０５をテストする時には、モードデコーダ回路９２ａは論理"Ｌ"となるテスト信号９２ａを出力する。一方、通常動作時には、テスト信号９２ａは論理"Ｈ"となる。

Ｐ型ＭＯＳトランジスタ７４のゲート電極は上記のＡ２信号７３ｂに接続し、ソースは電源線８１と接続し、ドレインは内部回路７６の内部電源線ＶＤＤＭ１（７５）に接続する。従って、Ｐ型ＭＯＳトランジスタ７４はＡ２信号７３ｂの論理に応じてオン・オフし、内部回路７６と電源線８１を接続・分離するスイッチ回路の役割を果たす。

Ｐ型ＭＯＳトランジスタ７７のゲート電極は上記のＡ１信号７２ｂに接続し、ソースは電源線８１と接続し、ドレインは内部回路７９の内部電源線ＶＤＤＭ２（７８）に接続する。従って、Ｐ型ＭＯＳトランジスタ７７はＡ１信号７２ｂの論理に応じてオン・オフし、内部回路７９と電源線８１を接続・分離するスイッチ回路の役割を果たす。

なお、内部回路８０は電源線８１と電源線８２とから電源の供給受けて動作する。そして、常に電源線８１と内部回路８０は接続しているため、内部回路８０は常時、動作する。また、内部回路７６、７９は電源線８１と接続し、上記のように、Ａ１信号７２ｂ、Ａ２信号７３ｂの論理に応じて電源線８１と接続する。そして、内部回路７６、７９はＰ型ＭＯＳトランジスタ７４及びＰ型ＭＯＳトランジスタ７７を介して電源線８１と接続する期間に動作する。

電源線８２は外部端子９１と接続し、低電位電源（グランド電源）を供給する。電源線８１は外部端子８３と接続し、高電位電源を供給する。

図４Ｂの波形図によれば、モード切り替え回路９２ｃの機能及び動作を説明する。波形９５、９６、９７において示すように、時刻Ｔ１から時刻Ｔ６までの期間、制御信号８８ｂ、８９ｂ、９０ｂは論理"Ｈ"になり、それ以外の期間は論理"Ｌ"である。波形９８において示すように、時刻Ｔ１から時刻Ｔ６までの期間、すなわち、半導体装置１０５の加速試験中において、テスト信号９２ｂは論理"Ｌ"となる。

波形９９、１００に示すように、モード切り替え回路９２ｃに論理"Ｌ"のテスト信号９２ｂが入力されている期間、時刻Ｔ１から時刻Ｔ２まで、及び、時刻Ｔ３から時刻Ｔ６までの期間、論理"Ｈ"の制御信号ｇ１（７１ｂ）がモード切り替え回路９２ｃに入力される。同様に、時刻Ｔ１から時刻Ｔ４まで、時刻Ｔ５から時刻Ｔ６までの期間、論理"Ｈ"の制御信号ｇ２（７１ｃ）がモード切り替え回路９２ｃに入力される。しかし、波形１０１、１０２に示すように、制御信号ｇ１（７１ｂ）及び制御信号ｇ２（７１ｃ）の論理にかかわらず、Ａ１信号７２ｂ、Ａ２信号７３ｂの論理は論理"Ｌ"に固定されることになる。その結果、テスト期間中、Ｐ型ＭＯＳトランジスタ７４、７７はオンする。

一方、波形９８において示すように、時刻Ｔ６から時刻Ｔ１０までの期間、すなわち、半導体装置１０５の通常動作期間において、テスト信号９２ｂは論理"Ｈ"となる。

波形９９、１００、１０１、１０２に示すように、モード切り替え回路９２ｃに論理"Ｈ"のテスト信号９２ｂが入力された場合、モード切り替え回路９２ｃに、論理"Ｌ"の制御信号ｇ１（７１ｂ）、又は、制御信号ｇ２（７１ｃ）が時刻Ｔ７から時刻Ｔ８までの期間、又は、時刻Ｔ９から時刻Ｔ１０までの期間、入力されると、その論理に応じて、論理"Ｌ"のＡ１信号７２ｂ、Ａ２信号７３ｂが出力される。

すなわち、通常動作期間中の場合、Ａ１信号７２ｂ、Ａ２信号７３ｂが論理"Ｌ"の期間にＰ型ＭＯＳトランジスタ７４、７７は、オンする。

図５に、制御信号８８ｂ、８９ｂ、９０ｂの論理の組合せと、その組合せに対応する半導体装置１０５の動作についての表を示す。

Ａの欄は制御信号８８ｂの論理値を示す。Ｂの欄は制御信号８９ｂの論理値を示す。Ｃの欄は制御信号９０ｂの論理値を示す。状態の欄は半導体装置１０５の動作状態を示す。ＰＧＴの欄は、テスト信号９２ｂの論理値を示す。

図５の表によれば、制御信号８８ｂ、８９ｂ、９０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（０，０，０）の場合、回路７６、７９、８０は、電源線８１から電源の供給を受け、４００ＭＨｚのクロック信号８４ｄ、８４ｅ、８４ｆを受ける。

制御信号８８ｂ、８９ｂ、９０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（０，０，１）の場合、回路７６、７９、８０は、電源線８１から電源の供給を受け、２００ＭＨｚのクロック信号８４ｄ、８４ｅ、８４ｆを受ける。

制御信号８８ｂ、８９ｂ、９０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（０，１，０）の場合、回路７６、７９、８０は、電源線８１から電源の供給を受け、１００ＭＨｚのクロック信号８４ｄ、８４ｅ、８４ｆを受ける。

制御信号８８ｂ、８９ｂ、９０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（０，１，１）の場合、回路７６、７９、８０は、電源線８１から電源の供給を受け、クロック端子８４ａから入力されるクロック信号が、そのまま、クロック信号８４ｄ、８４ｅ、８４ｆとして供給される。

制御信号８８ｂ、８９ｂ、９０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（１，０，１）及び（１，１，０）の場合、回路７６、７９、８０はリザーブ状態にあることを示す。ここで、リザーブ状態とは、現在は（１，０，１）及び（１，１，０）に対応する動作状態は設定されていないが、新しい動作状態の設定が可能な状態をいう。そして、制御信号８８ｂ、８９ｂ、９０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（０，０，０）から（１，１，０）までの場合、テスト信号９２ｂの論理が"Ｈ"の状態であることを示す。

制御信号８８ｂ、８９ｂ、９０ｂの論理の組合せ（Ａ，Ｂ，Ｃ）が（１，１，１）の場合、回路７６、７９、８０は、電源線８１から電源の供給を受けている状態であり、テスト信号９２ｂの論理が"Ｌ"の状態であることを示す。また、回路７６、７９、８０は、加速試験用のクロック周期を有するクロック信号８４ｄ、８４ｅ、８４ｆを受けて動作する。なお、半導体装置１０５においては、クロック周期選択信号９２ｄによって、クロック端子８４ａから取り込んだクロック信号８４ｂをそのままクロック信号８４ｄ、８４ｅ、８４ｆとすることができる。

図６に、クロック発生回路８４ｃの回路図を示す。クロック発生回路８４ｃは、発振器１１０ａ、分周器１１１ａ、分周器１１２ａ、分周器１１３ａ、切り替えスイッチ１１４、切り替えスイッチ１１５、及び、切り替えスイッチ１１６から構成されている。

発振器１１０ａはクロック信号８４ｂを受け取り、所定の周期のクロック信号１１０ｂを分周器１１１ａ、１１２ａ、１１３ａへ出力する。分周器１１１ａは、クロック信号１１０ｂの分周を行う回路である。そして、分周器１１１ａは、クロック周期選択信号９２ｄで表されるコードに応じて、分周率をかえて、４００ＭＨｚ、２００ＭＨｚ、又は、１００ＭＨｚの周期を有するクロック信号１１１ｂを、切り替えスイッチ１１４に出力する。分周器１１２ａは分周器１１１ａと同様な機能を有し、クロック信号１１２ｂをスイッチ１１５に出力する。分周器１１３ａは分周器１１１ａと同様な機能を有し、クロック信号１１３ｂをスイッチ１１６に出力する。

切り替えスイッチ１１４は、一方の端子に分周器１１１ａからのクロック信号１１１ｂを受け、他方の端子にクロック信号８４ｂを受け、テスト信号９２ｂの論理に応じて、クロック信号１１１ｂ又はクロック信号８４ｂのいずれかを、クロック信号８４ｄとして出力する。

切り替えスイッチ１１５は、一方の端子に分周器１１２ａからのクロック信号１１２ｂを受け、他方の端子にクロック信号８４ｂを受け、テスト信号９２ｂの論理に応じて、クロック信号１１２ｂ又はクロック信号８４ｂのいずれかを、クロック信号８４ｅとして出力する。

切り替えスイッチ１１６は、一方の端子に分周器１１３ａからのクロック信号１１３ｂを受け、他方の端子にクロック信号８４ｂを受け、テスト信号９２ｂの論理に応じて、クロック信号１１３ｂ又はクロック信号８４ｂのいずれかを、クロック信号８４ｆとして出力する。

上記より、テスト期間中、Ｐ型ＭＯＳトランジスタ７４、７７はオンするため、制御信号ｇ１（７１ｂ）、制御信号ｇ２（７１ｃ）の論理にかかわらず、内部回路７６、７９は電源線８１、及び、外部端子８３を介して高電位電源と接続する。そうすると、外部端子８３に与える高電位電源の電圧を通常動作時に比較し、高くすることにより、半導体装置１０５に対して加速試験を行うことができる。

そして、半導体装置１０５においては、制御信号８８ｂ、８９ｂ、９０ｂによって、テストモードに入ることを制御することができる。従って、テスト端子を要せず、外部端子数を減少させることができる。

また、クロック端子８４ａから取り込んだ外部クロックをそのままクロック信号８４ｄ、８４ｅ、８４ｆとすることができるため、加速試験に最適なクロック周期を有する外部クロックを利用して加速試験を行うことができる。

実施例４は、パワーゲーティングを行う制御回路からの信号と、テスト信号との論理をとるモード切り替え回路を設け、そのモード切り替え回路からの信号によって、内部回路の内部電源と、外部電源との接続・分離を行うトランジスタのオン／オフを行うことを特徴とする半導体装置に関する。上記の半導体装置は外部から入力されるテスト信号に応じて、内部回路を制御するテスト信号を発生するテスト制御回路を備える。そして、半導体装置に外部テスト信号が入力され、テストモードに切り換わると、半導体装置において、内部回路に外部電源が接続し、内部回路中のスキャン試験用の回路の動作が確保される。

図７に、実施例４に係わる半導体装置１９０の回路図、及び、モード切り替え回路１７３ｃとテスト制御回路１７３ａの波形図を示す。

図７Ａによれば、半導体装置１９０はＰＭＵ１５１ａ、モード切り替え回路１７３ｃ、テスト制御回路１７３ａ、内部回路１５６、１５９、１６０、Ｐ型ＭＯＳトランジスタ１５４、１５７、電源線１６１及び電源線１６２から構成されている。

ＰＭＵ１５１ａは、クロック端子１６４ａから入力されるクロック信号１６４ｂ、リセット端子１６５ａから入力されるリセット信号１６５ｂ、アドレス端子１６７ａから入力されるアドレス信号１６７ｂ、制御信号端子１６８ａ、１６９ａ、１７０ａから入力される制御信号１６８ｂ、１６９ｂ、１７０ｂに応じて、データ端子１６６ａから内部回路１５６、１５９、１６０へのデータ１６６ｂを受け取り、内部回路１５６、１５９、１６０からのデータ１６６ｂをデータ端子１６６ａへ出力する。なお、ＰＭＵ１５１ａと内部回路１５６、１５９、１６０とのデータの入出力はラッチ回路１２２と、ラッチ回路１４５との間で行われる。

また、クロック信号１６４ｂは入力回路１２０ａによって受け取られる。リセット信号１６５ｂはラッチ回路１２１によって受け取られる。データ１６６ｂはラッチ回路１２２によって受け取られる。アドレス信号１６７ｂは複数の信号からなり、複数のラッチ回路１２３により受け取られる。制御信号１６８ｂ、１６９ｂ、１７０ｂはラッチ回路１２６、１２８、１３０により受け取られる。なお、ラッチ回路１２１、ラッチ回路１２２、ラッチ回路１２３、１２４、１２５、１２６、１２７、１２８、１２９、１３０、１３１は、スキャン試験中、クロック信号１２０ｃにより、スキャンラッチチェーン上において、隣接するラッチ回路からのデータをラッチする回路である。一方、上記のラッチ回路は、通常動作中には、通常の入出力信号を、クロック信号１２０ｃにより、ラッチする回路である。

なお、ＰＭＵ１５１ａ、内部回路１５６、１５９、１６０に配置された入出力回路に含まれるラッチ回路１２１からラッチ回路１４３までのラッチ回路、ラッチ回路１４５、１４６、１４７は、テスト制御回路１７３ａを起点として、リング状に直列に接続されている。そこで、スキャンラッチチェーンとは、上記のようにラッチ回路がリング状に直列に接続されている状態をいう。そして、スキャン試験とは、テスト制御回路１７３ａから、テスト制御回路１７３ａが発生するデータを上記のラッチ回路列の初段に送り、最終段から却ってきたデータにより、入出力ラッチ回路の動作が正常か否かを判定する試験をいう。なお、テスト制御回路１７３ａは、複数のパターンにより、上記のデータを発生することができる。

ＰＭＵ１５１ａは、クロック発生回路１２０ｂを有しており、入力回路１２０ａが受けたクロック信号１６４ｂを増幅又は分周して内部回路１５６、１５９、１６０へクロック信号１２０ｃを出力する回路である。

また、ＰＭＵ１５１ａはリセット信号１６５ｂ、アドレス信号１６７ｂ、制御信号１６８ｂ、１６９ｂ、１７０ｂによって指定された動作状態に応じて、内部回路１５６、１５９、１６０のパワーゲーティングを行う。すなわち、消費電力を削減するため、ＰＭＵ１５１ａは内部回路１５６、１５９の内、動作の必要がないものの電源を切断する機能を有する。

ＰＭＵ１５１ａはパワーゲーティング機能（電源切断・分離機能）を実現するため、制御信号ｇ１（１５１ｂ）、制御信号ｇ２（１５１ｃ）を出力する。

ＰＭＵ１５１ａはアイソレーション信号１７４ａ、１７５ａ、１７６ａを出力する。アイソレーション信号１７４ａは、内部回路１５６の入力信号用のラッチ回路１３３への入力信号を遮断するための信号である。アイソレーション信号１７５ａは、内部回路１５９の入力信号用のラッチ回路１３７、１３８、１４０、１４１への入力信号を遮断するための信号である。アイソレーション信号１７６ａは、内部回路１６０の入力信号用のラッチ回路１４７、１４８への入力信号を遮断するための信号である。

モード切り替え回路１７３ｃは上記の制御信号ｇ１（１５１ｂ）、制御信号ｇ２（１５１ｃ）と、テスト制御回路１７３ａからのテスト信号１７３ｂとの論理をとり、Ｐ型ＭＯＳトランジスタ１５４、１５７のオン・オフを制御するＡ１信号１５３ｂ、Ａ２信号１５２ｂを出力する。なお、モード切り替え回路１７３ｃの機能及び動作の詳細については、図７Ｂ用いて後述する。

モード切り替え回路１７３ｃは、ＡＮＤ回路１５２ａ、ＡＮＤ回路１５３ａ、ＮＡＮＤ回路１７７ａ、ＮＡＮＤ回路１７８ａ、及び、ＮＡＮＤ回路１７９ａから構成されている。ＡＮＤ回路１５２ａは、一方の入力にテスト信号１７３ｂを、他方の入力に制御信号ｇ１（１５１ｂ）を受けて、ＡＮＤ論理を行って、Ａ１信号１５２ｂを出力する回路である。ＡＮＤ回路１５３ａは、一方の入力にテスト信号１７３ｂを、他方の入力に制御信号ｇ２（１５１ｃ）を受けて、ＡＮＤ論理を行って、Ａ２信号１５３ｂとして出力する回路である。

ＮＡＮＤ回路１７７ａは、一方の入力にテスト信号１７３ｂを、アイソレーション信号１７４ａを受けたインバータ１７４ｂからの出力信号１７４ｃを他方の入力に受け、ＮＡＮＤ論理を行って、信号１７７ｂを出力する回路である。信号１７７ｂはＡＮＤ回路１８０の一方の端子に入力され、ＡＮＤ回路１８０の他方の端子に入力されるラッチ回路１３９からの入力信号をＡＮＤ回路１８０によって遮断する。

ＮＡＮＤ回路１７８ａは、一方の入力にテスト信号１７３ｂを、アイソレーション信号１７５ａを受けたインバータ１７５ｂからの出力信号１７５ｃを他方の入力に受け、ＮＡＮＤ論理を行って、信号１７８ｂを出力する回路である。信号１７８ｂはＡＮＤ回路１８１、１８２、１８３、１８４、１８５の一方の端子に入力され、ＡＮＤ回路１８１、１８２、１８３、１８４、１８５の他方の端子に入力されるラッチ回路１３２、１３４、１３５、１３６からの入力信号をＡＮＤ回路１８１、１８２、１８３、１８４、１８５によって遮断する。

ＮＡＮＤ回路１７９ａは、一方の入力端子にテスト信号１７３ｂを、アイソレーション信号１７６ａを受けたインバータ１７６ｂからの出力信号１７６ｃを他方の入力端子に受け、ＮＡＮＤ論理を行って、信号１７９ｂを出力する回路である。信号１７９ｂはＡＮＤ回路１８６、１８７、１８８の一方の入力端子に入力され、ＡＮＤ回路１８６、１８７、１８８の他方の端子に入力されるラッチ回路１４２、１４３からの入力信号をＡＮＤ回路１８６、１８７、１８８によって遮断する。

テスト制御回路１７３ａは、テスト信号端子１７２ａから外部テスト信号１７２ｂが入力されると、テスト信号１７３ｂを出力する。半導体装置１９０がスキャン試験中である時には、テスト制御回路１７３ａは論理"Ｌ"となるテスト信号１７３ｂを出力する。一方、通常動作時には、テスト信号１７３ｂは論理"Ｈ"となる。なお、外部テスト信号１７２ｂは、複数の信号から構成されており、その論理の組合せによってコード信号を伝達する信号である。従って、半導体装置１９０をテストする際に、テスト制御回路１７３ａは、外部テスト信号１７２ｂのコードに応じて、複数のデータのパターンを発生し、いわゆる、スキャン試験を行う。

ここで、ＰＭＵ１５１ａ、内部回路１５６、１５９、１６０に配置された入出力回路に含まれるラッチ回路１２１からラッチ回路２２７までのラッチ回路は、テスト制御回路１７３ａを起点として、リング状に直列に接続されている。

テスト制御回路１７３ａはラッチ回路１３０とスキャンパス信号１７３ｄにより接続されている。また、テスト制御回路１７３ａはラッチ回路１４７とスキャンパス信号１７３ｅにより接続されている。なお、スキャン試験中に構成されるラッチ回路チェーンを結ぶ信号線のパスをスキャンチェーンパスという。そして、スキャンパス信号１７３ｄ及びスキャンパス信号１７３ｅはスキャンチェーンパスを伝播する信号である。

Ｐ型ＭＯＳトランジスタ１５４のゲート電極は上記のＡ２信号１５３ｂに接続し、ソースは電源線１６１と接続し、ドレインは内部回路１５６の内部電源線ＶＤＤＭ１（１５５）に接続する。従って、Ｐ型ＭＯＳトランジスタ１５４はＡ２信号１５３ｂの論理に応じてオン・オフし、内部回路１５６と電源線１６１を接続・分離するスイッチ回路の役割を果たす。

Ｐ型ＭＯＳトランジスタ１５７のゲート電極は上記のＡ１信号１５２ｂに接続し、ソースは電源線１６１と接続し、ドレインは内部回路１５９の内部電源線ＶＤＤＭ２（１５８）に接続する。従って、Ｐ型ＭＯＳトランジスタ１５７はＡ１信号１５２ｂの論理に応じてオン・オフし、内部回路１５９と電源線１６１を接続・分離するスイッチ回路の役割を果たす。

なお、内部回路１６０は電源線１６１と電源線１６２とから電源の供給受けて動作する。そして、常に電源線１６１と内部回路１６０は接続しているため、内部回路１６０は常時、動作する。また、内部回路１５６、１５９は電源線１６１と接続し、上記のように、Ａ１信号１５２ｂ、Ａ２信号１５３ｂの論理に応じて電源線１６１と接続する。そして、内部回路１５６、１５９はＰ型ＭＯＳトランジスタ１５４及びＰ型ＭＯＳトランジスタ１５７を介して電源線１６１と接続する期間に動作する。

電源線１６２は外部端子１７１と接続し、低電位電源（グランド電源）を供給する。電源線１６１は外部端子１６３と接続し、高電位電源を供給する。

図７Ｂの波形図によれば、モード切り替え回路１７３ｃの機能及び動作を説明する。波形１９１において示すように、時刻Ｔ１から時刻Ｔ６までの期間、外部テスト信号１７２ｂは論理"Ｈ"になり、それ以外の期間は論理"Ｌ"である。波形１９２において示すように、時刻Ｔ１から時刻Ｔ６までの期間、すなわち、半導体装置１９０のテスト期間において、テスト信号１７３ｂは論理"Ｌ"となる。

波形１９３、１９４に示すように、モード切り替え回路１７３ｃに論理"Ｌ"のテスト信号１７３ｂが入力されている期間、時刻Ｔ１から時刻Ｔ２まで、及び、時刻Ｔ３から時刻Ｔ６までの期間、論理"Ｈ"の制御信号ｇ１（１５１ｂ）がモード切り替え回路１７３ｃに入力される。同様に、時刻Ｔ１から時刻Ｔ４まで、時刻Ｔ５から時刻Ｔ６までの期間、論理"Ｈ"の制御信号ｇ２（１５１ｃ）がモード切り替え回路１７３ｃに入力される。しかし、波形１９５、１９６に示すように、制御信号ｇ１（１５１ｂ）及び制御信号ｇ２（１５１ｃ）の論理にかかわらず、Ａ１信号１５２ｂ、Ａ２信号１５３ｂの論理は論理"Ｌ"に固定されることになる。その結果、テスト期間中、Ｐ型ＭＯＳトランジスタ１５４、１５７はオンする。

波形１９７、１９８において示すように、論理"Ｈ"の制御信号ｇ１（１５１ｂ）に連動して、内部回路１５６の入力が許されるように、論理"Ｌ"のアイソレーション信号１７４ａが、時刻Ｔ２から時刻Ｔ３までの期間に入力されても、その論理にかかわらず、ＮＡＮＤ１７７ａの論理は論理"H"に固定され、ラッチ回路１３３への入力信号は通過される。

一方、波形１９１において示すように、時刻Ｔ６から時刻Ｔ１０までの期間、すなわち、半導体装置１９０の通常動作期間において、テスト信号１７３ｂは論理"Ｈ"となる。

波形１９１、１９２、１９３、１９４、１９５、１９６に示すようにモード切り替え回路１７３ｃに論理"Ｈ"のテスト信号１７３ｂが入力された場合、モード切り替え回路１７３ｃに、論理"Ｌ"の制御信号ｇ１（１５１ｂ）、又は、制御信号ｇ２（１５１ｃ）が時刻Ｔ７から時刻Ｔ８までの期間、又は、時刻Ｔ９から時刻Ｔ１０までの期間、入力されると、その論理に応じて、論理"Ｌ"のＡ１信号１５２ｂ、Ａ２信号１５３ｂが出力される。

すなわち、通常動作期間中の場合、Ａ１信号１５２ｂ、Ａ２信号１５３ｂが論理"Ｌ"の期間にＰ型ＭＯＳトランジスタ１５４、１５７は、オンする。

波形１９７、１９８において示すように、論理"Ｌ"の制御信号ｇ１（１５１ｃ）に連動して、内部回路１５６の入力が許されるように、論理"Ｈ"のアイソレーション信号１７４ａが、時刻Ｔ７から時刻Ｔ８までの期間にＰＭＵ２３１ａから出力された場合、その論理に応じて、ＮＡＮＤ１７７ａから出力される信号１７７ｂの論理は変化し、ラッチ回路１３３への入力信号が伝達される。

同様に、論理"Ｌ"の制御信号ｇ２（１５１ｂ）に連動して、内部回路１５９への入力が許されるように、論理"Ｈ"のアイソレーション信号１７５ａが、時刻Ｔ９から時刻Ｔ１０までの期間にＰＭＵ１５１ａから出力された場合、その論理に応じて、ＮＡＮＤ１７８ａから出力される信号１７８ｂの論理は変化し、ラッチ回路１３７、１３８、１４０、１４１への入力信号が伝達される。

内部回路１６０へ入力が通過しないように、論理"Ｌ"のアイソレーション信号１７６ａが時刻Ｔ１から時刻Ｔ６までの期間に、ＰＭＵ１５１ａから出力されても、テスト信号１７３ｂが論理"Ｌ"であるため、内部回路１６０への入力は、モード切り替え回路１７３ｃのＮＡＮＤ１７９ａによって常時許可される。一方、時刻Ｔ６から時刻Ｔ１０までの期間にＰＭＵ１５１ａから論理"Ｌ"のアイソレーション信号１７６ａが出力された場合には、テスト信号１７３ｂが論理"Ｈ"であるため、内部回路１６０への入力は、モード切り替え回路１７３ｃのＮＡＮＤ１７９ａによって許可されない。

上記より、テスト期間中、モード切り替え回路１７３ｃにより、制御信号ｇ１（１５１ｂ）、及び、制御信号ｇ２（１５１ｃ）の論理にかかわらず、強制的に、Ｐ型ＭＯＳトランジスタ１５４、１５７はオンされられるため、内部回路１５６、１５９は電源線１６１、及び、外部端子１６３を介して高電位電源と接続する。そうすると、スキャン試験中、高電位電源が内部回路１５６、１５９に供給され、スキャンラッチチェーンが維持されるため、スキャン試験を行うことができる。

そして、半導体装置１９０においては、テスト制御回路１７３ａの機能により、テスト信号端子１７２ａからのコード信号によって、テスト制御回路１７３ａはスキャン試験中の複数のデータのパターンを発生することができる。従って、スキャン試験において、入出力ラッチ回路の動作が正常か否かの判定を、精度よく行うことができる。

実施例５は、パワーゲーティングを行う制御回路からの信号と、テスト信号との論理をとるモード切り替え回路を設け、そのモード切り替え回路からの信号によって、内部回路の内部電源と、外部電源との接続・分離を行うトランジスタのオン／オフを行うことを特徴とする半導体装置に関する。上記の半導体装置はモード切り替え信号を入力する端子及び外部テスト信号を入力する端子と、外部テスト信号に応じてテスト信号を発生するテスト制御回路を備える。そして、半導体装置にモード切り替え信号が入力され、テストモードに切り換わると、半導体装置において、内部回路に外部電源が接続し、内部回路中のスキャン試験用の回路の動作が確保される。

図８に、実施例５に係わる半導体装置２７０の回路図、及び、モード切り替え回路２５３ｃとテスト制御回路２５３ａの波形図を示す。

図８Ａによれば、半導体装置２７０はＰＭＵ２３１ａ、モード切り替え回路２５３ｃ、テスト制御回路２５３ａ、内部回路２３６、２３９、２４０、Ｐ型ＭＯＳトランジスタ２３４、２３７、電源線２４１及び電源線２４２から構成されている。

ＰＭＵ２３１ａは、クロック端子２４４ａから入力されるクロック信号２４４ｂ、リセット端子２４５ａから入力されるリセット信号２４５ｂ、アドレス端子２４７ａから入力されるアドレス信号２４７ｂ、制御信号端子２４８ａ、２４９ａ、２５０ａから入力される制御信号２４８ｂ、２４９ｂ、２５０ｂに応じて、データ端子２４６ａから内部回路２３６、２３９、２４０へのデータ２４６ｂを受け取り、内部回路２３６、２３９、２４０からのデータ２４６ｂをデータ端子２４６ａへ出力する。なお、ＰＭＵ２３１ａと内部回路２３６、２３９、２４０とのデータの入出力はラッチ回路２０２と、ラッチ回路２２５との間で行っている。

また、クロック信号２４４ｂは入力回路２００ａによって受け取られる。リセット信号２４５ｂはラッチ回路２０１によって受け取られる。データ２４６ｂはラッチ回路２０２によって受け取られる。アドレス信号２４７ｂは複数の信号からなり、複数のラッチ回路２０３により受け取られる。制御信号２４８ｂ、２４９ｂ、２５０ｂはラッチ回路２０６、２０８、２１０により受け取られる。なお、ラッチ回路２０１、ラッチ回路２０２、ラッチ回路２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２１１は、スキャン試験中、クロック信号２００ｃにより、スキャンラッチチェーン上において、隣接するラッチ回路からのデータをラッチする回路である。一方、上記のラッチ回路は、通常動作中には、通常の入出力信号を、クロック信号２００ｃにより、ラッチする回路である。

また、ＰＭＵ２３１ａはリセット信号２４５ｂ、アドレス信号２４７ｂ、制御信号２４８ｂ、２４９ｂ、２５０ｂによって指定された動作状態に応じて、内部回路２３６、２３９、２４０のパワーゲーティングを行う。すなわち、消費電力を削減するため、ＰＭＵ２３１ａは内部回路２３６、２３９の内、動作の必要がないものの電源を切断する機能を有する。

ＰＭＵ２３１ａはパワーゲーティング機能（電源切断・分離機能）を実現するため、制御信号ｇ１（２３１ｂ）、制御信号ｇ２（２３１ｃ）を出力する。

ＰＭＵ２３１ａはアイソレーション信号２５４ａ、２５５ａ、２５６ａを出力する。アイソレーション信号２５４ａは、内部回路２３６の入力信号用のラッチ回路２１３への入力信号を遮断するための信号である。アイソレーション信号２５５ａは、内部回路２３９の入力信号用のラッチ回路２１７、２１８、２２０、２２１への入力信号を遮断するための信号である。アイソレーション信号２５６ａは、内部回路２４０の入力信号用のラッチ回路２２７、２２８への入力信号を遮断するための信号である。

ＰＭＵ２３１ａは、クロック発生回路２００ｂを有しており、入力回路２００ａが受けたクロック信号２４４ｂを増幅又は分周して内部回路２３６、２３９、２４０へクロック信号２００ｃを出力する回路である。

モード切り替え回路２５３ｃは上記の制御信号ｇ１（２３１ｂ）、制御信号ｇ２（２３１ｃ）と、モード切り替え信号端子２５２ｃからのモード切り替え信号２５２ｄとの論理をとり、Ｐ型ＭＯＳトランジスタ２３４、２３７のオン・オフを制御するＡ１信号２３３ｂ、Ａ２信号２３２ｂを出力する。なお、モード切り替え回路２５３ｃの機能及び動作の詳細については、図７Ｂ用いて後述する。

モード切り替え回路２５３ｃは、ＡＮＤ回路２３２ａ、ＡＮＤ回路２３３ａ、ＮＡＮＤ回路２５７ａ、ＮＡＮＤ回路２５８ａ、及び、ＮＡＮＤ回路２５９ａから構成されている。ＡＮＤ回路２３２ａは、一方の入力にモード切り替え信号２５２ｄを、他方の入力に制御信号ｇ１（２３１ｂ）を受けて、ＡＮＤ論理を行って、Ａ１信号２３２ｂを出力する回路である。ＡＮＤ回路２３３ａは、一方の入力にモード切り替え信号２５２ｄを、他方の入力に制御信号ｇ２（２３１ｃ）を受けて、ＡＮＤ論理を行って、Ａ２信号２３３ｂとして出力する回路である。

ＮＡＮＤ回路２５７ａは、一方の入力にモード切り替え信号２５２ｄを、アイソレーション信号２５４ａを受けたインバータ２５４ｂからの出力信号２５４ｃを他方の入力に受け、ＮＡＮＤ論理を行って、信号２５７ｂを出力する回路である。信号２５７ｂはＡＮＤ回路２６０の一方の端子に入力され、ＡＮＤ回路２６０の他方の端子に入力されるラッチ回路２１９からの入力信号をＡＮＤ回路２６０によって遮断する。

ＮＡＮＤ回路２５８ａは、一方の入力にモード切り替え信号２５２ｄを、アイソレーション信号２５５ａを受けたインバータ２５５ｂからの出力信号２５５ｃを他方の入力に受け、ＮＡＮＤ論理を行って、信号２５８ｂを出力する回路である。信号２５８ｂはＡＮＤ回路２６１、２６２、２６３、２６４、２６５の一方の端子に入力され、ＡＮＤ回路２６１、２６２、２６３、２６４、２６５の他方の端子に入力されるラッチ回路２１２、２１４、２１５、２１６からの入力信号をＡＮＤ回路２６１、２６２、２６３、２６４、２６５によって遮断する。

ＮＡＮＤ回路２５９ａは、一方の入力にモード切り替え信号２５２ｄを、アイソレーション信号２５６ａを受けたインバータ２５６ｂからの出力信号２５６ｃを他方の入力に受け、ＮＡＮＤ論理を行って、信号２５９ｂを出力する回路である。信号２５９ｂはＡＮＤ回路２６６、２６７、２６８の一方の端子に入力され、ＡＮＤ回路２６６、２６７、２６８の他方の端子に入力されるラッチ回路２２２、２２３からの入力信号をＡＮＤ回路２６６、２６７、２６８によって遮断する。

テスト制御回路２５３ａは、半導体装置２７０に対して、テスト信号端子２５２ａからの外部テスト信号２５２ｂのコードに応じて、いわゆるスキャン試験を行う。

外部テスト信号２５２ｂは、複数の信号から構成されており、その論理の組合せによってコード信号を伝達する信号である。

ここで、ＰＭＵ２３１ａ、内部回路２３６、２３９、２４０に配置された入出力回路に含まれるラッチ回路２０１からラッチ回路２２７までのラッチ回路は、テスト制御回路２５３ａを起点として、リング状に直列に接続されている。

テスト制御回路２５３ａはラッチ回路２１０とスキャンパス信号２５３ｄにより接続されている。また、テスト制御回路２５３ａはラッチ回路２２７とスキャンパス信号２５３ｅにより接続されている。スキャン試験中に構成されるラッチ回路チェーンを結ぶ信号線のパスをスキャンチェーンパスという。そして、スキャンパス信号２５３ｄ及びスキャンパス信号２５３ｅはスキャンチェーンパスを伝播する信号である。
そして、スキャン試験とは、テスト制御回路２５３ａから、テスト制御回路２５３ａが発生するデータを上記のラッチ回路列の初段に送り、最終段から却ってきたデータにより、入出力回路の動作が正常か否かを判定する試験をいう。

Ｐ型ＭＯＳトランジスタ２３４のゲート電極は上記のＡ２信号２３３ｂに接続し、ソースは電源線２４１と接続し、ドレインは内部回路２３６の内部電源線ＶＤＤＭ１（２３５）に接続する。従って、Ｐ型ＭＯＳトランジスタ２３４はＡ２信号２３３ｂの論理に応じてオン・オフし、内部回路２３６と電源線２４１を接続・分離するスイッチ回路の役割を果たす。

Ｐ型ＭＯＳトランジスタ２３７のゲート電極は上記のＡ１信号２３２ｂに接続し、ソースは電源線２４１と接続し、ドレインは内部回路２３９の内部電源線ＶＤＤＭ２（２３８）に接続する。従って、Ｐ型ＭＯＳトランジスタ２３７はＡ１信号２３２ｂの論理に応じてオン・オフし、内部回路２３９と電源線２４１を接続・分離するスイッチ回路の役割を果たす。

なお、内部回路２４０は電源線２４１と電源線２４２とから電源の供給受けて動作する。そして、常に電源線２４１と内部回路２４０は接続しているため、内部回路２４０は常時、動作する。また、内部回路２３６、２３９は電源線２４１と接続し、上記のように、Ａ１信号２３２ｂ、Ａ２信号２３３ｂの論理に応じて電源線２４１と接続する。そして、内部回路２３６、２３９はＰ型ＭＯＳトランジスタ２３４及びＰ型ＭＯＳトランジスタ２３７を介して電源線２４１と接続する期間に動作する。

電源線２４２は外部端子２５１と接続し、低電位電源（グランド電源）を供給する。電源線２４１は外部端子２４３と接続し、高電位電源を供給する。

図８Ｂの波形図によれば、モード切り替え回路２５３ｃの機能及び動作を説明する。波形２７１において示すように、時刻Ｔ１から時刻Ｔ６までの期間、外部テスト信号２５２ｂは論理"Ｈ"になり、それ以外の期間は論理"Ｌ"である。波形２７２において示すように、時刻Ｔ１から時刻Ｔ６までの期間、すなわち、半導体装置２７０のテスト期間において、モード切り替え信号２５２ｄは論理"Ｌ"となる。

波形２７３、２７４、２７５、２７６において示すように、モード切り替え回路２５３ｃに論理"Ｌ"のモード切り替え信号２５２ｄが入力された場合、モード切り替え回路２５３ｃに、論理"Ｈ"の制御信号ｇ１（２３１ｂ）、又は、制御信号ｇ２（２３１ｃ）が時刻Ｔ２から時刻Ｔ３までの期間、又は、時刻Ｔ４から時刻Ｔ５までの期間に入力されても、その論理にかかわらず、Ａ１信号２３２ｂ、Ａ２信号２３３ｂの論理は論理"Ｌ"に固定される。その結果、テスト期間中、Ｐ型ＭＯＳトランジスタ２３４、２３７はオンする。

波形２７３、２７４に示すように、モード切り替え回路２５３ｃに論理"Ｌ"のテスト信号２５２ｃが入力されている期間、時刻Ｔ１から時刻Ｔ２まで、及び、時刻Ｔ３から時刻Ｔ６までの期間、論理"Ｈ"の制御信号ｇ１（２３１ｂ）がモード切り替え回路２５３ｃに入力される。同様に、時刻Ｔ１から時刻Ｔ４まで、時刻Ｔ５から時刻Ｔ６までの期間、論理"Ｈ"の制御信号ｇ２（２３１ｃ）がモード切り替え回路２５３ｃに入力される。しかし、波形２７５、２７６に示すように、制御信号ｇ１（２３１ｂ）及び制御信号ｇ２（２３１ｃ）の論理にかかわらず、Ａ１信号２３２ｂ、Ａ２信号２３３ｂの論理は論理"Ｌ"に固定されることになる。その結果、テスト期間中、Ｐ型ＭＯＳトランジスタ２３４、２３７はオンする。

波形２７７、２７８において示すように、論理"Ｈ"の制御信号ｇ１（２３１ｂ）に連動して、内部回路２３６への入力信号の入力が伝達されないように、論理"Ｌ"のアイソレーション信号２５４ａが、時刻Ｔ１から時刻Ｔ６までの期間に入力されても、その論理にかかわらず、ＮＡＮＤ２５７ａから出力される信号の論理は論理"Ｈ"に固定され、ラッチ回路２１３への入力信号は強制通過される。

一方、波形２７１において示すように、時刻Ｔ６から時刻Ｔ１０までの期間、すなわち、半導体装置２７０の通常動作期間において、テスト信号２５３ｂは論理"Ｈ"となる。

波形２７１、２７２、２７３、２７４、２７５、２７６に示すようにモード切り替え回路２５３ｃに論理"Ｈ"のテスト信号２５３ｂが入力された場合、モード切り替え回路２５３ｃに、論理"Ｌ"の制御信号ｇ１（２３１ｂ）、又は、制御信号ｇ２（２３１ｃ）が時刻Ｔ７から時刻Ｔ８までの期間、又は、時刻Ｔ９から時刻Ｔ１０までの期間、入力されると、その論理に応じて、論理"Ｌ"のＡ１信号２３２ｂ、Ａ２信号２３３ｂが出力される。

すなわち、通常動作期間中の場合、Ａ１信号２３２ｂ、Ａ２信号２３３ｂが論理"Ｌ"の期間にＰ型ＭＯＳトランジスタ２３４、２３７は、オンする。

波形２７７、２７８において示すように、論理"Ｌ"の制御信号ｇ１（２３１ｂ）に連動して、内部回路２３６の入力が許されるように、論理"Ｈ"のアイソレーション信号２５４ａが、時刻Ｔ７から時刻Ｔ８までの期間に入力された場合、その論理に応じて、ＮＡＮＤ２５７ａの論理は変化し、ラッチ回路２１３への入力信号が伝達される。

同様に、論理"Ｌ"の制御信号ｇ２（２３１ｃ）に連動して、内部回路２３９への入力が許されるように、論理"Ｈ"のアイソレーション信号２５５ａが、時刻Ｔ９から時刻Ｔ１０までの期間にＰＭＵ２３１ａから出力された場合、その論理に応じて、ＮＡＮＤ２５８ａから出力される信号２５８ｂの論理は変化し、ラッチ回路２１７、２１８、２２０、２２１への入力信号が伝達される。

内部回路２４０への入力が伝達されないように、論理"Ｌ"のアイソレーション信号２５６ａが時刻Ｔ１から時刻Ｔ６までの期間に、ＰＭＵ２３１ａから出力されても、モード切り替え信号２５２ｄが論理"Ｌ"であるため、内部回路２４０への入力は、モード切り替え回路２５２ｄのＮＡＮＤ２５９ｃによって常に許可される。一方、時刻Ｔ６から時刻Ｔ１０までの期間にＰＭＵ２３１ａから論理"Ｌ"のアイソレーション信号２５６ａが出力された場合には、モード切り替え信号２５２ｄが論理"Ｈ"であるため、内部回路２４０への入力は、モード切り替え回路２５３ｃのＮＡＮＤ２５９ａによって許可されない。

上記より、テスト期間中、モード切り替え回路２５３ｃにより、制御信号ｇ１（２３１ｂ）、及び、制御信号ｇ２（２３１ｃ）の論理にかかわらず、強制的に、Ｐ型ＭＯＳトランジスタ２３４、２３７はオンされられるため、内部回路２３６、２３９は電源線２４１、及び、外部端子２４３を介して高電位電源と接続する。そうすると、スキャン試験中、高電位電源が内部回路２３６、２３９に供給され、スキャンラッチチェーンが維持されるため、スキャン試験を行うことができる。

そして、半導体装置２７０においては、モード切り替え信号端子２５２ｃからのモード切り替え信号２５２ｄによって、テストモードに入ることを制御することができる。従って、テスト制御回路２５３ａを構成する回路を少なくできる。

実施例６は、パワーゲーティングを行う制御回路からの信号と、テスト信号との論理をとるモード切り替え回路を設け、そのモード切り替え回路からの信号によって、内部回路の内部電源と、外部電源との接続・分離を行うトランジスタのオン／オフを行うことを特徴とする半導体装置に関する。上記の半導体装置は外部テスト信号を入力する端子と、外部テスト信号に応じてテスト信号を発生するテスト制御回路を備える。そして、半導体装置がテストモードに切り換わると、半導体装置において、パワーゲーティングを行う制御回路からの信号の論理に係わらず、内部回路に外部電源が接続し、内部回路中のスキャン試験用の回路の動作が確保される。なお、上記の半導体装置は、スキャン試験中に、スキャン試験のために動作する回路を有する。

図９に、実施例６に係わる半導体装置４５０の回路図を示す。

図９Ａによれば、半導体装置４５０はＰＭＵ３９１ａ、モード切り替え回路４１３ｃ、テスト制御回路４１３ａ、内部回路３９６及び内部回路３９９からなる内部回路４１４ａ、内部回路４００ａ、Ｐ型ＭＯＳトランジスタ３９４、３９７、電源線４０１及び電源線４０２から構成されている。

ＰＭＵ３９１ａは、クロック端子４０４ａから入力されるクロック信号４０４ｂ、リセット端子４０５ａから入力されるリセット信号４０５ｂ、アドレス端子４０７ａから入力されるアドレス信号４０７ｂ、制御信号端子４０８ａ、４０９ａ、４１０ａから入力される制御信号４０８ｂ、４０９ｂ、４１０ｂに応じて、データ端子４０６ａから内部回路３９６、３９９、４００へのデータ４０６ｂを受け取り、内部回路３９６、３９９、４００からのデータ４０６ｂをデータ端子４０６ａへ出力する。なお、ＰＭＵ３９１ａと内部回路３１６、３１９、３２０とのデータの入出力はラッチ回路３６２と、ラッチ回路３８４との間で行われる。また、クロック信号４０４ｂは入力回路３６０ａで受ける。リセット信号４０５ｂはラッチ回路３６１で受ける。データ４０６ｂはラッチ回路３６２で受け取る。アドレス信号４０７ｂは複数の信号からなり、複数のラッチ回路３６３で受け取る。制御信号４０８ｂ、４０９ｂ、４１０ｂはラッチ回路３６７、３６９、３７１により受け取る。なお、ラッチ回路３６１、ラッチ回路３６２、ラッチ回路３６３、３６４、３６５
ラッチ回路３６６ａ、ラッチ回路３６７、ラッチ回路３６８ａ、ラッチ回路３６９、ラッチ回路３７０ａ、ラッチ回路３７１、ラッチ回路３７２ａは、スキャン試験中、クロック信号３６０ｃにより、スキャンラッチチェーン上において、隣接するラッチ回路からのデータをラッチする回路である。一方、上記のラッチ回路は、通常動作中には、通常の入出力信号を、クロック信号３６０ｃにより、ラッチする回路である。

また、ＰＭＵ３９１ａはリセット信号４０５ｂ、アドレス信号４０７ｂ、制御信号４０８ｂ、４０９ｂ、４１０ｂによって指定された動作状態に応じて、内部回路３９６及び３９９からなる内部回路４１４ａのパワーゲーティングを行う。

すなわち、消費電力を削減するため、ＰＭＵ３９１ａは内部回路３９６、３９９の内、動作の必要がないものの電源を切断する機能を有する。

ＰＭＵ３９１ａはパワーゲーティング機能（電源切断・分離機能）を実現するため、制御信号ｇ１（３９１ｃ）、制御信号ｇ２（３９１ｂ）を出力する。

ＰＭＵ３９１ａは、クロック発生回路３６０ｂを有しており、入力回路３６０ａが受けたクロック信号４０４ｂを増幅又は分周して内部回路４１４ａ、４００へクロック信号３６０ｃを出力する回路である。

ＰＭＵ３９１ａはスキャン選択信号３６６ｂ、データ信号３６８ｂ、内部回路４１４ａへのスキャンパス信号３７２ｂ、マスク信号３７０ｃ、及び、ラッチ回路３７２ａから信号であって、インバータ３７２ｃを介してマスク信号３７２ｄとなる信号を出力する。

スキャン選択信号３６６ｂは、ユーザーロジック４１９、４２０、４２１、４３４、４３５、及び、４３６からの信号を非選択にし、スキャンチェーンパスを選択する信号である。

データ信号３６８ｂは、ＰＭＵ３９１ａから内部回路３９６への、入力データである。

スキャンパス信号３７２ｂは、スキャン試験中に、ラッチ回路のチェーンに組み込まれたＰＭＵ３９１ａのラッチ回路３７２ｂからの出力信号である。そして、スキャンパス信号３７２ｂはスキャンチェーンパスを伝播する信号である。

マスク信号３７０ｃは内部回路３９６と内部回路３９９間の信号をマスクする信号である。マスク信号３７０ｃにより、内部回路３９６と内部回路３９９間の信号をマスクし、スキャン試験において使用するユーザーロジック４３４、４３５、４３６からのデータをラッチ回路４４１、４４２、４４３にラッチさせることができる。なお、マスク信号３７０ｃは、ＰＭＵ３９１ａのラッチ回路３７０ａから出力される信号である。

マスク信号３７２ｄは、内部回路４１４ａ（内部回路３９６及び内部回路３９９）と内部回路４００間の信号をマスクする信号である。マスク信号３７２ｄにより、スキャン試験中に、内部回路４１４ａからラッチ回路３８６、３８７への信号を遮断することができる。なお、マスク信号３７２ｄは、ＰＭＵ３９１ａのラッチ回路３７２ａから出力される信号である。

モード切り替え回路４１３ｃは上記の制御信号ｇ１（３９１ｃ）、制御信号ｇ２（３９１ｂ）と、テスト制御回路４１３ａからのテスト信号４１３ｂとの論理をとり、Ｐ型ＭＯＳトランジスタ３９４、３９７のオン・オフを制御するＡ１信号３９２ｂ、Ａ２信号３９３ｂを出力する。なお、モード切り替え回路４１３ｃの機能及び動作は、テスト信号４１３ｂの論理に応じて、Ａ１信号３９２ｂ、Ａ２信号３９３ｂを出力する点で、図９Ｂ用いて説明したモード切り替え回路３３３ｃと同様である。

モード切り替え回路４１３ｃは、ＡＮＤ回路３９２ａ、及び、ＡＮＤ回路３９３ａから構成されている。ＡＮＤ回路３９２ａは、一方の入力にテスト信号４１３ｂを、他方の入力に制御信号ｇ２（３９１ｃ）を受けて、ＡＮＤ論理を行って、Ａ１信号３９２ｂを出力する回路である。ＮＡＮＤ回路３９３ａは、一方の入力にテスト信号４１３ｂを、他方の入力に制御信号ｇ１（３９１ｂ）を受けて、ＡＮＤ論理を行って、Ａ２信号３９３ｂとして出力する回路である。

テスト制御回路４１３ａは、半導体装置４５０に対して、外部テスト信号端子４１２ａからの外部テスト信号４１２ｂのコードに応じて、いわゆるスキャン試験を行う。

外部テスト信号４１２ｂは、複数の信号から構成されており、その論理の組合せによってコード信号を伝達する信号である。

テスト制御回路４１３ａはスキャンパス信号４１３ｄにより、ラッチ回路３７１と接続し、スキャンパス信号４１３ｅによりラッチ回路３８７と接続している。

ここで、ＰＭＵ３９１ａ、内部回路３９６、３９９、４００に配置された入出力回路に含まれるラッチ回路３６１からラッチ回路３８７までのラッチ回路は、テスト制御回路４１３ａを起点として、リング状に直列に接続されている。そして、スキャン試験とは、テスト制御回路４１３ａから、テスト制御回路４１３ａが発生するデータを上記のラッチ回路列の初段のラッチ回路３７１に送り、最終段のラッチ回路３８７から却ってきたデータにより、入出力回路の動作が正常か否かを判定する試験をいう。

Ｐ型ＭＯＳトランジスタ３９４のゲート電極は上記のＡ２信号３９３ｂに接続し、ソースは電源線４０１と接続し、ドレインは内部回路３９６の内部電源線ＶＤＤＭ１（３９５）に接続する。従って、Ｐ型ＭＯＳトランジスタ３９４はＡ２信号３９３ｂの論理に応じてオン・オフし、内部回路３９６と電源線４０１を接続・分離するスイッチ回路の役割を果たす。

Ｐ型ＭＯＳトランジスタ３９７のゲート電極は上記のＡ１信号３９２ｂに接続し、ソースは電源線４０１と接続し、ドレインは内部回路３９９の内部電源線ＶＤＤＭ２（３９８）に接続する。従って、Ｐ型ＭＯＳトランジスタ３９７はＡ１信号３９２ｂの論理に応じてオン・オフし、内部回路３９９と電源線４０１を接続・分離するスイッチ回路の役割を果たす。

内部回路４００はラッチ回路３８４、ラッチ回路３８６、ラッチ回路３８７、ＡＮＤ回路３８５ｂ、３８５ｃ、３８５ｄ、ＯＲ回路３８５ａを有する。

ＯＲ回路３８５ａは内部回路４１４ａから出力されるスキャンパス信号４１４ｂ及びテスト信号４１３ｂを入力端子に受け、テスト信号４１３ｂの論理が論理"Ｌ"の時はスキャンパス信号４１４ｂをラッチ回路３８４へ通過させる。テスト信号４１３ｂの論理が論理"Ｈ"の時はスキャンパス信号４１４ｂを遮断する。ＡＮＤ回路３８５ｂ、３８５ｃ、３８５ｄは一方の入力端子にデータ信号４１４ｃ、４１４ｄ、４１４ｅを受け、また、他方の入力端子にマスク信号３７２ｃを受け、マスク信号３７２ｃの論理が論理"Ｈ"の時はデータ信号１４ｃ、４１４ｄ、４１４ｅをラッチ回路３８４、３８６、３８７へ通過させる。マスク信号３７２ｃの論理が論理"Ｌ"の時は、データ信号４１４ｃ、４１４ｄ、４１４ｅを遮断する。ラッチ回路３８４、ラッチ回路３８６、ラッチ回路３８７は、スキャン試験中は、クロック信号３６０ｃを受けて、隣接するラッチ回路からのデータをラッチする。一方、ラッチ回路３８４、ラッチ回路３８６、ラッチ回路３８７は、通常時には、ＡＮＤ回路３８５ｂ、３８５ｃ、３８５ｄからの信号をラッチする。

なお、内部回路４００は電源線４０１と電源線４０２とから電源の供給受けて動作する。そして、常に電源線４０１と内部回路４００は接続しているため、内部回路４００は常時、動作する。
また、内部回路３９６、３９９は電源線４０１と接続し、上記のように、Ａ２信号３９３ｂ、Ａ２信号３９２ｂの論理に応じて電源線４０１と接続する。そして、内部回路３９６、３９９はＰ型ＭＯＳトランジスタ３９４及びＰ型ＭＯＳトランジスタ３９７を介して電源線４０１と接続する期間に動作する。

電源線４０２は外部端子４１１と接続し、低電位電源（グランド電源）を供給する。電源線４０１は外部端子４０３と接続し、高電位電源を供給する。

図９Ｂを用いて、内部回路４１４ａ内に構成されているラッチ回路チェーンについて説明する。

ラッチ回路チェーンはラッチ回路４１５ａ、４１６ａ、４１８ａ、４２５ａ、４２６ａ、４２７ａ、４４１ａ、４４２ａ、４４３ａ、スイッチ回路４１７、４２２、４２３、４２４、４３８、４３９、４４０、ユーザーロジック４１９、４２０、４２１、４３４、４３５、４３６、ＡＮＤ回路４２８、４２９、４３０、４３７、ＮＡＮＤ回路４３３、インバータ４３２、及び、ＯＲ回路４３１から構成されている。なお、スキャン試験中に構成されるラッチ回路チェーンを結ぶ信号線のパスをスキャンチェーンパスという。

ラッチ回路４１８ａは、クロック信号３６０ｃを受け、ラッチ回路３７２ａからのスキャンパス信号３７２ｂをラッチするラッチ回路である。

ラッチ回路４１６ａは、クロック信号３６０ｃを受け、スイッチ回路４１７からの信号をラッチするラッチ回路である。スイッチ回路４１７は、入力端子の一方にラッチ回路３６８ａからのデータ信号３６８ｂを受け、他方の入力端子にラッチ回路４１８ａからのデータ信号４１８ｂを受け、スキャン選択信号３６６ｂによって選択された、入力端子からの信号を出力する回路である。

ラッチ回路４１５ａは、クロック信号３６０ｃを受け、ラッチ回路４１６ａからの出力信号をラッチするラッチ回路である。

ラッチ回路４２５ａは、クロック信号３６０ｃを受け、スイッチ回路４２２からの出力信号をラッチする回路である。スイッチ回路４２２は、一方の入力端子にユーザーロジック４１９からの出力信号を受け、他方の入力端子にラッチ回路４１５ａからの出力信号を受けて、スキャン選択信号３６６ｂによって選択された、入力端子からの信号を出力する回路である。

ユーザーロジック４１９は、ラッチ回路４１５ａからの出力信号を受け、その出力信号の論理値に対して、予め決めている論理変換を行って、信号を出力する回路である。

ラッチ回路４２６ａは、クロック信号３６０ｃを受け、スイッチ回路４２３からの出力信号をラッチする回路である。スイッチ回路４２３は、一方の入力端子にユーザーロジック４２０からの出力信号を受け、他方の入力端子にラッチ回路４１６ａからの出力信号を受けて、スキャン選択信号３６６ｂによって選択された、入力端子からの信号を出力する回路である。ユーザーロジック４２０はユーザーロジック４１９と同様な回路であり、ラッチ回路４１６ａからの出力信号を受け、その出力信号の論理値に対して、予め決めている論理変換を行って、信号を出力する回路である。

ラッチ回路４２７ａは、クロック信号３６０ｃを受け、スイッチ回路４２４からの出力信号をラッチする回路である。スイッチ回路４２３は、一方の入力端子にユーザーロジック４２１からの出力信号を受け、他方の入力端子にラッチ回路４１８ａからの出力信号を受けて、スキャン選択信号３６６ｂによって選択された、入力端子からの信号を出力する回路である。ユーザーロジック４２０はユーザーロジック４１９と同様な回路であり、ラッチ回路４１８ａからの出力信号を受け、その出力信号の論理値に対して、予め決めている論理変換を行って、信号を出力する回路である。

ラッチ回路４４３ａは、ＡＮＤ４３７ａから出力されるクロック信号４３７ｂを受け、スイッチ回路４４０からの出力信号をラッチする回路である。なお、ラッチ回路４４３ａは内部回路４００のＡＮＤ回路３８５ｄへデータ信号４４１ｅを出力する。スイッチ回路４４０は一方の入力端子にＯＲ回路４３１の出力信号を受け、他方の入力端子にユーザーロジック４３６からの出力信号を受けて、スキャン選択信号３６６ｂによって選択された、入力端子からの信号を出力する回路である。ユーザーロジック４３６はユーザーロジック４１９と同様な回路であり、ＡＮＤ回路４３０から出力される出力信号の論理値に対して、予め決めている論理変換を行って、信号を出力する回路である。

ここで、ＯＲ回路４３１は一方の入力端子にラッチ回路４２７ａの出力信号を受け、他方の入力端子にテスト信号４１３ｂを受け、双方の入力信号の論理に対してＯＲ論理をとり、出力信号として出力する回路である。

ＡＮＤ４３０は一方の入力端子にラッチ回路４２７ａの出力信号を受け、他方の入力信号にマスク信号３７０ｃを受け、双方の入力信号の論理に対してＡＮＤ論理をとり、出力信号として出力する回路である。

ラッチ回路４４２ａは、ＡＮＤ４３７ａから出力されるクロック信号４３７ｂを受け、スイッチ回路４３９からの出力信号をラッチする回路である。なお、ラッチ回路４４２ａは内部回路４００のＡＮＤ回路３８５ｃへデータ信号４１４ｄを出力する。スイッチ回路４３９は一方の入力端子にラッチ回路４４３ａからの出力信号を受け、他方の入力端子にユーザーロジック４３５からの出力信号を受け、スキャン選択信号３６６ｂによって選択された、入力端子からの信号を出力する回路である。

ユーザーロジック４３５はユーザーロジック４１９と同様な回路であり、ＡＮＤ４２９が出力する出力信号の論理値に対して、予め決めている論理変換を行って、信号を出力する回路である。ＡＮＤ４２９は一方の入力端子にラッチ回路４２６ａからの出力信号を受け、他方の入力端子にマスク信号３７０ｃを受け、双方の入力信号の論理に対してＡＮＤ論理をとり、出力信号として出力する回路である。

ラッチ回路４４１ａは、ＡＮＤ４３７ａから出力されるクロック信号４３７ｂを受け、スイッチ回路４３８からの出力信号をラッチする回路である。なお、ラッチ回路４４１ａは内部回路４００のＡＮＤ回路３８５ｂへのデータ信号４１４ｃ及びＯＲ回路３８５ａへのスキャンパス信号４１４ｂを出力する。スイッチ回路４３８は一方の入力端子にラッチ回路４４２ａからの出力信号を受け、他方の入力端子にユーザーロジック４３５からの出力信号を受け、スキャン選択信号３６６ｂによって選択された、入力端子からの信号を出力する回路である。

ユーザーロジック４３４はユーザーロジック４１９と同様な回路であり、ＡＮＤ４２８が出力する出力信号の論理値に対して、予め決めている論理変換を行って、信号を出力する回路である。ＡＮＤ４２８は一方の入力端子にラッチ回路４２５ａからの出力信号を受け、他方の入力端子にマスク信号３７０ｃを受け、双方の入力信号の論理に対してＡＮＤ論理をとり、出力信号として出力する回路である。

ＡＮＤ４３７ａはクロック信号３６０ｃを一方の入力端子に受け、他方の端子にＮＡＤＮ回路４３３からの出力信号を受け、クロック信号３６０ｃとＮＡＤＮ回路４３３からの出力信号とのＡＮＤ論理をとり、出力信号として出力する回路である。すなわち、テスト信号４１３ｂの論理が論理"Ｌ"になった場合に、ＯＲ回路４３１によって、スキャンチェーンパスが形成される。また、テスト信号４１３ｂの論理が論理"Ｌ"になった場合に、クロック信号３６０ｃもＡＮＤ回路４３７を通過する。また、マスク信号３７０ｃの論理が論理"Ｈ"になった場合に、ラッチ回路４２５、４２６、４２７からの信号は、ＡＮＤ回路４２８、４２９、４３０を通過し、クロック信号３６０ｃもＡＮＤ回路４３７を通過する。

図１０に、モード切り替え回路４１３ｃの動作波形及びＮＡＮＤ回路４３７からの出力信号、テスト信号４１３ｂ、スキャン選択信号３６６ｂ、マスク信号３７０ｃ、マスク信号３７２ｄの信号波形を示す。

図１０Ａの波形図によれば、モード切り替え回路４１３ｃの機能及び動作を説明する。波形４５１において示すように、時刻Ｔ１から時刻Ｔ６までの期間、外部テスト信号４１２ｂは論理"Ｈ"になり、それ以外の期間は論理"Ｌ"である。波形４５２において示すように、時刻Ｔ１から時刻Ｔ６までの期間、すなわち、半導体装置４５０のテスト期間において、テスト信号４１３ｂは論理"Ｌ"となる。

波形４５３、４５４、４５５、４５６において示すように、モード切り替え回路４１３ｃに論理"Ｌ"のテスト信号４１３ｂが入力された場合、モード切り替え回路４１３ｃに、論理"Ｈ"の制御信号ｇ１（３９１ｂ）、又は、制御信号ｇ２（３９１ｃ）が時刻Ｔ１から時刻Ｔ２まで、及び、時刻Ｔ３から時刻Ｔ６までの期間、又は、時刻Ｔ１から時刻Ｔ４まで、及び、時刻Ｔ５から時刻Ｔ６までの期間に入力されても、その論理にかかわらず、Ａ１信号３９２ｂ、Ａ２信号３９３ｂの論理は論理"Ｌ"に固定される。その結果、テスト期間中、Ｐ型ＭＯＳトランジスタ３９４、３９７はオンする。

一方、波形４５２において示すように、時刻Ｔ６から時刻Ｔ１０までの期間、すなわち、半導体装置４５０の通常動作期間において、テスト信号４１３ｂは論理"Ｈ"となる。

波形４５１、４５２、４５３、４５４、４５５、４５６に示すようにモード切り替え回路４１３ｃに論理"Ｈ"のテスト信号４１３ｂが入力された場合、モード切り替え回路４１３ｃに、論理"Ｌ"の制御信号ｇ１（３９１ｂ）、又は、制御信号ｇ２（３９１ｃ）が時刻Ｔ７から時刻Ｔ８までの期間、又は、時刻Ｔ９から時刻Ｔ１０までの期間、入力されると、その論理に応じて、論理"Ｌ"のＡ１信号３９２ｂ、Ａ２信号３９３ｂが出力される。

すなわち、通常動作期間中の場合、Ａ１信号３９２ｂ、Ａ２信号３９３ｂが論理"Ｌ"の期間にＰ型ＭＯＳトランジスタ３９４、３９７は、オンする。

図１０Ｂは上記のＮＡＮＤ回路４３７からの出力信号、テスト信号４１３ｂ、スキャン選択信号３６６ｂ、マスク信号３７０ｃ、マスク信号３７２ｄの信号波形を示す図である。波形４５７に示すように、マスク信号３７０ｃ及び３７２ｄは通常論理通りに、H or Lに制御される。

波形４５8に示すように、テスト信号４１３ｂは、スキャン試験中、すなわち、Ｔ１からＴ１４の期間中に論理"Ｌ"となり、通常時には論理"H"となる信号である。

波形４５９に示すように、ＮＡＮＤ回路４３７からの出力信号はテスト信号４１３ｂの論理が"Ｌ"である期間、一定の周期をもって、論理"Ｈ"及び論理"を繰り返すクロック信号である。それ以外は、ＮＡＮＤ回路４３７からの出力信号は論理"Ｈ"を示す信号である。

上記のようにスキャン試験中、テスト信号４１３ｂは論理"Ｌ"、スキャン選択信号３６６ｂは論理"Ｈ"となる信号であるが、一定の周期で論理"Ｌ"のパルスを有する信号である。そうすると、スキャン試験中、クロック信号３６０ｃは、ＮＡＮＤ回路４３７を常に通過する。

波形４６０に示すように、スキャン選択信号３６６ｂは、スキャン試験中、論理"Ｈ"となる信号であるが、Ｔ３からＴ４まで、Ｔ５からＴ６まで、Ｔ７からＴ８まで、Ｔ９からＴ１０まで、及び、Ｔ１１からＴ１２までの期間、すなわち、一定の周期で論理"Ｌ"のパルスを有する信号である。一方、スキャン選択信号３６６ｂは、通常時には、論理"Ｌ"となる信号である。その結果、スキャン試験中、マスク信号３７０ｃ、マスク信号３７２ｄの論理は固定されない。すなわち、ＰＭＵ３６０ａにより、マスク信号３７０ｃ、マスク信号３７２ｄの論理は"Ｈ"又は"Ｌ"に制御される。

一方、スイッチ回路４３８、４３９、４４０はユーザーロジック４３４、４３５、４３６からの出力信号を通過させる。そうすると、スキャン試験中に、ユーザーロジック４３４、４３５、４３６からのデータをラッチ回路４４１ａ、４４２ａ、４４３ａにラッチさせることができる。すなわち、スキャン試験中に、テスト制御回路からのデータに換えてユーザーロジック４３４、４３５、４３６からのデータをラッチ回路に書き込み、その結果をテスト制御回路で判定することができる。そして、マスク信号３７０ｃ、マスク信号３７２ｄの論理の論理に応じて、ラッチ回路への上記のデータの書き込みは行われるため、マスク信号３７０ｃ、マスク信号３７２ｄの論理の制御が正常か否かも判定することができる。

また、スキャン試験中、スキャン選択信号３６６ｂの論理が論理"Ｌ"の場合は、スイッチ回路４２２、４２３、４２４、４３８、４３９、４４０は、ユーザーロジック回路４１９、４２０、４２１、４３４、４３５、４３６からの信号を通過させるように働く。一方、スキャン選択信号３６６ｂの論理が論理"Ｈ"の場合は、スイッチ回路４２２、４２３、４２４、４３８、４３９、４４０は、スキャンチェーンパスからの信号を通過させるように働く。
従って、スキャン選択信号３６６ｂの論理が論理"Ｌ"の場合は、ユーザーロジック回路４１９、４２０、４２１、４３４、４３５、４３６からのデータをラッチ回路４２５、４２６、４２７、４４１、４４２、４４３はラッチする。一方、スキャン選択信号３６６ｂの論理が論理"Ｈ"の場合は、スキャンチェーンを構成しているラッチ回路４２５、４２６、４２７、４４１、４４２、４４３に対してスキャンチェーンパスを利用してデータの読み書きを行うことができる。

上記より、テスト期間中、モード切り替え回路４１３ｃにより、制御信号ｇ１（３９１ｂ）、及び、制御信号ｇ２（３９１ｃ）の論理にかかわらず、強制的に、Ｐ型ＭＯＳトランジスタ３９４、３９７はオンされられるため、内部回路３９６、３９９は電源線４０１、及び、外部端子４０３を介して高電位電源と接続する。そうすると、スキャン試験中、高電位電源が内部回路３９６、３９９に供給され、スキャンラッチチェーンが維持されるため、スキャン試験を行うことができる。

そして、半導体装置４３０においては、テスト制御回路４１３ａの機能により、テスト信号端子４１２ａからのコード信号によって、テスト制御回路４１３ａはスキャン試験中の複数のデータのパターンを発生することができる。従って、スキャン試験において、入出力ラッチ回路の動作が正常か否かの判定を、精度よく行うことができる。

スキャン試験中に、テスト制御回路からのデータに換えてユーザーロジック４３４、４３５、４３６からのデータをラッチ回路に書き込み、その結果をテスト制御回路で判定することができる。そうすると、ＡＮＤ４２８、４２９、４３０マスク機能が正常であるか否かの判定をすることができる。

なお、本発明は、パワーゲーティングを有する半導体装置に適用できる。
以下に本発明の特徴を付記する。
（付記１）
第１信号に応じて、試験状態と通常動作状態とが切り換わる半導体装置であって、
第1電源線と、
第２電源線と、
信号線と、
前記信号線の駆動状態に応じて、前記第１電源線と前記第２電源線との接続・分離を選択するスイッチと、
前記信号線の前記駆動状態を切り替える、切り替え回路と、
前記切り替え回路に第２信号を出力する第１制御回路と、を有し、
前記切り替え回路は、
前記第１信号が第１論理であるときには、前記第２信号の論理に応じて、前記第１電源線と前記第２電源線とを接続・分離するように前記信号線を駆動し、前記第１信号が第２論理であるときには、前記第１電源線と前記第２電源線とを接続するように前記信号線を駆動することを特徴とする半導体装置。
（付記２）
前記切り替え回路は、第１端子及び第２端子を有し、
第１端子で前記第１信号を受け、前記第２端子で前記第２信号を受け、前記第１信号と前記第２信号の論理に応じて、前記信号線を駆動することを特徴とする付記１記載の半導体装置。
（付記３）
前記第２信号は、前記通常動作状態において、前記第１電源線と前記第２電源線との接続・分離を選択するように前記スイッチを制御する制御信号であることを特徴とする付記１に記載の半導体装置。
（付記４）
前記第１信号は、前記半導体装置の外部から入力されることを特徴とする付記１に記載の半導体装置。
（付記５）
第２制御回路を有し、
前記第２制御回路に、複数の信号に基づくコードが入力され、
前記第２制御回路は、前記コードが試験状態を示すときには、前記第１論理の信号を前記第１信号として出力し、前記コードが通常動作状態を示すときには、前記第２論理を前記第１信号として出力することを特徴とする付記１に記載の半導体装置。
（付記６）
基準クロック信号を分周し、出力するクロック発生回路を備え、
前記第２制御回路は、前記コードに応じてクロック選択信号を出力し、前記クロック発生回路は、前記クロック選択信号に応じて分周率を変更することを特徴とする付記５記載の半導体装置。
（付記７）
前記第２電源に接続する内部回路ブロックと、
前記内部回路ブロック内のラッチ回路及び前記第２制御回路を含むラッチ回路チェーンと、
前記ラッチ回路へのデータ信号の論理を、前記第１信号に応じて変更する信号遮断回路と、を備えることを特徴とする付記５記載の半導体装置。
（付記８）
前記第２電源に接続する内部回路ブロックと、
前記内部回路ブロック内のラッチ回路及び前記第２制御回路を含むラッチ回路チェーンと、
前記第１信号が第２論理であるときには、前記ラッチ回路へのデータ信号の論理を、固定論理とする信号遮断回路と、を備えることを特徴とする付記５に記載の半導体装置。
（付記９）
前記信号遮断回路の出力端子からの出力信号を受け、予め決められた論理の変換を行って、前記ラッチ回路へ信号を出力するロジック回路を備えることを特徴とする付記８に記載の半導体装置。
（付記１０）
第１信号に応じて、試験状態と通常動作状態とが切り換わる半導体装置であって、
第１電源線と、
第２電源線と、
第２信号を出力する第１制御回路と、
前記第２信号に応じて、前記第１電源線と前記第２電源線との接続・分離を選択するスイッチと、
前記第１信号が前記試験状態を示すときに、前記第１電源線と前記第２電源線とを強制的に接続するように前記スイッチを制御する第２制御回路と、を有することを特徴とする半導体装置。
（付記１１）
前記第２制御回路は、第１端子及び第２端子を有し、
前記第１端子で前記第１信号を受け、前記第２端子で前記第２信号を受け、
前記第１信号と前記第２信号の論理に応じて、前記第１電源線と前記第２電源線とを強制的に接続するように前記スイッチを制御することを特徴とする半導体装置。

本発明によれば、通常動作時にはパワーゲーティング機能が動作するとともに、試験時には試験機能が有効に動作する半導体装置を提供することができる。

図1は、実施例1に係わる半導体装置３０の回路図、及び、モード切り替え回路２２ｂの波形図を示す。 図２は、実施例２に係わる半導体装置６５の回路図、及び、モード切り替え回路５２ｃとモードデコーダ回路５２ａの波形図を示す。 図３は、制御信号４８ｂ、４９ｂ、５０ｂの論理の組合せと、その組合せに対応する半導体装置６５の動作についての表を示す。 図４は、実施例３に係わる半導体装置１０５の回路図、及び、モード切り替え回路９２ｃとモードデコーダ回路９２ａの波形図を示す。 図５は、制御信号８８ｂ、８９ｂ、９０ｂの論理の組合せと、その組合せに対応する半導体装置１０５の動作についての表を示す。 図６は、クロック発生回路８４ｃの回路図を示す。 図７は、実施例４に係わる半導体装置１９０の回路図、及び、モード切り替え回路１７３ｃとテスト制御回路１７３ａの波形図を示す。 図８は、実施例５に係わる半導体装置２７０の回路図、及び、モード切り替え回路２５３ｃとテスト制御回路２５３ａの波形図を示す。 図９は、実施例６に係わる半導体装置４５０の回路図を示す。 図１０は、モード切り替え回路４１３ｃの動作波形及びＮＡＮＤ回路４３７からの出力信号、テスト信号４１３ｂ、スキャン選択信号３６６ｂ、マスク信号３７０ｃ、マスク信号３７２ｄの信号波形を示す。

符号の説明

１ａ、３１ａ、７１ａ ＰＭＵ
１ｂ、３１ｂ、７１ｂ 制御信号ｇ１
１ｃ、３１ｃ、７１ｃ 制御信号ｇ２
１ｄ、３１ｄ、８４ｃ クロック発生回路
３１ｅ、３１ｆ、３１ｇ クロック信号
２ａ、３ａ、３２ａ、３３ａ、７２ａ、７３ａ ＡＮＤ回路
２ｂ、３２ｂ、７２ｂ Ａ１信号
３ｂ、３３ｂ、７３ｂ Ａ２信号
４、７、３４、３７、７４、７７ Ｐ型ＭＯＳトランジスタ
５、３５、７５ 内部電源線ＶＤＤＭ１
６、９、１０、３６、３９、４０、７６、７９、８０ 内部回路
８、３８、７８ 内部電源線ＶＤＤＭ２
１１、１２、４１、４２、８１、８２ 電源線
１３、４３、８３ 外部端子
１４ａ、４４ａ、８４ａ クロック端子
１４ｂ、１４ｃ、４４ｂ、８４ｂ、８４ｄ、８４ｅ、８４ｆ クロック信号
１５ａ、４５ａ、８５ａ リセット端子
１５ｂ、４５ｂ、８５ｂ リセット信号
１６ａ、４６ａ、８６ａ データ端子
１６ｂ、４６ｂ、８６ｂ 入力データ
１６ｃ、４６ｃ、８６ｃ 出力データ
１６ｄ、４６ｄ、８６ｄ 入出力データ線
１７ａ、４７ａ、８７ａ アドレス端子
１７ｂ、４７ｂ、８７ｂ アドレス信号
１８ａ、１９ａ、２０ａ、４８ａ、４９ａ、５０ａ、８８ａ、８９ａ、９０ａ 制御信号端子
１８ｂ、１９ｂ、２０ｂ、４８ｂ、４９ｂ、５０ｂ、８８ｂ、８９ｂ、９０ｂ 制御信号
２１ａ 外部テスト端子
２１ｂ、２１ｃ スイッチ
２２ａ、５２ｂ テスト信号
２２ｂ、５２ｃ モード切り替え回路
２３、５１、９１ 外部端子
５２ａ、９２ａ モードデコーダ回路
２５、２６、２７、２８、２９、５５、５６、５７、５８、５９、６０、６１、６２、９５、９６、９７、９８、９９、１００、１０１、１０２ 波形
３０、６５、１０５ 半導体装置
１１０ａ 発振器
１１１ａ、１１２ａ、１１３ａ 分周器
１１４、１１５、１１６ 切り替えスイッチ
１１０ｂ、１１１ｂ、１１２ｂ、１１３ｂ クロック信号
１２０ａ 入力回路
１２０ｃ クロック信号
１２１、１２２、１２３、１２４、１２５、１２６、１２７、１２８、１２９、１３０、１３１、１３２、１３３、１３４、１３５、１３６、１３７、１３８、１３９、２２０、２２１、２２２、２２３、２２５、２２６、２２７ ラッチ回路
１５１ａ ＰＭＵ
１５１ｂ 制御信号ｇ１
１５１ｃ 制御信号ｇ２
１５２ａ、１５３ａ ＮＡＮＤ回路
１５２ｂ Ａ１信号
１５３ｂ Ａ２信号
１５４、１５７ Ｐ型ＭＯＳトランジスタ
１５５ 内部電源線ＶＤＤＭ１
１５６ 内部回路
１５８内部電源線ＶＤＤＭ２
１５９、１６０ 内部回路
１６１、１６２ 電源線
１６３ 外部端子
１６４ａ クロック端子
１６４ｂ クロック信号
１６５ａ リセット端子
１６５ｂ リセット信号
１６６ａ データ端子
１６６ｂ データ
１６７ａ アドレス端子
１６７ｂ アドレス信号
１６８ａ、１６９ａ、１７０ａ 制御信号端子
１６８ｂ、１６９ｂ、１７０ｂ 制御信号
１７１ 外部端子
１７２ａ テスト信号端子
１７２ｂ 外部テスト信号
１７３ａ テスト制御回路
１７３ｂ テスト信号
１７３ｃ モード切り替え回路
１７３ｄ、１７３ｅ スキャンパス信号
１７４ａ、１７５ａ、１７６ａ アイソレーション信号
１７４ｂ インバータ
１７４ｃ 出力信号
１７５ｂ インバータ
１７５ｃ 出力信号
１７６ｃ インバータ
１７６ｃ 出力信号
１７７ａ、１７８ａ、１７９ａ ＮＡＮＤ回路
１７７ｂ、１７８ｂ、１７９ｂ 信号
１８０、１８１、１８２、１８３、１８４、１８５、１８６、１８７、１８８ ＡＮＤ回路
１９０ 半導体装置
１９１、１９２、１９３、１９４、１９５、１９６、１９７、１９８ 波形
２００ａ 入力回路
２０１、２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８、２１９、２２０、２２１、２２２、２２３、２２５、２２６、２２７ ラッチ回路
２３１ａ ＰＭＵ
２３１ｂ 制御信号ｇ１
２３１ｃ 制御信号ｇ２
２３２ａ、２３３ａ ＮＡＮＤ回路
２３２ｂ Ａ１信号
２３３ｂ Ａ２信号
２３４、２３７ Ｐ型ＭＯＳトランジスタ
２３５ 内部電源線ＶＤＤＭ１
２３６ 内部回路
２３８内部電源線ＶＤＤＭ２
２３９、２４０ 内部回路
２４１、２４２ 電源線
２４３ 外部端子
２４４ａ クロック端子
２４４ｂ クロック信号
２４５ａ リセット端子
２４５ｂ リセット信号
２４６ａ データ端子
２４６ｂ データ
２４７ａ アドレス端子
２４７ｂ アドレス信号
２４８ａ、２４９ａ、２５０ａ 制御信号端子
２４８ｂ、２４９ｂ、２５０ｂ 制御信号
２５１ 外部端子
２５２ａ テスト信号端子
２５２ｂ 外部テスト信号
２５２ｃ モード切り替え信号端子
２５２ｄ モード切り替え信号
２５３ａ テスト制御回路
２５３ｂ テスト信号
２５３ｃ モード切り替え回路
２５３ｄ、２５３ｅ スキャンパス信号
２５４ａ、２５５ａ、２５６ａ アイソレーション信号
２５４ｂ インバータ
２５４ｃ 出力信号
２５５ｂ インバータ
２５５ｃ 出力信号
２５６ｃ インバータ
２５６ｃ 出力信号
２５７ａ、２５８ａ、２５９ａ ＮＡＮＤ回路
２５７ｂ、２５８ｂ、２５９ｂ 信号
２６０、２６１、２６２、２６３、２６４、２６５、２６６、２６７、２６８ ＡＮＤ回路
２７０ 半導体装置
２７１、２７２、２７３、２７４、２７５、２７６、２７７、２７８ 波形
３６０ａ 入力回路
３６０ｂ クロック発生回路
３６０ｃ クロック信号
３６１、３６２、３６３、３６４、３６５、３６６ａ、３６７、３６８ａ、３６９、３７０ａ、３７１、３７２ａ、３８４、３８６、３８７、４１５ａ、４１６ａ、４１８ａ、４２５ａ、４２６ａ、４２７ａ、４４１ａ、４４２ａ、４４３ａ ラッチ回路
３６６ｂ スキャン選択信号
３６８ｂ 制御信号
３６８ｂ データ信号
３７０ｂ、３７２ｃ、４３２ インバータ
３７０ｃ、３７２ｄ マスク信号
３７２ｂ、４１３ｄ、４１３ｅ、４１４ｂ スキャンパス信号
３８５ｂ、３８５ｃ、３８５ｄ ＡＮＤ回路
３８５ａ ＯＲ回路
３９１ａ ＰＭＵ
３９１ｂ 制御信号ｇ１
３９１ｃ 制御信号ｇ２
３９２ａ、３９３ａ ＮＡＮＤ
３９２ｂ Ａ１信号
３９３ｂ Ａ２信号
３９４、３９７ Ｐ型ＭＯＳトランジスタ
３９５ 内部電源線ＶＤＤＭ１
３９６、３９９、４００、４１４ａ 内部回路
３９８ 内部電源線ＶＤＤＭ２
４０１、４０２ 電源線
４０３、４１１ 外部端子
４０４ａ クロック端子
４０４ｂ クロック信号
４０５ａ リセット端子
４０５ｂ リセット信号
４０６ａ データ端子
４０６ｂ データ
４０７ａ アドレス端子
４０７ｂ アドレス信号
４０８ａ、４０９ａ、４１０ａ 制御信号端子
４０８ｂ、４０９ｂ、４１０ｂ 制御信号
４１２ａ 外部テスト信号端子
４１２ｂ 外部テスト信号
４１３ａ テスト制御回路
４１３ｂ テスト信号
４１３ｃ モード切り替え回路
４１４ｃ、４１４ｄ、４１４ｅ データ信号
４１７、４２２、４２３、４２４、４３８、４３９、４４０ スイッチ回路
４１９、４２０、４２１、４３４、４３５、４３６ ユーザーロジック
４２８、４２９、４３０、４３７ ＡＮＤ回路
４３３ ＮＡＮＤ回路
４３１ ＯＲ回路
４５０ 半導体装置
４５１、４５２、４５３、４５４、４５４、４５６、４５７、４５８、４５９、４６０ 波形

Claims (10)

1. 第１信号に応じて、試験状態と通常動作状態とが切り換わる半導体装置であって、
   第1電源線と、
   第２電源線と、
   信号線と、
   前記信号線の駆動状態に応じて、前記第１電源線と前記第２電源線との接続・分離を選択するスイッチと、
   前記信号線の前記駆動状態を切り替える、切り替え回路と、
   前記切り替え回路に第２信号を出力する第１制御回路と、を有し、
   前記切り替え回路は、
   前記第１信号が第１論理であるときには、前記第２信号の論理に応じて、前記第１電源線と前記第２電源線とを接続・分離するように前記信号線を駆動し、前記第１信号が第２論理であるときには、前記第１電源線と前記第２電源線とを接続するように前記信号線を駆動することを特徴とする半導体装置。
2. 前記切り替え回路は、第１端子及び第２端子を有し、
   第１端子で前記第１信号を受け、前記第２端子で前記第２信号を受け、前記第１信号と前記第２信号の論理に応じて、前記信号線を駆動することを特徴とする請求項１記載の半導体装置。
3. 前記第２信号は、前記通常動作状態において、前記第１電源線と前記第２電源線との接続・分離を選択するように前記スイッチを制御する制御信号であることを特徴とする請求項１に記載の半導体装置。
4. 前記第１信号は、前記半導体装置の外部から入力されることを特徴とする請求項１に記載の半導体装置。
5. 第２制御回路を有し、
   前記第２制御回路に、複数の信号に基づくコードが入力され、
   前記第２制御回路は、前記コードが試験状態を示すときには、前記第１論理の信号を前記第１信号として出力し、前記コードが通常動作状態を示すときには、前記第２論理を前記第１信号として出力することを特徴とする請求項１に記載の半導体装置。
6. 基準クロック信号を分周し、出力するクロック発生回路を備え、
   前記第２制御回路は、前記コードに応じてクロック選択信号を出力し、前記クロック発生回路は、前記クロック選択信号に応じて分周率を変更することを特徴とする請求項５記載の半導体装置。
7. 前記第２電源に接続する内部回路ブロックと、
   前記内部回路ブロック内のラッチ回路及び前記第２制御回路を含むラッチ回路チェーンと、
   前記ラッチ回路へのデータ信号の論理を、前記第１信号に応じて変更する信号遮断回路と、を備えることを特徴とする請求項５記載の半導体装置。
8. 前記第２電源に接続する内部回路ブロックと、
   前記内部回路ブロック内のラッチ回路及び前記第２制御回路を含むラッチ回路チェーンと、
   前記第１信号が第２論理であるときには、前記ラッチ回路へのデータ信号の論理を、固定論理とする信号遮断回路と、を備えることを特徴とする請求項５に記載の半導体装置。
9. 前記信号遮断回路の出力端子からの出力信号を受け、予め決められた論理の変換を行って、前記ラッチ回路へ信号を出力するロジック回路を備えることを特徴とする請求項８に記載の半導体装置。
10. 第１信号に応じて、試験状態と通常動作状態とが切り換わる半導体装置であって、
    第１電源線と、
    第２電源線と、
    第２信号を出力する第１制御回路と、
    前記第２信号に応じて、前記第１電源線と前記第２電源線との接続・分離を選択するスイッチと、
    前記第１信号が前記試験状態を示すときに、前記第１電源線と前記第２電源線とを強制的に接続するように前記スイッチを制御する第２制御回路と、を有することを特徴とする半導体装置。

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