JP2004037202A - 半導体集積回路のテスト回路 - Google Patents

Abstract

【課題】ＩＣＣリークテストの詳細度を向上させつつ効率よくテストを行うことができる半導体集積回路のテスト回路を提供することを目的とする。
【解決手段】この半導体集積回路のテスト回路が適用されたマイクロコンピュータ１では、機能ブロック７ａ〜７ｃへの電源配線９に介装された電源制御スイッチ５と、入力される電源制御クロック信号に基づいて電源制御スイッチ５を導通、遮断するＮＡＮＤ回路８とが備えられる。このマイクロコンピュータ１では、動作テストに伴ってＩＣＣリークテストが行われ、そのＩＣＣリークテストの際に、電源制御スイッチ５が、動作クロック信号の立ち上がりエッジから所定タイミングだけ遅れた時点から所定期間が経過するまでの期間だけ、電源配線９を導通状態から遮断状態に切り替えさせた後、再び導通させる。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のテスト回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路、例えばマイクロコンピュータには、消費電力低減のため、動作クロック信号を停止してマイクロコンピュータを待機状態とする機能（以下、「クロック停止モード」という）が備えられているものがある。このようなマイクロコンピュータでは、出荷前の検査として、クロック停止モードでの電源電流がないか否かをテストする電源電流テスト（以下、「ＩＣＣリークテスト」という）が行われる。
【０００３】
ここで、クロック停止モードにおける電源電流（以下、「ＩＣＣリーク」という）は、マイクロコンピュータの製造工程での欠陥に起因した膜質の劣化、配線ショート、断線などにより増加するため、ＩＣＣリークテストにより、製造時の微細欠陥の有無を判定することも可能である。
【０００４】
また、このＩＣＣリークは、クロック停止モード移行時にマイクロコンピュータ内の互いに異電位となっている隣接配線間で生じるため、クロック停止モード移行時にどの隣接配線間が異電位となっているかによってリークの有無や程度も異なったものとなる。
【０００５】
このため、従来のＩＣＣリークテストでは、マイクロコンピュータ内の内部メモリ、レジスタに設定する設定値を変化させたＩＣＣリークテスト用の複数のテストパターンを用意し、そのテストパターンによってマイクロコンピュータ内の異電位となる隣接配線の組み合わせを変更しながら、電源電流を直接検出することによりクロック停止モード時におけるＩＣＣリークを検出するようになっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の従来のＩＣＣリークテストでは、詳細なテストを行おうとすると多数のＩＣＣリークテスト用のテストパターンが必要になるとともに、テストに長時間を要することとなるため、詳細なテストを行うことが困難であるという問題がある。
【０００７】
そこで、本発明は上記のような問題点を解消するためになされたもので、ＩＣＣリークテストの詳細度を向上させつつ効率よくテストを行うことができる半導体集積回路のテスト回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
第１の発明に係る半導体集積回路のテスト回路では、半導体集積回路に設けられ、そのテストに用いられる半導体集積回路のテスト回路において、半導体集積回路に設けられる機能ブロックへの電源配線に介装され、その電源配線を導通、遮断する第１のスイッチ回路と、動作クロック信号の立ち上がりエッジから所定タイミングだけ遅れた時点から所定期間が経過するまでの期間だけ、前記第１のスイッチ回路に前記電源配線を導通状態から遮断状態に切り替えさせた後、再び導通させる制御回路と、を備える。
【０００９】
第２の発明に係る半導体集積回路のテスト回路では、前記制御回路は、外部から入力される電源制御クロック信号に基づいて、前記第１のスイッチ回路の導通、遮断の切り替えを行う。
【００１０】
第３の発明に係る半導体集積回路のテスト回路では、前記制御回路は、入力されるテスト信号による指令に応じてテストモードと通常モードとの間でモード切り替えを行い、前記テストモードでは前記電源制御クロック信号に基づいて前記第１のスイッチ回路の導通、遮断の切り替えを行い、前記通常モードでは前記第１のスイッチ回路を導通状態に保持する。
【００１１】
第４の発明に係る半導体集積回路のテスト回路では、前記制御回路は、自ら生成した電源制御クロック信号に基づいて、前記第１のスイッチ回路の導通、遮断の切り替えを行う。
【００１２】
第５の発明に係る半導体集積回路のテスト回路では、前記第１のスイッチ回路は、前記各機能ブロックごとに個別に対応して、その機能ブロックへの電源供給を個別に導通、遮断可能な位置に設けられ、前記制御回路は、前記各機能ブロックごとに個別に設けられた前記各第１のスイッチ回路を、個別に導通、遮断制御可能となっている。
【００１３】
第６の発明に係る半導体集積回路のテスト回路では、前記電源配線上における前記第１のスイッチ回路と前記機能ブロックとの間の地点における電圧レベルを検出する検出回路をさらに備える。
【００１４】
第７の発明に係る半導体集積回路のテスト回路では、前記検出回路の検出結果が示す前記電圧レベルの低下量が基準レベル以下であるか否かを判定する判定回路をさらに備える。
【００１５】
第８の発明に係る半導体集積回路のテスト回路では、前記半導体集積回路はアナログ／ディジタル変換器が設けられたものであり、前記半導体集積回路のテスト回路は、前記アナログ／ディジタル変換器へのアナログ信号入力のための入力用配線に介装され、その入力用配線を介してアナログ／ディジタル変換器に入力される通常のアナログ信号と、前記検出回路の検出結果を示す信号とのいずれかを選択的に前記アナログ／ディジタル変換器に入力させる選択回路をさらに備える。
【００１６】
第９の発明に係る半導体集積回路のテスト回路では、前記第１のスイッチ回路により前記電源配線が遮断される際に、前記電源配線の電圧レベルを強制的に低下させる降圧回路をさらに備える。
【００１７】
第１０の発明に係る半導体集積回路のテスト回路では、この半導体集積回路のテスト回路を構成する回路のうちの電源供給が必要な回路への電源供給をオン、オフする第２のスイッチ回路をさらに備える。
【００１８】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体集積回路のテスト回路が適用されたマイクロコンピュータ（半導体集積回路）の要部のブロック図である。なお、本実施形態では、半導体集積回路としてマイクロコンピュータ１を例にして説明を行うが、マイクロコンピュータ１に限定されるものではない。このマイクロコンピュータ１は、図１に示すように、電源入力端子２と、電源制御クロック入力端子３と、動作クロック入力端子４と、電源制御スイッチ（トランスミッションゲート）５と、インバータ６と、機能ブロック７ａ〜７ｃ（これらを総称する場合には符号「７」を用いる）と、ＮＡＮＤ回路（制御回路）８とを備えている。このうち、電源制御スイッチ５及びインバータ６が本発明に係る第１のスイッチ回路に相当している。
【００１９】
電源入力端子２は、マイクロコンピュータ１に電源電圧を供給するためのものである。電源制御クロック入力端子３は、後述する電源制御クロック信号を入力するためのものである。動作クロック入力端子４は、マイクロコンピュータ１に動作クロック信号を供給するためのものである。機能ブロック７は、マイクロコンピュータ１の処理機能を担うものであり、入力される動作クロック信号に応じて各種の処理を行う。
【００２０】
電源制御スイッチ５は、電源入力端子２から機能ブロック７に向かう電源配線９に介装されており、電源配線９を導通、遮断する。この電源制御スイッチ５は、その一側の入力端子がＮＡＮＤ回路８の出力端子に直接的に電気的に接続されており、他側の入力端子がインバータ６を介してＮＡＮＤ回路８の出力端子に電気的に接続されており、そして、ＮＡＮＤ回路８からの出力レベルがハイレベルであるときに電源配線９を導通させ、ＮＡＮＤ回路８からの出力レベルがローレベルであるときに電源配線９を遮断するようになっている。
【００２１】
ＮＡＮＤ回路８は、電線制御クロック入力端子３から入力される電源制御クロック信号、及びテスト信号との２つの入力信号に基づいて出力信号の出力レベルをハイ、ローに切り替える。ここで、電源制御クロック信号は、電源制御スイッチ５を動作させるための信号である。テスト信号は、制御回路であるＮＡＮＤ回路８の動作モードを、通常モードとテストモードとの間で切り替えるためのものであり、ＩＣＣリークテストを行うべきときにハイレベルのテスト信号がＮＡＮＤ回路８に入力されると、ＮＡＮＤ回路８の動作モードがテストモードになり、ＩＣＣリークテストを行わない状態では、テスト信号がローレベルに保持されてＮＡＮＤ回路８が通常モードに保持される。このテスト信号は、マイクロコンピュータ１の外部から入力するようにしてもよく、あるいはマイクロコンピュータ１の内部のレジスタの設定状態等に基づいてマイクロコンピュータ１内部で生成するようにしてもよい。
【００２２】
このような構成により、ハイレベルのテスト信号がＮＡＮＤ回路８に入力されている状態で、電源制御クロック信号がハイレベルと、ローレベルとの間で変化すると、これに伴ってＮＡＮＤ回路８の出力信号がハイレベルと、ローレベルとの間で変化し、これに伴って電源制御スイッチ５によって電源配線９が導通、遮断される。すなわち、テスト信号がハイレベルであるときに、ローレベルの電源制御クロック信号がＮＡＮＤ回路８に入力された場合には、ＮＡＮＤ回路８からハイレベルの出力信号が出力されて電源制御回路５によって電源配線９が導通され、ハイレベルの電源制御クロック信号がＮＡＮＤ回路８に入力された場合には、ＮＡＮＤ回路８からローレベルの出力信号が出力されて電源制御回路５によって電源配線９が遮断される。テスト信号がローレベルであるときには、電線制御クロック信号の入力状態にかかわらず、ＮＡＮＤ回路８の出力信号がハイレベルに保持され、これによって電源制御スイッチ５によって電源配線９は導通状態に保持される。
【００２３】
次に、図２を参照し、電源制御クロック信号に基づいて電源制御スイッチ５によって電源配線９が導通、遮断された際の電源配線９の電圧レベル（電源電圧）の様子等について説明する。ここで、電源電圧とは、電源配線９上における電源制御スイッチ５と機能ブロック７との間の地点（例えば地点Ａ）の電圧をいう。また、図２の最上段の波形は動作クロック信号を示し、２段目の波形は電源制御クロック信号を示し、３段目の波形はマイクロコンピュータ１にＩＣＣリークがない場合（良品の場合）の電源電圧の様子を示し、４段目の波形はマイクロコンピュータ１にＩＣＣリークがある場合（不良品の場合）の電源電圧の様子を示す。
【００２４】
本実施形態では、マイクロコンピュータ１の動作テストに伴ってＩＣＣリークテストが行われるようになっており、ＩＣＣリークテストを行う際には、テスト信号をハイレベルに切り替えた状態で、図２に示すように、動作テストの際の動作クロック信号に応じて電源制御クロック信号をハイレベルとローレベルとの間で周期的に切り替えて電源スイッチ５によって電源配線９を周期的に導通、遮断するようになっている。
【００２５】
ＩＣＣリークテストの際、電源制御クロック信号は、図２に示すように、動作クロック信号の立ち上がりエッジから所定タイミングＴａだけ遅れた時点から所定期間Ｔｂが経過するまでの期間だけ、ローレベルからハイレベルに切り替わった後、再びローレベルに切り替わるようになっており、動作クロック信号と同一の周期（あるいは動作クロック信号の周期の整数倍の周期）で周期的にローレベルとハイレベルとの間で切り替わるようになっている。このとき、電源制御スイッチ５は、電源制御クロック信号がハイレベルのときに電源配線９を遮断し、電源制御クロック信号がローレベルのときに電源配線９を導通させる。なお、図２に示す例では、電源制御クロック信号を動作クロック信号に対して所定タイミングＴａだけ遅れた状態で動作クロック信号と同一周期でハイ、ローに切り替えているが、図３に示す例のように、電源制御クロック信号を動作クロック信号に対して所定タイミングＴａだけ遅れた状態で動作クロック信号の２倍の周期でハイ、ローに切り替えるようにしてもよい。この電圧制御クロック信号の周期を動作クロック信号の周期の何倍に設定するかの点に関しては、例えば、動作クロック信号に応じてマイクロコンピュータ１（特に、機能ブロック７）内のレジスタ等の状態が変化する周期に対応させるようにしてもよい（例えば、マイクロコンピュータ１内の状態が動作クロック信号の２周期ごとに変化する場合には、電源制御クロック信号の周期は動作クロック信号の２倍の周期に設定される）。
【００２６】
この電源制御スイッチ５の導通、遮断動作によって電源配線９が遮断された際に、ＩＣＣリークがない場合（実質的にＩＣＣリークがないと判断される場合も含む）には、図２の３段目の波形のように、電源配線９の電源電圧は電源配線９などの内部容量により比較的緩やかに降下するのに対して、ＩＣＣリークが生じた場合には、図２の４段目の波形のように、電源配線９の電源電圧はリーク電流により急速に降下するため、電源配線９が遮断されてから電源電圧が所定レベル（例えば、マイクロコンピュータ１の最低動作電圧）以下に降下するまでの所要時間が異なる。
【００２７】
このため、電源制御スイッチ５により電源配線９を遮断してから再び導通させるまでの時間（すなわち、電源制御クロック信号のハイレベル期間（Ｔｂ））を調節することにより、図２の３、４段目の波形のように、ＩＣＣリークがない場合には電源配線９が遮断された後再び導通されるまで電源電圧が最低動作電圧以下に降下しないように、かつ、ＩＣＣリークがある場合には電源配線９が遮断された後再び導通されるまで電源電圧が最低動作電圧以下に降下するように設定することができる。このように設定することにより、ＩＣＣリークが発生した際に電圧低下によりマイクロコンピュータ１が動作不良となるようにすることができる。
【００２８】
また、一般にマイクロコンピュータ１の動作テストが行われている間は、そのテストの性質上、マイクロコンピュータ１のレジスタ等の設定値が種々のパターンで変化され、マイクロコンピュータ１内の異電位となる隣接配線の組み合わせが時々刻々と変更されるようになっている。
【００２９】
これによって、電源制御クロック信号のハイレベル期間（Ｔｂ）を上記のように設定し、動作テストが行われる際にテスト信号をローレベルからハイレベルに切り替え、動作クロック信号に応じて上記のように電源制御クロック信号に基づいて電源配線９を電源制御スイッチ５により導通、遮断することにより、動作テストに伴ってマイクロコンピュータ１内の異電位となる隣接配線の組み合わせを時々刻々と変化させつつ、詳細にＩＣＣリークテストを行うことができ、動作テスト中にＩＣＣリークが発生した場合にはその時点でマイクロコンピュータ１が動作不良となり、これによってＩＣＣリークの発生を容易に検出及び認識できる。このように、動作テストに伴ってＩＣＣリークテストを行うことができるため、ＩＣＣリークテストのための専用の工程を省略することができ、ＩＣＣリークテストの詳細度を向上させつつ効率よくテストを行うことができる。
【００３０】
また、ＮＡＮＤ回路８が外部から入力される電源制御クロック信号に基づいて電源制御スイッチ５の導通、遮断の切り替えを行うため、マイクロコンピュータ１内に独自に電線制御クロック信号の生成のための手段を設ける必要がなく、マイクロコンピュータ１の構成を簡単化することができる。
【００３１】
さらに、通常動作状態においては、テスト信号はローレベルに保持され、電源制御スイッチ５が電源配線９を導通させた状態に保持されるため、通常動作に影響が及ぶことはない。
【００３２】
実施の形態２．
図４は、本発明の実施の形態２に係る半導体集積回路のテスト回路が適用されたマイクロコンピュータの要部のブロック図である。本実施の形態に係るマイクロコンピュータ１が前述の実施の形態１に係るマイクロコンピュータ１と実質的に異なる点は、電線制御クロック信号をマイクロコンピュータ１内部で生成するようにした点とその関連部分のみであり、互いに対応する部分には同一の参照符号を付して説明を省略する。
【００３３】
本実施の形態に係るマイクロコンピュータ１では、図４に示すように、前述のＮＡＮＤ回路８の代わりに制御クロック発振回路（制御回路）１０が設けられているとともに、前述の電源制御クロック入力端子３が省略されている。
【００３４】
制御クロック発振回路１０は、電源配線９から電力供給を受けて動作し、ハイレベルのテスト信号が入力されているときには、前述の電源制御クロック信号と同様なクロック信号を生成し、その生成した信号に基づいて電源制御スイッチ５を導通、遮断し、ローレベルのテスト信号が入力されているときは、前記クロック信号を生成することなく、電源制御スイッチ５を電源配線９を導通させた状態に保持する。ＩＣＣリークテストの際に、制御クロック発振回路１０によって電源制御スイッチ５が導通状態、遮断状態との間で切り替えられる際の切り替え周期、タイミング等は、前述の実施の形態１の場合と同様である。
【００３５】
これによって、本実施の形態によれば、制御クロック信号発信回路１０が自ら生成したクロック信号に基づいて電源制御スイッチ５の導通、遮断の切り替えを行うため、電源制御スイッチ５を導通、遮断させるための制御クロック信号を外部から入力する必要がないという利点がある。
【００３６】
実施の形態３．
図５は、本発明の実施の形態３に係る半導体集積回路のテスト回路が適用されたマイクロコンピュータの要部のブロック図である。本実施の形態に係るマイクロコンピュータ１が前述の実施の形態１に係るマイクロコンピュータ１と実質的に異なる点は、電源制御スイッチ５ａ〜５ｃ及びインバータ６ａ〜６ｃが各機能ブロック７ａ〜７ｃごとに個別に設けられた点と、これに伴って前述のＮＡＮＤ回路８の代わりに機能ブロック選択回路（制御回路）１１が備えられた点のみであり、互いに対応する部分には同一の参照符号を付して説明を省略する。
【００３７】
本実施の形態では、図５に示すように、電源制御スイッチ５ａ〜５ｃ及びインバータ６ａ〜６ｃが、各機能ブロック７ａ〜７ｃごとに１組ずつ個別に対応して設けられている。各組の電源制御スイッチ５ａ〜５ｃは、電源入力端子２から各機能ブロック７ａ〜７ｃに向けて配設された電源配線９が各機能ブロック７ａ〜７ｃに向けて分岐した分岐後の部分９ａ〜９ｃに介装され、各機能ブロック７ａ〜７ｃへの電力供給を個別にオン、オフできるようになっている。電源制御スイッチ５ａ〜５ｃとインバータ６ａ〜６ｃとの接続形態は、実施の形態１の場合と同様である。
【００３８】
機能ブロック選択回路１１は、各電源制御スイッチ５ａ〜５ｂを個別に導通、遮断させることができるようになっており、ハイレベルのテスト信号が入力されているときに、電源制御クロック信号が入力されると、その電源制御クロック信号に基づいて各電源制御スイッチ５ａ〜５ｂを個別に遮断、導通させる。なお、テスト信号がローレベルであるときには、電源制御クロック信号の状態にかわわらず、すべての電源制御スイッチ５ａ〜５ｃが電源配線９の分岐後の部分９ａ〜９ｃを導通させた状態に保持される。
【００３９】
図６は、図５のマイクロコンピュータ１に備えられる機能ブロック選択回路１１の具体的構成例を示すブロック図である。この機能ブロック選択回路１１は、ブロック選択レジスタ１２と、各電源制御スイッチ５ａ〜５ｃに対応して１個ずつ設けられるＮＡＮＤ回路１３ａ〜１３ｃとを備えて構成されている。ブロック選択レジスタ１２は、いずれのＮＡＮＤ回路１３ａ〜１３ｃに電源制御スイッチ５ａ〜５ｃの導通、遮断の切り替え動作をさせるかを決定するための設定パラメータを保存するためのものであり、本実施形態では、その設定パラメータの各ビット（例えばｂｉｔ１〜３）の０、１の値に基づいて各ＮＡＮＤ回路１３ａ〜１３ｃの動作状態が切り替えられるようになっている。
【００４０】
各ＮＡＮＤ回路１３ａ〜１３ｃは、ブロック選択レジスタ１２に設定された設定パラメータの対応するｂｉｔ１〜３の値に対応した信号（選択信号）、電源制御クロック入力端子３から入力される電源制御クロック信号、及びテスト信号の入力内容に基づいて出力信号の信号レベルをハイ、ローに切り替えて対応する電源制御スイッチ５ａ〜５ｃを制御するようになっている。
【００４１】
例えば、ハイレベルのテスト信号が入力された際に、ブロック選択レジスタ１２に設定された設定パラメータの各ｂｉｔ１〜３の設定状態がｂｉｔ（３，２，１）＝（０，０，１）である場合には、ＮＡＮＤ回路１３ａに入力される設定信号のみがハイレベルとなり、ＮＡＮＤ回路１３ｂ，１３ｃに入力される設定信号はローレベルとなるため、ＮＡＮＤ回路１３ｂ，１３ｃの出力信号はハイレベルに固定される。このため、この場合には、入力される電源制御クロック信号のハイ、ローの切り替わりに伴って、ＮＡＮＤ回路１３ａの出力信号のみがハイ、ローに切り替えられ、これによって電源制御スイッチ５ａが導通状態と、遮断状態との間で切り替えられ、電源制御スイッチ５ｂ，５ｃは導通状態に保持される。その結果、機能ブロック５ｂ，５ｃへの給電を連続的に行いつつ、機能ブロック５ａのみについて給電をオン、オフできるため、機能ブロック５ａのみについてのＩＣＣリークの有無を検査することができる。
【００４２】
同様に、設定パラメータの各ｂｉｔ１〜３の設定状態をｂｉｔ（３，２，１）＝（０，１，０）とした場合には、機能ブロック５ｂのみについてのＩＣＣリークテストを行うことができ、設定パラメータの各ｂｉｔ１〜３の設定状態をｂｉｔ（３，２，１）＝（１，０，０）とした場合には、機能ブロック５ｃのみについてのＩＣＣリークテストを行うことができる。
【００４３】
なお、ＩＣＣリークテストをマイクロコンピュータ１の動作テストに伴って行う点、及び用いられる電源制御クロック信号の内容等は実施の形態１と同様である。
【００４４】
以上のように、本実施の形態によれば、各機能ブロック７ａ〜７ｃごとに個別に設けられた電源制御スイッチ５ａ〜５ｃを個別に導通、遮断制御することにより、各機能ブロック７ａ〜７ｃごとに個別にＩＣＣリークテストを行うことができる。
【００４５】
実施の形態４．
図７は、本発明の実施の形態４に係る半導体集積回路のテスト回路が適用されたマイクロコンピュータの要部のブロック図である。本実施の形態に係るマイクロコンピュータ１が前述の実施の形態１に係るマイクロコンピュータ１と実質的に異なる点は、図７に示す回路構成を追加的に設けた点のみであり、互いに対応する部分には同一の参照符号を付して説明を省略する。なお、前述の実施の形態１では、マイクロコンピュータ１の動作テストに伴ってＩＣＣリークテストを行い、その際にマイクロコンピュータ１が動作不良になった場合に、ＩＣＣリーク不良と判定していたが、本実施の形態では、後述するコンパレータ１５の判定結果に基づいてＩＣＣリークについての良否判定を行うようになっている。
【００４６】
本実施形態に係るマイクロコンピュータ１では、図１に示される構成に追加して、図７に示されるように、サンプリング回路（検出回路）１４、コンパレータ（判定回路）１５及び判定レジスタ１６等が追加的に設けられている。
【００４７】
サンプリング回路１４は、電源配線９から電力供給を受け、所定のタイミングで、電源配線９上における電源制御スイッチ５と機能ブロック７との間の地点（例えば、地点Ａ）における電圧レベル（電源電圧）を検出し、その検出結果を出力する。
【００４８】
コンパレータ１５は、サンプリング回路１４の出力結果が示す電源電圧と、入力される判定基準電圧とを比較し、電源電圧が判定基準電圧を上回っているか否かにより出力レベルをハイ、ローに切り替える（例えば、電源電圧が判定基準電圧を上回っている場合にはハイレベル出力が行われ、電源電圧が判定基準電圧を下回っている場合にはローレベル出力が行われる）。そして、このコンパレータ１５の出力値に基づいてマイクロコンピュータ１のＩＣＣリーク不良の有無が判定される。判定基準電圧は、基準電圧供給配線１７の供給電圧を直列接続した抵抗１８ａ，１８ｂによってレベル調節したものが用いられ、抵抗１８ａ，１８ｂの抵抗値の比を調節することにより、調節可能となっている。コンパレータ１６の判定結果は、判定レジスタ１６に保存される。
【００４９】
次に動作説明を行う。前述の実施の形態１についての説明の中で記載したように、電源制御スイッチ５により電源配線９を遮断したときの電源電圧の降下速度がＩＣＣリークの有無によって異なるため（ＩＣＣリークがある場合には電源電圧の降下速度が大きくなるため）、本実施の形態においてもその特性を利用してＩＣＣリーク不良の判定を行う。
【００５０】
すなわち、動作テストに伴うＩＣＣリークテスト時に電源制御クロック信号に基づいて電源制御スイッチ５によって電源配線９が遮断された時点から所定の経過時間だけ経過した時点（この時点では電源配線９はまだ導通状態に切り替えられていない）で、サンプリング回路１４に電源電圧を検出させる。その際、ＩＣＣリークがなくその検出電圧が判定基準電圧を上回っており、コンパレータ１５の出力がハイレベルである場合には、そのコンパレータ１５のハイレベルの出力値が判定レジスタ１６に保存され、ＩＣＣリークがありその検出電圧が判定基準電圧を下回っており、コンパレータ１５の出力がローレベルである場合には、そのコンパレータ１５のローレベルの出力値が判定レジスタ１６に保存される。そして、プログラムにより、判定レジスタ１６に保存されている判定結果を示すコンパレータ１５の出力値を読み出し、その読み出した出力値に基づいてそのマイクロコンピュータ１のＩＣＣリークの良否判定が行われる。
【００５１】
このサンプリング回路１４の検出結果に基づくコンパレータ１５によるＩＣＣリークの良否判定は、動作テストに伴うＩＣＣリークテスト時に電源制御スイッチ５によって電源配線９が遮断されるごとに行われ、その判定結果が判定レジスタ１６に保存されるようになっている。
【００５２】
なお、本実施の形態では、電源配線９を遮断した際に、遮断時から所定の経過時間が経過した時点で電源電圧が判定基準電圧以下に低下しているか否かによりＩＣＣリークの良否判定を行う構成であるため、電源制御クロック信号のハイレベル期間（Ｔｂ）は実施の形態１の場合よりも短く設定され、電源配線９の遮断後、仮にＩＣＣリークがあっても電源電圧が最低動作電圧以下に降下してしまう前に、電源配線９が再導通されるようになっている。
【００５３】
以上のように、本実施の形態によれば、動作テストに伴って電源制御クロック信号に基づいて電源配線９を導通、遮断しつつ、電源電圧をサンプリング回路１４により電源電圧をサンプリングすることにより、そのサンプリング結果に基づいてＩＣＣリークの有無をコンパレータ１５で判定させることができる。
【００５４】
また、判定レジスタ１６に保存されたコンパレータ１５の判定結果を読み出して、マイクロコンピュータ１のＩＣＣリークについての良否判定を行うことができる。
【００５５】
なお、本実施の形態では、本実施の形態に係る技術内容を実施の形態１に適用した場合について説明したが、本実施の形態に係る技術内容を実施の形態２又３に適用してもよい。
【００５６】
実施の形態５．
図８は、本発明の実施の形態５に係る半導体集積回路のテスト回路が適用されたマイクロコンピュータの要部のブロック図である。本実施の形態に係るマイクロコンピュータ１が前述の実施の形態４に係るマイクロコンピュータ１と実質的に異なる点は、マイクロコンピュータ１がアナログ／ディジタル（以下、「Ａ／Ｄ」という）変換器１９が設けられている点と、前述のコンパレータ１５及び判定レジスタ１６の代わりに入力切替スイッチ（選択回路）２０が設けられている点のみであり、互いに対応する部分には同一の参照符号を付して説明を省略する。
【００５７】
本実施の形態に係るマイクロコンピュータ１には、機能ブロック７の一つして（あるいは機能ブロック７とは別に）Ａ／Ｄ変換器１９が設けられるとともに、そのＡ／Ｄ変換器１９にアナログ信号を入力するためのアナログ入力端子２１が設けられている。
【００５８】
入力切替スイッチ２０は、アナログ入力端子２１とＡ／Ｄ変換器１９とを接続するアナログ信号の入力用配線に介装されており、Ａ／Ｄ変換器１９への信号入力経路をテスト信号に応じてサンプリング回路１４側とアナログ入力端子２１側との間で択一的に切り替える。テスト信号がハイレベルである場合（ＩＣＣリークテスト時）には、入力切替スイッチ２０が”１”側に切り替えられてＡ／Ｄ変換器１９への信号入力経路がサンプリング回路１４側に切り替えられ、これによってサンプリング回路１４が検出した電源電圧を示す信号がＡ／Ｄ変換器１９に入力されてＡ／Ｄ変換される。また、テスト信号がローレベルである場合（通常動作時）には、入力切替スイッチ２０が”０”側に切り替えられてＡ／Ｄ変換器１９への信号入力経路がアナログ入力端子２１側に切り替えられ、これによってアナログ入力端子２１から入力されたアナログ信号がＡ／Ｄ変換器１９に入力されてＡ／Ｄ変換される。
【００５９】
本実施の形態でも実施の形態４と同様に、動作テストに伴ってＩＣＣリークテストを行うようになっており、ＩＣＣリークテストに用いられる電源制御クロック信号の内容、及びサンプリング回路１４によって電源電圧を検出するサンプリングタイミングは、実施の形態４と同様であり、ここでは説明を省略する。
【００６０】
このような構成により、ＩＣＣリークテストの際には、テスト信号のローレベルからハイレベルへの切り替わりに伴って入力切替スイッチ２０がアナログ入力端子２１側からサンプリング回路１４側に切り替えられ、サンプリング回路１４によってサンプリングされた電源電圧を示す信号が、入力切替スイッチ２０を介してＡ／Ｄ変換器１９に入力されて、Ａ／Ｄ変換されるようになっている。
【００６１】
以上のように、本実施の形態によれば、ＩＣＣリークテストを行う際に、サンプリング回路１４によってサンプリングされたアナログ信号である電源電圧を示す信号が入力切替スイッチ２０を介してＡ／Ｄ変換器１９に入力されてディジタル信号に変換されるため、そのディジタル信号に変換されたサンプリング回路１４の検出結果に基づいて、情報処理装置によりＩＣＣリークの有無を容易に判定することができる。
【００６２】
また、サンプリング回路１４の検出信号を、マイクロコンピュータ１にもとから備えられたＡ／Ｄ変換器１９を用いてＡ／Ｄ変換する構成であるため、マイクロコンピュータ１の回路構成の増加を小さく抑えることができる。
【００６３】
実施の形態６．
図９は、本発明の実施の形態６に係る半導体集積回路のテスト回路が適用されたマイクロコンピュータの要部のブロック図である。本実施の形態に係る技術内容は前述の実施の形態４又は５に係るマイクロコンピュータ１に適用されるものであり、本実施の形態に係るマイクロコンピュータ１が前述の実施の形態４又は５に係るマイクロコンピュータ１と実質的に異なる点は、図９に示す回路構成を追加的に設けた点のみであり、互いに対応する部分には同一の参照符号を付して説明を省略する。また、本実施の形態でも実施の形態４又は５と同様に、動作テストに伴ってＩＣＣリークテストを行うようになっており、ＩＣＣリークテストに用いられる電源制御クロック信号の内容及びサンプリング回路１４によって電源電圧を検出するサンプリングタイミングは、実施の形態４又は５と同様であり、ここでは説明を省略する。
【００６４】
本実施形態に係るマイクロコンピュータ１では、図７又は図８に示される構成に追加して、図９に示されるように、電源切替スイッチ２２及び降圧回路（以下、「ＶＤＣ（ボルテージ・ダウン・コンバータ）」という）２３が追加的に設けられている。
【００６５】
ＶＤＣ２３は、入力される電源の電圧レベルを強制的に所定量だけ降下させて電源制御スイッチ５側に供給する。
【００６６】
電源切替スイッチ２２は、電源入力端子２から機能ブロック７に向かう電源配線７（本実施の形態では、電源配線９の電源制御スイッチ５とサンプリング回路１４によるサンプリング地点Ａとの間の部分）に介装され、入力されるテスト信号に応じて、電源入力の経路を、その経路中にＶＤＣ２３を介装する経路と、その経路中にＶＤＣ２３を介装しない経路との間で択一的に切り替える。具体的には、テスト信号がハイレベルである場合（ＩＣＣリークテスト時）には、電源切替スイッチ２２が”１”側に切り替えられ、これによって電源制御スイッチ５を介して与えられる電源入力端子２からの電源入力がＶＤＣ２３を介して機能ブロック７側に供給される。このとき、電源配線９を介して機能ブロック７側に供給される電源電圧は、ＶＤＣ２３によって所定量だけ強制的に降下される。テスト信号がローレベルである場合（通常動作時）には、電源切替スイッチ２２が”０”側に切り替えられて電源入力端子２からの電源入力がＶＤＣ２３を介さずに電源ブロック７側に供給される。
【００６７】
このようにＩＣＣリークテスト時にＶＤＣ２３によって電源電圧を強制的に所定量だけ低下させることにより、以下のような効果が得られる。ここで、図１０の上段の波形は、ＶＤＣ２３を用いない場合における良品及び不良品の電源遮断時の電源電圧の推移を示し、図１０の下段の波形は、ＶＤＣ２３を用いて電源電圧を強制的に降下させた場合における良品及び不良品の電源遮断時の電源電圧の推移を示している。図１０の上段及び下段の波形の様子を比較すると分かるように、ＶＤＣ２３によって電源電圧を強制的に所定量だけ降下させた方が、電源制御スイッチ５による電源遮断時から電源電圧が所定の判定基準電圧まで降下するまでの所要時間が短くなり、電源電圧の降下に基づいたＩＣＣリーク判定を早いタイミング（サンプリングタイミング）で行うことができる（図１０の例では、ＩＣＣリーク判定のタイミングを時間Ｔｃだけ早めることができている）。例えば、通常状態の電源電圧が５Ｖ、判定基準電圧が２Ｖの場合、ＩＣＣリークテスト時にＶＤＣ２３によって電源電圧を５Ｖから３Ｖに強制的に降下させる。
【００６８】
以上のように、本実施の形態によれば、ＩＣＣリークテスト時に電源制御スイッチ５により電源配線９が遮断された際に、ＶＤＣ２３によって電源電圧を所定量だけ強制的に低下させることができるため、電源制御スイッチ５により電源配線９が遮断されてから電源電圧が所定の判定基準電圧まで降下するまでの時間を短縮することができ、ＩＣＣリークの有無についての判定を迅速に行うことができる。
【００６９】
実施の形態７．
図１１は、本発明の実施の形態７に係る半導体集積回路のテスト回路の要部のブロック図である。本実施の形態に係る技術内容は前述の実施の形態１ないし６に係るマイクロコンピュータ１に適用されるものであり、本実施の形態に係るマイクロコンピュータ１が前述の実施の形態１ないし６に係るマイクロコンピュータ１と実質的に異なる点は、図１１に示す電源制御スイッチ（トランスミッションゲート）２４及びインバータ２５を追加的に設けた点のみであり、互いに対応する部分には同一の参照符号を付して説明を省略する。本実施に形態おける電源制御スイッチ２４及びインバータ２５以外の部分についての動作については、前述の実施の形態１ないし６と同様であるため、説明を省略する。なお、電源制御スイッチ２４及びインバータ２５が本発明に係る第２のスイッチ回路２４ａに相当している。
【００７０】
図１１中のＩＣＣリークテスト回路２６は、前述の実施の形態２ないし６に係るマイクロコンピュータ１内に設けられるＩＣＣリークテストのための回路のうちの電源供給が必要な回路を示している。そのような電源供給が必要な回路としては、例えば、実施の形態２に係る図４の制御クロック発振回路１０、実施の形態３に係る図５の機能ブロック選択回路１１、実施の形態４に係る図７のサンプリング回路１４等が該当する。
【００７１】
電源制御スイッチ２４は、電源入力端子２からＩＣＣリークテスト回路２６に向かう電源配線２７に介装されており、テスト信号に応じて電源配線２７を導通、遮断する。この電源制御スイッチの一側端子にはテスト信号が直接的に入力され、その他側端子にはインバータ２５を介してテスト信号が入力される構成であるため、テスト信号のハイ、ローの切り替わりに伴って電源制御スイッチ２４によって電源配線２７が導通、遮断されるようになっている。すなわち、テスト信号がハイレベルのときに電源制御スイッチ２４によって電源配線２７が導通され、テスト信号がローレベルのときに電源制御スイッチ２４によって電源配線２７が遮断されるようになっている。
【００７２】
このため、テスト信号がローレベルからハイレベルに切り替えられてＩＣＣリークテストが行われるときにのみ、電源制御スイッチ２４により電源配線２７が導通されてＩＣＣリークテスト回路２６に給電され、ＩＣＣリークテストを行わない通常の状態では、ＩＣＣリークテスト回路２６への給電がカットされるようになっている。
【００７３】
これによって、本実施の形態によれば、不要な電力消費を削減することができる。
【００７４】
【発明の効果】
請求項１に記載の発明によれば、半導体集積回路の動作テストの際に、動作クロック信号に対応して制御回路に第１のスイッチ回路の導通、遮断動作を行わせることにより、動作テストに伴ってＩＣＣリークテストを行うことができる。すなわち、動作テストの際に、第１のスイッチ回路は、制御回路の制御により、動作クロック信号の立ち上がりエッジから所定タイミングだけ遅れた時点から所定期間が経過するまでの期間だけ機能ブロックの電源配線を導通状態から遮断状態に切り替えた後、再び導通させる。この第１のスイッチ回路の導通、遮断動作によって電源配線が遮断された際に、ＩＣＣリークがない場合（実質的にＩＣＣリークがないと判断される場合も含む）には、電源配線などの内部容量により電源配線の電圧レベル（電源電圧）は比較的緩やか降下するのに対して、ＩＣＣリークが生じた場合には、リーク電流により電源電圧が急速に降下するため、電源配線が遮断されてから電源電圧が所定レベル（例えば、半導体集積回路の最低動作電圧）以下に降下するまでの所要時間が異なる。このため、この電源電圧の降下速度の違いに基づいてＩＣＣリークの有無を判定することができる。具体的には、第１のスイッチ回路により電源配線を遮断してから再び導通させるまでの時間を調節することにより、ＩＣＣリークがない場合には電源配線が遮断された後再び導通されるまで電源電圧が最低動作電圧以下に降下しないように、かつ、ＩＣＣリークがある場合には電源配線が遮断された後再び導通されるまで電源電圧が最低動作電圧以下に降下するように設定することができる。このように設定することにより、ＩＣＣリークが発生した際に電圧低下により半導体集積回路が動作不良となるようにすることができる。
【００７５】
また、一般に半導体集積回路の動作テストが行われている間は、そのテストの性質上、半導体集積回路のレジスタ等の設定値が種々のパターンで変化され、半導体集積回路内の異電位となる隣接配線の組み合わせが時々刻々と変更される。
【００７６】
これによって、第１のスイッチ回路により電源配線を遮断してから再び導通させるまでの時間を上記のように設定し、動作テストが行われる際の動作クロック信号に応じて上記のように電源配線を第１のスイッチ回路により導通、遮断することにより、動作テストに伴って回路内の異電位となる隣接配線の組み合わせを時々刻々と変化させつつ、詳細にＩＣＣリークテストを行うことができ、動作テスト中にＩＣＣリークが発生した場合にはその時点で半導体集積回路が動作不良となり、これによってＩＣＣリークの発生を容易に検出及び認識できる。このように、動作テストに伴ってＩＣＣリークテストを行うことができるため、ＩＣＣリークテストのための専用の工程を省略することができ、ＩＣＣリークテストの詳細度を向上させつつ効率よくテストを行うことができる。
【００７７】
請求項２に記載の発明によれば、制御回路が外部から入力される電源制御クロック信号に基づいて第１のスイッチ回路の導通、遮断の切り替えを行うため、制御回路内に独自にクロック信号生成手段を設ける必要がなく、制御回路の構成を簡単化することができる。
【００７８】
請求項３に記載の発明によれば、制御回路が、動作クロック信号に応じて第１のスイッチ回路を導通、遮断するテストモードと、第１のスイッチ回路を導通状態に保持する通常モードとを切り替え可能に備えているため、ＩＣＣリークテストを行うとき以外の通常動作時には、制御回路の動作モードを通常モードに設定することにより、第１のスイッチ回路が導通、遮断されて半導体集積回路の動作に悪影響が及ぶのを防止することができる。
【００７９】
請求項４に記載の発明によれば、制御回路が自ら生成した電源制御クロック信号に基づいて第１のスイッチ回路の導通、遮断の切り替えを行うため、第１のスイッチ回路を導通、遮断させるための制御クロック信号を外部から入力する必要がない。
【００８０】
請求項５に記載の発明によれば、第１のスイッチ回路が、各機能ブロックごとに個別に対応してその機能ブロックへの電源供給を個別に導通、遮断制御可能となっているため、動作クロック信号に応じて第１のスイッチ回路を個別に導通、遮断させることにより、各機能ブロックごとに個別にＩＣＣリークテストを行うことができる。
【００８１】
請求項６に記載の発明によれば、動作クロック信号に応じて第１のスイッチ回路により電源配線が遮断された際の電源配線の電圧レベルを検出回路によって検出することにより、検出回路の検出結果に基づいてＩＣＣリークの有無を判別することができる。
【００８２】
請求項７に記載の発明によれば、検出回路の検出結果が示す電圧レベルの低下量が基準レベル以下であるか否かを判定する判定回路が備えられているため、判定回路の判定により半導体集積回路の良否判定を容易に行うことができる。
【００８３】
請求項８に記載の発明によれば、ＩＣＣリークテストを行う際に、アナログ信号である検出回路の検出結果を示す信号が選択回路を介してアナログ／ディジタル変換器に入力してディジタル信号に変換されるため、そのディジタル信号に変換された検出回路の検出結果に基づいて、ＩＣＣリークの有無を容易に判定することができる。
【００８４】
また、半導体集積回路に備えられたアナログ／ディジタル変換器をテスト回路の一部として流用する構成であるため、半導体集積回路の回路構成の増加を小さく抑えることができる。
【００８５】
請求項９に記載の発明によれば、第１のスイッチ回路により電源配線が遮断される際に、降圧回路によって電源配線の電圧レベルを所定量だけ強制的に低下させることができるため、第１のスイッチ回路により電源配線が遮断されてから電源配線の電圧レベルが所定の判定基準レベルまで降下するまでの時間を短縮することができ、ＩＣＣリークの有無についての判定を迅速に行うことができる。
【００８６】
請求項１０に記載の発明によれば、ＩＣＣリークテストを行うとき以外は、半導体集積回路のテスト回路を構成する回路のうちの電源供給が必要な回路への電源供給を第２のスイッチ回路によりオフすることができるため、不要な電力消費を削減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路のテスト回路が適用されたマイクロコンピュータの要部のブロック図である。
【図２】動作クロック信号及び電源制御クロック信号のタイミングチャート及び電源電圧の変化の様子を示す図である。
【図３】動作クロック信号及び電源制御クロック信号のタイミングチャートを示す図である。
【図４】本発明の実施の形態２に係る半導体集積回路のテスト回路が適用されたマイクロコンピュータの要部のブロック図である。
【図５】本発明の実施の形態３に係る半導体集積回路のテスト回路が適用されたマイクロコンピュータの要部のブロック図である。
【図６】図５のマイクロコンピュータに備えられる機能ブロック選択回路の具体的構成例を示すブロック図である。
【図７】本発明の実施の形態４に係る半導体集積回路のテスト回路が適用されたマイクロコンピュータの要部のブロック図である。
【図８】本発明の実施の形態５に係る半導体集積回路のテスト回路が適用されたマイクロコンピュータの要部のブロック図である。
【図９】本発明の実施の形態６に係る半導体集積回路のテスト回路が適用されたマイクロコンピュータの要部のブロック図である。
【図１０】電源電圧の変化の様子を示す図である。
【図１１】本発明の実施の形態７に係る半導体集積回路のテスト回路の要部のブロック図である。
【符号の説明】
１　マイクロコンピュータ、２　電源入力端子、３　電源制御クロック入力端子、４　動作クロック入力端子、５，５ａ〜５ｃ　電源制御スイッチ、６，６ａ〜６ｃ　インバータ、７，７ａ〜７ｃ　機能ブロック、８　ＮＡＮＤ回路、９　電源配線、１０　制御クロック発振回路、１１　機能ブロック選択回路、１２　ブロック選択レジスタ、１３ａ〜１３ｃ　ＮＡＮＤ回路、１４　サンプリング回路、１５　コンパレータ、１６　判定レジスタ、１９　Ａ／Ｄ変換器、２０　入力切替スイッチ、２１　アナログ入力端子、２２　電源切替スイッチ、２３　ＶＤＣ（ボルテージ・ダウン・コンバータ）、２４　電源制御スイッチ、２４ａ　第２のスイッチ回路、２５　インバータ、２６　ＩＣＣリークテスト回路。

Claims (10)

1. 半導体集積回路に設けられ、そのテストに用いられる半導体集積回路のテスト回路において、
   半導体集積回路に設けられる機能ブロックへの電源配線に介装され、その電源配線を導通、遮断する第１のスイッチ回路と、
   動作クロック信号の立ち上がりエッジから所定タイミングだけ遅れた時点から所定期間が経過するまでの期間だけ、前記第１のスイッチ回路に前記電源配線を導通状態から遮断状態に切り替えさせた後、再び導通させる制御回路と、
   を備えることを特徴とする半導体集積回路のテスト回路。
2. 請求項１に記載の半導体集積回路のテスト回路において、
   前記制御回路は、
   外部から入力される電源制御クロック信号に基づいて、前記第１のスイッチ回路の導通、遮断の切り替えを行うことを特徴とする半導体集積回路のテスト回路。
3. 請求項２に記載の半導体集積回路のテスト回路において、
   前記制御回路は、
   入力されるテスト信号による指令に応じてテストモードと通常モードとの間でモード切り替えを行い、前記テストモードでは前記電源制御クロック信号に基づいて前記第１のスイッチ回路の導通、遮断の切り替えを行い、前記通常モードでは前記第１のスイッチ回路を導通状態に保持することを特徴とする半導体集積回路のテスト回路。
4. 請求項１に記載の半導体集積回路のテスト回路において、
   前記制御回路は、
   自ら生成した電源制御クロック信号に基づいて、前記第１のスイッチ回路の導通、遮断の切り替えを行うことを特徴とする半導体集積回路のテスト回路。
5. 請求項１ないし３のいずれかに記載の半導体集積回路のテスト回路において、
   前記第１のスイッチ回路は、
   前記各機能ブロックごとに個別に対応して、その機能ブロックへの電源供給を個別に導通、遮断可能な位置に設けられ、
   前記制御回路は、
   前記各機能ブロックごとに個別に設けられた前記各第１のスイッチ回路を、個別に導通、遮断制御可能となっていることを特徴とする半導体集積回路のテスト回路。
6. 請求項１ないし５のいずれかに記載の半導体集積回路のテスト回路において、
   前記電源配線上における前記第１のスイッチ回路と前記機能ブロックとの間の地点における電圧レベルを検出する検出回路をさらに備えることを特徴とする半導体集積回路のテスト回路。
7. 請求項６に記載の半導体集積回路のテスト回路において、
   前記検出回路の検出結果が示す前記電圧レベルの低下量が基準レベル以下であるか否かを判定する判定回路をさらに備えることを特徴とする半導体集積回路のテスト回路。
8. 請求項６に記載の半導体集積回路のテスト回路において、
   前記半導体集積回路はアナログ／ディジタル変換器が設けられたものであり、
   前記半導体集積回路のテスト回路は、
   前記アナログ／ディジタル変換器へのアナログ信号入力のための入力用配線に介装され、その入力用配線を介してアナログ／ディジタル変換器に入力される通常のアナログ信号と、前記検出回路の検出結果を示す信号とのいずれかを選択的に前記アナログ／ディジタル変換器に入力させる選択回路をさらに備えることを特徴とする半導体集積回路のテスト回路。
9. 請求項６ないし８のいずれかに記載の半導体集積回路のテスト回路において、
   前記第１のスイッチ回路により前記電源配線が遮断される際に、前記電源配線の電圧レベルを強制的に低下させる降圧回路をさらに備えることを特徴とする半導体集積回路のテスト回路。
10. 請求項１ないし９のいずれかに記載の半導体集積回路のテスト回路において、
    この半導体集積回路のテスト回路を構成する回路のうちの電源供給が必要な回路への電源供給をオン、オフする第２のスイッチ回路をさらに備えることを特徴とする半導体集積回路のテスト回路。

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