JP2019519112A - 論理セルおよびその配置に関する拡散長効果の緩和 - Google Patents

Abstract

システムおよび方法は、トランジスタの拡散長を改善するためのセル配置方法に関する。たとえば、第１の拡散カットによって境界を画された第１の拡散ノードを有する第１のトランジスタが、トランジスタレベルレイアウトにおいて識別される。第１の拡散カットが第１の浮遊ゲートによって置き換えられ、第１のフィラー拡散領域を有する第１のフィラーセルが付加されて前記第１の拡散ノードの拡散長が延ばされる。拡散長を長くすると、第１のトランジスタの駆動強度および性能が向上する。

Description

開示する態様は、半導体デバイスの設計および製造において使用される論理セルライブラリに関する。より詳細には、例示的な態様は、論理セルおよびその配置における拡散長（ＬＯＤ）効果の緩和に関する。

（たとえば、金属酸化物半導体（ＭＯＳ）トランジスタの）トランジスタレベルレイアウトにおいて、拡散長（ＬＯＤ）は、トランジスタのソース端子とドレイン端子との間の拡散領域がゲート端子から離れる量を指す。ＬＯＤ効果は、ＬＯＤに基づいてＭＯＳトランジスタに誘起される応力を指す。一般に、ＬＯＤが小さいほど、応力が大きくなり、または言い換えるとＬＯＤ効果が悪化し、一方、ＬＯＤを大きくするかまたは改善すると、性能を向上させることができる。

標準的な論理セルおよび配置技法を使用してトランジスタレベルレイアウトにおけるトランジスタに対するＬＯＤ効果を完全に緩和することは困難である。ＬＯＤ効果を緩和するためのいくつかの技法では、拡散領域を拡張することに注目し、場合によっては、左右の拡散エッジが、共通電気接合部（たとえば、電源接続部および接地接続部）を共有するように構成される。しかし、拡散領域をこのように拡張すると、論理セル同士を当接または隣接させるように物理的フットプリント（セルピッチまたは拡散層の幅に関しても測定が行われる）が等しいかまたは同等である論理セルの配置を試みるセル配置方法の妨げになることがある。そのような当接によって、互いに隣接するセル間で拡散エッジを共有することが可能になり、場合によっては、互いに隣接するセルの有効ＬＯＤが大きくなることがある。しかし、このように拡散エッジの共有を改善するための論理セル配置は、状況によっては実現できない場合がある。

たとえば、共通ゲート端子が複数のフィン（または、複数のＦＥＴセルのソース／ドレイン端子）間で共有される場合があるフィン電界効果トランジスタ（Ｆｉｎｆｅｔ）技術では、Ｆｉｎｆｅｔ論理ライブラリが、互いにフィン数が異なる論理セルを含む場合がある。いくつかのフィンの拡散領域を上述のように拡張することができる場合、論理ライブラリは、長さが一様ではない拡散領域を有する論理セルを含む場合があり、このことは、互いに隣接するセルのいくつかのフィンが拡散領域を近隣セルと共有することができない場合があることを意味する。さらに、（拡散長に対する横方向における）横方向の拡散幅は、論理セルレイアウトにおける各論理セルのフィンの数に比例して変化する。従来のレイアウト技法はフィンの数または幅が同じである論理セル同士を当接させるのを可能にする場合があるが、そのような技法では、拡散領域を共有することができるようなやり方で、フィン数が異なる２つのセルを配置することができないことがある。

したがって、ＬＯＤ効果を緩和しながら従来の技法の上述の問題を回避する改良された論理セルおよびその配置方法が必要である。

本発明の例示的な態様は、トランジスタの拡散長を改善する、論理セル配置に関するシステムおよび方法を対象とする。

たとえば、例示的な方法は、論理セル配置を対象とし、第１の拡散カットによって境界を画された第１の拡散ノードを有する第１のトランジスタを識別するステップと、第１の拡散カットを第１の浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）と置き換えるステップと、第１のフィラー拡散領域を有する第１のフィラーセルを付加して第１の拡散ノードの拡散長を延ばすステップとを含む。拡散長を長くすると、いくつかの態様では第１のトランジスタの駆動強度および性能が向上する。いくつかの態様では、第１の拡散ノードは、第１のトランジスタの左側または右側に位置し、第１の拡散ノードの拡散長を延ばすと、それぞれ第１のトランジスタの左側または右側に関する対応する最大長仕様（たとえば、それぞれｓａおよびｓｂ）が満たされる。第１の拡散ノードと第１のフィラー拡散領域は同じ電位（たとえば、ＶＤＤまたはＧＮＤ）に接続され、第１のトランジスタと第１のフィラーセルは、同じデバイスチャネル長または同じしきい値電圧もしくは注入量（ｉｍｐｌａｎｔａｔｉｏｎ）を有してもよい。

いくつかの態様では、例示的な関数およびセル配置方法を実行するための手段を備える装置が開示される。たとえば、この装置は、第１の拡散カットによって境界を画された第１の拡散ノードを有する第１のトランジスタを識別するための手段と、第１の拡散カットを第１の浮遊ゲートと置き換えるための手段と、第１のフィラー拡散領域を有する第１のフィラーセルを付加して第１の拡散ノードの拡散長を延ばすための手段とを備える。

いくつかの態様は、集積回路レイアウトを備える装置を対象とし、集積回路レイアウトは、第１の浮遊ゲートによって境界を画された第１の拡散ノードを有する第１のトランジスタと、第１の浮遊ゲートに当接し、第１の拡散ノードの拡散長を延ばすように構成されたフィラー拡散領域を備える第１のフィラーセルとを備える。

いくつかの態様では、プロセッサによって実行されたときに、プロセッサにセル配置方法を実行させるコードを含む非一時的コンピュータ可読記憶媒体が開示され、この非一時的コンピュータ可読記憶媒体は、第１の拡散カットによって境界を画された第１の拡散ノードを有する第１のトランジスタを識別するためのコードと、第１の拡散カットを第１の浮遊ゲートと置き換えるためのコードと、第１のフィラー拡散領域を有する第１のフィラーセルを付加して第１の拡散ノードの拡散長を延ばすためのコードとを含む。

添付図面は、本発明の態様の説明を助けるために提示され、態様の限定ではなく態様の例示のために提供されるにすぎない。

従来のトランジスタレベルレイアウトを示す図である。 従来のトランジスタレベルレイアウトを示す図である。 本開示の例示的なセル配置方法に関するトランジスタレベルレイアウトを示す図である。 本開示の例示的なセル配置方法に関するトランジスタレベルレイアウトを示す図である。 本開示の例示的なセル配置方法に関するトランジスタレベルレイアウトを示す図である。 本開示の例示的なセル配置方法に関するトランジスタレベルレイアウトを示す図である。 本開示によるセル配置方法のフローチャートを示す図である。 本開示の態様が有利に使用される場合がある例示的なコンピューティングデバイスを示す図である。

本発明の態様が、本発明の特定の態様に関する以下の説明および関連する図面において開示される。本発明の範囲から逸脱することなく、代替の態様を考案することができる。追加として、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素は、詳細には説明しないかまたは省略される。

「例示的」という語は、本明細書では「例、事例、または例示としての働きをすること」を意味するために使用される。本明細書で「例示的」と記載されている任意の態様は、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきではない。同様に、「本発明の態様」という用語は、本発明のすべての態様が、説明する特徴、利点、または動作モードを含むことを必要としない。

本明細書で使用する用語は、特定の態様のみについて説明する目的のためのものであり、本発明の態様の限定であることを意図しない。本明細書では、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別段明確に示さない限り、複数形も含むものとする。さらに、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用されるとき、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことが理解されよう。

さらに、多くの態様が、たとえば、コンピューティングデバイスの要素によって実行されるべき、アクションのシーケンスに関して説明される。本明細書で説明する様々なアクションは、特定の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））によって、１つもしくは複数のプロセッサによって実行されるプログラム命令によって、または両方の組合せによって実行されてもよいことが認識されよう。さらに、本明細書で説明するこれらのアクションのシーケンスは、実行されると、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した、任意の形態のコンピュータ可読記憶媒体内で完全に具現化されるものと見なされてもよい。したがって、本発明の様々な態様は、いくつかの異なる形態で具現化されてもよく、それらのすべてが、請求する主題の範囲内に入ることが企図されている。加えて、本明細書において説明する態様の各々について、任意のそのような態様の対応する形態が、たとえば、説明する動作を実行する「ように構成される論理」として、本明細書において説明される場合がある。

本開示の例示的な態様は、ＬＯＤを大きくするための論理セルレイアウトおよび配置方法を対象とする。いくつかの態様では、拡散領域の端部を構成する従来の拡散カットが、下方の拡散領域を拡張するための浮遊ゲートなどの技法によって置き換えられる。同じ電位の拡散領域を拡張するためにフィラーセルまたはフィラー拡散領域も使用される。フィン数が異なるとともに、チャネル長、注入量などが異なる（またはそれに応じてしきい値電圧特性が異なる）回路を配置し当接させるための様々な技法も開示される。さらに、（ライブラリにおける利用可能なセルのミラーフリップを含む）配置幅要件、最大左右拡散距離などの態様に基づいて特定のセルを適切に選択することも開示される。上記の配置方法に関する例示的なアルゴリズムおよびプロセスフローについて以下の節で説明する。

まず図１Ａ〜図１Ｂを参照するとわかるように、論理セル配置のいくつかの従来の態様について説明する。図１Ａには、２つのセル、すなわちセル１０２ａおよび１０２ｂを有するレイアウト１００の概略上面図が示されている。それぞれのセル１０２ａおよび１０２ｂの拡散部１０６ａおよび１０６ｂが示されており、いくつかのポリシリコン（ポリ）層が参照番号１０４によって概略的に示されている。レイアウト１００では、拡散部１０６ａおよび１０６ｂはそれぞれ、ポリ層１０４によって対応するセル１０２ａおよび１０２ｂの左右のエッジの内側に画定されてもよい（インセット距離は、それぞれのセルのエッジから接地規則空間の２分の１などの事前に指定された値であってもよい）。この構成では、拡散部１０６ａおよび１０６ｂの長さは、それぞれの左右のセルエッジにおいてポリ層１０４によって画定される。これらのエッジにおけるポリ層１０４を浮動させておく（すなわち、接地端子またはＶＳＳ／ＶＤＤなどの供給電圧に接続されない）場合、拡散部１０６ａおよび１０６ｂの長さは、ポリ層１０４によって示される境界において停止する。場合によっては、拡散部１０６ａおよび１０６ｂは、ポリ層１０４をそれぞれの拡散部１０６ａおよび１０６ｂと同じ電位に結合することによってそれぞれのセルエッジまで拡張されてもよい（ゲートタイオフとも呼ばれる）が、これによって、電位の不一致が生じた場合に隣接するセルに対して短絡または漏れ電流が生じる可能性がある（たとえば、セル１０２ａおよび１０２ｂの拡散部１０６ａおよび１０６ｂは、それぞれＶＤＤおよび接地などの異なる電位であってもよい）。

図１Ｂにおいて、レイアウト１５０が示されており、拡散部１０６ａおよび１０６ｂをそれぞれのセルエッジの方へ拡張するために拡散カット１０８が使用される。拡散カットでは、拡散領域が電気的に絶縁され（たとえば、切り離されるかまたは除去され）、このことは、拡散部１０６ａおよび１０６ｂがそれぞれに異なる電位であってもセル１０２ａおよび１０２ｂ同士が当接できることを意味する。ただし、拡散部１０６ａおよび１０６ｂの長さは拡散カット１０８によって限定されるかまたは境界を定められ、それによってＬＯＤが小さくなる。

例示的な態様では、拡散カット、ゲートタイオフなどの使用を最低限に抑えるが、いくつかの例示的な状況に関して図２Ａ〜図２Ｂおよび図３Ａ〜図３Ｂを参照しながら説明する例示的なアルゴリズムを使用して拡散領域を拡張することによって、従来の設計の上記の欠点が回避される。

図２Ａ〜図２Ｂを参照するとわかるように、レイアウト２００は、例示的な技法によってレイアウト２５０が実現される開始点を表す。したがって、図２Ａを参照するとわかるように、レイアウト２００は、充填領域によって分離された回路１および回路２に関するレイアウトの概略上面図を示す。回路１および回路２の各々は、さらに詳細に説明するように、フィン数が異なるｐチャネルＦＥＴ（またはｐｆｅｔ）とｎチャネルＦＥＴ（またはｎｆｅｔ）とを備えてもよい。回路１および回路２は、図示のように充填領域によって分離されてもよく、それによって、回路１および回路２の下方の拡散領域のＬＯＤを改善するための様々な方法が可能になる場合がある。レイアウトにおいて、２１０ａ〜２１０ｈとして識別された水平線は、フィンを配置するための考えられる領域を表している。２１４ａ〜２１４ｉとして識別された垂直線は、ポリシリコン層（ポリ）を配置するための考えられる領域を表す。Ｆｉｎｆｅｔ、たとえば、ｐｆｅｔおよびｎｆｅｔは、対応するｐ型拡散領域およびｎ型拡散領域の上に形成され、この場合、ポリがゲートとして働き（すなわち、ゲート電位に接続され）、１つまたは複数のフィンがポリと交差する。

たとえば、回路１の３フィンｐｆｅｔは、ドレイン端子を形成するようにノード−１（任意の事前に指定された電位であってもよい）に接続されたｐ型拡散部２０２ａ、およびソース端子を形成するようにＶＤＤに接続されたｐ型拡散部２０２ｂにおいて実現され、ポリ２１４ｂが、ゲート電位に接続されたゲート端子として働き、ライン２１０ａ、２１０ｂ、および２１０ｃにおいて３つのフィンが実現される。同様に、回路２の２フィンｐｆｅｔは、ソース端子を形成するようにＶＤＤに接続されたｐ型拡散部２０６ａ、ドレイン端子を形成するようにノード−２（任意の事前に指定された電位であってもよい）に接続されたｐ型拡散部２０６ｂにおいて実現され、ポリ２１４ｈが、ゲート電位に接続されたゲート端子として働き、ライン２１０ｂおよび２１０ｃにおいて２つのフィンが実現される。レイアウト２００は、拡散部２０２ｂおよび２０６ａの下方の長さを限定する拡散カット２１２ａおよび２１２ｂの効果を示す。拡散カット２１２ａおよび２１２ｂが存在しない場合、それぞれの拡散部２０２ｂおよび２０６ａの長さを充填領域（たとえば、図示の例ではポリ２１４ｃとポリ２１４ｇとの間でｎ＝４ポリピッチによって分離された空きスペースであることがあり、その場合、例示的な方法に関する開始点としてのセルは充填領域には存在しない）内まで拡張することが可能になることがある。

次に、回路１および回路２のｎｆｅｔについて説明する。回路１の５フィンｎｆｅｔは、ドレイン端子を形成するようにノード−１（任意の事前に指定された電位であってもよい）に接続されたｎ型拡散部２０４ａ、およびドレイン端子を形成するように接地（ＧＮＤ）に接続されたｎ型拡散部２０４ｂにおいて実現され、ポリ２１４ｂが、ゲート電位に接続されたゲート端子として働き、ライン２１０ｄ〜２１０ｈにおいて５つのフィンが実現される。同様に、回路２の３フィンｎｆｅｔは、ソース端子を形成するように接地（ＧＮＤ）に接続されたｎ型拡散部２０８ａ、およびソース端子を形成するようにノード−２（任意の事前に指定された電位であってもよい）に接続されたｎ型拡散部２０８ｂにおいて実現され、ポリ２１４ｈが、ゲート電位に接続されたゲート端子として働き、ライン２１０ｄ〜２１０ｆにおいて３つのフィンが実現される。レイアウト２００はこの場合も、拡散部２０４ｂおよび２０８ａの下方の長さを限定する拡散カット２１２ａおよび２１２ｂの効果を示す。拡散カット２１２ａおよび２１２ｂが存在しない場合、それぞれの拡散部２０４ｂおよび２０８ａの長さを充填領域内まで延ばすことが可能になることがある。

回路１および回路２のそれぞれのｐｆｅｔおよびｎｆｅｔのフィン数が異なるので、従来のレイアウト技法では直接的な当接が可能でない場合があることに留意されたい。図２Ｂを参照したレイアウト２５０についての以下の説明では、拡散カット２１２ａおよび２１２ｂを連続する拡散部に転換し、回路１および回路２のそれぞれのｐｆｅｔとｎｆｅｔの両方で共通ノードを共有し（たとえば、電源またはＶＤＤ／ＧＮＤ）かつ共通デバイスサイズ（たとえば、ポリシリコン層の幅によって形成されるチャネル長）を有するセルを接合するかまたは当接させる能力を実現することによって、充填領域内のフィラーセル用の拡散領域を充填してｐｆｅｔおよびｎｆｅｔの下方の拡散部を拡張するための方法について説明する。いくつかの態様では、拡散部をこのように拡張することを最大左右拡散長（当技術分野ではそれぞれｓａ／ｓｂ値と呼ばれる）に関する任意の既存の設計ルールまたは仕様に整合させることができる。本明細書で使用する「ｓａ」および「ｓｂ」という用語は、ＬＯＤ効果に関する、ＦｉｎＦＥＴのデバイスモデルに関連するパラメータを指す。当業者は、当業者の扱うプロセスに関するデバイスモデルに類似のパラメータが存在することに基づいて、当業者の扱うプロセスノードに本開示の教示をどのように適合させるかが容易に理解されよう。

図２Ｂを参照すると、図２Ａのレイアウト２００から開始し、たとえば、例示的な配置方法または配置アルゴリズムによって付加および修正を施すことによって到達する場合があるレイアウト２５０が示されている。レイアウト２００の拡散カット２１２ａおよび２１２ｂは、それぞれ、レイアウト２５０内の浮遊ゲート（ｆｌｏａｔ ｇａｔｅ）２１６ａおよび２１６ｄによって置き換えられる。２１６ａおよび２１６ｄなどの浮遊ゲートは、対応するポリ２１４ｃおよび２１４ｇが浮動する（すなわち、ポリ２１４ｃおよび２１４ｇを接続しないでおくかまたは電源（ＶＤＤ）、接地（ＧＮＤ）などとの電気的接続部から絶縁させておく）のを可能にすることによって作成される。したがって、回路１の下方の拡散領域２０２ｂ、２０４ｂおよび回路２の下方の拡散領域２０６ａ、２０８ａはもはや、それぞれ拡散カット２１２ａおよび２１２ｂによって端部を画定されることはなく、次のように拡張することが可能になる。

回路１および回路２のｐｆｅｔに注目すると、駆動強度がフィン数に応じて高くなるので回路２の２フィンｐｆｅｔの駆動強度が回路１の３フィンｐｆｅｔの駆動強度よりも低いことが認識されよう。Ｆｉｎｆｅｔの下方の拡散領域を大きくすることによっても、ＬＯＤ効果が軽減されるので、駆動強度を高くすることができる。拡散長が同じである場合、よりフィンの少ないトランジスタに対するＬＯＤによる悪影響は、よりフィンの多いトランジスタに対するＬＯＤによる悪影響よりも大きくなる場合がある。したがって、ＬＯＤの悪影響を最小限に抑えるために、拡散領域を付加してフィン数が異なるＦｉｎｆｅｔ同士を接合する例示的な方法では、よりフィンの少ないＦｉｎｆｅｔから開始する。したがって、まず回路２の２フィンｐｆｅｔにおいて、拡散領域２０６ｄを付加して２フィンｐｆｅｔの拡散部２０６ａを拡張する。拡散領域２０６ｄは拡散部２０６ａと同じ電位（ＶＤＤ）にも接続され、ポリ２１４ｇがレイアウト２５０において浮遊ゲート２１６ｄとして構成されるので、拡散部２０６ａの長さが拡散部２０６ｄまで延びることができ、したがって、拡散部２０６ａの拡散長が長くなる。ドレイン拡散部とソース拡散部（たとえば、回路２の２フィンｐｆｅｔの拡散部２０６ａおよび２０６ｂ）の電位が異なり、一方の拡散部（たとえば、２０６ａ）の電位がＶＤＤではなく、たとえば異なる電圧であり、他方の拡散部が異なる信号値（たとえば、ノード−２）である場合、いくつかの態様では、ポリ２１４ｇをＶＤＤに結合して拡散部２０６ａの拡散長を拡散部２０６ｄまで延ばす効果を実現することも可能であるが、このようなゲートタイオフでは場合によっては、偶発的な漏れおよび短絡が生じることがあり、したがって、そのような技法の使用は注意が必要になる場合があることに留意されたい。さらに、以下に図３Ａ〜図３Ｂを参照しながら説明するように、ｐｆｅｔとｎｆｅｔの両方に共通するゲート接続部を破壊するためにゲートカットを導入することが必要になる場合もある。

充填領域は、上記で説明した２０６ｄなどの拡散長フィル用のさらなる空間を有するので、同じ電位（ＶＤＤ）に接続された拡散部２０６ｃも充填し、ポリ２１４ｆから浮遊ゲート２１６ｃを作成し、したがって、２０６ａの拡散長をさらに回路１に向かって拡散部２０６ｄおよび２０６ｃまで延ばすことによって、同じ技法がさらに１ポリピッチ拡張される。これに対応して拡散長を２ポリピッチ延ばすと、所望の性能向上が実現し、回路２の２フィンｐｆｅｔの左側のＬＯＤが改善され、一方、最大長（ｓａ）仕様も満たされる。

したがって、次に回路１を参照するとわかるように、回路１の３フィンｐｆｅｔの右側（ｓｂ）の拡散部２０２ｂの拡散長も同様に、拡散部２０２ｃおよび２０２ｄを充填して拡散部２０２ｂと同じ電位（ＶＤＤ）に接続し、ポリ２１４ｃおよび２１４ｄから浮遊ゲート２１６ａおよび２１６ｂを形成することによって、２ポリピッチ延ばされてもよい。拡散部２０２ｂを２ポリピッチ拡張することは、所望の性能向上および回路１の３フィンｐｆｅｔに関するＬＯＤの改善を実現し、一方、最大長（ｓｂ）仕様も満たすうえで十分である場合がある。

回路１の３フィンｐｆｅｔの拡散部と回路２の２フィンｐｆｅｔの拡散部を分離するために、ポリ２１４ｅ上に拡散カット２１２ｃが配置されてもよい。この拡散カットは、ＲＸカット（または“ＲＣ”）あるいは第１のカット（または“ＦＣ”）であってもよい。場合によっては、所望の拡散長を実現するときに、拡散カットの場合とは異なりポリ層によって示されるエッジ上ではなく、拡散領域上に直接同様のカットを配置することによって、拡散領域に第１のカットが配置されてもよい。回路１および回路２の拡散部を分離し、ならびに／あるいは回路１および回路２の拡散部の端部を画定するための様々な他の技法も、本開示の範囲内で考えられる。図示の例では、同じ拡散カット２１２ｃを回路１および回路２のｎｆｅｔを分離するために適用することも可能であり、次にこのことについてさらに詳細に説明する。

ｐｆｅｔに関する拡散長を延ばすことと同様に、回路１および回路２のそれぞれ５フィンｎｆｅｔおよび３フィンｎｆｅｔも拡張される。ｐｆｅｔに関して上記で説明したのと同じ浮遊ゲート２１６ａ〜２１６ｄおよび拡散カット２１２ｃをレイアウト２５０におけるｎｆｅｔに適用することもできる。これは、回路１および回路２の各々におけるｎｆｅｔおよびｐｆｅｔの同様な端子が同じノードの間、すなわち、回路１の場合は（ＶＤＤ、ノード−１、ＧＮＤ）の間、回路２の場合は（ＶＤＤ、ノード−２、ＧＮＤ）の間に接続されるからである。したがって、同様のフィル方法がｎｆｅｔにも適用され、（ｐｆｅｔに関して上記で説明したのと同じ浮遊ゲート２１６ａ〜２１６ｄおよび拡散カット２１２ｃがｎｆｅｔにも適用可能であるので）フィルの順序とは無関係に、回路１の５フィンｎｆｅｔの拡散部２０４ｂが、拡散部２０４ｃおよび２０４ｄによって拡張され、（任意の既存のｓｂ仕様に留意しつつ所望の性能向上およびＬＯＤ改善を満たすように）同じくそれぞれ浮遊ゲート２１６ａおよび２１６ｂを介して２０４ｂと同じ電位（ＧＮＤ）に接続され、回路１の３フィンｎｆｅｔの拡散部２０８ａが、拡散部２０８ｄおよび２０８ｃによって拡張され、（任意の既存のｓａ仕様に留意しつつ所望の性能向上およびＬＯＤ改善を満たすように）同じくそれぞれ浮遊ゲート２１６ｄおよび２１６ｃを介して２０８ａと同じ電位（ＧＮＤ）に接続される。回路１および回路２のどちらの場合も、上記のような拡散充填部に続いて、ビア（図示せず）が付加されて適切な電源／接地レール接続部が完成されてもよい。

次に、図３Ａ〜図３Ｂを参照しながら、それぞれレイアウト３００および３５０を参照して例示的な配置方法について説明する。多くの態様では、図３Ａ〜図３Ｂに関する配置方法は図２Ａ〜図２Ｂに関する態様と同様であり、同様の要素を示すために同様の参照番号が使用されている。たとえば、レイアウト３００を開始点と見なすと、レイアウト２００と同様に、回路１および回路２は、充填領域によって分離されるように示されており、考えられるフィンに関するフィンライン３１０ａ〜３１０ｈと、考えられるポリ（ゲート）接続部を形成するためのポリ層３１４ａ〜３１４ｉとを含む。したがって、回路１はまた、フィンライン３１０ａ〜３１０ｃに形成されたフィンとポリ３１４ｂにおけるゲート端子とを含む３フィンｐｆｅｔと、フィンライン３１０ｄ〜３１０ｈに形成されたフィンとポリ３１４ｂにおけるゲート端子とを含む５フィンｎｆｅｔとを含み、回路２はまた、フィンライン３１０ｂおよび３１０ｃに形成されたフィンとポリ３１４ｈにおけるゲート端子とを含む２フィンｐｆｅｔと、フィンライン３１０ｄ〜３１０ｆに形成されたフィンとポリ３１４ｈにおけるゲート端子とを含む３フィンｎｆｅｔとを含む。

しかし、レイアウト２００とは異なり、レイアウト３００では、回路１および回路２の拡散領域は同じ端子には接続されていない。より詳細には、回路１は、端子（ＶＤＤ、ノード−１、およびＧＮＤ）の間に接続され、拡散部３０２ｂがＶＤＤに接続され、拡散部３０２ａおよび３０４ａがノード−１に接続され、拡散部３０４ｂがＧＮＤに接続される。一方、回路２は、（ＶＤＤ、ノード−２、およびノード−ｘ）の間に接続され、拡散部３０６ａがＶＤＤに接続され、拡散部３０６ｂおよび３０８ｂがノード−２に接続され、拡散部３０８ａが（ＧＮＤとは異なる電位であってもよい）ノード−ｘに接続される。したがって、この場合、（たとえば、ＧＮＤに接続された）拡散充填部を付加しても、ノード−ｘに接続された回路２の３フィンｎｆｅｔの拡散部３０８ａを拡張することができないこともあり、一方、回路２の２フィンｐｆｅｔを含む残りのＦｉｎｆｅｔについては、図２Ａ〜図２Ｂにおいて上記で説明したのと同様に拡散拡張が可能である場合がある。したがって、以下でさらに詳細に説明するように、図３Ｂにおいてカット３１８が導入されてポリ３１４ｇが浮遊ゲート３１６ｄおよび拡散カット３１２ｄに分離される。

この場合も、図３Ａのレイアウト３００から始まり、例示的な配置方法によって図３Ｂのレイアウト３５０が実現される。簡潔のために、図２Ａ〜図２Ｂの同様の態様を網羅的に繰り返すことはないが、回路２の２フィンｐｆｅｔの拡散部３０６ａが拡散部３０６ａと同じ電位（ＶＤＤ）に接続された拡散部３０６ｄおよび３０６ｃをそれぞれ（以下でさらに説明する）浮遊ゲート３１６ｄおよび浮遊ゲート３１６ｃを介して充填することによって拡張され、回路１の３フィンｐｆｅｔの拡散部３０２ｂが拡散部３０２ｂと同じ電位（ＶＤＤ）に接続された拡散部３０２ｃおよび３０２ｄをそれぞれ浮遊ゲート３１６ａおよび浮遊ゲート３１６ｂを介して充填することによって拡張されることに留意されたい。回路１の３フィンｐｆｅｔの拡散部と回路２の２フィンｐｆｅｔの拡散部は、ポリ３１４ｅ上に配置された拡散カット３１２ｃによって分離される。

回路１の５フィンｎｆｅｔの拡散部３０４ｂも、拡散部３０４ｂと同じ電位（ＧＮＤ）に接続された拡散部３０４ｃおよび３０４ｄを拡散カット３１２ｃに向かって充填することによって同様に拡張される。

しかし、回路２の３フィンｎｆｅｔの拡散部３０８ａは、異なる電位ノード−ｘに接続されるので、拡散部３０８ａは、図２Ｂのレイアウト２５０と同様には拡張できない場合がある。したがって、レイアウト３５０では、拡散カット３１２ｂが配置され、ノード−ｘに接続された拡散部３０８ａの拡散長が終了し、充填領域に充填されＧＮＤに接続された拡散部３０８ｄおよび３０８ｃから拡散部３０８ａが分離される。したがって、同じポリ３１４ｇが、浮遊ゲート３１６ｄを支持するのに使用されるとともに、この態様では拡散カット３１２ｄにも使用される。この二重機能を有効にするために、カット３１８がポリ３１４ｇ上に配置され、それによってポリ３１４ｇが電気的および物理的に２つの部分に分離され、一方の部分が浮遊ゲート３１６ｄを支持し、もう一方の部分が拡散カット３１２ｄを支持する。

上述の例示的な態様では、様々なセルが回路１の左および／または回路２の右に配置されてもよく、同様の配置技法がフィラーセル（または拡散部）を付加するように拡張されてもよい。

いくつかの態様では、（たとえば、２１４ａ〜２１４ｉ／３１４ａ〜３１４ｉに形成された）様々なポリ層は、それらのポリ層をゲート端子として使用する様々なチャネル長の下方のデバイスを支持するためにそれぞれの異なる幅を有してもよい。たとえば、回路１は、回路２とは異なるチャネル幅を有してもよい（たとえば、ポリ２１４ｂ／３１４ｂは、ポリ２１４ｈ／３１４ｈとは異なる幅を有してもよい）。

さらに、いくつかの態様では、様々な注入量または対応するしきい値電圧を有する回路同士を当接させてもよい。たとえば、回路１は、高いしきい値電圧をサポートする注入量の拡散部を有してもよく、一方、回路２は、図２Ａ〜図２Ｂおよび／または図３Ａ〜図３Ｂにおける低しきい値電圧をサポートしてもよい。

（たとえば、開始点レイアウト２００および３００における回路１および回路２の）横方向に配置されたセル間の配置分離ならびに充填セル（レイアウト２５０と３５０における充填領域内の拡散部）が指定されるかまたは望ましい場合、例示的なアルゴリズムではまず、上記で図２〜図３を参照しながら説明したように充填領域内の拡散部を充填して、拡散セルを有する残りの充填領域を覆ってもよい。その後、配置分離が指定された領域については、以下の配置方法が適用されてもよい。一態様では、フィラーセルのデバイスサイズ（フィン数）を接合されたエッジ（たとえば、図２〜図３における回路１および回路２の右／左エッジ）と一致させて一様な拡散幅を形成してもよい。これらのエッジ上に電源（ＶＤＤ）ノードまたは接地（ＧＮＤ）ノードが存在する場合、（２１６ａ／３１６ａと同様な）浮遊ゲートが設けられてもよく、あるいは場合によっては、エッジにおけるポリのゲートタイオフが使用されてもよい。一態様では、フィラーセルは、フィラーセル／拡散部間に存在する場合がある左右両方のセル配置仕様を考慮に入れて配置されてもよい。いくつかの態様では、仕様を満たすように一意のフィラーセルが設けられてもよい。フィラーセルは、配置行内に配置された２つの異なるセルの間に挿入されてもよく、フィラーセルの左右のエッジは、フィラーセルが当接する回路のエッジのフィン数と一致するように設計される。いくつかの態様では、最大ｓａ仕様、最大ｓｂ仕様を満たすようにフィラーセルの拡散部内に拡散カット（またはＲＸカットもしくは第１のカット）が設けられてもよく、カットの位置は、より小さいフィン数、または任意の他の仕様／特殊なマーカーを有する性能を向上させるように決定されてもよい。カット（たとえば、ＲＸカットまたは第１のカット）を有するフィラーセルは、フィラーセルの左右のエッジ上に配置されたフィン数が異なる回路セル（たとえば、ｐｆｅｔ／ｎｆｅｔ）をサポートしてもよい。フィラーセルは、回路セルとの共有エッジ界面上で電源（ＶＤＤ）レールおよび／または接地（ＧＮＤ）レールにビア冗長性を与えてもよい。いくつかの態様では、レイアウトにおけるフィラーセルの使用も最低限に抑えるために、電源（ＶＤＤ）レールおよび／または接地（ＧＮＤ）レールを有する共有される共通サイズのデバイス同士が直接当接するのを可能にするように、所与のフィラーセルまたは標準的なフィラーセルが所定の位置でミラーフリップされ（図２〜図３に示す上面図において横方向および水平方向にフリップされ）てもよい。いくつかの態様では、間に充填領域を有さないレイアウト上で回路セルをサポートするために、事実上配置幅を有さずあるいはゼロ配置幅を有する（たとえば、追加のポリピッチを有さない）フィラーセルが配置されてもよい。たとえば、トランジスタレイアウトにおいて第１のトランジスタが第２のトランジスタに当接する場合、第１のトランジスタと第２のトランジスタが、フィン数が等しいＦｉｎｆｅｔである場合には第１のトランジスタと第２のトランジスタの間にゼロ幅のスペースを導入することによって充填領域が付加されてもよい。

いくつかの態様では、有効拡散長に関する情報（たとえば、上述の態様に従って拡散領域が付加された後の有効ｓａ値、有効ｓｂ値）をタイミング分析ツールに転送または伝達することも可能である。タイミング分析ツールは、配置される回路のタイミングを予測または分析するのに使用されてもよく、拡散長が改善され、それに応じて性能が向上した場合、タイミング分析ツールは、ＬＯＤが改善された回路セルにより低いタイミングメトリクスまたはより良いタイミングメトリクスを関連付けてもよい。

いくつかの態様では、配置方法は、拡散領域に対して同じ電位を共有するが、共通デバイスサイズまたは共通フィン数を共有しないセル間にスペースを導入するように設計されてもよい（たとえば、図２〜図３において回路１および回路２のｐｆｅｔ間に示されているように充填領域がまだ存在しない場合には充填領域が導入されてもよい）。そのような場合、前述とは異なり開始点がまだ充填領域を有さない場合でも、任意の最大ｓａ仕様、最大ｓｂ仕様を考慮しつつフィラーセルに対する拡散部を付加し、ミラーフリップを使用して電源（ＶＤＤ）レールおよび／または接地（ＧＮＤ）レールを有する共有される共通サイズのデバイスが直接当接するのを可能にしてフィラーセルの使用を最大にする上記の態様が使用されてもよい。

したがって、各態様は、本明細書において開示したプロセス、機能、および／またはアルゴリズムを実施するための様々な方法を含むことが諒解されよう。たとえば、図４に例示すように、一態様は、次のような論理セル配置の方法４００を含むことができる。

方法４００は、ブロック４０２において、トランジスタレベルレイアウト（たとえば、図２Ａのレイアウト２００）における第１の拡散カット（たとえば、拡散カット２１２ａ）によって境界を画された第１の拡散ノード（たとえば、拡散部２０２ｂ）を有する第１のトランジスタ（たとえば、図２Ａにおける回路１の３フィンｐｆｅｔ）を識別することを含む。

ブロック４０４は、第１の拡散カットを第１の浮遊ゲート（たとえば、図２Ｂにおける浮遊ゲート２１６ａ）によって置き換えることを含む。

ブロック４０６は、第１のフィラー拡散領域（たとえば、図２Ｂにおける２０２ｃ）を有する第１のフィラーセルを付加して第１の拡散ノードの拡散長を延ばすことを含む。上記で説明したように、拡散長を長くすると、いくつかの態様では第１のトランジスタの駆動強度および性能が向上する。いくつかの態様では、第１の拡散ノードは、第１のトランジスタの左側（たとえば、２０２ａ）または右側（たとえば、２０２ｂ）に位置し、第１の拡散ノードの拡散長を延ばすと、それぞれ第１のトランジスタの左側または右側に関する対応する最大長仕様（たとえば、それぞれｓａおよびｓｂ）が満たされる。第１の拡散ノード（たとえば、２０２ａ）と第１のフィラー拡散領域（たとえば、２０２ｃ）は同じ電位（たとえば、ＶＤＤ）に接続され、場合によっては（たとえば、回路１の５フィンｎｆｅｔの拡散ノード−２０４ｂおよびフィラー拡散領域２０４ｃの場合）、同じ電位は接地（ＧＮＤ）であってもよい。さらに、第１のトランジスタと第１のフィラーセルは、同じデバイスチャネル長（たとえば、同じ厚さの共有ポリ２１４ｃ）または同じしきい値電圧もしくは注入量を有してもよい。

図２〜図３に示すように、たとえば、第１のトランジスタは、いくつかの１つまたは複数のフィンを有するＦｉｎｆｅｔ（たとえば、回路１の３フィンｐｆｅｔ）であってもよく、第１の拡散ノードの第１の幅（たとえば、拡散部２０２ｂの幅）はフィンの数に比例し、第１のフィラー拡散領域の幅（たとえば、拡散部２０２ｃの幅）は第１の幅と一致する。図４には示されていないが、前述のように、いくつかの態様では、方法４００は、第１のフィラー拡散領域ノード内にカット（たとえば、２０２ｃにおける第１のカット）を配置して第１の拡散ノードに関する最大長仕様（たとえば、ｓｂ）を満たすことができる。場合によっては、第１のカット（たとえば、２１２ｃ）は、第１のフィラー拡散領域（たとえば、２０２ｄ）と第２の拡散領域（たとえば、２０６ｃ、場合によっては、フィラー拡散領域であってもよい）の間の界面に配置されてもよく、（たとえば、２０６ｃの２フィンに対応する）第２の拡散領域の幅は、（たとえば、２０２ｄの３フィンに対応する）第１のフィラー拡散領域の幅とは異なる。さらに、第１のフィラーセルは、トランジスタレベルレイアウトにおいて第１のトランジスタ（たとえば、第１の回路の３フィンｐｆｅｔ）と第２のトランジスタ（たとえば、第２の回路の２フィンｐｆｅｔ）との間の（たとえば、図２〜図３に示す）充填領域内に付加されてもよく、第１のトランジスタ（たとえば、３フィンｐｆｅｔ）と第２のトランジスタ（たとえば、２フィンｐｆｅｔ）の両方が、対応する第１の数および第２の数の１つまたは複数のフィン（たとえば、それぞれ３フィンおよび２フィン）を有するＦｉｎＦＥＴである。前述のように、充填領域がまだ存在しない場合、たとえば、トランジスタレイアウトにおいて第１のトランジスタが第２のトランジスタに当接する場合、トランジスタレベルレイアウトにおける第１のトランジスタと第２のトランジスタとの間にスペースを付加し、充填領域内に第１のフィラーセルを付加することによって充填領域が導入されてもよい。しかし、場合によっては、たとえば、第１のトランジスタと第２のトランジスタが、フィン数が等しいＦｉｎｆｅｔである場合、上記のスペースはゼロ幅であってもよい。

さらに、図４には示されていないが、いくつかの態様では、第１のフィラーセルは、ライブラリ内の一意のセルから作成されてもよく、あるいは論理セルライブラリにおける既存のセルのトランジスタレイアウトをミラーフリップすることなどの操作に基づいて作成されてもよい。いくつかの態様では、トランジスタレベルレイアウトにおける第２のトランジスタ（たとえば、図３Ａ〜図３Ｂにおける回路２の３フィンｎｆｅｔ）の第２の拡散領域は、第２の拡散部と共通ポリシリコン層（たとえば、３１４ｈ）を共有する第３の拡散部（たとえば、３０８ｄ）の電位とは異なる第２の電位（たとえば、ノード−ｘ）に接続された第２の拡散ノード（たとえば、拡散部３０８ａ）を備え、共通ポリシリコン層内に拡散カット（たとえば、３１２ｄ）が配置される。さらに、共通ポリシリコン層（たとえば、３１４ｈ）が第１の浮遊ゲート（たとえば、３１６ｄ）にも接続される場合、共通ポリシリコン層を第１の浮遊ゲートから切り離すようにポリシリコンカットまたはゲートカット（たとえば、３１８）が配置されてもよい。

諒解されるように、例示的な態様は、方法４００を実行するための様々な手段、たとえば、集積回路レイアウトを設計するための電子設計オートメーション（ＥＤＡ）ツールを備える装置を含む。さらに、各態様は、集積回路レイアウト（たとえば、図２Ａのレイアウト２００）を表すデータを含むコンピュータ可読ストレージ媒体などの装置も含み、この場合、集積回路レイアウトは、第１の浮遊ゲート（たとえば、図２Ｂにおける浮遊ゲート２１６ａ）によって境界を画された第１の拡散ノード（たとえば、拡散部２０２ｂ）を有する第１のトランジスタ（たとえば、図２Ａにおける回路１の３フィンｐｆｅｔ）と、第１の浮遊ゲートに当接し第１の拡散ノードの拡散長を延ばすように構成されたフィラー拡散領域（たとえば、図２Ｂにおける２０２ｃ）を備える第１のフィラーセルとを備えることができる。さらに、この集積回路レイアウトはまた、第１の拡散ノードに関する最大長仕様（たとえば、ｓａまたはｓｂ）を満たすように第１のフィラー拡散領域内に拡散カットまたは第１のカットを含むことができる。

次に、本開示の例示的な態様が利用される場合がある例示的な装置について、図５に関して説明する。図５は、コンピューティングデバイス５００のブロック図を示す。いくつかの態様では、方法４００は、コンピューティングデバイス５００の１つまたは複数のユニットのトランジスタレベルレイアウトにおいて使用されてもよい。

コンピューティングデバイス５００は、メモリ５１０に結合されたプロセッサ５０２を含むように示されている。図５は、プロセッサ５０２およびディスプレイ５２８に結合されたディスプレイコントローラ５２６も示す。場合によっては、コンピューティングデバイス５００は、ワイヤレス通信に使用されてもよく、図５は、プロセッサ５０２に結合されたコーダ／デコーダ（コーデック）５３４（たとえば、オーディオおよび／またはボイスコーデック）ならびにコーデック５３４に結合されたスピーカ５３６およびマイクロフォン５３８、ならびにプロセッサ５０２に結合されたワイヤレスコントローラ５４０に結合されたワイヤレスアンテナ５４２などの任意のブロックも点線で示している。これらの任意のブロックのうちの１つまたは複数が存在する場合、特定の態様では、プロセッサ５０２、ディスプレイコントローラ５２６、キャッシュ５０４、キャッシュコントローラ５０６、メモリ５１０、およびワイヤレスコントローラ５４０は、システムインパッケージまたはシステムオンチップデバイス５２２内に含まれる。

したがって、特定の態様では、入力デバイス５３０および電源５４４が、システムオンチップデバイス５２２に結合される。さらに、特定の態様では、図５に示すように、１つまたは複数の任意のブロックが存在する場合、ディスプレイ５２８、入力デバイス５３０、スピーカ５３６、マイクロフォン５３８、ワイヤレスアンテナ５４２、および電源５４４は、システムオンチップデバイス５２２の外部に位置する。しかしながら、ディスプレイ５２８、入力デバイス５３０、スピーカ５３６、マイクロフォン５３８、ワイヤレスアンテナ５４２、および電源５４４の各々は、インターフェースまたはコントローラなどの、システムオンチップデバイス５２２の構成要素に結合することができる。

図５は、概して、コンピューティングデバイスを示すが、プロセッサ５０２およびメモリ５１０がまた、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、コンピュータ、ラップトップ、タブレット、通信デバイス、モバイルフォン、サーバ、または他の類似のデバイスに統合されてもよいことに留意されたい。

当業者は、情報および信号が、様々な異なる技術および技法のいずれかを使用して表されてもよいことを諒解されよう。たとえば、上記の説明全体にわたって言及されることがあるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてもよい。

さらに、当業者には、本明細書で開示する態様に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装されてもよいことが諒解されよう。ハードウェアとソフトウェアとのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能性がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の用途およびシステム全体に課される設計の制約によって決まる。当業者は、説明した機能性を特定の適用例ごとに様々な方法で実装してもよいが、そのような実装形態の決定は、本発明の範囲からの逸脱を引き起こすものと解釈されるべきではない。

本明細書で開示する態様に関して説明した方法、シーケンス、および／またはアルゴリズムは、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその２つの組合せで具現化されてもよい。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体の中に存在してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ることができ、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサと一体化してよい。

したがって、本発明の態様は、論理セルレイアウトにおける拡散長（ＬＯＤ）効果を軽減するための方法を具現化するコンピュータ可読媒体を含むことができる。したがって、本発明は例示された例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も本発明の態様に含まれる。

上記の開示は本発明の例示的な態様を示すが、添付の特許請求の範囲によって規定されるような本発明の範囲から逸脱することなく、本明細書において様々な変更および変形を加えることができることに留意されたい。本明細書で説明した本発明の態様による方法クレームの機能、ステップ、および／またはアクションは、任意の特定の順序で実行される必要はない。さらに、本発明の要素は、単数形で記載および特許請求されることがあるが、単数形への限定が明示的に述べられない限り、複数形が企図される。

１００ レイアウト
１０２ａおよび１０２ｂ セル
１０４ ポリ層
１０６ａおよび１０６ｂ 拡散部
１０８ 拡散カット
１５０ レイアウト
２００ レイアウト
２０２ａ〜２０２ｄ ｐ型拡散部
２０４ａ〜２０４ｄ ｎ型拡散部
２０６ａ〜２０６ｄ 拡散領域
２０８ａ〜２０８ｄ ｎ型拡散部
２１０ａ〜２１０ｈ ライン
２１２ａ〜２１２ｃ 拡散カット
２１４ａ〜２１４ｉ ポリ
２１６ａ〜２１６ｄ 浮遊ゲート
２５０ レイアウト
３００ レイアウト
３０２ａ〜３０２ｄ 拡散部
３０４ａ〜３０４ｄ 拡散部
３０６ａ〜３０６ｄ 拡散部
３０８ａ〜３０８ｄ 拡散部
３１０ａ〜３１０ｈ フィンライン
３１２ａ〜３１２ｄ 拡散カット
３１４ａ〜３１４ｉ ポリ層
３１６ａ〜３１６ｄ 浮遊ゲート
３１８ カット
３５０ レイアウト
５００ コンピューティングデバイス
５０２ プロセッサ
５０４ キャッシュ
５０６ キャッシュコントローラ
５１０ メモリ
５２２ システムオンチップデバイス
５２６ ディスプレイコントローラ
５２８ ディスプレイ
５３０ 入力デバイス
５３４ コーダ／デコーダ（コーデック）
５３６ スピーカ
５３８ マイクロフォン
５４０ ワイヤレスコントローラ
５４２ ワイヤレスアンテナ
５４４ 電源

Claims (30)

1. 論理セル配置の方法であって、
   第１の拡散カットによって境界を画された第１の拡散ノードを有する第１のトランジスタを識別するステップと、
   前記第１の拡散カットを第１の浮遊ゲートによって置き換えるステップと、
   第１のフィラー拡散領域を有する第１のフィラーセルを付加して前記第１の拡散ノードの拡散長を延ばすステップとを含む方法。
2. 前記拡散長を延ばすステップは、前記第１のトランジスタの駆動強度を向上させるステップを含む、請求項１に記載の方法。
3. 前記第１の拡散ノードは、前記第１のトランジスタの左側または右側に位置し、前記第１の拡散ノードの前記拡散長を延ばすことは、前記第１のトランジスタのそれぞれ前記左側または前記右側に関する対応する最大長仕様を満たす、請求項１に記載の方法。
4. 前記第１の拡散ノードに関する最大長仕様を満たすように前記第１のフィラー拡散領域内に第１のカットを配置するステップを含む、請求項１に記載の方法。
5. 前記第１のトランジスタは、いくつかのフィンを有するフィン電界効果トランジスタ（Ｆｉｎｆｅｔ）であり、前記第１の拡散ノードの第１の幅は前記フィンの数に比例し、前記第１のフィラー拡散領域の幅は前記第１の幅と一致する、請求項１に記載の方法。
6. 前記第１のフィラー拡散領域と第２の拡散領域との間の界面に第１のカットを配置するステップを含み、前記第２の拡散領域の幅は、前記第１のフィラー拡散領域の前記幅とは異なる、請求項５に記載の方法。
7. 前記第１のトランジスタと第２のトランジスタとの間の充填領域内に前記第１のフィラーセルを付加するステップを含む、請求項１に記載の方法。
8. 前記第１のトランジスタと前記第２のトランジスタの両方が、対応する第１の数および第２の数のフィンを有するフィン電界効果トランジスタ（Ｆｉｎｆｅｔ）である、請求項７に記載の方法。
9. 前記第１のトランジスタが第２のトランジスタに当接する場合、前記第１のトランジスタと前記第２のトランジスタとの間にスペースを導入することよって充填領域を付加し、前記充填領域内に前記第１のフィラーセルを付加するステップを含む、請求項１に記載の方法。
10. 前記第１のトランジスタと前記第２のトランジスタが、フィン数が等しいフィン電界効果トランジスタ（Ｆｉｎｆｅｔ）である場合、前記スペースはゼロ幅を有する、請求項９に記載の方法。
11. 前記第１の拡散ノードと前記第１のフィラー拡散領域は同じ電位に接続される、請求項１に記載の方法。
12. 前記同じ電位は、供給電圧または接地に対応する、請求項１１に記載の方法。
13. 前記第１のトランジスタと前記第１のフィラーセルは同じデバイスチャネル長を有する、請求項１に記載の方法。
14. 前記第１のトランジスタと前記第１のフィラーセルは同じしきい値電圧または注入量を有する、請求項１に記載の方法。
15. 前記第１のトランジスタは、ｐチャネル電界効果トランジスタ（ｐｆｅｔ）またはｎチャネル電界効果トランジスタ（ｎｆｅｔ）の一方である、請求項１に記載の方法。
16. 前記第１のフィラー拡散領域は、前記第１のトランジスタがｐｆｅｔである場合にはｐ型拡散部を備え、前記第１のフィラー拡散領域は、前記第１のトランジスタがｎｆｅｔである場合にはｎ型拡散部を備える、請求項１５に記載の方法。
17. 論理セルライブラリ内のトランジスタレイアウトをミラーフリップすることによって前記第１のフィラーセルを作成するステップを含む、請求項１に記載の方法。
18. 第２のトランジスタが、第２の拡散部と共通ポリシリコン層を共有する第３の拡散ノードの電位とは異なる第２の電位に接続された第２の拡散ノードを備えることを決定し、前記共通ポリシリコン層内に拡散カットを配置するステップをさらに備える、請求項１に記載の方法。
19. 前記共通ポリシリコン層が前記第１の浮遊ゲートにも接続される場合、前記共通ポリシリコン層を前記第１の浮遊ゲートから切り離すようにポリシリコンカットが配置される、請求項１８に記載の方法。
20. 第１の拡散カットによって境界を画された第１の拡散ノードを有する第１のトランジスタを識別するための手段と、
    前記第１の拡散カットを第１の浮遊ゲートによって置き換えるための手段と、
    第１のフィラー拡散領域を有する第１のフィラーセルを付加して前記第１の拡散ノードの拡散長を延ばすための手段とを備える装置。
21. 前記第１のトランジスタの最大長仕様を満たすように前記第１の拡散ノードの前記拡散長を延ばすための手段を備える、請求項２０に記載の装置。
22. 前記第１の拡散ノードに関する最大長仕様を満たすように前記第１のフィラー拡散領域ノード内に第１のカットを配置するための手段を備える、請求項２０に記載の装置。
23. 前記第１のトランジスタは、いくつかのフィンを有するフィン電界効果トランジスタ（Ｆｉｎｆｅｔ）であり、前記第１の拡散ノードの第１の幅は前記フィンの数に比例し、前記第１のフィラー拡散領域の幅は前記第１の幅と一致する、請求項２０に記載の装置。
24. 前記第１のフィラー拡散領域と第２の拡散領域との間の界面に第１のカットを配置するための手段をさらに備え、前記第２の拡散領域の幅は、前記第１のフィラー拡散領域の前記幅とは異なる、請求項２３に記載の装置。
25. 前記第１のトランジスタと第２のトランジスタとの間の充填領域内に前記第１のフィラーセルを付加するための手段を備える、請求項２０に記載の装置。
26. 集積回路レイアウトを備え、前記集積回路レイアウトは、
    第１の浮遊ゲートによって境界を画された第１の拡散ノードを有する第１のトランジスタと、
    前記第１の浮遊ゲートに当接し、前記第１の拡散ノードの拡散長を延ばすように構成されたフィラー拡散領域を備える第１のフィラーセルとを備える、装置。
27. 前記第１の拡散ノードに関する最大長仕様を満たすための前記第１のフィラー拡散領域内の拡散カットまたは第１のカットをさらに備える、請求項２６に記載の装置。
28. プロセッサによって実行されたときに、前記プロセッサにセル配置方法を実行させるコードを含む非一時的コンピュータ可読記憶媒体であって、
    第１の拡散カットによって境界を画された第１の拡散ノードを有する第１のトランジスタを識別するためのコードと、
    前記第１の拡散カットを第１の浮遊ゲートによって置き換えるためのコードと、
    第１のフィラー拡散領域を有する第１のフィラーセルを付加して前記第１の拡散ノードの拡散長を延ばすためのコードとを含む非一時的コンピュータ可読記憶媒体。
29. 前記第１のトランジスタの最大長仕様を満たすように前記第１の拡散ノードの前記拡散長を延ばすためのコードを含む、請求項２８に記載の非一時的コンピュータ可読記憶媒体。
30. 前記第１のトランジスタと第２のトランジスタとの間の充填領域内に前記第１のフィラーセルを付加するためのコードを含む、請求項２９に記載の非一時的コンピュータ可読記憶媒体。