KR20060129128A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자 제조방법은, 수 개의 게이트들이 형성된 반도체기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 게이트들 및 이들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 결과물 상에 비정질실리콘막을 형성하는 단계와 상기 비정질실리콘막을 어닐링하여 단결정화시키는 단계와, 상기 단결정화된 실리콘막을 CMP하여 게이트들 사이에 랜딩플러그를 형성하는 단계와, 상기 CMP시 유발된 랜딩플러그 표면의 단차가 회복되도록 기판 결과물에 대해 SEG 공정을 진행하여 상기 랜딩플러그의 표면에 단결정실리콘을 성장시키는 단계를 포함한다. 본 발명에 따르면, 콘택 형성을 위한 SAC 공정시, 플러그 물질로서 종래의 폴리실리콘 대신에 비정질실리콘을 적용하고, 어닐링 공정 및 SEG 공정을 통해 상기 비정질실리콘을 단결정화시키고 성장시킴으로써, 랜딩플러그 형성을 위한 CMP시 유발된 게이트와 랜딩플러그간 단차를 효과적으로 회복시킬 수 있다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

도 2 내지 도 4는 종래의 문제점을 설명하기 위한 도면.

도 5a 내지 도 5g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

(도면의 주요 부분에 대한 부호의 설명)

21 : 반도체기판 22 : 게이트 절연막

23 : 게이트 도전막 24 : 하드마스크 질화막

25 : 게이트 26 : 스페이서

27 : 층간절연막 28 : 감광막 패턴

29 : 콘택홀 30 : 비정질실리콘막

30a : 단결정화된 실리콘막 31, 31a : 랜딩플러그

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 캐패시터와 및 비 트라인과 소오스/드레인 영역간의 전기적 콘택을 위한 자기정렬콘택 공정시 플러그용 도전막과 게이트 하드마스크막의 식각 선택비 차이로 인해 발생하는 단차 문제를 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.

반도체 소자의 고집적화가 진행됨에 따라, 이를 위한 다양한 기술들이 제안 되었으며, 주지된 바와 같이, 캐패시터와 및 비트라인과 소오스/드레인 영역간의 용이한 전기적 콘택을 위하여는 자기정렬콘택(Self Alinged Contact : 이하, SAC) 기술이 적용되고 있다.

상기의 SAC 기술은 수 개의 게이트들이 형성된 반도체기판 상에 층간절연막을 형성하고, 콘택 형성이 요구되는 부분의 게이트들 및 이들 사이의 반도체기판 부분을 동시에 노출시키는 콘택홀을 형성한 후, 상기 콘택홀이 매립되도록 플러그용 도전막을 증착하고, 연이어, 상기 플러그용 도전막에 대한 CMP(Chemical Mechanical Polishing) 공정을 수행하여 랜딩플러그(Landing Plug)를 형성하고, 그런다음, 상기 랜딩플러그들과 콘택되도록 비트라인 및 캐패시터를 형성하는 방식으로 진행된다.

여기서, 상기 플러그 물질로는 일반적으로 폴리실리콘과 같은 도전성 물질을 사용하고, 상기 층간절연막 물질로는 BPSG와 같은 절연성 산화막을 주로 사용하고 있다. 한편, 플러그 물질의 CMP 공정시에는 연마정지막으로서 통상 게이트 하드마스크 질화막을 이용한다.

이하에서는 도 1a 내지 도 1f를 참조해서 종래의 SAC 공정을 포함하는 반도체 소자의 제조방법을 설명하도록 한다.

도 1a를 참조하면, 반도체기판(1) 상에 게이트 절연막(2)과 게이트 도전막(3)을 형성한 후, 하드마스크 질화막(4)을 형성한다. 그런다음, 상기 하드마스크 질화막(4)을 패터닝하고, 상기 패터닝된 질화막(4)을 식각장벽으로 사용하여 게이트 도전막(3) 및 게이트 절연막(2)을 식각하여 수 개의 게이트(5)를 형성한다.

다음으로, 상기 게이트(5)들 양측벽에 질화막 스페이서(6)를 형성한 후, 상기 기판 결과물 상에 BPSG와 같은 산화막으로 이루어진 층간절연막(7)을 형성하고, 그 표면을 평탄화시킨다.

도 1b를 참조하면, 상기 하드마스크 질화막(4)을 연마정지막으로 이용하여 상기 층간절연막(7)을 CMP한다.

도 1c를 참조하면, 기판 결과물 상에 랜딩플러그콘택 형성을 위한 감광막 패턴(8)을 형성한 후, 노출된 층간절연막 부분을 식각하여, 수 개의 게이트를 동시에 노출시키는 콘택홀(9)을 형성한다.

도 1d를 참조하면, 감광막 패턴(8)을 제거한 상태에서, 상기 콘택홀(9)이 완전 매립되도록 기판 결과물 상에 플러그용 폴리실리콘막(10)을 증착한다.

도 1e를 참조하면, 상기 하드마스크 질화막(4)이 노출될 때까지 폴리실리콘막(10)을 CMP한다. 상기 CMP시에는 플러그용 폴리실리콘막(12)이 연마됨은 물론, BPSG막과 같은 산화막으로 이루어진 층간절연막(7)과 게이트 하드마스크 질화막(4)이 일정 부분 연마되고, 이러한 연마 공정을 통해, 게이트들(5) 사이에 랜딩플러그(11)가 형성된다.

덧붙여서, 상기 CMP 단계 전 게이트 하드마스크 질화막(4)들은 이미 그 일부 가 손실(Loss)된 상태이기 때문에, 소자의 균일성을 확보하기 위해, 상기 CMP는 하드마스크 질화막(4)들이 모두 동일한 두께가 될 때까지 수행되어야 한다.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.

그러나, 종래의 반도체 소자 제조방법에서는, 상기 랜딩플러그(11) 형성을 위한 CMP 공정시 게이트 하드마스크 질화막(4)과 플러그용 폴리실리콘막(10)의 식각선택비 차이로 인해, 게이트와 이들 사이의 랜딩플러그간 단차가 발생한다는 문제가 있다.

일반적으로, 상기 CMP 공정시 식각용액으로 사용하는 알카리 슬러리는 하드마스크 질화막과 폴리실리콘에 대해 약 1:4 정도의 식각선택비를 갖는다. 그러므로, 상기 CMP 진행시 플러그용 폴리실리콘막(10)이 게이트 하드마스크 질화막(4)보다 빠른 속도로 식각되고, 이에 따라, 게이트와 이들 사이의 랜딩플러그간 단차가 발생한다.

한편, 상기 CMP 공정시 식각용액으로 사용하는 알카리 슬러리는 하드마스크 질화막과 BPSG 산화막에 대해 약 1:5 정도의 식각선택비를 갖고, 그러므로, 게이트와 이들 사이의 층간절연막간에도 단차가 발생한다.

도 2는 종래 기술에 따른 CMP 공정 후, 게이트와 랜딩플러그간 발생한 단차를 보여주는 그림이다. 일반적으로, 상기 단차는 약 350Å정도이며, 이러한 단차는 후속되는 비트라인 콘택 식각 및 스토리지 노드 콘택 식각시 SAC 공정 마진을 감소시켜, 콘택플러그와 게이트간 전기적 쇼트(short)가 발생될 가능성이 높아지게 된 다.

도 3과 도 4는 각각 비트라인 콘택 식각 및 스토리지 노드 콘택 식각시 게이트와 랜딩플러그간 단차로 인한 문제점을 설명하기 위한 도면이다.

도 3과 도 4를 참조하면, 도면의 A영역과 B영역에서, 상기 게이트와 랜딩플러그간 단차로 인해 SAC 공정 마진이 감소되고, 아울러, 게이트 하드마스크 질화막(4)이 손실된 것을 확인할 수 있다.

이상과 같이, 종래의 SAC 공정기술을 이용한 랜딩플러그 형성방법에서는, CMP 공정시 게이트 하드마스크 질화막(4)과 플러그용 폴리실리콘막(10)의 식각선택비 차이로 인해, 게이트와 랜딩플러그간 단차가 발생하고, 이러한 단차는 후속되는 공정에서 SAC 공정 마진을 감소시켜, 결과적으로, 소자의 신뢰성 및 수율을 저하시키는 요인으로 작용하였다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, SAC 공정기술을 이용한 랜딩플러그 형성방법에서, CMP 공정시 발생하는 게이트와 랜딩플러그간의 단차 문제를 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 수 개의 게이트들이 형성된 반도체기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 게이트들 및 이들 사이의 기판 영역을 동시에 노출시키는 콘택 홀을 형성하는 단계; 상기 콘택홀이 매립되도록 결과물 상에 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막을 어닐링하여 단결정화시키는 단계; 상기 단결정화된 실리콘막을 CMP하여 게이트들 사이에 랜딩플러그를 형성하는 단계; 및 상기 CMP시 유발된 랜딩플러그 표면의 단차가 회복되도록 기판 결과물에 대해 SEG 공정을 진행하여 상기 랜딩플러그의 표면에 단결정실리콘을 성장시키는 단계를 포함한다.

여기서, 상기 비정질실리콘막의 어닐링은 적어도 게이트 높이까지 비정질실리콘막이 단결정화되도록 수행한다.

한편, 상기 SEG 공정은 단결정실리콘이 적어도 200Å 이상 성장되도록 수행한다.

본 발명은, 콘택 형성을 위한 SAC 공정시, 플러그 물질로서 종래의 폴리실리콘 대신에 비정질실리콘을 적용하고, 상기 비정질실리콘을 어닐링하여 단결정화한 다음, 랜딩플러그 형성을 위한 CMP 공정 후 상기 단결정실리콘막을 선택적 에피택셜 성장(Selective Epitaxial Growth : 이하, SEG) 공정을 통해 성장시킴으로써, CMP시 발생한 게이트와 랜딩플러그간 단차를 회복시킬 수 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 5a를 참조하면, 반도체기판(21) 상에 게이트 절연막(22)과 게이트 도전막(23)을 형성한 후, 하드마스크 질화막(24)을 형성한다. 그런다음, 상기 하드마스크 질화막(24)을 패터닝하고, 상기 패터닝된 질화막(24)을 식각장벽으로 사용하여 게이트 도전막(23) 및 게이트 절연막(22)을 식각하여 수 개의 게이트(25)를 형성한다.

다음으로, 상기 게이트(25)들 양측벽에 질화막 스페이서(26)를 형성한 후, 상기 기판 결과물 상에 BPSG와 같은 산화막으로 이루어진 층간절연막(27)을 형성하고, 그 표면을 평탄화시킨다.

도 5b를 참조하면, 상기 하드마스크 질화막(24)을 연마정지막으로 이용하여 상기 층간절연막(27)을 CMP한다.

도 5c를 참조하면, 기판 결과물 상에 랜딩플러그콘택 형성을 위한 감광막 패턴(28)을 형성한 후, 노출된 층간절연막 부분을 식각하여, 수 개의 게이트를 동시에 노출시키는 콘택홀(29)을 형성한다.

도 5d를 참조하면, 감광막 패턴(28)을 제거한 상태에서, 상기 콘택홀(29)이 완전 매립되도록 기판 결과물 상에 플러그용 비정질실리콘막(30)을 증착한다.

그런다음, 도 5e에 도시된 바와 같이, 상기 플러그용 비정질실리콘막(30)이 반도체기판(21)과의 접합면으로부터 단결정화 되도록 어닐링 공정을 수행한다. 이때, 상기 비정질실리콘막(30)의 어닐링은 비정질실리콘막(30)이 적어도 게이트(25) 높이까지 단결정화되도록 수행한다. 곧, 본 발명에서는, 상기와 같이 어닐링을 통해 단결정화된 실리콘막(30a)을 플러그 물질로 적용한 것이다.

상기와 같은, 단결정실리콘의 플러그용 도전막으로의 적용은 콘택 사이즈의 감소에서 기인된 콘택 저항의 증가 문제를 해결하기 위해 제안된 것이다. 종래 폴리실리콘을 플러그 물질로 사용하는 자기정렬콘택 기술이 적용된 고집적 반도체 소자는 하부 패턴과 상부 패턴간의 안정적인 콘택은 확보되지만, 콘택 사이즈의 감소에서 기인된 콘택 저항 증가 문제는 해결되지 못하며, 그래서, 고속 구동이 확보되지 못한다. 이것은 상기 폴리실리콘과 단결정 실리콘 기판간의 계면 불일치, 또는, 제거되지 않고 잔류된 산화막의 영향에 의한 것이다.

따라서, 콘택 사이즈의 감소에서 기인된 콘택 저항의 증가 문제를 해결하기 위해서, 단결정 실리콘 기판과 접합특성이 우수한 단결정실리콘을 플러그용 도전막으로 적용하는 기술이 제안되었다. 플러그 물질로 단결정실리콘막을 적용하는 기술은, 비정질실리콘을 플러그 영역에 형성한 후 어닐링하여 단결정화하는 방법과, 선택적 에피택셜 성장(Selective Epitaxial Growth : 이하, SEG) 공정에 의해 콘택 영역의 기판 표면으로부터 단결정실리콘막을 성장시키는 방법, 두 가지로 나눌 수 있다.

본 발명에서는, SAC 공정에서 랜딩플러그 형성을 위한 CMP시 유발되는 게이트와 랜딩플러그간의 단차 문제를 해결하기 위한 방법으로서, 전술한 단결정실리콘막 형성기술을 포함하는 SEG 기술을 도입하였다.

도 5f를 참조하면, 상기 하드마스크 질화막(24)이 노출될 때까지 상기 비정질실리콘막(30)을 CMP하여 게이트(25)들 사이에 단결정화된 실리콘(30a)으로 이루어진 랜딩플러그(31)를 형성한다.

이때, CMP시 식각선택비 차이로 인해 상기 게이트(25)들과 이들 사이의 랜딩플러그(31)간에 단차가 발생하게 된다.

그러나, 본 발명에서는, 플러그 물질로서 단결정실리콘막(30a)을 형성함으로써 SEG 기술로 상기 단결정실리콘막(30a)을 선택적으로 성장시킬 수 있다.

도 5g를 참조하면, 상기 CMP시 유발된 게이트(25)와 랜딩플러그(31)간 단차가 회복되도록 기판 결과물에 대해 SEG 공정을 진행하여 상기 랜딩플러그(31)의 표면에 단결정실리콘을 추가적으로 성장시킨다. 여기서, 상기 SEG 공정은 단결정실리콘이 적어도 200Å 이상 성장되어 상기 게이트들(25)과의 단차가 회복되도록 수행한다. 이에 따라, 상기 게이트(25)들과 높이가 유사한 랜딩플러그(31a)가 형성된다.

이상과 같이, 본 발명에서는 SEG 공정을 통하여 게이트(25)와 랜딩플러그(31)간 단차가 회복되고, 이에 따라, 후속되는 비트라인 콘택 및 스토리지 노드 콘택 식각시 SAC 공정 마진 확보가 용이해, 결과적으로, 소자의 신뢰성 및 수율이 향상된다.

이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.

한편, 전술한 본 발명의 실시예에서는 플러그 물질로서 비정질실리콘막을 증착한 후, 이를 어닐링하여 단결정화시켰지만, 본 발명의 다른 실시예로서 SEG 공정을 통해 단결정실리콘막을 성장시키는 것도 가능하다. 이 경우, 후속하는 어닐링 공정을 생략할 수 있는 바, 추가적으로 공정 단순화를 이룰 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 콘택 형성을 위한 SAC 공정시, 플러그 물질로서 종래의 폴리실리콘 대신에 비정질실리콘을 적용하고, 어닐링 공정 및 SEG 공정을 통해 비정질실리콘을 단결정화시키고 성장시킴으로써, 랜딩플러그 형성을 위한 CMP시 유발된 게이트와 랜딩플러그간 단차를 효과적으로 회복시킬 수 있다. 이에 따라, 본 발명은 종래기술에서의 게이트와 랜딩플러그간 단차에서 기인하는 SAC 공정 마진 부족 현상 및 SAC 페일 발생을 억제 할 수 있는 바, 소자의 신뢰성과 수율이 향상되는 효과가 있다.

또한, 본 발명은 랜딩플러그를 추가적으로 성장시켜 단차를 회복함으로써, 비트라인 및 스토리지 노드 콘택시 접촉면적이 늘어나므로, 콘택 저항이 낮아지게 되고, 이에 따라, 소자의 신뢰성이 향상되는 효과가 있다.

Claims (3)

1. 수 개의 게이트들이 형성된 반도체기판 상에 층간절연막을 형성하는 단계;

   상기 층간절연막을 식각하여 게이트들 및 이들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계;

   상기 콘택홀이 매립되도록 결과물 상에 비정질실리콘막을 형성하는 단계;

   상기 비정질실리콘막을 어닐링하여 단결정화시키는 단계;

   상기 단결정화된 실리콘막을 CMP하여 게이트들 사이에 랜딩플러그를 형성하는 단계; 및

   상기 CMP시 유발된 랜딩플러그 표면의 단차가 회복되도록 기판 결과물에 대해 SEG 공정을 진행하여 상기 랜딩플러그의 표면에 단결정실리콘을 성장시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 비정질실리콘막의 어닐링은 적어도 게이트 높이까지 비정질실리콘막이 단결정화되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 SEG 공정은 단결정실리콘이 적어도 200Å 이상 성장되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.

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