KR100281278B1 - 반도체 소자의 소자분리 산화막의 제조방법 - Google Patents
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Abstract
본발명은 반도체소자의 소자분리 산화막의 제조방법에 관한것으로서, 반도체기판상에 질소 뎅글링 본드막을 형성하고, 소자분리 영역으로 예정되어 있는 부분을 노출시키는 중첩되어진 패드산화막과 다결정실리콘층 및 제 1 질화막 패턴을 형성하되, 상기 다결정실리콘층은 언더컷이 지도록 형성하고, 상기 패턴들의 표면에 제 2 질화막 패턴을 도포한 후, 상기 제 2 질화막 패턴 양측의 반도체기판을 열산화시켜 소자분리 산화막을 형성하였으므로, 제 2 질화막 패턴에 의해 패드산화막 패턴으로의 산소 침투가 방지되어 버즈빅의 크기가 작아지며, 질소 뎅글링 본드막에 의해 질화막 패턴과 반도체기판간의 스트레스가 완충되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
제1a도 및 제1b도는 종래 기술에 따른 반도체소자의 소자분리 산화막의 제조 공정도.
제2a도 내지 제2c도는 본발명에 따른 반도체소자의 소자분리 산화막의 제조 공정도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 기판 2 : 패드산화막
3 : 다결정실리콘층 4, 7 : 질화막
5 : 소자분리 산화막 6 : 질소 뎅글링 본드막
본발명은 반도체소자의 소자분리 산화막의 제조방법에 관한 것으로서, 특히 질화막 패턴과 패드산화막 패턴의 하부에 다결정실리콘층 패턴을 개재시켜 열산화를 실시하는 피.비.엘(polybuffered LOCOS; 이하 PBL이라 칭함) 공정에서 패드산화막의 하부에 질소 뎅글링 본드막을 형성하고, 상기 다결정실리콘층을 언더컷이 지도록 식각하여 패턴들을 형성한 후, 상기 패턴들의 표면에 질화막을 도포하여 산소의 측면 확산을 방지하고 열산화를 실시하여 크기가 작은 버즈빅을 갖는 두께가 얇은 소자분리 산화막을 형성하여 소자의 고집적화에 유리하고, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 산화막의 제조방법에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로하여 실리콘 반도체 기판을 열산화시키는 통상의 로코스(local oxidation of silicon; 이하 LOCOS라 칭함) 방법이나, 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX) 방법 그리고 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트렌치(trench) 분리등의 방법이 사용되고 있으며, 그중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈 빅이 생성되어 기판 스트레스에 의한 격자결함이 발생되는 단점이 있다.
상기 LOCOS 필드 산화막의 제조 방법을 살펴보면 다음과 같다.
먼저, 실리콘으로된 반도체기판의 표면을 열산화시켜 패드 산화막을 형성하고, 상기 패드 산화막 상에 상기 반도체기판의 소자 분리 영역으로 예정된 부분을 노출시키는 질화막 패턴을 형성한 후, 상기 질화막 패턴을 열산화 마스크로하여 반도체 기판을 소정 두께 열산화시켜 필드 산화막을 형성한다.
이러한 종래의 LOCOS 필드산화막은 활성영역과 필드 산화막 사이의 반도체 기판 경계에 산소가 측면 침투하여 버즈 빅이라는 경사면이 형성된다.
상기의 버즈빅에 의해 반도체기판에 스트레스가 인가되어 격자결함이 발생되므로 누설전류가 증가되어 소자 동작의 신뢰성이 떨어지고, 활성영역의 면적이 감소되어 소자의 고집적화가 어려워지는 문제점이 있다.
이를 해결하기 위하여 질화막 패턴의 하부에 완충 역할을 하는 다결정 실리콘층 패턴을 사용하는 PBL 방법이 사용되고 있다.
제 1a 도 및 제 1b 도는 종래 기술에 따른 반도체소자의 소자분리 산화막의 제조 공정도로서, PBL 공정의 예이다.
먼저, 반도체기판(1)에서 소자분리 영역으로 예정되어 있는 부분을 노출시키는 순차적으로 적층되어있는 패드산화막(2) 패턴과, 다결정실리콘층(3) 패턴 및 질화막(4) 패턴을 각각 150Å, 500Å 및 2000Å의 두께로 형성한다. (제 1a 도 참조).
그다음 상기 질화막(4) 패턴에 의해 노출되어 있는 반도체기판(1)을 예정된 두께 만큼 열산화시켜 소자분리 산화막(5)을 형성한다. (제 1b 도 참조).
여기서 상기 다결정실리콘층 패턴이 완충막이 되어 반도체기판의 산화를 어느정도는 보상하지만, 버즈빅의 크기 감소에는 효과가 미약하여 소자의 고집적화가 어렵고, 단차의 증가에 의해 후속 공정의 신뢰성 및 공정수율이 떨어지는 문제점이 있다.
본발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 PBL 공정에서 반도체기판상에 먼저 질소 뎅글링 본드막을 형성하고, 소자분리 영역을 노출시키는 질화막 패턴을 형성하되, 하측의 다결정실리콘층 패턴은 언더컷이 지도록 식각하고, 패턴들의 표면에 질화막을 도포한 후, 열산화를 실시하여 소자분리 절연막을 형성하므로 버즈빅의 크기가 감소되어 소자분리영역의 미세화가 가능하고, 반도체기판의 스트레스를 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 산화막의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자의 소자분리 산화막의 제조방법의 특징은, 반도체기판상에 질소 뎅글링 본드막을 형성하는 공정과, 상기 질소 뎅글링 본드막상에 패드산화막을 형성하는 공정과, 상기 패드산화막상에 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층 상에 제 1 질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분 상측의 제 1 질화막에서 질소 뎅글링 본드막까지를 순차적으로 제거하여 반도체기판을 노출시키는 제 1 질화막과 다결정실리콘층과 패드산화막 및 질소 뎅글링 본드막 패턴을 형성하되, 상기 다결정실리콘층 패턴과 언더컷이 지도록 형성하는 공정과, 상기 제 1 질화막과 다결정실리콘층과 패드산화막 및 질소 뎅글링 본드막 패턴의 표면에 제 2 질화막 패턴을 형성하여 상기 언더컷을 메우는 공정과, 상기 노출되어 있는 반도체기판을 열산화시켜 소자분리 산화막을 형성하는 공정을 구비함에 있다.
이하, 본발명에 따른 반도체소자의 소자분리 산화막의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제 2a 도 및 제 2c 도는 본발명에 따른 반도체소자의 소자분리 산화막의 제조 공정도이다.
먼저, 실리콘으로된 반도체 기판(1)상에 Si-N 결합과 함께 뎅글링 본드를 갖는 질소 뎅글링 본드막(6)을 5~50Å 정도 두께로 형성하고, 그 상측에 약 100~300Å 정도 두께의 패드산화막(2)을 열산화방법으로 형성하며, 그 상측에 300~800Å 정도 두께의 다결정실리콘층(3)과 1000~2000Å 정도 두께의 제 1 질화막(4)을 순차적으로 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성한다.
이때 상기 질소 뎅글링 본드막(6) 형성 공정은 H2+ O2분위기에서 N2O 가스나 NH3가스를 첨가하여 800~1000℃ 정도의 온도에서 열산화시키면, 산화막 구조내에 질소 뎅글링 본드를 갖는 질소 뎅글링 본드막(6)이 형성된다.
그후, 상기 반도체기판(1)에서 소자분리 영역으로 예정되어 있는 부분 상측의 제 1 질화막(4)에서 질소 뎅글링 본드막(6)까지를 순차적으로 제거하여 제 1 질화막(4)과 다결정실리콘층(3)과 패드산화막(2) 및 질소 뎅글링 본드막(6) 패턴을 형성한다. 이때 상기 다결정실리콘층(3) 패턴은 언더컷이 지도록 등방성 식각한다. (제 2a 도 참조).
그다음 상기 질소 뎅글링 본드막(6) 패턴에서 제 1 질화막(4) 패턴까지의 표면에 제 2 질화막(7) 패턴을 형성하여 상기 언더컷을 메운다. (제 2b 도 참조).
그후, 상기 제 2 질화막(7) 패턴에 의해 노출되어 있는 반도체기판(1)을 예정된 온도, 예를들어 800~1200℃ 정도의 온도에서 건식 또는 습식으로 열산화시켜 소자분리 산화막(5)을 형성한다.
이때 상기 제 2 질화막(7) 패턴이 패드산화막(2) 패턴으로의 산소 침투를 방지하여 버즈빅의 크기가 감소되고, 상기 질소 뎅글링 본드막(6)에 의해 제 2 질화막(7) 패턴과 반도체기판(1) 간의 스트레스를 방지한다. (제 2c 도 참조).
이상에서 설명한 바와 같이, 본발명에 따른 반도체소자의 소자분리 산화막의 제조방법은 반도체기판상에 질소 뎅글링 본드막을 형성하고, 소자분리 영역으로 예정되어 있는 부분을 노출시키는 중첩되어진 패드산화막과 다결정실리콘층 및 제 1 질화막 패턴을 형성하되, 상기 다결정실리콘층은 언더컷이 지도록 형성하고, 상기 패턴들의 표면에 제 2 질화막 패턴을 도포한 후, 상기 제 2 질화막 패턴 양측의 반도체기판을 열산화시켜 소자분리 산화막을 형성하였으므로, 제 2 질화막 패턴에 의해 패드 산화막 패턴으로의 산소 침투가 방지되어 버즈빅의 크기가 작아지며, 질소 뎅글링 본드막에 의해 질화막 패턴과 반도체기판간의 스트레스가 완충되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (9)
- 반도체기판상에 질소 뎅글링 본드막을 형성하는 공정과, 상기 질소 뎅글링 본드막상에 패드산화막을 형성하는 공정과, 상기 패드산화막상에 다결정실리콘층을 형성하는 공정과, 상기 다결정실리콘층 상에 제 1 질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분 상측의 제 1 질화막에서 질소 뎅글링 본드막까지를 순차적으로 제거하여 반도체기판을 노출시키는 제 1 질화막과 다결정실리콘층과 패드산화막 및 질소 뎅글링 본드막 패턴을 형성하되, 상기 다결정실리콘층 패턴에 언더컷이 지도록 형성하는 공정과, 상기 제 1 질화막과 다결정실리콘층과 패드산화막 및 질소 뎅글링 본드막 패턴의 표면에 제 2 질화막 패턴을 형성하여 상기 언더컷을 메우는 공정과, 상기 노출되어있는 반도체기판을 열산화시켜 소자분리 산화막을 형성하는 공정을 구비하는 반도체소자의 소자분리 산화막의 제조방법.
- 제1항에 있어서, 상기 질소 뎅글링 본드막을 5~30Å 정도의 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리 산화막의 제조방법.
- 제1항에 있어서, 상기 질소 뎅글링 본드막 형성 공정은 H2+ O2분위기에서 N2O 가스 또는 NH3가스를 첨가하여 형성하는 것을 특징으로하는 반도체소자의 소자분리 산화막의 제조방법.
- 제1항에 있어서, 상기 질소 뎅글링 본드막 형성공정을 800~1000℃ 온도에서 열산화시키는 것을 특징으로하는 반도체소자의 소자분리 산화막의 제조방법.
- 제1항에 있어서, 상기 패드산화막을 100~300Å 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리 산화막의 제조방법.
- 제1항에 있어서, 상기 다결정실리콘층을 300~800Å 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리 산화막의 제조방법.
- 제1항에 있어서, 상기 제 1 질화막을 1000~2000Å 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리 산화막의 제조방법.
- 제1항에 있어서, 상기 소자분리 산화막 형성을 위한 열산화 공정을 800℃~1200℃ 온도에서 실시하는 것을 특징으로하는 반도체소자의 소자분리 산화막의 제조방법.
- 제1항에 있어서, 상기 소자분리 산화막 형성을 위한 열산화 공정을 건식이나 습식으로 실시하는 것을 특징으로하는 반도체소자의 소자분리 산화막의 제조방법.
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