KR20090070912A - 반도체 소자의 소자분리막 제조방법 - Google Patents
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Abstract
본 발명은 절연막의 갭필 마진을 확보하고, 절연막의 보이드 현상을 방지할수 있는 반도체 소자의 소자분리막 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 식각면이 경사프로파일을 갖는 패드질화막패턴을 형성하는 단계; 상기 패드질화막을 식각배리어로 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트랜치를 갭필하는 절연막을 형성하는 단계를 포함하여 패드질화막의 식각면이 경사프로파일을 갖도록 함으로써, 절연막 매립시 갭필마진을 증가시킬 수 있는 효과 및 절연막의 갭필마진 증가로 보이드를 방지하고, 이에 따른 브릿지 현상을 방지할 수 있는 효과가 있다.
갭필, 절연막, 보이드, 소자분리막
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 소자분리막 제조방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자의 제조방법에서 기판에 활성영역을 정의하기 위해 소자분리막(Isolation Layer)을 형성하고 있다. 소자분리막을 형성하기 위해서는 통상 STI(Shallow Trench Isolation)공정을 진행하고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11)에 소자분리영역이 오픈된 패드산화막패턴(12) 및 패드질화막패턴(13)을 형성하고, 패드질화막패턴(13) 및 패드산화막패턴(12)을 식각배리어로 기판(11)을 식각하여 트렌치(14)를 형성한다.
도 1b에 도시된 바와 같이, 트렌치(14)에 충분히 매립되도록 절연막(15)을 형성한다. 이때, 절연막(15)이 갭필(Gap Fill)되는 수직프로파일의 총 높이는 T1으로 트렌치(14) 및 패드산화막패턴(12)의 높이 T11과 패드질화막패턴(13)의 높이 T12가 더해진 높이가 된다.
위와 같이, 종래 기술은 수직 프로파일(Ｖ)로 패터닝된 패드질화막패턴(13) 및 패드산화막패턴(12)을 식각배리어로 사용하여 트렌치(14)를 형성하고 있으며, 트렌치(14), 패드산화막패턴(12) 및 패드질화막패턴(13)의 높이를 합한 두께가 절연막(15)이 갭필될 총 높이가 된다.
그러나, 종래 기술은 반도체 소자의 고집적화에 따른 트렌치(14)의 폭의 감소로 인해 종횡비가 높아져 절연막(15) 갭필시 보이드(Void, 100)가 형성되는 문제점이 있다. 이러한 보이드(100)는 후속 공정에서 소자분리막에 의해 정의되는 활성영역 간의 브릿지(Bridge, 200)를 발생시키는 요인이 된다.
또한, 절연막(15)의 갭필마진(Gap Fill Margin)을 확보하기 위해 트렌치(14)의 폭을 증가시키는 경우, 활성영역의 면적이 감소하여 문턱전압(Vt) 열화 등과 같은 소자의 전기적 특성을 악화시키는 문제점이 있다.
도 2는 종래 기술에 따른 반도체 소자의 소자분리막을 나타내는 레이아웃 사진이다.
도 2를 참조하면, 소자분리막에 의해 정의되어 있는 활성영역을 볼 수 있다. 이때, 절연막 형성시 갭필마진 부족으로 형성된 보이드에 의해 활성영역 간에 브릿지(Bridge)가 발생된 것을 알 수 있다.
본 발명은 상기한 종래 기술이 문제점을 해결하기 위해 제안된 것으로, 절연막의 갭필 마진을 확보할 수 있는 반도체 소자의 소자분리막 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 절연막의 보이드 현상을 방지할 수 있는 반도체 소자의 소자분리막 제조방법을 제공하는데 그 목적이 있다.
상기한 문제점을 해결하기 위한 본 발명에 의한 반도체 소자의 소자분리막 제조방법은 기판 상에 식각면이 경사프로파일을 갖는 패드질화막패턴을 형성하는 단계; 상기 패드질화막을 식각배리어로 상기 기판을 식각하여 트렌치를 형성하는 단계; 상기 트랜치를 갭필하는 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 식각면이 경사프로파일을 갖는 패드질화막패턴을 형성하는 단계는, 식각면이 경사진 비정질카본패턴을 이용하여 진행하는 것을 특징으로 한다.
또한, 식각면이 경사프로파일을 갖는 패드질화막패턴을 형성하는 단계는, 상기 기판 상에 패드질화막을 형성하는 단계; 상기 패드질화막 상에 식각면이 수직프로파일을 갖는 비정질카본패턴 및 감광막패턴을 형성하는 단계; 상기 비정질카본패턴을 식각배리어로 상기 패드질화막을 식각면이 수직프로파일을 갖도록 식각하는 단계; 상기 감광막패턴을 제거하면서 동시에 상기 비정질카본패턴의 폭을 줄이면서 식각면을 경사프로파일로 바꾸는 단계; 상기 비정질카본패턴을 식각배리어로 상기 패드질화막의 식각면이 경사프로파일을 갖도록 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 비정질카본패턴의 식각면을 경사프로파일로 바꾸는 단계는, 산소가스 및 아르곤가스를 사용하여 진행하는 것을 특징으로 한다.
또한, 패드질화막을 식각하는 단계는, 불소계가스와 아르곤 가스의 혼합가스를 이용하여 진행하고, 불소계 가스는 CF4와 CHF3의 혼합가스인 것을 특징으로 한다.
상술한 본 발명은 패드질화막의 식각면이 경사프로파일을 갖도록 함으로써, 절연막 매립시 갭필마진을 증가시킬 수 있는 효과가 있다.
따라서, 절연막의 갭필마진 증가로 보이드를 방지하고, 이에 따른 브릿지 현상을 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 패드산화막(32) 및 패드질화막(33)을 형성한다. 기판(31)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 패드산화막(32) 및 패드질화막(33)은 기판(31)을 식각하기 위한 것이다.
이어서, 패드질화막(33) 상에 비정질카본막(34)을 형성한다. 비정질카본막(34)은 패드질화막(33) 및 패드산화막(32)을 식각하기 위한 것으로, 감광막패턴 만으로는 부족한 식각마진을 확보하기 위해 형성한다.
이어서, 비정질카본(34) 상에 실리콘산화질화막(35, SiON) 및 반사방지막(36, Anti Reflection Coating)을 형성한다. 실리콘산화질화막(35)은 비정질카본(34)을 식각하기 위한 식각배리어역할 및 반사방지막(36)과 함께 감광막의 패터닝시 반사를 방지하는 역할을 한다. 반사방지막(36)은 감광막패턴 형성시 노광공정에서 빛이 반사되는 것을 방지하는 역할을 한다.
이어서, 반사방지막(36) 상에 감광막패턴(37)을 형성한다. 감광막패턴(37)은 반사방지막(36) 상에 감광막을 코팅하고, 노광 및 현상으로 소자분리영역이 오픈되도록 패터닝하여 형성할 수 있다.
도 3b에 도시된 바와 같이, 감광막패턴(37)을 식각배리어로 반사방지막(36) 및 실리콘산화질화막(35)을 식각한다.
이어서, 감광막패턴(37) 및 실리콘산화질화막(37)을 식각배리어로 비정질카 본(34)을 식각하여 비정질카본패턴(34A)을 형성한다.
이어서, 비정질카본패턴(34A)을 식각배리어로 패드질화막(33) 및 패드산화막(32)에 메인식각(Main Etch)을 실시한다. 메인식각은 불소계 가스와 아르곤가스의 혼합가스로 진행할 수 있으며, 불소계 가스는 CF4와 CHF3의 혼합가스일 수 있다. 이때, CF4는 250sccm∼310sccm의 유량을 사용할 수 있고, CHF3는 8sccm∼12sccm의 유량을 사용할 수 있고, 아르곤가스는 250sccm∼350sccm의 유량을 사용할 수 있다. 또한, 메인식각은 8mTorr∼12mTorr의 압력, 450Ｗ∼550Ｗ의 탑파워, 230Ｗ∼270Ｗ의 바텀파워를 인가하여 15초∼25초동안 진행할 수 있다.
메인식각이 완료된 후, 패드산화막패턴(32A), 패드질화막패턴(33A) 및 비정질카본패턴(34A)은 모두 수직프로파일을 갖는다.
도 3c에 도시된 바와 같이, 감광막패턴(37), 반사방지막(36) 및 실리콘산화질화막(35)을 제거한다.
이를 위해, 감광막 제거공정을 진행할 수 있으며, 산소가스 및 아르곤가스를 사용하여 실시할 수 있다. 이때, 산소가스는 270sccm∼330sccm의 유량을 사용할 수 있고, 아르곤가스는 90sccm∼110sccm의 유량을 사용할 수 있다. 또한, 감광막 제거공정 45mTorr∼55mTorr의 압력, 450Ｗ∼550Ｗ의 탑파워 및 45Ｗ∼55Ｗ의 바텀파워를 인가하여 15초∼25초동안 진행할 수 있다.
위와 같은 조건으로 감광막 제거공정을 진행하면, 등방성 식각과 유사한 손실효과를 얻을 수 있기 때문에 비정질카본패턴(34A)의 폭을 줄이면서 식각면을 경 사프로파일로 바꿀 수 있다. 특히, 감광막 제거공정은 산소가스를 사용하여 진행되기 때문에 하부층인 패드질화막패턴(33A)은 손실되지 않는다.
따라서, 식각면이 경사프로파일을 갖는 비정질카본패턴(34A)을 형성할 수 있다.
이하, 폭이 줄고 동시에 식각면이 경사프로파일을 갖는 비정질카본패턴(34A) 을 '비정질카본패턴(34B)'이라고 한다.
도 3d에 도시된 바와 같이, 비정질카본패턴(34B)을 식각배리어로 과도식각을 진행한다. 과도식각은 패드질화막패턴(33A) 및 패드산화막패턴(32A)이 기판 상에 잔류하지 않도록 추가 식각하는 공정으로, 메인식각의 식각타겟의 25％∼35％가 되도록 진행할 수 있으며, 이때 기판(31)이 일정깊이 손실될 수 있다.
과도식각은 메인식각과 동일한 조건으로 진행할 수 있다. 즉, 불소계 가스와 아르곤가스의 혼합가스로 진행할 수 있으며, 불소계 가스는 CF4와 CHF3의 혼합가스일 수 있다. 이때, CF4는 250sccm∼310sccm의 유량을 사용할 수 있고, CHF3는 8sccm∼12sccm의 유량을 사용할 수 있고, 아르곤가스는 250sccm∼350sccm의 유량을 사용할 수 있다. 또한, 과도식각은 8mTorr∼12mTorr의 압력, 450Ｗ∼550Ｗ의 탑파워, 230Ｗ∼270Ｗ의 바텀파워를 인가하여 메인식각의 식각타겟의 25％∼35％가 되도록 진행할 수 있다.
과도식각이 진행되면서, 패드질화막패턴(33A)보다 폭이 좁고 식각면이 경사프로파일을 갖는 비정질카본패턴(34A)에 의해, 노출된 패드질화막패턴(33A)의 상부 부터 손실이 진행되면서, 식각면이 경사프로파일(S)을 갖는 패드질화막패턴(33B)이 형성된다. 이때, 패드질화막패턴(33B)의 경사(θ)는 81°∼85°일 수 있다.
도 3e에 도시된 바와 같이, 패드질화막패턴(33A)을 식각배리어로 기판(31)을 식각하여 트렌치(38)를 형성한다.
이어서, 트렌치(38)를 갭필하는 절연막(39)을 형성한다. 도 3d에서 패드질화막패턴(33B)의 식각면이 경사프로파일을 갖도록 함으로써 절연막(39) 형성시 갭필마진(Gap Fill Margin)을 증가시킬 수 있다. 즉, 절연막(39)이 갭필(Gap Fill)되는 높이는 T21이지만, 갭필마진에 영향을 주는 수직프로파일의 높이는 T2로 갭필되는 높이 T21에서 경사프로파일을 갖는 패드질화막패턴(33B)의 높이인 T22만큼 줄어들게 된다.
따라서, 절연막(39)의 갭필마진은 패드질화막패턴(33B)의 높이인 T22만큼 확보할 수 있기 때문에 보이드(Void) 없이 절연막(39)의 갭필이 가능하다.
후속 공정으로, 패드질화막패턴(33A)이 드러나는 타겟으로 평탄화하고, 패드질화막패턴(33A)을 제거하여 기판(31)에 활성영역을 정의하는 소자분리막을 형성할 수 있다. 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 및 에치백(Etch Back)공정으로 진행할 수 있다. 특히, 갭필마진 증가로 절연막(39) 매립시 보이드가 형성되지 않기 때문에, 보이드에 의한 활성영역 간의 브릿지는 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 공정단면도,
도 2는 종래 기술에 따른 반도체 소자의 소자분리막을 나타내는 레이아웃 사진,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 패드사화막
33 : 패드질화막 34 : 비정질카본막
35 : 실리콘산화질화막 36 : 반사방지막
37 : 감광막패턴 38 : 트렌치
39 : 절연막
Claims (8)
- 기판 상에 식각면이 경사프로파일을 갖는 패드질화막패턴을 형성하는 단계;상기 패드질화막패턴을 식각배리어로 상기 기판을 식각하여 트렌치를 형성하는 단계; 및상기 트랜치를 갭필하는 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 제조방법.
- 제1항에 있어서,상기 식각면이 경사프로파일을 갖는 패드질화막패턴을 형성하는 단계는,식각면이 경사진 비정질카본패턴을 이용하여 진행하는 반도체 소자의 소자분리막 제조방법.
- 제1항에 있어서,상기 식각면이 경사프로파일을 갖는 패드질화막패턴을 형성하는 단계는,상기 기판 상에 패드질화막을 형성하는 단계;상기 패드질화막 상에 식각면이 수직프로파일을 갖는 비정질카본패턴 및 감광막패턴을 형성하는 단계;상기 비정질카본패턴을 식각배리어로 상기 패드질화막을 식각면이 수직프로파일을 갖도록 식각하는 단계;상기 감광막패턴을 제거하면서 동시에 상기 비정질카본패턴의 폭을 줄이면서 식각면을 경사프로파일로 바꾸는 단계; 및상기 비정질카본패턴을 식각배리어로 상기 패드질화막의 식각면이 경사프로파일을 갖도록 식각하는 단계를 포함하는 반도체 소자의 소자분리막 제조방법.
- 제3항에 있어서,상기 비정질카본패턴의 식각면을 경사프로파일로 바꾸는 단계는,산소가스 및 아르곤가스를 사용하여 진행하는 반도체 소자의 소자분리막 제조방법.
- 제4항에 있어서,상기 산소가스는 270sccm∼330sccm의 유량을 사용하고, 상기 아르곤가스는 90sccm∼110sccm의 유량을 사용하는 반도체 소자의 소자분리막 제조방법.
- 제3항에 있어서,상기 비정질카본패턴의 식각면을 경사프로파일로 바꾸는 단계는,45mTorr∼55mTorr의 압력, 450Ｗ∼550Ｗ의 탑파워 및 45Ｗ∼55Ｗ의 바텀파워를 인가하여 진행하는 반도체 소자의 소자분리막 제조방법.
- 제2항에 있어서,상기 패드질화막을 식각하는 단계는,불소계가스와 아르곤 가스의 혼합가스를 이용하여 진행하는 반도체 소자의 소자분리막 제조방법.
- 제7항에 있어서,상기 불소계 가스는 CF4와 CHF3의 혼합가스인 반도체 소자의 제조방법.
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| KR1020070139076A KR20090070912A (ko) | 2007-12-27 | 2007-12-27 | 반도체 소자의 소자분리막 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070139076A KR20090070912A (ko) | 2007-12-27 | 2007-12-27 | 반도체 소자의 소자분리막 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090070912A true KR20090070912A (ko) | 2009-07-01 |
Family
ID=41322388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070139076A KR20090070912A (ko) | 2007-12-27 | 2007-12-27 | 반도체 소자의 소자분리막 제조방법 |
Country Status (1)
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| KR (1) | KR20090070912A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102347227A (zh) * | 2010-07-30 | 2012-02-08 | 中芯国际集成电路制造(上海)有限公司 | 一种金属栅极的形成方法 |
| CN103872094A (zh) * | 2012-12-11 | 2014-06-18 | 旺宏电子股份有限公司 | 半导体装置及其形成方法 |
-
2007
- 2007-12-27 KR KR1020070139076A patent/KR20090070912A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102347227A (zh) * | 2010-07-30 | 2012-02-08 | 中芯国际集成电路制造(上海)有限公司 | 一种金属栅极的形成方法 |
| CN103872094A (zh) * | 2012-12-11 | 2014-06-18 | 旺宏电子股份有限公司 | 半导体装置及其形成方法 |
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