KR20080034080A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치는, 소자 영역 및 소자 분리 영역이 소정의 제1 방향을 따라서 복수 형성된 반도체 기판과, 복수의 상기 소자 영역 상의 각각에 게이트 절연막을 개재하여 형성된 부유 게이트 전극으로서, 상기 제1 방향으로 소정의 제1 간격으로 복수 형성된 부유 게이트 전극과, 상기 부유 게이트 전극 상에 형성된 게이트간 절연막과, 상기 게이트간 절연막 상에 상기 제1 방향으로 제1 간격으로 복수 형성된 제어 게이트 전극으로서, 상기 제1 방향과 교차하는 제2 방향을 따라서 인접하는 복수의 상기 부유 게이트 전극 상을 걸쳐서 형성된 제어 게이트 전극과, 상기 소자 분리 영역에 형성된 소자 분리 절연막으로서, 상단부가 상기 게이트 절연막의 상면보다도 상방에 위치하도록 형성되고, 상기 제어 게이트 전극 사이에서, 상기 소정 방향을 따른 측벽의 중앙부에서의 상기 반도체 기판의 상면으로부터의 높이가 상기 측벽의 단부에서의 높이보다 낮게 되도록 형성됨과 함께, 상면의 내 하단부가 상기 반도체 기판의 표면보다도 하방에 위치하도록 형성된 소자 분리 절연막을 구비한다.
메모리 장치, p형의 실리콘 기판, 게이트 절연막, 다결정 실리콘층, NONON막
Description
본 발명은, 소자 분리 절연막에 의해 분리된 부유 게이트 전극을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치로서의 예를 들면 플래시 메모리 장치에서는, STI(Shallow Trench Isolation) 구조의 소자 분리 영역을 형성하는 데에 선행하여 게이트 전극층(부유 게이트 전극층)을 형성하는 프로세스가 사용되어 있다. 이 프로세스는, 예를 들면 일본 특허 공개 2002-110822호 공보에 기재된 바와 같이, 반도체 기판의 주표면 상에 게이트 절연막을 형성하고, 그 위에 게이트 전극층(부유 게이트 전극층)을 형성하고, 그 후, 반도체 기판의 주표면 내의 소정 방향을 따라서 홈을 형성함으로써 트랜지스터의 게이트 절연막 및 게이트 전극층을 가공하는 프로세스이다. 이 일본 특허 공개 2002-110822호 공보에 개시되어 있는 프로세스에 따르면, 실리콘 기판 상에 터널 절연막을 열산화법에 의해 형성하고, 불순물이 도프된 다결정 실리콘층을 부유 게이트 전극층으로서 형성하고, 또한 CMP(Chemical Mechanical Polish)법에 의한 평탄화 처리 시의 스토퍼막으로 되는 실리콘 질화막을 형성하고, RIE(Reactive Ion Etching)법에 의한 에칭 처리 시의 마스크재로 되는 실리콘 산화막을 감압 CVD(LP-CVD; Low Pressure Chemical Vapor Deposition)법에 의해 형성한다.
다음으로, RIE법에 의해 이들 실리콘 산화막, 실리콘 질화막, 다결정 실리콘층, 터널 절연막을 순차적으로 에칭 처리하고, 또한 실리콘 기판을 에칭 처리함으로써 홈을 형성하고 있다.
그 후, 몇가지의 공정을 거쳐서 홈 내에 실리콘 산화막을 플라즈마 CVD법에 의해 퇴적하여 소자 분리홈을 완전히 매립하고, 그 실리콘 산화막을 CMP법에 의해 실리콘 질화막의 상면에서 평탄화 처리하고, 그 후, 스토퍼막으로 되는 실리콘 질화막을 제거한다. 이에 의해 부유 게이트 전극 및 게이트 절연막 및 소자 분리 절연막을 가공 형성하고 있다.
일본 특허 공개 2002-110822호 공보에 개시되어 있는 제조 방법을 적용할 때에는, 반도체 기판의 주표면 상에 각막을 소정의 막 두께로 퇴적하고, 주표면 상의 임의의 소정 방향을 따라 홈을 형성하고 그 홈 내에 소자 분리 절연막을 매립하고, 소정 방향으로 표면 내에서 교차하는 교차 방향을 따라 전기적 도전성이 강한 불순물 도프 다결정 실리콘층을 제거하여, 인접하는 다결정 실리콘층을 분리 가공함으로써 반도체 기판의 주표면 상에 대하여 2차원적으로 부유 게이트 전극을 형성한다. 이에 의해, 반도체 기판의 주표면 상에 면적 효율이 좋은 부유 게이트 전극을 형성할 수 있다.
이 방법을 적용할 때에는, 반도체 기판의 주표면 상의 다결정 실리콘층을 분단함으로써 소정 방향 및 교차 방향으로 부유 게이트 전극을 2차원적으로 구성할 수 있지만, 소자 분리 절연막의 상면을 게이트 절연막의 형성면(상면)보다도 높게 형성할 필요가 있기 때문에, 인접하는 소자 분리 절연막 사이에 형성된 다결정 실리콘층을 제거 처리하려고 하여도 소자 분리 절연막의 측벽을 따른 홈의 형성 방향(소정 방향)을 따라 잔류하게 된다. 그렇게 하면, 소정 방향으로 인접하는 부유 게이트 전극이 전기적으로 도통 접속되게 되어 문제점이 생기게 된다. 특히, 최근, 회로 설계 룰의 축소화에 수반하여, 소자 분리 절연막 사이에 형성되는 부유 게이트 전극층의 폭 치수가 좁아져 오고 있다. 이 때문에, 어스펙트 비가 높아져서 부유 게이트 전극층을 분단하기 위한 조건이 점점더 엄격해져 오고 있다.
본 발명은, 인접하는 부유 게이트 전극 간의 전기적 도통을 방지할 수 있도록 한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 양태는, 반도체 기판의 주표면 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 부유 게이트 전극층을 형성하는 공정과, 상기 부유 게이트 전극층, 상기 게이트 절연막 및 상기 반도체 기판에 대하여 소정 방향을 따라서 홈부를 형성하고 상기 부유 게이트 전극층 및 게이트 절연막을 복수로 분단하는 공정과, 상면이 상기 부유 게이트 전극층 상면보다도 하방에 위치함과 함께 상기 게이트 절연막의 상면보다도 상방에 위치하도록 상기 홈부 내에 소자 분리 절 연막을 형성하는 공정과, 상기 부유 게이트 전극층, 상기 소자 분리 절연막을 덮도록 산화막층 및 질화막층의 적층 구조로 이루어지는 게이트간 절연막을 형성하는 공정과, 상기 게이트간 절연막 상에 제어 게이트 전극층을 형성하는 공정과, 상기 소정 방향에 대하여 교차하는 교차 방향을 따라서 상기 제어 게이트 전극층을 제거하여 그 제어 게이트 전극층을 복수로 분단하는 공정과, 부유 게이트 전극층 및 게이트간 절연막 간의 선택비 조건을 1:1.5∼2의 범위 내의 소정 조건으로 하여, 상기 제어 게이트 전극층이 분단된 분단 영역에서 상기 게이트간 절연막 및 상기 소자 분리 절연막을 에칭하는 공정과, 상기 제어 게이트 전극층 및 상기 게이트간 절연막을 분단한 영역의 바로 아래에 위치하는 부유 게이트 전극층을 제거하는 공정을 구비하고 있다.
본 발명의 일 양태는, 반도체 기판의 주표면 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 90[㎚]의 막 두께로 부유 게이트 전극층을 형성하는 공정과, 상기 부유 게이트 전극층, 상기 게이트 절연막 및 상기 반도체 기판에 소정의 제1 방향을 따라서 홈을 형성하여 상기 부유 게이트 전극층 및 게이트 절연막을 복수로 분단하는 공정과, 상면이 상기 부유 게이트 전극층 상면으로부터 70[㎚] 이하의 단차를 갖고 그 부유 게이트 전극층 상면보다 하방에 위치함과 함께 상기 게이트 절연막의 상면보다도 상방에 위치하도록 상기 홈 내에 소자 분리 절연막을 형성하는 공정과, 상기 부유 게이트 전극층, 상기 소자 분리 절연막을 덮도록 게이트간 절연막을 형성하는 공정과, 상기 게이트간 절연막 상에 제어 게이트 전극층을 형성하는 공정과, 상기 제1 방향에 교차하는 제2 방향을 따라서 상기 제어 게 이트 전극층을 제거하여 그 제어 게이트 전극층을 복수로 분단하는 공정과, 상기 제어 게이트 전극층이 분단된 분단 영역에서 상기 게이트간 절연막 및 상기 소자 분리 절연막을 제거하는 공정으로서, 상기 제1 방향을 따른 상기 소자 분리 절연막의 측벽의 중앙부의 상기 게이트 절연막으로부터의 높이가 상기 측벽의 단부의 높이보다 낮게 되도록 상기 소자 분리 절연막을 제거하는 공정과, 상기 제어 게이트 전극층 및 상기 게이트간 절연막을 분단한 영역 아래에 위치하는 상기 부유 게이트 전극층을 제거하는 공정을 구비하고 있다.
본 발명의 일 양태는, 소자 영역 및 소자 분리 영역이 소정의 제1 방향을 따라서 복수 형성된 반도체 기판과, 복수의 상기 소자 영역 상의 각각에 게이트 절연막을 개재하여 형성된 부유 게이트 전극으로서, 상기 제1 방향으로 소정의 제1 간격으로 복수 형성된 부유 게이트 전극과, 상기 부유 게이트 전극 상에 형성된 게이트간 절연막과, 상기 게이트간 절연막 상에 상기 제1 방향으로 제1 간격으로 복수 형성된 제어 게이트 전극으로서, 상기 제1 방향과 교차하는 제2 방향을 따라서 인접하는 복수의 상기 부유 게이트 전극 상을 걸쳐서 형성된 제어 게이트 전극과, 상기 소자 분리 영역에 형성된 소자 분리 절연막으로서, 상단부가 상기 게이트 절연막의 상면보다도 상방에 위치하도록 형성되고, 상기 제어 게이트 전극 사이에서, 상기 소정 방향을 따른 측벽의 중앙부에서의 상기 반도체 기판의 상면으로부터의 높이가 상기 측벽의 단부에서의 높이보다 낮게 되도록 형성됨과 함께, 상면의 내 하단부가 상기 반도체 기판의 표면보다도 하방에 위치하도록 형성된 소자 분리 절연막을 구비하고 있다.
이하, 본 발명의 반도체 장치와 그 제조 방법을 NAND형 플래시 메모리 장치의 메모리 셀 영역의 구조 및 그 제조 방법에 적용한 일 실시 형태에 대하여 도면을 참조하면서 설명한다. 또한, 이하에 참조하는 도면 내의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙여서 나타내고 있다. 단, 도면은 모식적인 것이며, 두께와 평면 치수의 관계, 각 층의 두께의 비율 등은 현실의 것과는 서로 다르다.
도 1은, NAND형의 플래시 메모리 장치의 메모리 셀 영역에 형성되는 메모리 셀 어레이의 일부를 나타내는 등가 회로도를 도시하고 있다.
이 도 1에 도시한 바와 같이, NAND형의 플래시 메모리 장치(1)의 메모리 셀 영역 M에 구성되는 메모리 셀 어레이 Ar은, 2개의 선택 게이트 트랜지스터 Trs1 및 Trs2와, 그 선택 게이트 트랜지스터 Trs1 및 Trs2 사이에 직렬 접속된 복수개(예를 들면 8개: 2의 n승개(n은 플러스의 정수))의 메모리 셀 트랜지스터 Trm으로 이루어지는 NAND 셀 유닛 SU가 행렬 형상으로 형성됨으로써 구성되어 있다. NAND 셀 유닛 SU 내에서, 복수개의 메모리 셀 트랜지스터 Trm은 인접하는 것끼리 소스/드레인 영역을 공용하여 형성되어 있다.
도 1 중, X 방향(워드선 방향에 상당함)으로 배열된 메모리 셀 트랜지스터 Trm은, 워드선(컨트롤 게이트 선) WL에 의해 공통 접속되어 있다. 또한, 도 1 중 X 방향으로 배열된 선택 게이트 트랜지스터 Trs1은 선택 게이트 선 SGL1에 의해 공통 접속되어 있다. 마찬가지로, 도 1 중 X 방향으로 배열된 선택 게이트 트랜지스 터 Trs2는, 선택 게이트 선 SGL2에 의해 공통 접속되어 있다.
선택 게이트 트랜지스터 Trs1의 드레인 영역에는 비트선 컨택트 CB가 접속되어 있다. 이 비트선 컨택트 CB는 도 1 중 X 방향으로 직교 교차하는 Y 방향(비트선 방향에 상당함)으로 연장되는 비트선 BL에 접속되어 있다. 또한, 선택 게이트 트랜지스터 Trs2는 소스 영역을 통하여 도 1 중 X 방향으로 연장되는 소스선 SL에 접속되어 있다.
도 2는, 메모리 셀 영역의 일부(도 1의 A1 영역) 내의 레이아웃 패턴을 도시하는 평면도를 나타내고 있다. 반도체 기판으로서의 p형의 실리콘 기판(2)에는, STI(Shallow Trench Isolation) 구조의 소자 분리 영역 Sb가 도 2 중 Y 방향을 따라서 형성되어 있다. 이 소자 분리 영역 Sb는, X 방향으로 소정 간격으로 복수개 형성되어 있고, 이에 의해 소자 영역(액티브 에리어:활성 영역)이 도 2 중 X 방향으로 분리하여 구성되어 있다.
워드선 WL이, 소자 영역 Sa와 직교하는 도 2 중 X 방향을 따라서 형성되어 있다. 이 워드선 WL은, 제어 게이트 전극 CG(도 3 참조)로서의 기능을 발휘하는 것으로서, 도 2 중의 게이트 전극 형성 영역 GC 내에 구성되어 있다. 워드선 WL은, 도 2 중의 Y 방향으로 이격하여 복수개 형성되어 있고, 그 복수개의 워드선 WL은 게이트 전극 분리 영역 GV에 매립되는 층간 절연막 등(도시하지 않음)에 의해 Y 방향으로 서로 전기적으로 분리되어 있다.
또한, 비트선 컨택트 CB측의 선택 게이트 트랜지스터 Trs1의 선택 게이트 선 SGL1이, 도 2 중 X 방향을 따라서 형성되어 있다. 본 실시 형태의 특징에는 직접 관계되지 않기 때문에 상세히 설명하지 않았지만, 선택 게이트 선 SGL1은, 평면적으로는 비트선 컨택트 CB를 사이에 두고 한쌍 형성되어 있고, 한쌍의 선택 게이트선 SGL1-SGL1 사이의 소자 영역(액티브 에리어: 활성 영역) 상에는 비트선 컨택트 CB가 각각 형성되어 있다.
워드선 WL과 교차하는 소자 영역 Sa 상에는, 각각, 메모리 셀 트랜지스터 Trm을 구성하는 부유 게이트 전극 FG가 구성되어 있다. 이들 부유 게이트 전극 FG는, X 방향 및 Y 방향으로 병설되어 있다. 워드선 WL은, 복수의 소자 영역 Sa 및 복수의 소자 분리 영역 Sb의 상방을 도 2 중 X 방향으로 걸쳐서 형성되어 있음과 함께, X 방향으로 병설된 부유 게이트 전극 FG 상을 걸쳐서 형성되어 있다. 또한, 선택 게이트 선 SGL1과 교차하는 소자 영역 Sa 상에는, 선택 게이트 트랜지스터 Trs1의 선택 게이트 전극 SG가 구성되어 있고, 선택 게이트 선 SGL1에 의해 연결되어 있다.
본 실시 형태에서는, 메모리 셀 영역 M에서의 부유 게이트 전극 FG 및 소자 분리 영역 Sb의 구조 및 그 제조 방법에 특징을 갖고 있기 때문에, 그 부분에 대한 상세 설명을 행하고, 주변 회로 영역의 설명에 대해서는 생략한다. 이하, 메모리 셀 트랜지스터 Trm의 구조에 대하여 도 3을 참조하면서 설명한다.
도 3은, 도 2에 도시한 평면 구조 중 게이트 전극 형성 영역 GC의 1 영역 및 게이트 전극 분리 영역 GV의 1 영역 내의 개략적 구조를 설명하기 위한 사시도를 나타내고 있다. 또한, 도 3에서는, NAND형의 플래시 메모리 장치가 완성되었을 때에는 게이트 전극 분리 영역 GV 내의 실리콘 기판(2) 및 게이트 절연막(3) 상 및 소자 분리 절연막(9) 상에 층간 절연막이 형성되지만, 본 실시 형태에 따른 특징 부분을 나타내기 위해서, 층간 절연막의 구조를 생략하고 있어 도시하지 않는다. 또한, 상기 층간 절연막과 도 3 중에 도시하는 금속 실리사이드층(7)의 상에는 배리어막이 형성되지만 이 배리어 막의 구조도 생략하고 있어 도시하지 않는다.
이 도 3에 도시한 바와 같이, 반도체 기판으로서의 p형의 실리콘 기판(2)의 주표면의 소자 영역 Sa에는, 게이트 절연막(터널 절연막)으로서의 실리콘 산화막(3)이 형성되어 있다. 실리콘 산화막(3) 상에는, 게이트 전극 형성 영역 GC 내에서, 인 등의 불순물이 도프된 다결정 실리콘층(4), 게이트간 절연막 및 인터폴리 절연막으로서의 NONON(실리콘 질화막-실리콘 산화막-실리콘 질화막-실리콘 산화막-실리콘 질화막의 적층 구조)막(5), 인 등의 불순물이 도프된 다결정 실리콘층(6), 금속 실리사이드층(7)이 순서대로 적층되어 있다. 다결정 실리콘층(6) 및 금속 실리사이드층(7)이 제어 게이트 전극층 CG로서 구성되어 있다.
다결정 실리콘층(4)은, 실리콘 산화막(3) 상에 Y 방향(소정 방향)으로 게이트 전극 분리 영역 GV에서 분단되면서 병설하도록 형성되어 있음과 함께, 이들 병설된 복수의 다결정 실리콘층의 각각이 X 방향(교차 방향)으로도 소자 분리 영역 Sb에서 분단되면서 병설하도록 형성되어 있다. NONON막(5)은, X 방향으로 병설된 복수의 다결정 실리콘층(4) 상을 걸쳐서 연장하여 형성되어 있다.
게이트 전극 형성 영역 GC 내에서, 다결정 실리콘층(4)은, 전하를 축적하는 층, 소위 부유 게이트 전극 FG로서 85[㎚]의 막 두께로 구성되어 있다. 종래, 140[㎚] 정도의 막 두께로 형성되어 있었지만, 이 두께를 종래에 비하여 얇게 구성 하고 있다. 또한, 다결정 실리콘층(6) 및 금속 실리사이드층(7)은 제어 게이트 전극 CG, 워드선 WL로서 구성되어 있다. 인접하는 게이트 전극 형성 영역 GC 사이의 영역으로 되는 게이트 전극 분리 영역 GV에서는, 실리콘 기판(2)의 소자 형성 영역 Sa 상에 실리콘 산화막(3)이 형성되고, 이 실리콘 산화막(3)의 아래에는 실리콘 기판(2)의 표층에 소스/드레인 영역(확산층)(2a)이 형성되어 있다.
또한, 게이트 전극 형성 영역 GC는, 워드선 WL 및 부유 게이트 전극 FG의 구조막이 형성되는 영역을 포함하고, 또한 그 워드선 WL 및 부유 게이트 전극 FG의 구조막의 바로 하방에 형성되는 소자 분리 절연막(9)의 형성 영역도 포함하여 나타내고 있다. 게이트 전극 분리 영역 GV는, 이들 워드선 WL 및 부유 게이트 전극 FG의 구조막이 실리콘 기판(2) 상에서 분리되어 있는 영역을 포함하여 나타내고 있다.
소자 분리 영역 Sb에서는, 실리콘 기판(2)의 상면(주표면) 내를 따른 소정 방향(도 1의 Y 방향)을 따라, 다결정 실리콘층(4), 실리콘 산화막(3), 및 실리콘 기판(2)에 대하여 소정의 깊이로 홈(8)이 형성되어 있다.
이 홈(8)에는 소자 분리 절연막(9)이 매립되어 있다. 소자 분리 절연막(9)은, 게이트 전극 형성 영역 GC 및 게이트 전극 분리 영역 GV에 걸치고, 그 상부의 높이가 실리콘 기판(2) 상에 형성된 실리콘 산화막(3)의 상면보다 높아지도록 형성되어 있다. 이 소자 분리 절연막(9)은, 게이트 전극 형성 영역 GC에 형성된 제1 소자 분리 절연부(9a)와, 게이트 전극 분리 영역 GV에 형성된 제2 소자 분리 절연부(9b)로 구성되어 있다. 이들 제1 및 제2 소자 분리 절연부(9a 및 9b)의 소자 분 리 절연막(9)은, 홈(8)에 동일 공정에서 매립되어 있고, 그 후, 제2 소자 분리 절연막(9b)의 상면측이 제거 처리된 상태에서 구성된 구조를 이루고 있다.
게이트 전극 분리 영역 GV의 제2 소자 분리 절연부(9b)는, X 방향으로 인접하는 복수의 소자 형성 영역 Sa(활성 영역: 액티브 에리어) 간을 전기적으로 분리하도록 형성되어 있고, 홈(8)의 내면을 따라 형성된 실리콘 산화막(9ba)과, 그 실리콘 산화막(9ba)의 내측에 형성된 도포형 산화막(도포형 절연막)인 소위 폴리 실라잔막(9bb)으로 구성되어 있다.
게이트 전극 분리 영역 GV의 제2 소자 분리 절연부(9b)는, 게이트 전극 형성 영역 GC의 제1 소자 분리 절연부(9b) 사이의 경계에 대하여 Z 방향(상하 방향)을 따르도록 형성되어 있다. 제2 소자 분리 절연부(9b)는, Y 방향을 따라서 실리콘 산화막(3)의 상면으로부터 상방을 향하여 돌출된 측벽(9e) 중 중앙부(9g)의 상면의 높이가 게이트 전극 형성 영역 GC의 경계부로 되는 측벽 가장자리부(9c)의 상부(상면)의 높이보다 낮게 되도록 U자 형상으로 형성되어 있다.
게이트 전극 형성 영역 GC의 제1 소자 분리 절연부(9a)는, 홈(8)의 내면을 따라 형성된 실리콘 산화막(9aa)과, 홈(8) 내의 실리콘 산화막(9aa)의 내측에 형성된 폴리 실라잔막(9ab)을 구비하여 구성된다. 이들 제1 및 제2 소자 분리 절연부(9a 및 9b)는 Y 방향으로 걸쳐서 연속적으로 구성된다.
소자 분리 영역 Sb의 제1 소자 분리 절연부(9a) 상에는, NONON막(5), 다결정 실리콘층(6), 금속 실리사이드층(7), 실리콘 질화막(10)이 적층됨으로써 구성되어 있다. 도 3에 도시한 바와 같이, NONON막(5)은, 게이트 전극 형성 영역 GC에 형성 된 다결정 실리콘층(4), 및 제1 소자 분리 절연부(9a)를 덮도록 형성되어 있다. 또한, 게이트 전극 분리 영역 GV에 형성된 NONON막(5)은, 게이트 전극 분리 영역 GV와 게이트 전극 형성 영역 GC의 경계부로 되는 측벽 가장자리부(9c)를 따르도록 형성되어 있음과 함께, 측벽 가장자리부(9c)의 상부로 되는 경계 상부 Ga로부터 그 하방에 위치하는 제2 소자 분리 절연부(9b)에 구조적으로 접촉하도록 예를 들면 삼각추 형상으로 구성되어 있다.
게이트 전극 분리 영역 GV에서는, 제2 소자 분리 절연부(9b)의 상면은, 단면이 도 3 중 X 방향을 따라서 거의 U자형 형상으로 형성되어 있고, 그 상면의 중앙부(내 하단부)는, 실리콘 기판(2)의 표면보다도 하방에 위치하도록 형성되어 있다. 또한, 소자 영역 Sa의 경계 부분에 위치하는 제2 소자 분리 절연부(9b)의 도 3 중 Y 방향을 따른 측벽(9e) 전체는, 실리콘 기판(2)의 표면으로부터 상방에 돌출하도록 형성되어 있고, 측벽 중앙부(9g)가 최저 높이로 되도록, 단면이 도 3 중 Y 방향을 따라서 거의 U자 형상으로 되도록 구성되어 있다. 또한, 제2 소자 분리 절연부(9b)의 중앙부(9d)의 높이는, 측벽(9e)이나 측벽 가장자리부(9c)의 높이보다도 낮게 되도록 형성되어 있다.
지금까지, 제2 소자 분리 절연막(9b)의 측벽 중앙부(9g)가 측벽 가장자리부(9c)의 높이보다 낮게 형성되지 않을 때에는, 다결정 실리콘층(4)이 제2 소자 분리 절연부(9b)의 측벽(9e)의 옆에 Y 방향을 따라서 잔류하고, 인접하는 부유 게이트 전극 FG-FG 사이를 결합하도록 잔류하게 되어 있었다.
본 실시 형태에 따른 구성에 따르면, 다결정 실리콘층(4)의 높이를 85[㎚]의 막 두께로 종래에 비하여 낮게 구성하고, 제2 소자 분리 절연부(9b)의 측벽 중앙부(9g)의 높이가 측벽 가장자리부(9c)의 높이보다도 낮게 되도록 거의 U자 형상으로 형성되어 있기 때문에, 다결정 실리콘층(4)이 Y 방향을 따라서 측벽(9e)의 옆에 잔류하기 어려워진다. 구체적으로는, 도 3에 도시한 바와 같이, 잔막(4a)은, 게이트 전극 형성 영역 GC의 다결정 실리콘층(4) 및 제2 소자 분리 절연부(9b)의 측벽(9e)을 따라 약간 잔류하는 것으로 된다.
도 2에 도시한 바와 같이, 게이트 전극 형성 영역 GC의 평면적인 폭을 W2로 규정했을 때에, 게이트 전극 형성 영역 GC의 다결정 실리콘층(4)의 Y 방향 양 옆에 잔류하는 잔막(4a)의 양 선단부까지의 폭 W1을 폭 W2+6[㎚] 정도 이하로 억제할 수 있는 것이 확인되고 있다.
따라서, 게이트 전극 분리 영역 GV의 Y 방향폭이 축소화되었다고 하여도, 도통성이 높은 다결정 실리콘층(4)이, 인접하는 부유 게이트로 국 FG-FG 사이를 구조적으로 접합(결합)하지 않게 되어, 인접하는 부유 게이트 전극 FG-FG 사이를 전기적으로 도통 접속하지 않게 된다. 이에 의해 문제점을 방지할 수 있다.
이하, NAND형의 플래시 메모리 장치의 메모리 셀 영역의 구조의 제조 방법에 대해서, 게이트 사전 형성 프로세스(소자 분리 영역 Sb에 선행하여 부유 게이트 전극 FG를 형성하는 프로세스)를 적용하여 상세 설명을 행한다. 본 발명을 실현할 수 있으면, 후술 설명하는 공정은 필요에 따라서 생략하여도 되며, 일반적인 공정이면 부가하여도 된다.
도 4에 도시한 바와 같이, p형의 실리콘 기판(2) 상에 게이트 절연막으로서 의 실리콘 산화막(3)을 예를 들면 10[㎚]의 막 두께로 열산화법에 의해 형성한다. 다음으로, 이 실리콘 산화막(3) 상에 감압 CVD(Chemical Vapor Deposition)법에 의해 인 등의 불순물이 도프된 다결정 실리콘층(4)을 90[㎚]의 막 두께로 형성한다. 또한, 이 다결정 실리콘층(4)은, 최종적으로는 부유 게이트 전극 FG로서 구성된다. 다음으로, 다결정 실리콘층(4) 상에 감압 CVD법에 의해 하드 마스크재로 되는 실리콘 질화막(14)을 형성한다.
다음으로, 도 5에 도시한 바와 같이, 실리콘 질화막(14) 상에 레지스트(17)를 도포하고 리소그래피 기술에 의해 패터닝한다. 이 패터닝은, 다결정 실리콘층(4) 및 실리콘 산화막(3)을 X 방향으로 복수로 분단하기 위한 홈(8)(도 3참조)을 형성하기 위하여 행해진다.
다음으로, 도 6에 도시한 바와 같이, 패터닝된 레지스트(17)를 마스크로 하여 RIE(Reactive Ion Etching)법에 의해 실리콘 질화막(14), 다결정 실리콘층(4), 실리콘 산화막(3), 실리콘 기판(2)의 상부를 에칭 처리함으로써, 소정 방향을 따른 홈(8)을 X 방향으로 이격하여 평행하게 복수 형성한다. 이에 의해, 다결정 실리콘층(4), 실리콘 산화막(3)이 복수로 분단된다. 그 후, 레지스트(17)를 애싱 기술에 의해 제거 처리한다.
다음으로, 도 7에 도시한 바와 같이, 이들의 가공 후의 요소(실리콘 질화막(14), 다결정 실리콘층(4), 실리콘 산화막(3), 실리콘 기판(2)의 상부)의 노출면(상면, 측면, 저면)을 덮도록 LP-CVD법에 의해 실리콘 산화막(15a)을 예를 들면 15[㎚] 정도의 막 두께로 형성하고, 그 위에 폴리 실라잔막(15b)을 예를 들면 600[㎚] 정도 도포하고, 또한 참가성 분위기 내에서 열처리를 행하여, 폴리 실라잔막(15b)을 실리콘 산화막으로 전환한다. 또한, 이들 실리콘 산화막(15a) 및 폴리 실라잔막(15b)이 전술한 소자 분리 절연막(9)으로서 구성되게 된다.
다음으로, 도 8에 도시한 바와 같이, CMP(Chemical Mechanical Polishing)법에 의해 실리콘 산화막(15a) 및 폴리 실라잔막(15b)을 실리콘 질화막(14)의 표면(상면)이 노출할 때까지 평탄화 처리한다.
다음으로, 도 9에 도시한 바와 같이 RIE법에 의해 폴리 실라잔막(15b) 및 실리콘 산화막(15a)의 표면을 에치백하여, 폴리 실라잔막(15b) 및 실리콘 산화막(15a)의 표면 높이와 다결정 실리콘층(4)의 상면 높이의 차가 70[㎚] 이하인 단차 H1을 형성한다. 이 경우, 다결정 실리콘에 대하여 고선택으로 되는 조건 하에서 실리콘 산화막(15a) 및 폴리 실라잔막(15b)을 에칭 처리한다. 지금까지, 이 단차 H1을 100[㎚] 이상으로 하였지만, 이를 70[㎚] 이하로 한다. 그렇게 하면, 실리콘 기판(2)의 상면으로부터의 실리콘 산화막(15a) 및 폴리 실라잔막(15b)의 높이를 지금까지와 비교하여 낮게 할 수 있다. 이에 의해, 나중에 게이트 전극 분리 영역 GV의 다결정 실리콘층(4)을 제거할 때에 그 다결정 실리콘층(4)을 제거 처리하기 쉬워진다.
다음으로, 도 10에 도시한 바와 같이, 감압 CVD법 등을 이용하여 NONON막(5)을 게이트간 절연막으로서 예를 들면 15∼17[㎚] 정도 덮도록 형성한다. 다음으로, NONON막(5) 위에 LP-CVD법에 의해 인 등의 불순물이 도프된 다결정 실리콘층(6)을 퇴적한다. 다음으로, 도 11에 도시한 바와 같이, 다결정 실리콘층(6) 상 에 감압 CVD법에 의해 실리콘 질화막(16)을 형성한다.
다음으로, 도 12에 도시한 바와 같이, 실리콘 질화막(16) 상에 레지스트(17)를 도포하고, 이 레지스트(17)를 패터닝한다. 구체적으로는, 게이트 전극 분리 영역 GV 내의 실리콘 질화막(16)의 상면을 노출시키고, 게이트 전극 형성 영역 GC를 마스크하도록 레지스트(17)를 패터닝한다.
다음으로, 도 13에 도시한 바와 같이, 패터닝된 레지스트(17)를 마스크로 하여 RIE법에 의해 실리콘 질화막(16)을 에칭 처리함으로써 실리콘 질화막(16)을 분단하고, 애싱 기술을 이용하여 레지스트(17)를 제거 처리한다.
다음으로, 도 14에 도시한 바와 같이, 실리콘 질화막(16)을 마스크로 하여NONON막(5)에 대하여 고선택성을 갖춘 조건 하에서 다결정 실리콘층(6)을 RIE법에 의해 에칭 처리하여 분단한다.
다음으로, 도 15 및 도 16에 도시한 바와 같이, 처리 조건을 변경하여 NONON막(5) 및 폴리 실라잔막(15b) 및 실리콘 산화막(15a)을 에칭 처리한다. 이 경우, CF계의 가스를 사용하여, 다결정 실리콘층(4) 및 NONON막(5) 간의 선택비 조건을 1:1.5∼2의 범위로 되는 조건 하에서 에칭 처리한다.
즉, 도 15에 도시한 바와 같이, 다결정 실리콘층(4) 상에 형성된 NONON막(5)을 제거 가공 처리함과 동시에, 도 16에 도시한 바와 같이, 게이트 전극 분리 영역 GV에서의 폴리 실라잔막(15b) 및 실리콘 산화막(15a)의 상부, 및 다결정 실리콘층(4)을 에칭 처리하여 제거 처리한다. 이러한 처리가 행해지면, 다결정 실리콘층(4)의 상면이 X 방향을 따라서 상측으로 볼록하게 만곡하는 만곡부(4b)로 되도록 형성된다.
도 15 및 도 16에서는, 폴리 실라잔막(15b) 및 실리콘 산화막(15a)의 상부를 제거하기 전에 일단 처리를 스톱하고 있도록 나타내고 있지만, 이들 도 15 및 도 16은 형상 변화를 이해하기 쉽게 하기 위해서 나타낸 것으로, 실제로는 이들 처리는 동일 공정으로 행해진다.
도 16에 도시한 바와 같이, 다결정 실리콘층(4) 및 NONON막(5) 간의 선택비 조건을 1:1.5∼2의 범위로 되는 조건 하에서 에칭 처리함으로써, 게이트 전극 분리 영역 GV에서, 소자 영역 Sa와 소자 분리 영역 Sb의 경계 부분에 위치하는 소자 분리 절연막(9)의 측벽을, 도 16 중 Y 방향을 따라서 측벽 중앙부(9g)가 측벽 가장자리부(9c)보다 낮은 소위 단면 U자형 형상으로 형성한다. 여기에서, 측벽 중앙부(9g)의 높이가 실리콘 산화막(3)의 상면보다 높아지도록 형성한다. 또한, 이 처리에 의해, 게이트 전극 분리 영역 GV에서, 소자 분리 절연막(9)은 도 16중 X 방향을 따라서 중앙부(9d)가 측벽 가장자리부(9c)보다 낮은 소위 단면 U자형 형상으로 형성된다. 또한, 게이트 전극 분리 영역 GV에서, 다결정 실리콘층(4)의 상면은 X 방향을 따라서 상측으로 볼록하게 만곡하는 만곡부(4b)로 되도록 형성된다.
다음으로, 도 3에 도시한 바와 같이, 실리콘 산화막에 대하여 고선택성을 갖는 조건 하에서 RIE법(이방성 에칭)에 의해 게이트 전극 분리 영역 GV의 다결정 실리콘층(4)을 에칭 처리한다. 그렇게 하면, 다결정 실리콘층(4)의 잔막(4a)은, 측벽(9e)의 옆 전체면을 따라 잔류하는 일이 없어져서, 도 2 및 도 3에 도시한 바와 같이, 게이트 전극 형성 영역 GC 및 게이트 전극 분리 영역 GV 사이의 경계부를 따 라 6㎚ 정도로 근소한 잔막(4a)으로서 잔류하는 것만으로 된다.
이 공정 후, 일반적으로는 열산화 처리가 행해진다. 다결정 실리콘층(4)이 측벽(9e)의 옆을 따라 잔류하였다고 하여도, 고온에서 열산화 처리함으로써 산화하는 것은 가능하지만, 실리콘 산화막(3)에 버즈비크가 생기거나, 다결정 실리콘층(4)이 열수축하게 되기 때문에 바람직하지 못하다.
본 실시 형태에서는, 다결정 실리콘층(4)의 높이를 지금까지와 비교하여 매우 낮게 90[㎚]의 막 두께로 형성함과 함께, 그 후의 제2 소자 분리 절연부(9b)의 상부의 에치백 처리를 다결정 실리콘층(4)의 상면으로부터 하방 70[㎚] 이하로 억제하고 있다. 또한, 다결정 실리콘층(4)과 NONON막(5) 간의 선택비 조건을 1:1.5∼2의 범위로 되는 소정 조건으로 하여 에칭 처리하여 다결정 실리콘층(4)의 상면, NONON막(5), 실리콘 산화막(15a), 폴리 실라잔막(15b)을 에칭 가공하여 제거하고 있다.
이 때문에, 부유 게이트 전극 FG를 종래에 비하여 낮게 형성할 수 있음과 함께, 제2 소자 분리 절연부(9b)의 측벽 중앙부(9g)를 우묵하게 들어가도록 낮게 형성할 수 있기 때문에, 게이트 전극 분리 영역 GV 내의 다결정 실리콘층(4)을 RIE법에 의해 에칭 처리할 때에 측벽(9e)의 옆 전체에 잔막(4a)이 잔류하지 않게 된다. 이에 의해, Y 방향으로 인접하는 부유 게이트 전극 FG-FG 간의 도통을 방지할 수 있다.
이 후, 실리콘 기판(2)의 표층에 소스/드레인 영역(2a)을 형성하기 위한 불순물을 이온 주입한다. 다음으로, 예를 들면 TEOS(Tetra Ethyl 0rtho Silicate)로 이루어지는 층간 절연막을 게이트 전극 분리 영역 GV 내에 매립함과 함께, 실리콘 질화막(16)을 제거 처리하고, 금속 실리사이드층(7), 층간 절연막 및 금속 실리사이드층(7) 상을 걸치는 배리어 막이나, 그 외 배선층(도시하지 않음) 등을 형성하고, 또한 그 외의 막 처리나 후 공정을 거쳐서 NAND형의 플래시 메모리 장치(1)를 구성할 수 있는데, 이 공정의 상세에 대해서는 본 실시 형태의 특징이 아니기 때문에 이 공정의 상세 설명을 생략한다.
(다른 실시 형태)
본 발명은, 상기 실시 형태에 한정되는 것은 아니고, 예를 들면, 다음과 같이 변형 또는 확장할 수 있다.
반도체 기판으로서 실리콘 기판(2)에 적용한 실시 형태를 나타냈지만, 그 외의 재질의 반도체 기판을 적용하여도 된다.
실리콘 산화막(3) 대신에 다른 게이트 절연막 재료를 적용하여도 된다.
다결정 실리콘층(4, 6) 대신에 다른 도전 재료(부유 게이트 전극 재료: 실리콘 질화막 등)를 적용하여도 된다.
게이트간 절연막으로서 NONON막(5)을 적용했지만, ONO막 등의 산화막층과 질화막층의 적층 구조에 적용하여도 되고, 다른 고유전체 재료막을 포함하는 구조를 적용하여도 된다.
부유 게이트 전극 FG가, Y축 방향(소정 방향) 및 X축 방향(교차 방향)을 따라 병설되도록 구성된 메모리 셀 구조를 구비한 반도체 장치이면, 어떤 종류의 반도체 장치에 적용하여도 된다.
홈(8) 내에 소자 분리 절연막(9)을 형성할 때에 소자 분리 절연막(9)의 상면이 다결정 실리콘층(4)의 상면과 일치하도록 형성하고, NONON막(5)을 형성할 때에 다결정 실리콘층(4)의 상면 및 소자 분리 절연막(9)의 상면 상을 걸쳐서 평면 형상(평탄면 형상)으로 형성하도록 하여도 된다. 이 경우도 전술과 마찬가지의 작용 효과가 얻어진다.
소자 분리 절연막(9)을 형성할 때에, 소자 분리 절연막(9)의 상단의 높이가 실리콘 기판의 표면 상으로부터 35[㎚] 이하로 하면 된다. 이 경우, 게이트 전극 분리 영역 GV 내의 다결정 실리콘층(4)의 에칭 처리를 용이하게 행할 수 있다.
NAND형의 플래시 메모리 장치에 적용하였지만, 필요에 따라 그 외 EEPROM, EPROM, NOR형의 플래시 메모리 장치에 적용하여도 되고, 그 외의 불휘발성 반도체 기억 장치, 반도체 기억 장치, 반도체 장치에 적용하여도 된다.
도 1은 본 발명의 일 실시 형태를 나타내는 NAND형의 플래시 메모리 장치에서의 메모리 셀 어레이의 등가 회로를 도시하는 도면.
도 2는 메모리 셀의 구성을 모식적으로 도시한 평면도.
도 3은 메모리 셀의 구조를 설명하기 위해 구조를 모식적으로 도시한 사시도.
도 4∼도 16은 제조 도중에서의 메모리 셀 영역의 일부를 모식적으로 도시하는 사시도(그 1∼그 13).
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 장치
2 : p형의 실리콘 기판
3 : 게이트 절연막
4 : 다결정 실리콘층
5 : NONON막
6 : 다결정 실리콘층
7 : 금속 실리사이드층
8 : 홈
9 : 소자 분리 절연막
10 : 실리콘 질화막
Claims (6)
- 반도체 기판의 주표면 상에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막 상에 부유 게이트 전극층을 형성하는 공정과,상기 부유 게이트 전극층, 상기 게이트 절연막 및 상기 반도체 기판에 대하여 소정 방향을 따라서 홈부를 형성하여 상기 부유 게이트 전극층 및 게이트 절연막을 복수로 분단하는 공정과,상면이 상기 부유 게이트 전극층 상면보다도 하방에 위치함과 함께 상기 게이트 절연막의 상면보다도 상방에 위치하도록 상기 홈부 내에 소자 분리 절연막을 형성하는 공정과,상기 부유 게이트 전극층, 상기 소자 분리 절연막을 덮도록 산화막층 및 질화막층의 적층 구조로 이루어지는 게이트간 절연막을 형성하는 공정과,상기 게이트간 절연막 상에 제어 게이트 전극층을 형성하는 공정과,상기 소정 방향에 대하여 교차하는 교차 방향을 따라서 상기 제어 게이트 전극층을 제거하여 그 제어 게이트 전극층을 복수로 분단하는 공정과,부유 게이트 전극층 및 게이트간 절연막 간의 선택비 조건을 1:1.5∼2의 범위 내의 소정 조건으로 하여, 상기 제어 게이트 전극층이 분단된 분단 영역에서 상기 게이트간 절연막 및 상기 소자 분리 절연막을 에칭하는 공정과,상기 제어 게이트 전극층 및 상기 게이트간 절연막을 분단한 영역의 바로 아래에 위치하는 부유 게이트 전극층을 제거하는 공정을 구비한 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 게이트간 절연막 및 상기 소자 분리 절연막을 에칭하는 공정에서는, 상기 소자 분리 절연막을, 상기 소정 방향을 따른 상기 소자 분리 절연막의 측벽의 중앙부의 상기 게이트 절연막으로부터의 높이가 상기 측벽의 단부의 높이보다 낮게 되도록 형성하는 반도체 장치의 제조 방법.
- 반도체 기판의 주표면 상에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막 상에 90[㎚]의 막 두께로 부유 게이트 전극층을 형성하는 공정과,상기 부유 게이트 전극층, 상기 게이트 절연막 및 상기 반도체 기판에 소정의 제1 방향을 따라서 홈을 형성하여 상기 부유 게이트 전극층 및 게이트 절연막을 복수로 분단하는 공정과,상면이 상기 부유 게이트 전극층 상면으로부터 70[㎚] 이하의 단차를 갖고 그 부유 게이트 전극층 상면보다 하방에 위치함과 함께 상기 게이트 절연막의 상면보다도 상방에 위치하도록 상기 홈 내에 소자 분리 절연막을 형성하는 공정과,상기 부유 게이트 전극층, 상기 소자 분리 절연막을 덮도록 게이트간 절연막을 형성하는 공정과,상기 게이트간 절연막 상에 제어 게이트 전극층을 형성하는 공정과,상기 제1 방향에 교차하는 제2 방향을 따라서 상기 제어 게이트 전극층을 제거하여 상기 제어 게이트 전극층을 복수로 분단하는 공정과,상기 제어 게이트 전극층이 분단된 분단 영역에서 상기 게이트간 절연막 및 상기 소자 분리 절연막을 제거하는 공정으로서, 상기 제1 방향을 따른 상기 소자 분리 절연막의 측벽의 중앙부의 상기 게이트 절연막으로부터의 높이가 상기 측벽의 단부의 높이보다 낮게 되도록 상기 소자 분리 절연막을 제거하는 공정과,상기 제어 게이트 전극층 및 상기 게이트간 절연막을 분단한 영역 아래에 위치하는 상기 부유 게이트 전극층을 제거하는 공정을 구비한 반도체 장치의 제조 방법.
- 제3항에 있어서.상기 홈 내에 소자 분리 절연막을 형성하는 공정에서는, 상기 소자 분리 절연막의 상단의 높이가 상기 반도체 기판의 표면 상으로부터 35[㎚] 이하의 높이로 되도록 형성하는 반도체 장치의 제조 방법.
- 소자 영역 및 소자 분리 영역이 소정의 제1 방향을 따라서 복수 형성된 반도체 기판과,복수의 상기 소자 영역 상의 각각에 게이트 절연막을 개재하여 형성된 부유 게이트 전극으로서, 상기 제1 방향으로 소정의 제1 간격으로 복수 형성된 부유 게이트 전극과,상기 부유 게이트 전극 상에 형성된 게이트간 절연막과,상기 게이트 간 절연막 상에 상기 제1 방향으로 제1 간격으로 복수 형성된 제어 게이트 전극으로서, 상기 제1 방향과 교차하는 제2 방향을 따라서 인접하는 복수의 상기 부유 게이트 전극 상을 걸쳐서 형성된 제어 게이트 전극과,상기 소자 분리 영역에 형성된 소자 분리 절연막으로서, 상단부가 상기 게이트 절연막의 상면보다도 상방에 위치하도록 형성되고, 상기 제어 게이트 전극 사이에서, 상기 소정 방향을 따른 측벽의 중앙부에서의 상기 반도체 기판의 상면으로부터의 높이가 상기 측벽의 단부에서의 높이보다 낮게 되도록 형성됨과 함께, 상면의 내하단부(內下端部)가 상기 반도체 기판의 표면보다도 하방에 위치하도록 형성된 소자 분리 절연막을 구비한 반도체 장치.
- 제5항에 있어서,상기 소자 분리 절연막은, 상기 제1 방향의 측벽의 단부보다 측벽의 중앙부가 낮은 단면 U자형 형상으로 형성되어 있는 반도체 장치.
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