CN1996573A - 制造半导体器件的方法 - Google Patents
制造半导体器件的方法 Download PDFInfo
- Publication number
- CN1996573A CN1996573A CNA2006101452800A CN200610145280A CN1996573A CN 1996573 A CN1996573 A CN 1996573A CN A2006101452800 A CNA2006101452800 A CN A2006101452800A CN 200610145280 A CN200610145280 A CN 200610145280A CN 1996573 A CN1996573 A CN 1996573A
- Authority
- CN
- China
- Prior art keywords
- layer
- groove
- nitride layer
- semiconductor substrate
- insulating barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 229920005591 polysilicon Polymers 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 41
- 230000004888 barrier function Effects 0.000 claims description 29
- 239000012212 insulator Substances 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 19
- 230000008569 process Effects 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims 2
- 125000006850 spacer group Chemical group 0.000 claims 2
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 8
- 239000001257 hydrogen Substances 0.000 abstract description 8
- 230000002093 peripheral effect Effects 0.000 abstract description 8
- 230000008595 infiltration Effects 0.000 abstract description 5
- 238000001764 infiltration Methods 0.000 abstract description 5
- 125000004435 hydrogen atom Chemical class [H]* 0.000 abstract 1
- 238000002955 isolation Methods 0.000 abstract 1
- 230000007257 malfunction Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000000137 annealing Methods 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000003628 erosive effect Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B21—MECHANICAL METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL; PUNCHING METAL
- B21C—MANUFACTURE OF METAL SHEETS, WIRE, RODS, TUBES OR PROFILES, OTHERWISE THAN BY ROLLING; AUXILIARY OPERATIONS USED IN CONNECTION WITH METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL
- B21C3/00—Profiling tools for metal drawing; Combinations of dies and mandrels
- B21C3/02—Dies; Selection of material therefor; Cleaning thereof
- B21C3/04—Dies; Selection of material therefor; Cleaning thereof with non-adjustable section
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Abstract
一种制造半导体器件的方法，其中在限定单元区域和周边区域的半导体衬底上形成栅极绝缘层和多晶硅层。蚀刻周边区域的部分多晶硅层、栅极绝缘层和半导体衬底，从而在周边区域中形成第一沟槽。在整个表面上形成第一绝缘层，以填充第一沟槽。蚀刻单元区域的部分第一绝缘层、第一多晶硅层、栅极绝缘层和半导体衬底，从而在单元区域中形成第二沟槽。在第二沟槽内形成侧壁氧化物层和氮化物层，使得侧壁氧化物层和氮化物层被层叠。利用第二绝缘层填充第二沟槽以形成隔离层。由于可防止等离子体的侵蚀和氢(H2)的渗透，因此可防止单元和周边电路故障。
Description
技术领域
本发明一般涉及制造半导体器件的方法，更具体而言，涉及一种制造半导体器件的方法，其中通过阻止等离子体侵蚀和氢(H2)的渗透可防止单元和周边电路故障。
背景技术
一般的绝缘层形成过程包括同时在单元区域和周边区域形成沟槽以及利用氧化物层填充沟槽。由于器件的小型化，沟槽宽度变窄，但这使得对沟槽的填充变得困难。为解决此问题，采用下述方法。
第一，利用高能等离子体填充沟槽。第二，为改善填充能力，利用具有极高流量H2的HDP(高密度等离子体)氧化物层。第三，利用具有优异填充能力的SOG(旋涂玻璃)。第四，在沟槽内形成氮化物层。
如果利用上述方法填充沟槽，会出现以下问题。
第一，如果在沟槽填充过程中使用高能等离子体，等离子体侵蚀将不仅仅在沟槽的底部区域发生，而且在沟槽的侧壁上发生。当制造半导体器件时，不纯的离子如B、As、P或BF2被注入半导体衬底中。如果上述等离子体侵蚀被应用到沟槽的侧壁，则沟槽侧壁上的离子浓度急剧减少。因此，阈值电压(Vt)降到不理想的低水平，导致器件故障。
第二，如果利用HDP氧化物层填充沟槽，具有小原子尺寸的氢(H2)渗透到栅极绝缘层和半导体衬底的界面。这将降低循环特性并导致周边区域中元件的失效。
第三，如果利用具有较好填充特性的SOG进行沟槽的填充，由等离子体侵蚀和氢气(H2)渗透导致的栅极绝缘层和半导体衬底的界面特性降低可得以阻止，但是由于SOG不是固化材料，因此需要后续的退火过程。
为了制造高度集成的器件，需要在具有狭窄宽度的沟道(即有源区域)上形成绝缘层，并且在栅极绝缘层上形成浮动栅。然而，在沟槽被SOG填充以后，如果实施后续退火过程，则通常被用作半导体衬底和浮动栅材料的多晶硅层被氧化，增加了栅极绝缘层的厚度。
如果如上所述栅极绝缘层的厚度增加，则单元的程序和擦除操作速度被降低。此外，由于氧化层的增加，其特性是难以预知非纯的栅极绝缘层，这可导致读写操作的失败。
第四，如果氮化物层沉积在沟槽的侧壁上，可防止由于等离子体侵蚀造成注入的杂质扩撒，并且可阻止氢的渗透。
图1是说明在沟槽中形成氮化物层和在沟槽中不形成氮化物层时，依赖于循环数的阈值电压Vt的变化图。
在图1中，“a”表示当沟槽中不形成氮化物层时程序单元的阈值电压Vt，“b”表示当沟槽中形成氮化物层时程序单元的阈值电压Vt，“c”表示当沟槽中不形成氮化物层时擦除单元的阈值电压Vt，和“d”表示当沟槽中形成氮化物层时擦除单元的阈值电压Vt。
从图1中可知，当沟槽中形成氮化物层时曲线“b”和“d”中阈值电压的变化小于当沟槽中不形成氮化物层时的曲线“a”和“c”。其显示出阈值电压变化小的曲线“b”和“d”具有更好的循环特性。
然而，由于氮化物层具有非常高的电子陷阱浓度，由于在氮化物层捕获的电荷，但器件可能错误运行，即使在PMOS晶体管的情况下电压未施加于栅极也如此。
发明内容
在一个实施方案中，本发明涉及一种制造半导体器件的方法，其中通过阻止等离子体侵蚀和氢(H2)渗透可防止单元和周边电路的故障。
根据一方面，本发明提供一种制造半导体器件的方法，包括以下步骤：在限定单元区域和周边区域的半导体衬底上形成栅极绝缘层和多晶硅层；蚀刻周边区域的多晶硅层、栅极绝缘层和半导体衬底，从而在周边区域中的形成第一沟槽；在整个表面形成第一绝缘层，使得第一沟槽被填充，和蚀刻单元区域的部分第一绝缘层、第一多晶硅层、栅极绝缘层和半导体衬底，从而在单元区域中形成第二沟槽；在第二沟槽内形成侧壁氧化物层和氮化物层，由此侧壁氧化物层和氮化物层被层叠，和用第二绝缘层填充第二沟槽，从而形成隔离层。
根据另一方面，本发明提供一种制造半导体器件的方法，包括以下步骤：在限定单元区域和周边区域的半导体衬底上形成栅极绝缘层和多晶硅层；蚀刻多晶硅层、栅极绝缘层和半导体衬底以形成沟槽；在沟槽的侧壁中形成氧化物层和氮化物层；除去形成在周边区域中的部分或全部氮化物层；和形成绝缘层以填充沟槽。
附图说明
通过下文结合附图所作的详细说明，将更加全面的理解本发明及其许多优点。附图中相同的附图标记表示相同或类似的元件，其中：
图1是举例说明当沟槽中形成氮化物层和沟槽中不形成氮化物层时，取决于循环数的阈值电压Vt变化图。
图2A～2J是举例说明根据本发明第一实施方案的制造半导体器件的方法的截面图；和
图3A～3E是举例说明根据本发明第二实施方案的制造半导体器件的方法的截面图。
实施方案详述
现在将参考附图结合一些典型实施方案对本发明进行详述。
图2A～2J是举例说明根据本发明第一实施方案的制造半导体器件的方法的截面图。
参考图2A，在限定单元区域和周边区域的半导体衬底100中实施离子注入过程以形成沟道。在半导体衬底100上顺序形成栅极绝缘层102和用于浮动栅的第一多晶硅层104。
参考图2B，在第一多晶硅层104上顺序形成硬掩模层106和第一光刻胶。硬掩模层106可优选利用氮化物层形成。利用光刻工艺蚀刻第一光刻胶，形成第一光刻胶图案118，通过该图案暴露周边区域的预定部分。
参考图2C，在利用第一光刻胶图案108作为蚀刻掩模对硬掩模层106进行蚀刻后，剥离第一光刻胶图案108。利用图案化的硬掩模层106作为掩模来蚀刻部分第一多晶硅层104、栅极绝缘层102和半导体衬底100，从而在周边区域中形成第一沟槽110。
参考图2D，在整个表面形成第一绝缘层112，以填充第一沟槽110。第一绝缘层112可优选利用SOG、Al2O3、TiO2、TiN或氮化物形成。
参考图2E，在整个表面上形成第二光刻胶。通过光刻工艺蚀刻第二光刻胶，从而形成第二光刻胶图案114，通过该图案暴露单元区域的预定部分。
参考图2F，利用第二光刻胶图案114作为蚀刻掩模对第一绝缘层112进行蚀刻后，剥离第二光刻胶图案114。图案化的第一绝缘层112用作硬掩模。利用图案化的第一绝缘层112作为掩模来蚀刻部分硬掩模层106、第一多晶硅层104、栅极绝缘层102和半导体衬底100，从而在单元区域中形成第二沟槽116。
参考图2G，在第二沟槽116的蚀刻过程中，第二沟槽116的侧壁受到侵蚀。为了恢复受到侵蚀的第二沟槽116和防止半导体衬底100与后续工艺中形成的氮化物层120的直接连接，在第二沟槽116内形成侧壁氧化物层118。其后，为了防止等离子体侵蚀，在第二沟槽116内形成氮化物层120，以使侧壁氧化物层118和氮化物层120层叠。氮化物层120可优选形成10-300的厚度。
参考图2H，在整个表面形成第二绝缘层122，使得第二沟槽116被填充。第二绝缘层122可优选利用SOG、Al2O3、TiO2、TiN或氮化物形成。
参考图2I，抛光第二绝缘层122和第一绝缘层112直到硬掩模层106的上表面暴露，形成隔离层124。接着剥离硬掩模层106。可以通过湿或干蚀刻过程来剥离硬掩模层106。
参考图2J，为了降低隔离层124的EFH(有效场高度)，隔离层124的上表面被蚀刻。这时，隔离层124的表面在高度上低于第一多晶硅层104的表面。
顺序在整个表面上形成介电层126、用作控制栅极的第二多晶硅层128和钨层130。
如上所述，由于在第二沟槽116内形成的氮化物层120作为阻挡层，因此注入离子的浓度不会降低，并且可防止氢(H2)原子渗透到栅极绝缘层102和半导体衬底100之间的界面。
此外，由于氮化物层120可用作阻挡层，即使在利用SOG填充第二沟槽116后实施退火过程，但用作半导体衬底100和浮动栅材料的多晶硅层可防止被氧化。因此可保持栅极绝缘层102的厚度和隧穿特性没有变化。
另外，由于氮化物层120只形成在单元区域，因此只在周边电路的PMOS晶体管中发生的电荷捕获问题可得到解决，并因此可防止PMOS晶体管的故障。
图3A～3E是举例说明根据本发明第二实施方案的制造半导体器件的方法的截面图。
参考图3A，在限定单元区域和周边区域的半导体衬底200中实施离子注入过程，以形成沟道。在半导体衬底200上顺序形成栅极绝缘层202、用作浮动栅的第一多晶硅层204、硬掩模层206和光刻胶。硬掩模层206可利用氮化物层形成。通过光刻工艺蚀刻光刻胶，从而形成光刻胶图案208，通过该图案暴霹单元区域和周边区域的预定部分。
参考图3B，在利用光刻胶图案208作为蚀刻掩模对硬掩模层206进行蚀刻后，剥离光刻胶图案208。利用图案化的硬掩模层206为作掩模来蚀刻部分第一多晶硅层204、栅极绝缘层202和半导体衬底200，形成沟槽210。
参考图3C，在蚀刻沟槽210的过程中沟槽210的侧壁被侵蚀。为了恢复受到侵蚀的沟槽210和防止半导体衬底200与后续工艺中形成的氮化物层214的直接结合，在第二沟槽210内形成侧壁氧化物层212。
其后，为了防止等离子体侵蚀，在沟槽210内形成氮化物层214，使得侧壁氧化物层212和氮化物层214层叠。氮化物层214可优选形成10-300的厚度。这时，在单元区域形成的氮化物层214厚度优选大于在周边区域中形成的氮化物层214的厚度。
虽然没在图中显示，但是在周边电路的某些晶体管区域(即NMOS晶体管区域和部分PMOS晶体管区域，其中由于氮化物层214捕获的电荷，甚至在电压未施加于栅极时器件运行)中形成的氮化物层214被除去。氮化物层214可通过湿或干蚀刻过程除去。
如上所述，氮化物层214在某些晶体管区域的沟槽210内形成(周边电路的部分PMOS晶体管区域)，这样氮化物层214可防止由于后续的退火过程造成多晶硅层104中的硼(B)逃逸到外部。
参考图3D，在整个表面上形成绝缘层，使得沟槽210被掩埋。可优选利用SOG、Al2O3，TiO2、TiN或氮化物形成绝缘层。抛光绝缘层直到硬掩模层206的上表面暴露，从而形成隔离层216。接着剥离硬掩模层206。可以通过湿或干蚀刻过程剥离硬掩模层206。
参考图3E，为了降低隔离层216的EFH，隔离层216的上表面被蚀刻。这时，隔离层216的表面在高度上低于第一多晶硅层204的表面。在整个表面上顺序形成介电层218、用作控制栅极的第二多晶硅层220和钨层222。
如上所述，发明应用于快闪存储器件。然而，本发明可应用于包括周边电路和单元区域的PMOS晶体管的所有器件，从而防止器件的故障。
此外，对于DRAM的情况，单元由高集成水平的NMOS晶体管形成，并且驱动单元的周边电路被用于NMOS晶体管和PMOS晶体管。因此利用本发明可以形成有效的沟槽。
如上所述，本发明具有至少以下优点。
第一，由于在单元区域的沟槽中形成的氮化物层可用作阻挡层，注入的离子浓度不会减少，并且可防止等离子体侵蚀。
第二，氮化物层可以防止氢(H2)原子渗透进入到栅极绝缘层和半导体衬底100的界面。
第三，由于氮化物层可用作阻挡层，即使在利用SOG填充第二沟槽后实施退火，但用作半导体衬底100和浮动栅极材料的多晶硅层可防止被氧化。因此可保持栅极绝缘层的厚度和隧穿特性没有变化。
第四，由于氮化物层只在单元区域形成，可防止周边区域PMOS晶体管的故障。
第五，具有高集成水平的单元区域的沟槽可利用现有的填充设备而无需额外的设备即可容易地进行填充。
虽然实际的典型实施方案对本发明进行描述，但本发明并不限于所公开的实施方案，相反地，本发明旨在覆盖包括在所附权利要求的精神和范围中的各种修改和等价物。
Claims (13)
1.一种制造半导体器件的方法，所述方法包括步骤：
在限定单元区域和周边区域的半导体衬底上形成栅极绝缘层和多晶硅层；
蚀刻周边区域的多晶硅层、栅极绝缘层和半导体衬底以在周边区域中形成第一沟槽；
形成第一绝缘层以填充第一沟槽；
蚀刻单元区域的第一绝缘层、第一多晶硅层、栅极绝缘层和半导体衬底以在单元区域中形成第二沟槽；
在第二沟槽的侧壁中形成绝缘隔离物；和
形成第二绝缘层以填充第二沟槽，
2.权利要求1的方法，包括利用SOG、Al2O3、TiO2、TiN或氮化物形成第一绝缘层和第二绝缘层中的至少之一。
3.权利要求1的方法，其中绝缘隔离物由氧化物层和氮化物层形成。
4.权利要求3的方法，包括形成厚度为10～300的氮化物层。
5.权利要求1的方法，包括在隔离层形成之后，进一步蚀刻隔离层的上表面。
6.权利要求5的方法，其中已经被进一步蚀刻的隔离层表面高度低于多晶硅层的表面。
7.一种制造半导体器件的方法，所述方法包括步骤：
在限定单元区域和周边区域的半导体衬底上形成栅极绝缘层和多晶硅层；
蚀刻多晶硅层、栅极绝缘层和半导体衬底以形成沟槽；
在沟槽的侧壁中形成氧化物层和氮化物层；
除去周边区域中形成的部分或者全部氮化物层；和
形成绝缘层以填充沟槽。
8.权利要求7的方法，包括利用SOG、Al2O3、TiO2、TiN或氮化物形成绝缘层。
9.权利要求7的方法，包括形成厚度为10～300的氮化物层。
10.权利要求7的方法，其中在单元区域中形成的氮化物层较周边区域中的氮化物层的厚度大。
11.权利要求7的方法，包括通过湿蚀刻过程或干蚀刻过程除去氮化物层。
12.权利要求7的方法，包括在形成隔离层之后，进一步蚀刻隔离层的上表面。
13.权利要求12的方法，其中已经进一步蚀刻的隔离层表面高度低于多晶硅层的表面。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060000117A KR100729911B1 (ko) | 2006-01-02 | 2006-01-02 | 반도체 소자의 제조방법 |
| KR1020060000117 | 2006-01-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1996573A true CN1996573A (zh) | 2007-07-11 |
| CN100499077C CN100499077C (zh) | 2009-06-10 |
Family
ID=38224996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101452800A Expired - Fee Related CN100499077C (zh) | 2006-01-02 | 2006-11-24 | 制造半导体器件的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20070155124A1 (zh) |
| JP (1) | JP2007184548A (zh) |
| KR (1) | KR100729911B1 (zh) |
| CN (1) | CN100499077C (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102254822A (zh) * | 2010-05-18 | 2011-11-23 | 茂达电子股份有限公司 | 制造功率半导体器件的方法 |
| CN101752291B (zh) * | 2008-12-22 | 2013-10-09 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构的制造方法 |
| CN110021551A (zh) * | 2018-01-08 | 2019-07-16 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN115662903A (zh) * | 2022-11-14 | 2023-01-31 | 合肥晶合集成电路股份有限公司 | 半导体器件的制作方法以及半导体器件 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7396738B1 (en) * | 2006-12-13 | 2008-07-08 | Hynix Semiconductor Inc. | Method of forming isolation structure of flash memory device |
| KR20090074344A (ko) * | 2008-01-02 | 2009-07-07 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 이를 제조하는 방법 |
| KR101446331B1 (ko) | 2008-02-13 | 2014-10-02 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| JP2010161137A (ja) * | 2009-01-07 | 2010-07-22 | Hitachi Ltd | 半導体記憶装置の製造方法 |
| KR101602450B1 (ko) | 2009-10-21 | 2016-03-28 | 삼성전자주식회사 | 활성 영역 구조체의 형성방법 |
| KR20130118559A (ko) * | 2012-04-20 | 2013-10-30 | 에스케이하이닉스 주식회사 | 반도체 소자 및 이의 제조 방법 |
| CN103489773A (zh) * | 2012-06-14 | 2014-01-01 | 南亚科技股份有限公司 | 在基底中制作多个沟槽的方法 |
| CN103855098B (zh) * | 2012-12-04 | 2017-05-17 | 中芯国际集成电路制造(上海)有限公司 | 闪存的存储单元的形成方法 |
| KR20210047032A (ko) | 2019-10-21 | 2021-04-29 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242139A (ja) * | 1997-02-27 | 1998-09-11 | Nec Corp | 半導体装置の製造方法 |
| DE19852411A1 (de) * | 1998-11-13 | 2000-05-18 | Grohe Kg Hans | Wasserstrahlbelüfter |
| JP2002076287A (ja) * | 2000-08-28 | 2002-03-15 | Nec Kansai Ltd | 半導体装置およびその製造方法 |
| KR100364026B1 (ko) * | 2001-02-22 | 2002-12-11 | 삼성전자 주식회사 | 층간 절연막 형성방법 |
| US6747445B2 (en) * | 2001-10-31 | 2004-06-08 | Agere Systems Inc. | Stress migration test structure and method therefor |
| US6620673B1 (en) * | 2002-03-08 | 2003-09-16 | Alpine Microsystems, Inc. | Thin film capacitor having multi-layer dielectric film including silicon dioxide and tantalum pentoxide |
| KR100677766B1 (ko) * | 2003-11-28 | 2007-02-05 | 주식회사 하이닉스반도체 | 트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법 |
| KR100580116B1 (ko) * | 2004-06-25 | 2006-05-12 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100696382B1 (ko) * | 2005-08-01 | 2007-03-19 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
-
2006
- 2006-01-02 KR KR1020060000117A patent/KR100729911B1/ko not_active IP Right Cessation
- 2006-11-07 US US11/593,868 patent/US20070155124A1/en not_active Abandoned
- 2006-11-07 JP JP2006301555A patent/JP2007184548A/ja active Pending
- 2006-11-24 CN CNB2006101452800A patent/CN100499077C/zh not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101752291B (zh) * | 2008-12-22 | 2013-10-09 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构的制造方法 |
| CN102254822A (zh) * | 2010-05-18 | 2011-11-23 | 茂达电子股份有限公司 | 制造功率半导体器件的方法 |
| CN102254822B (zh) * | 2010-05-18 | 2013-04-03 | 茂达电子股份有限公司 | 制造功率半导体器件的方法 |
| CN110021551A (zh) * | 2018-01-08 | 2019-07-16 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN110021551B (zh) * | 2018-01-08 | 2023-11-28 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN115662903A (zh) * | 2022-11-14 | 2023-01-31 | 合肥晶合集成电路股份有限公司 | 半导体器件的制作方法以及半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007184548A (ja) | 2007-07-19 |
| CN100499077C (zh) | 2009-06-10 |
| KR100729911B1 (ko) | 2007-06-18 |
| US20070155124A1 (en) | 2007-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100499077C (zh) | 制造半导体器件的方法 | |
| JP5823238B2 (ja) | 不揮発性メモリ装置及びその製造方法 | |
| CN109390349B (zh) | 3d存储器件及其制造方法 | |
| JP2003078047A (ja) | 半導体装置およびその製造方法 | |
| CN110828470B (zh) | 3d存储器件及其制造方法 | |
| KR101022666B1 (ko) | 메모리 소자 및 그 제조 방법 | |
| KR20070080160A (ko) | 비휘발성 메모리 소자 및 그 형성 방법 | |
| KR20130023993A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2007158289A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100655433B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US8048739B2 (en) | Method of manufacturing flash memory device | |
| JP2007157927A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| CN101207091A (zh) | 闪存器件的制造方法 | |
| CN100517656C (zh) | 制造非易失性存储器件的方法 | |
| CN101017798A (zh) | 快闪存储器件的制造方法 | |
| US7465631B2 (en) | Method of fabricating a non-volatile memory device | |
| JP2008047630A (ja) | 半導体装置およびその製造方法 | |
| US8623726B2 (en) | Method for filling a physical isolation trench and integrating a vertical channel array with a periphery circuit | |
| KR20100106780A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US20070196983A1 (en) | Method of manufacturing non-volatile memory device | |
| US20070202647A1 (en) | Method for manufacturing non volatile memory cells integrated on a semiconductor substrate | |
| JP2008103561A (ja) | 半導体装置及びその製造方法 | |
| CN110660808A (zh) | 存储器结构及其制造方法 | |
| KR100671615B1 (ko) | 낸드 플래쉬 메모리 소자의 제조 방법 | |
| KR100776909B1 (ko) | 비휘발성 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090610 Termination date: 20131124 |